JP2016523187A - マイクロチャネル壁と同じ面高さの電極を有するマイクロ流体チップの作製方法 - Google Patents

Abstract

【課題】マイクロ流体チップの作製方法を提供する。【解決手段】本方法は、或る面が電気絶縁層で覆われた基板を用意することと、該電気絶縁層の１つ以上の選択された部分を被覆するレジスト層を得ることであって、前記電気絶縁層の少なくとも残りの部分はレジスト層で被覆されないことと、レジスト層の下に凹部もしくはアンダーカットまたはその両方を生成するために、電気絶縁層の該残りの部分の表面をエッチング液で部分的にエッチングすることと、生成された凹部もしくはアンダーカットまたはその両方に導電層が到達するように、エッチングされた表面に導電層を堆積することと、導電層の接在部分に隣接する電気絶縁層の部分を露出するために、レジスト層を除去することと、を含む。本発明は、かかる方法によって得ることが可能なマイクロ流体チップをさらになお対象としている。【選択図】図１０

Description

本発明は、一般にマイクロ流体チップの作製方法の分野に関する。本発明は、具体的には、マイクロ流体チップのウエハ・ベースでの作製を対象とし、そのマイクロ構造体およびマイクロチャネルを通って延びる電極を有するチップの作製を対象とする。

マイクロフルイディクス（Ｍｉｃｒｏｆｌｕｉｄｉｃｓ）は、一般に、微細加工されたデバイスを言い、これらデバイスは、液体を送液、サンプリング、混合、分析、および投与するのに使われる。これらデバイスの顕著な特徴は、液体がマイクロメートル長のスケールで示す特異な性質に起源する。マイクロフルイディクス中の液体の流れは、通常、層流である。マイクロメートル域の横寸法を持つ構造を作製することによって、１ナノリットルよりはるかに小さい量に達することが可能である。大きなスケールでは（反応物質の拡散によって）律速される反応を加速することができる。最終的に、液体の並行する流れを、正確に且つ再現可能に制御できる可能性を有し、液体／液体および液体／固体界面での化学反応および勾配設定を行うことを可能にする。このため、マイクロフルイディクスは、生命科学分野での様々な応用に使われている。

Ｓｉウエハなど半導体ウエハを用いたマイクロ流体チップの作製には魅力がある。というのは、精密なマイクロ流体構造体を得るために、集積回路のため過去何十年も継続して開発されてきた、様々な既存のプロセスからの便益を期待できるからである。但し、半導体ウエハの加工で行われている処理と違って、マイクロフルイディクスは、一般に深い構造、すなわち数マイクロメートル近辺から上は２０マイクロメートルあるいはそれ以上の深さの構造を有する。多くの場合、マイクロ流体用途では、５マイクロメートルは、もはや小さな深さと見なされている。というのは、かかる小さな深さは、液体に対し大きな流体力学的抵抗を発生させかねず、ミクロビーズおよび粒子を遮ったり、それらで詰まったりする可能性があり、また、かかる小さな深さは、細胞を包含するサンプルには使えないこともあるからである。その結果、既存の半導体ウエハ・プロセスは、製造プロセスおよび作製コストの両面に関し、マイクロ流体チップ作製に必要な要件に対して、不適合とは言わないまでも、対処すべき課題を抱えている。

多くのマイクロ流体用途において、例えば、電気化学および電気ベースによる検体の検出の実施のため、検体の電気的分離のため、または電気浸透流（ＥＯＦ：ｅｌｅｃｔｒｏ−ｏｓｍｏｔｉｃ ｆｌｏｗ）を用いた液体の移動、誘電泳動（ＤＥＰ：ｄｉｅｌｅｃｔｒｏｐｈｏｒｅｓｉｓ）の実施などのために、金属パターンが望まれる。深い構造の側壁を直接形成するために、時として、厚膜レジスト（例えば、ＳＵ−８）を用いることができる。しかしながら、本発明者らの認識によれば、かかる厚膜レジストにはいくつかの欠点がある。

第一態様によれば、本発明は、マイクロ流体チップの作製の方法として具現化され、本方法は、
或る面が電気絶縁層で覆われた基板を用意することと、
該電気絶縁層の１つ以上の選択された部分を被覆するレジスト層を得ることであって、前記電気絶縁層の少なくとも残りの部分はレジスト層で被覆されないことと、
レジスト層の下に凹部もしくはアンダーカットまたはその両方を生成するために、電気絶縁層の該残りの部分の表面をエッチング液で部分的にエッチングすることと、
生成された凹部もしくはアンダーカットまたはその両方に導電層が到達するように、エッチングされた表面に該導電層を堆積することと、
導電層の接在部分に隣接する電気絶縁層の部分を露出するために、レジスト層を除去することと、
を含む。

実施形態において、用意された基板は、面（Ｆ）上に作溝されたマイクロ流体マイクロチャネルなど、前記面上に機械加工されたマイクロ構造体を呈し、レジスト層を得ることは、該残りの部分が少なくとも部分的に、望ましくは部分的にだけ、マイクロ構造体上に延びるように実施され、これにより、次に堆積される導電層は、マイクロ構造体を少なくとも部分的に被覆する。

望ましくは、電気絶縁層の表面の部分的エッチングにおいて、エッチング液は、エッチング深さが次に堆積される導電層の望ましい厚さに対応するように、そして生成された凹部もしくはアンダーカットまたはその両方の平均深さが、堆積された導電層の深さと同じオーダーとなるように適用され、該エッチング液と電気絶縁層とは、部分的エッチングでのエッチング・プロセスが等方性エッチング・プロセスとなるようにされる。

好適な実施形態において、用意された基板を覆う電気絶縁層は、ＳｉＯ_２などの酸化物またはＳｉ_３Ｎ_４などの窒化物であり、電気絶縁層の残りの部分の表面の部分的エッチングに用いられるエッチング液は、緩衝酸化エッチング剤である。

堆積される導電層の厚さは、望ましくは２０から２００ｎｍまでの間にあり、さらに望ましくは３０から１００ｎｍまでの間にあり、そしてさらにまた望ましくは、４０から６０ｎｍまでの間にあって、堆積される導電層は、望ましくは、金属、金属合金、または有機層のうちの１つである。

実施形態において、導電層は、指向性蒸着技法を用いて堆積され、これにより、導電層は導電層の平均面に対し垂直方向に蒸着される。

望ましくは、用意された基板は、前記面上に作溝されたマイクロ流体マイクロチャネルを呈し、このマイクロチャネルの平均深さは、５から５０マイクロメートルの間にあり、さらに望ましくは、用意された基板のマイクロチャネルの平均深さは１０から２０マイクロメートルの間にある。

好適な実施形態において、用意された基板のマイクロチャネルは傾斜側壁を有する。

実施形態において、該基板を用意することは、
基板を用意することと、
基板の前記面を覆う初期の電気絶縁層を得ることと、
前記初期の電気絶縁層の選択された領域を被覆するレジスト層を得ることであって、前記初期の電気絶縁層の残りの領域はレジスト層で被覆されない、該レジスト層を得ることと、
基板の前記面に作溝された前記マイクロ流体マイクロチャネルを得るために、残りの領域中の初期の電気絶縁層および基板をエッチングすることと、
によって、マイクロ流体マイクロチャネルを生成すること
を含む。

望ましくは、基板を用意することは、電気絶縁層によって覆われた前記面を得るために、望ましくは熱酸化によって、該基板を少なくとも１回、望ましくは２回酸化することをさらに含む。

好適な実施形態において、用意される基板はシリコン・ウエハであり、基板の前記面は、一般にシリコン・ウエハの表面に平行である。

望ましくは、本方法はさらに、
ＳｉＯ_２絶縁層を得るために、シリコンの基板を熱酸化によって酸化することと、
傾斜側壁を有するマイクロ流体マイクロチャネルであって、基板の該面に作溝されたマイクロチャネルを得るために、緩衝フッ化水素水溶液などのエッチング液を用いて、ＳｉＯ_２絶縁層をエッチングすること、および望ましくは水酸化テトラメチルアンモニウムを使って異方性シリコン・エッチングを実施することと、
を含む。

別の態様によれば、本発明は、前述の実施形態のいずれか１つの方法によって得ることができるマイクロ流体チップとして具現化され、本マイクロ流体チップは、
基板の或る面上に、マイクロ流体マイクロチャネルなど、機械加工された１つ以上のマイクロ構造体を呈する該基板と、
前記面を少なくとも部分的に覆う電気絶縁層と、
電気絶縁層を少なくとも部分的に覆い、望ましくは、該１つ以上のマイクロ構造体の上に少なくとも部分的に延びる領域上の電気絶縁層を覆う導電層と、
を含み、
導電層の露出表面は、望ましくは同じ面高さで、電気絶縁層の接在部分の露出表面と隣接し、前記両露出表面の間の位置不整合は、より望ましくは２０ｎｍより小さく、さらにまた望ましくは１０ｎｍより小さい。

望ましくは、導電層は電気絶縁層の接在部分に隣接し、これは、前述の実施形態のいずれか１つの方法による、チップの作製の過程で生成された凹部もしくはアンダーカットまたはその両方に起因する残留空隙の影響を受ける。

限定されない例を取り上げ、添付の図面を参照しながら、以降に本発明を具現化するデバイスおよび方法を説明する。図面に描かれた技術的特徴は、正確な縮尺ではない。

実施形態による、マイクロ流体チップの作製の方法のハイレベルのステップを概略的に示す。 実施形態による、マイクロ流体チップの作製の方法のハイレベルのステップを概略的に示す。 実施形態による、マイクロ流体チップの作製の方法のハイレベルのステップを概略的に示す。 実施形態による、マイクロ流体チップの作製の方法のハイレベルのステップを概略的に示す。 実施形態による、マイクロ流体チップの作製の方法のハイレベルのステップを概略的に示す。 実施形態による、マイクロ流体チップの作製の方法のハイレベルのステップを概略的に示す。 実施形態による、マイクロ流体チップの作製の方法のハイレベルのステップを概略的に示す。 実施形態による、マイクロ流体チップの作製の方法のハイレベルのステップを概略的に示す。 実施形態による、マイクロ流体チップの作製の方法のハイレベルのステップを概略的に示す。 実施形態による、マイクロ流体チップの作製の方法のハイレベルのステップを概略的に示す。 実施形態による、マイクロ流体チップの作製の方法のハイレベルのステップを概略的に示す。 実施形態による、マイクロ流体チップの簡明化された表現の２Ｄ（部分）断面図である。 図１２のマイクロ流体チップの２Ｄ（部分）上面図である。 マイクロ流体チップのマイクロチャネルの走査型電子顕微鏡像であって、電極はチャネルを通って延び、チャネルの壁部と同じ面高さである。

以下の説明は次のように構造化されている。最初に、本発明者らが従来の方法について観察したいくつかの難点について説明する。次いで、本発明の顕著な特徴を際立たせながら、提案するソリューションの一般的実施形態、およびハイレベルでの変形について説明する（セクション２）。その次のセクションでは、図１〜１１の時系列的説明を含め、もっと具体的な実施形態および技術的実装の詳細について取り扱う（セクション３）。

１．厚膜レジストを用いる従来の方法に見られる難点
本発明者らの認識によれば、マイクロ流体チップの作製のための厚膜レジストの使用には、とりわけ、これらレジストの限定された温度および化学的安定性に起因する不便さがある。これらレジストの界面化学を（例えば、生体分子および細胞の湿潤性または接着性を制御するために）調整するのはさらに困難である。さらに、厚膜レジストの処理には、より多くのレジスト、より長いベーキング、露光、および現像ステップが必要であり、また、時によって、複数回のスピン・コーティング・ステップも必要となる。また、マイクロ流体チップの作製および使用の過程における、かかるレジストの機械的特性および内部応力も問題である。

これらに加えて、（１）深い構造に亘って堆積されるレジスト（リフトオフのための犠牲層として使われる）の厚さの不均一性、および（２）特に垂直の側壁を有するチャネル中で、リフトオフ技法を用い、金属パターンを形成する困難さ、に起因する、５マイクロメートル近辺またはそれを超える深さを有する構造の中にもしくはそれらを横切って、またはその両方で金属をパターン形成するという別の難題がある。

例えば、水酸化テトラメチルアンモニウム（ＴＭＡＨ：ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ）を使ってＳｉ（１００）ウエハ中に湿式エッチングされ、Ａｌでパターン形成された、１５μｍ深さの構造に対する、走査型電子顕微鏡（ＳＥＭ：ｓｃａｎｎｉｎｇ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｅ）像が得られた。５ｎｍのＴｉおよび５０ｎｍのＡｌが、パターン形成された厚膜レジスト（ＡＺ４５６２、表面上に４μｍ厚さ）の上にｅ−ビーム蒸着され、レジストのリフトオフによって部分的に除去された。一部の事例において、Ａｌパターン中にいくつかの欠陥、とりわけ、短絡および狭小化が明瞭に視認された。かかる欠陥は、レジストの不均一な厚さおよび近接効果により生じた可能性がある。

レジストのスピン・コーティングの過程で、一部の領域（特に、ＬまたはＵ形状を有するエッチングされたチャネル近辺の隆起域）を被膜することができなかった。これにより、これら無被膜の領域に金属が付着するのを防止できなかった。金属パターン形成におけるこれらの欠陥は、これらが金属パターンに近ければ短絡回路につながり得る。結果として、チップのレイアウトには、周囲の電気接続されたパターンから約１００マイクロメートル、望ましくは２００マイクロメートルの最小ギャップを実装する必要があった。

本発明者らは、５マイクロメートル近辺またはそれを超える深さを有する構造の中もしくはそれらを横切ってまたはその両方にさえ、チップ上に電極パターン（または、もっと一般的には導電性のパターン）を十分に形成することが可能な、マイクロ流体チップの作製の新しい方法が必要であるとの結論に至った。

２．提案するソリューションの一般的実施形態およびハイレベルでの変形
それぞれがステップＳ１〜Ｓ１１に対応している図１〜１１を参照しながら、本発明の或る態様を最初に説明するものとし、これは、半導体ウエハ処理技法が使えるマイクロ流体チップの作製の方法に関する。

これらの最も一般的定義において、本方法は、開始点として、電気絶縁層３０（例えば、ＳｉＯ_２）によって覆われた面Ｆを有する基板１０（例えば、Ｓｉウエハ）を考える。かかる基板をどのように得るかは、予備ステップＳ１〜Ｓ７（図１〜７）の主題であって、これについては後で説明することとする。当該技術分野では、電気絶縁層で覆われた基板を得るためのいくつかの方法が周知であり、ステップＳ１〜Ｓ７は選択可能事項である。

図８に示されるように、最初にレジスト層４０が得られ、この層は電気絶縁層３０の１つ以上の選択された部分Ｐ１を被覆する。したがって、レジスト層４０によって被覆されない、電気絶縁層３０の少なくとも１つの残りの部分Ｐ２があることになる。選択された部分（群）Ｐ１には様々の可能な形状を与えることができ、次の堆積される導電層のために望ましい、部分（群）Ｐ２に対する相補的形状が得られる。当該技術分野では、かかるレジスト層を得ることを可能にする方法は周知である。かかるレジスト層を得るための好適な（新規の）方法については後記で説明する。

次のステップＳ９は要（かなめ）であり、該ステップは、レジスト層４０の下、すなわち、レジスト４０と電気絶縁層３０との間の界面（または境界）に、凹部４０ｒもしくはアンダーカット４０ｕまたはその両方を生成するために、エッチング液Ｅを使って、層３０の残りの部分（群）Ｐ２の表面を部分的にエッチングするステップを含む。得られたエッチングされた表面は図９中に参照記号３５で示されている。

次いで、エッチングされた表面３５上に導電層５０が堆積されるＳ１０（図１０）。層５０の堆積は、生成された凹部４０ｒもしくはアンダーカット４０ｕまたはその両方に導電層が達するようになされる（すなわち、凹部／アンダーカットは、実質的に充填はされない）。

最後に、導電層５０の接在部分Ｐ２に隣接する電気絶縁層の部分Ｐ１を露出するために、レジスト層４０を除去（リフトオフ）することができる（ステップＳ１１（図１１））。

この構築によって、凹部もしくはアンダーカットまたはその両方は、界面、すなわち電気絶縁層とレジスト層との間の境界のレベルに配置される。この凹部もしくはアンダーカットまたはその両方は、残りの部分Ｐ２の周辺または境界に沿って、すなわち、図９中に示された断面に対し垂直にさらに延びる。本発明者らは、かかる凹部もしくはアンダーカットまたはその両方が、絶縁層と導電層との間の整った境界を得るための要であると認識した。

実際上、凹部／アンダーカットが、導電層と絶縁層との間の境界における欠陥のリスクを大幅に低減し、次いでこれがより容易なリフトオフを可能にし（レジスト４０上の連続する金属膜堆積を防止する）、そのことがさらに、十分に平坦な表面を得ることを可能にする。加えて、当該技術分野で通常行われているような二重層レジストの必要がない。

通常、当該技術分野では、マイクロ流体構造体に必要なこれらの寸法がなければ、類似のタスクを達成するためにレジストの２つの層が使われる。すなわち、非感光性のレジスト層が最初に基板上に被覆され、その後、感光性レジスト（フォトレジスト）層が塗布される。現像ステップの過程で、現像液は、露光されたフォトレジストをエッチング除去し、また、非感光性層を等方的にエッチングし、アンダーカットを生成する。このアプローチでは、非感光性層はきわめて薄い層（１μｍ未満）にする必要があり、マイクロ流体チャネルの存在下でのかかる薄膜のコンフォーマル・コーティングは、スピン・コーティング技法を使っての実行では不可能である。さらに、二重層レジスト処理は、コーティングおよびソフト・ベーキング・ステップを２回実施しなければならないので、より多くの時間を必要とする。

本方法によれば、単一フォトレジスト層を用いることが可能で、この層は、例えば、特にチャネル側壁上にレジストのより良好な段差被覆を得るため、クローズド・チャンバ・コーティング・システム中でスピン・コーティングされる。本発明者らは、最適の共形なフォトレジスト層を得るためには、チャネル内部のレジスト厚さは、チャネル深さの約半分とする必要があるとの結論を得た。添付の図面には示されていないが、明らかにスピン・コーティング過程でのチャネル内部へのレジストの蓄積に起因して、表面上のレジスト厚さはチャネル内部のレジスト厚さより小さい。

例えば、２０μｍ深さのチャネルに対し、チャネル内部ではレジスト厚さは約１０μｍであり、上面では約５μｍである（通常、チャネル内部では、レジストは表面ほど分散することができず、より多く蓄積するので、レジストはより厚くなる）。しかして、最適なレジスト厚さは、望ましくは、初期のチャネル深さによって選択されることになる。

これに関し、レジスト４０の厚さのばらつきは、フォトリソグラフィ撮像の誤差につながり得る。例えば、照射線量および現像時間が、レジスト層４０のより厚い部分に対し最適化されれば、同じ層のより薄い部分は、過剰露光および過剰現像となり得、パターンの拡大および金属パターン形成後の短絡の可能性をもたらす。これは、マスク（レイアウト）補正により補うことが可能である。

さらに、コンタクト・リソグラフィの場合、フォトマスクは表面上のレジスト層には直接接触するが、チャネルの傾斜側壁上では変化するギャップがあり、チャネル底部では一定のギャップがあって、マイクロ流体構造体の内部では不均一なフォトリソグラフィ解像度がもたらされる。また、（フォトマスク上の）描画パターンの傾斜したチャネル側壁への投影も、平坦な表面とは異なったものとなる。これらの不揃いも、フォトレジスト上の最終パターンを所望のものに近くできるように、マスク（レイアウト）補正で補うことが可能である。

前述の方法の特別な利点は、さらに、例えば、実際上、通常は±１０ｎｍより小さい（そして、ほとんど全ての場合において±２０ｎｍより小さい）非常に小さな不整合の範囲で、隣接する電気絶縁層と同じ面高さの導電層を得ることを可能にできることである。レジスト層４０の除去の前に凹部／アンダーカットが所在していた場合、導電層５０は、電気絶縁層３０の接在部分に隣接し、すなわち境を接し、残留空隙ｖの影響を受ける。いくつかの応用では、所望のマイクロ構造体の如何によって、必要な場合、凹部だけ、アンダーカットだけ、またはその両方が必要となり得る。なお、「マイクロ流体構造体」（また「マイクロ流体機能」とも）の概念は、文献では、マイクロ流体マイクロチャネル、液体搭載パッド、電気接点開口、毛細管ポンプなどといった機能を表すのに広く用いられている。

導電層５０は、金属または合金が普通であるが、伝導性有機材料にすることも考えられる。絶縁層は、通常、例えば基板１０に使われる材料の酸化物である。但し、例えば、窒化ケイ素などの窒化物とすることも考えられる。窒化ケイ素は、例えば、良好に堆積が可能で優れた絶縁体である。けれども、これは、特に濡れ性のある表面を生成することがなく、このことは毛細管駆動流が必要な場合問題になり得る。さらに、ＬＰＣＶＤ堆積された窒化ケイ素は、約４０〜５０°の接触角を有する可能性がある。しかして、特に、マイクロ構造体（例えば、マイクロチャネル）が濡れ性（これは、多くのマイクロ流体用途に対して特に有用な事項である）を有する必要がある場合は、ＳｉＯ_２が推奨される。したがって、熱および化学的安定性、機械的ロバストネス、ＳｉＯ_２表面の多くの生体分子との相性、および明確に定義され信頼性のある化学組成などの、ＳｉおよびＳｉＯ_２の好ましい特性を利用することができる。

実施形態において、（Ｓ７、図７で）用意された基板１０は、基板１０の面Ｆ（図６参照）上に機械加工された、例えばマイクロ流体マイクロチャネル２０など、１つ以上のマイクロ構造体を有する。レジスト層４０を得るステップＳ８は、この場合、残りの部分Ｐ２が、少なくとも部分的に、望ましくは部分的にだけ、マイクロチャネル２０の上に延びるように、実行することができる。これによって、次に（ステップＳ１０）堆積される導電層５０は、マイクロチャネル２０を少なくとも部分的に覆うことになる。

なお、説明のため、マイクロ構造体は、以降、前記面Ｆに作溝されたマイクロ流体マイクロチャネル２０であると仮定する。しかしながら、本発明の実施形態は、他の種類のマイクロ構造体（液体搭載パッド、毛細管ポンプなど）にも同様に適用され、例として、例えば毛細管構造体で満たされた拡大横断開口として設けられた、パッシブな毛細管ポンプを通って延びる電極をパターン形成することもできよう。

部分的にだけ被覆されたマイクロチャネル部分を有することは（図１２〜１３参照）、電界が局所的に形成できる電極を得ることを可能にし、このことは、例えば、ミクロビーズ捕捉および操作などいくつかの用途のため有利である。また一方、かかる電極は、周りの面２０ａ、３０と同一平面で得ることができる。これはいくつかの利点を有し、特に、同一平面の電極は、液体の流れを阻害せず、カバーフィルム６２による構造体のシーリングを容易にする（図１２参照）。電極５０は、図１２に見られるように、例えば、第一傾斜壁２０ｂを通り、次いで、チャネルの基底面２０ｃを通って延び、その終端で止まってもよいであろう。他方では、他の用途ではこうする必要がないこともあり、その場合、導電層５０は、図１１または１４におけるように、チャネルの全部分２０ｂ−２０ｃ−２０ａを通って延びることも可能である。さらに、（図１１に見られるように）電極は、側壁２０ａ、２０ｂだけを通り、基底面２０ｃは通らないで延び、両側部に向かい合った電極を得ることもできる。当然のことながら、同一平面導電層の様々なパターンを適宜に得ることが可能である。

実施形態において、ステップＳ９（図９、層４０の表面の部分的エッチング）で、エッチング液Ｅは、エッチング深さが、次に堆積される導電層５０の所望の厚さに対応するように適用される。さらに、エッチング液は、生成される凹部もしくはアンダーカットまたはその両方の平均深さが、次に堆積される導電層５０の厚さと同じオーダーとなるように適用される（レジスト層４０はこれらより大幅に厚い）。こうするために、エッチング液および電気絶縁層は、エッチング・プロセスが等方性になるように選択することができる。これは、とりわけ、リフトオフ後に、例えば金属などの導電材料のエッジに物理ノッチが出現するのを防止し、その代わりに、導電層と絶縁層との間に整った境界をもたらす。当然のことながら、より平滑なエッジほどより均一な電界をもたらすので、これは結果として境界部におけるスプリアス電界を防止する。

（ＳｉＯ_２、Ｓｉ_３Ｎ_４などの場合のように）例えば、完全に秩序化されていないなど絶縁層の性質が許せば、エッチング・プロセスを等方性とすることが可能で、この場合、凹部／アンダーカットの深さに対するエッチング深さのモニタリングが大幅に簡素化されるのは、それが垂直方向のエッチング深さと原則的に同一であることによる。この場合、エッチング・プロセスは、通常、単に時間ベース、すなわち、エッチング停止層などを使わないものとなる。所与の化学薬品および条件に対しエッチング速度を測定する必要はあろうが、その後は、エッチング・プロセスは適切な時間の間実行されて停止される。

前に言及したように、用意された基板を覆う電気絶縁層３０は、望ましくは、ＳｉＯ_２などの酸化物、またはＳｉ_３Ｎ_４などの窒化物である。かかる場合、絶縁層３０の残りの部分Ｐ２の表面を部分的にエッチングＳ９するために使われるエッチング液Ｅは、緩衝酸化エッチング剤である。緩衝酸化エッチング剤は、前述したような酸化物または窒化物の薄膜をエッチングするのに使用可能なエッチング液である。これは、フッ化アンモニウムＮＨ_４Ｆなどの緩衝剤とフッ化水素酸ＨＦとの混合剤であり、良好なプロセス制御を可能にする。緩衝酸化エッチング剤は、例としてＳｉＯ_２のエッチングに使われる場合は、例えば緩衝フッ化水素水溶液とすればよい。短縮のため、以降この溶液をＢＨＦ（ｂｕｆｆｅｒｅｄ ｈｙｄｒｏｇｅｎ ｆｌｕｏｒｉｄｅ）と言う。

ここで、図１２〜１３を参照すると、堆積される導電層５０の厚さは、望ましくは２０から２００ｎｍの間である。本発明者らが実験で検証したように、５０±１０ｎｍの厚さは、本発明者らが行った試験によれば、これで既に実際上優れた導電性を備えていながら、他方で、材料の堆積量は多くない。導電層の厚さを制限するさらなる利点は、導電層／絶縁層の界面における残留空隙ｖが小さくなることである（図１０〜１１中のこの残留空隙の図は正確な縮尺ではない）。上記の理由、およびプロセスの効率に影響する他のパラメータを考慮に入れれば、堆積される導電層の厚さの合理的な上限は２００ｎｍである。但し、１００ｎｍ未満の厚さを使って、さらに効率的な堆積プロセスが達成される。他方で、本発明者らは、堆積プロセスにおける残差変動を測定し、最少厚さは、望ましくは２０ｎｍより大きく、さらに望ましくは３０ｎｍより大きくする必要があるとの結論を得た。

この点から、電子ビーム（またはｅ−ビーム）蒸着技法のような指向性蒸着技法が望ましく、導電層は、対象物の平均面に垂直に蒸着される。ｅ−ビーム蒸着の代わりに、スパッタリング技法または他の技法も用いることができよう。但し、これらはｅ−ビーム蒸着よりも指向性は低い。非指向性堆積技法はさらなる注意を要し、かかる技法によるリスクは、垂直蒸着と違って、レジスト４０と共形な導電層５０が形成されることであり、その後のリフトオフ・ステップＳ１１をより難しくする。これが、指向性蒸着すなわち表面に垂直な蒸着が好ましい理由である。

前述の方法を実装するためにＳ７で用意された基板１０は、望ましくは、面Ｆ上に作溝されたマイクロ流体マイクロチャネル２０を呈する。マイクロチャネル２０（または本方法によって処理されることになる任意のマイクロ構造体）の平均深さは、５から５０μｍの間である。通常の半導体ウエハ処理と違って、マイクロフルイディクスは、一般に深い、すなわち、数マイクロメートル近辺から２０μｍまたはそれを超え例えば５０μｍに至るまでの深さの構造を有する。多くの場合において、本明細書が意図している用途では、５μｍはもはや小さな深さである。様々な理由がある。例えば、小さな深さは、液体に大きな流体力学的抵抗を発生させる可能性があり、ミクロビーズおよび粒子を遮ったりそれらで詰まったりすることがある。また、かかる小さな深さは、細胞を包含するサンプルには使えないこともある。多くの用途に適することが判明した妥当な折衷策は、１０から２０μｍの間の深さのマイクロ構造体を設けることである。

本堆積方法は、従来式のウエハ処理技法とは対照的に、上記の深さに特に適応する。マイクロチャネル２０には傾斜側壁を持たせることができ、図１２に示されるように、このことはチャネルを通り抜けて延びる電極をパターン形成することへの本方法の適用性を制限するものではない。

電気パッドおよび接続部のような他の電気回路構成素子は、同じ処理段階、すなわち、前に述べた電極をパターン形成するのと同じステップ過程で、それらのパターン形成をすることができる。

ここで、前処理ステップＳ１〜Ｓ７についてもっと説明することとする。始めるにあたって図１〜５を参照すると、前記前処理ステップは、とりわけ、マイクロ流体マイクロチャネル（またはもっと一般的にはマイクロ構造体）を生成するための一連のステップを含む。これは、
− 初期の基板１０を用意するステップＳ１と、
− 基板の面Ｆを覆う初期の電気絶縁層１２を得るステップＳ２と、
− 初期の電気絶縁層１２の選択された領域Ｒ１を、前記初期の電気絶縁層１２の残りの領域Ｒ２がレジスト層１４で被覆されないようにして被覆する、レジスト層１４を得るステップＳ３と、
− 基板の面Ｆ上に作溝されたマイクロ流体マイクロチャネルが得られるように、残りの領域Ｒ２中の初期の電気絶縁層１２および基板１０をエッチングするステップＳ４〜Ｓ５と、
によって達成することができる。

次に、基板１０を、電気絶縁層３０で覆うことができる、ステップＳ７。この層は、望ましくは、基板１０を、例えば熱酸化によって酸化させることによって得られる。同じ処置はステップＳ２においても適用される。

基板１０は、望ましくはシリコン・ウエハであり、面Ｆは、一般にＳｉウエハの（１００）面に平行である。この場合において、前処理ステップには、
− 絶縁層１２としてＳｉＯ_２を得るために、熱酸化によってシリコンのＳｉ基板１０を酸化するステップＳ２と、
− 例えば緩衝フッ化水素水溶液などのエッチング液を使ってＳｉＯ_２層をエッチングするステップＳ４と、
− ステップＳ５で、望ましくは水酸化テトラメチルアンモニウム（またはＴＭＡＨ）を使って、異方性シリコン・エッチングＳ５が実施され、これにより傾斜側壁を有するマイクロチャネル２０を得るステップと、
を含めることができる。

さらに詳しくは、用いられるウエハは、望ましくは、＜１１０＞方向の平面を有し、しかして上面が＜１００＞方向に垂線を有する＜１００＞ウエハである。したがって面Ｆは、（１００）面に平行、すなわち逆格子ベクトルの基底（Ｓｉに対するダイヤモンド型構造）において（１００）方向に直交する。

傾斜側壁を有することが、例えばチャネルなどのマイクロ流体構造体に対し有害でなければ、＜１００＞の結晶方位を持つＳｉウエハのウェット・エッチングは、ドライ・エッチング技法よりも望ましい。というのは、ウェット・エッチングではバッチ処理が使え、処理対象のウエハの数によっては、全体としてより速く処理を行うことができるからである。なお、ウェット・エッチングは一般にドライ・エッチングよりも遅く、後者はウエハあたりでは前者よりずっと速い。しかして、全体的なスループットは、一緒に処理されるウエハの数の如何による。ＳｉＯ_２のマスク・エッチング・ステップＳ４は、他にもドライ・プラズマ・エッチングによって実施することができる。図５の異方性シリコン・エッチング・ステップＳ５は、ＴＭＡＨ、水酸化カリウム（ＫＯＨ）、エチレンジアミンピロカテコール（またはＥＤＰ：ｅｔｈｙｌｅｎｅｄｉａｍｉｎｅ ｐｙｒｏｃａｔｅｃｈｏｌ）などを使って実施すればよい。但し、ＴＭＡＨは、ＳｉＯ_２マスク上でより高い選択性を有し、またウエハを汚染しないので、これが推奨される。さらに具体的に言えば、ＫＯＨの場合、汚染は、カリウム金属イオンに起因する。

異方性シリコン・エッチングＳ５に先立って、図５に示されるように、フォトレジストの除去（ウェットまたはドライ）のステップから始まって、酸化物すなわち自然酸化物を除去するため（何故なら、当該酸化物はステップ４で既にエッチングされているので）、短時間のＢＨＦ浸漬のステップＳ４ａなど、ウエハ準備のステップが必要となり得る。このステップは、自然酸化物の薄層が別の面でエッチングを損なう可能性があるので、ＴＭＡＨエッチングのために特に有益である。いずれにせよ、まずステップＳ４ａが実施され、次いで、例えば、脱イオン水によるリンスがされ、その後にステップＳ５が行われる、すなわち、図５の描写にかかわらず、ＢＨＦステップとＴＭＡＨステップとは同時には行われないことを明瞭にしておく必要がある。

この場合、チャネル２０の得られた傾斜壁は、（１１１）面に平行である。

次いで、ＳｉＯ_２マスク除去ステップＳ６は、ドライ・プラズマまたはウェット・エッチングによって達成することができる。このステップは、後続のステップＳ７の過程で、例えば、素地のＳｉ表面上の熱成長ＳｉＯ_２から成るできるだけ均一な絶縁層３０を得ることが望まれる場合に有益である。

Ｓｉウエハが望ましいが、本明細書に含まれる検討事項は、例えば、ＩＶ族元素（例えばＧｅ）または化合物半導体（例えばＳｉＧｅ）など他の半導体、他の化合物ＩＩＩ−Ｖ族もしくはＩＩ−ＶＩ族材料、およびこれらそれぞれの酸化物または窒化物にも適用される。例えば、ＧａＡｓおよびＧｅは異方的にエッチングすることができる。また、本方法の基礎となる原理は、いくつかの金属ウエハおよびそれらそれぞれの酸化物にも適用が可能である。但し、金属ウエハの実用性はより低い。具体的には、これらは、ウエハ厚さ中に同様程度の結晶学的均一性を呈することができない。それでも、例えば、Ａｌ_２Ｏ_３表面の使用を考えることはできる。Ａｌ_２Ｏ_３は、薄膜誘電体（最高１００〜２００ｎｍまで）として用いることができ、スパッタリング、もしくは原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）によって堆積することが可能である。後者は、コストが高いが高品質な技法であり、とりわけ研究用途に対して有用である。

ここで、本作製方法を使って得られるデバイスについて、主として図１２〜１４を参照しながら、追加の説明をすることにする。別の態様によれば、本発明は、マイクロ流体チップ１として具現化することができ、該チップは、一般に、
− 例えば基板の表面中に作溝されまたは該表面の上に構造化された、基板の面Ｆ上の搭載パッド、パッシブ毛細管ポンプ、またはマイクロ流体マイクロチャネル２０などの１つ以上のマイクロ構造体を呈する、例えばＳｉウエハの該基板１０と、
− 該基板を少なくとも部分的に覆う電気絶縁層３０（例えばＳｉＯ_２）と、
− 例えば、できる限り部分的にだけマイクロチャネル２０上に延びる領域の上の被覆層３０など、電気絶縁層３０を少なくとも部分的に覆う、導電層５０（例えば、ＡｌまたはＴｉ／Ａｌ）と、
を含む。

本作製方法からの結果として、図１２に示され、別途に図１４のＳＥＭ像に見られるように、導電層５０の露出表面は、整った境界を有し、（例えば、親水性表面の）絶縁層３０の接在部分の露出表面に隣接し、望ましくはこれと同じ面高さである。

導電層（例えば、電極、接続部、電気パッドなど）には様々なあり得るパターンを付与することができ、これら全てを同じ作製段階で得ることが可能である。これらのパターンは、チップの表面厚さ内に、周囲の層の露出表面と同一平面で組み込むことが可能である。位置不整合は、例えば、マイクロチャネル２０の深さに対し無視可能な程度、すなわち、望ましくは２桁、理想的には３桁小さくすることができる。例えば、本明細書で説明した方法は、２０ｎｍ未満（たいていは１０ｎｍ未満）の位置不整合を達成することを可能にし、一方、チャネル深さは、通常、１０から２０μｍの間である。これは表面トポグラフィを最小化し、しかして層流に有利に働き、流路沿いの細胞、ビーズ、または他の粒子が接着するのを防止する上で有益である。また、最小化された表面トポグラフィは、最初に流路に液体を満たす過程におけるピンニング・サイトを回避するためにも有益である。また、これは、電極のエッジ欠陥を低減し、しかしてエッジでのスプリアス電界を防止する。さらに、これは、図１２に示されるように上部に設けられるカバー６２による効率的なシーリングの助力となる。

本作製方法からの結果として、導電層５０は絶縁層３０の接在部分に隣接するが、これは残留空隙４０ｖの影響を受ける。残留空隙は、チップの作製過程で生成された凹部／アンダーカットに起因して発生する。残留空隙ｖの特性寸法は、主として凹部／アンダーカットによって決まる。しかしながら、これらの寸法は、例えば、表面上への導電層の垂直蒸着など、使われる堆積技法にも依存し得る。当然ながら、表面の緻密な形状も、残留間隙に影響することになる。特に、アンダーカットは、凹部に比べて、わずかに小さいまたは大きい空隙を生じさせることがある。だが、残留空隙は、原理的には、凹部／アンダーカットと同じオーダーになることになる。

図１４に示されたＳＥＭ像は、得られた界面の品質を表す。この像において、
− ＥＨＴは、キロボルト（ｋＶ）単位でのＥｌｅｃｔｒｏｎ Ｈｉｇｈ Ｔｅｎｓｉｏｎ（電子高電圧）を表し、
− ＷＤは、サンプル表面とレンズ低部との間のｗｏｒｋｉｎｇ ｄｉｓｔａｎｃｅ（作動距離）を示し、
− Ｍａｇは、ｍａｇｎｉｆｉｃａｔｉｏｎ（倍率）であり、
− Ｔｉｌｔ Ａｎｇｌｅ（傾斜角）は、サンプル台の垂線の電子銃の軸に対する角度を示し、
− ＳｉｇｎａｌＡ＝ＳＥ２は、二次電子の検出器が使われたことを表す。

図１４は、本方法の結果として得られた電気浸透（ＥＯ：ｅｌｅｃｔｒｏｏｓｍｏｔｉｃ）電極のパターンを示す（メイン画像）。かかる電極は、流路を横断して延びる接在電極ペアの繰り返しパターンを形成する（各ペア電極はそれぞれのくし状部に接続されている）。このマイクロチャネルは２００μｍの幅で２２μｍの深さである。ＥＯ電極のペアは、それぞれの寸法が異なる電極を含む。電極は、望ましくは、各々基本的にはアルミニウムで作られている。親水面がＳｉＯ_２面の場合、Ａｌ（５０ｎｍにスパッタリングされ、５ｎｍのＴｉ接着層を有する）で作られた電極が望ましく、ＴｉはＳｉＯ_２への接着性を高めるために使われる。ＴｉとＡｌとは、例えば、蒸着ステップＳ１０で、２回の連続する（２回の蒸着ステップの間で真空を破ることなく）堆積を介して堆積され得る。但し、ＡｌはそれだけでＳｉＯ_２への良好な接着性を示すので、この場合Ｔｉはオプションである。しかしながら、Ａｕ、Ｐｔ、Ｐｄなどのような金属で作られた金属電極に対しては薄膜Ｔｉ層が必要となろう。他の金属、特にＰｄを用いても優れた結果が得られた。ここで、（流路中の液体と電極に印加される電気信号の特性との組み合わせからして）金属電極に不都合な電気化学反応が予期されない場合、Ａｌは、その表面への自己制限的な酸化物層の形成に起因して大気環境条件の下で安定なので、Ａｌが推奨される。不都合な電気化学反応が予期される場合は、その優れた化学的安定性と水素を吸蔵する能力によってパラジウムが選好される。また、パラジウムの代わりに金および白金を用いることもできる。

図１４に示された機構は、おおよそ以下の寸法を有する（図１４の差し込み図参照）。
− 大きい電極の幅ａ：４０μｍ、
− 小さい電極の幅ｂ：１０μｍ、
− （ペアにされた）電極の間の最小ギャップｃ：１０μｍ、
− 小さい電極と次の大きな電極との間のギャップｄ：４０μｍ
− ピッチｅ（パターンの長手方向の長さ）：１００μｍ、
− 底部壁面を越えた電極の横方向への延びｆ：２０μｍ、
− チャネルの幅ｇ：２００μｍ、および
− チャネルのエッジから直交する接続ライン（くし状部）の間のギャップｈ：５０μｍ。

なお、ＳＥＭ像においては、金属パターンおよび電極は明るく表わされ、スケッチ図では、金属部および電極は暗色域に対応している。

最後に、チャネル２０中の電極の考えられる構成について説明する。図１２〜１４を参照すると、マイクロ流体マイクロチャネル２０（流路２２を区画している）は、傾斜する側壁２０ａ、２０ｂを呈することができる。図１２に見られるように、電極（例えば、誘電泳動（ＤＥＰ：ｄｉｅｌｅｃｔｒｏｐｈｏｒｅｓｉｓ）またはＥＯ回路に接続されている）は、マルチウォール電極として構成することができる。すなわち、電極５０は少なくとも部分的に（親水性の）底面（底壁２０ｃ）および（親水性の）傾斜壁２０ａ〜２０ｂの１つ（または各々）を横切り、周りの面３０と同一平面で延びる。すなわち、前述したように、電極の露出表面は、周りの面３０と同じ面高さである。ＤＥＰおよびＥＯ用途のためには、電極によって覆われる最小の外面は、望ましくは以下による。すなわち、電極は、少なくとも（ｉ）１つの傾斜側壁（２０ａまたは２０ｂ）を通り、それにプラスして、（ｉｉ）少なくとも部分的に底壁２０ｃを横切って延びる。電極が底壁の幅の半分を超えて覆えば、対抗電極が互いに入り込むことになる。得られる、粒子ｐにもたらされる実効的なＥＯまたはＤＥＰ力は、この場合、いくつかの用途で望まれるように、流路とほぼ平行となることになる。但し、流路に平行でないＥＯまたはＤＥＰ力も、底壁を横切る電極の延長を制限することによって生成できることにも留意されたい。これは、両対抗電極を、例えば１０マイクロメートルのギャップを取って配列し離すことによって実施可能である。この場合、混合目的のため局所的ＥＯ流を生成することができ、または、流路の特定の場所で粒子を捕捉するために局所的ＤＥＰ力を生成することもできる。

前述した実施形態は、添付の図面を参照して簡潔に説明してきており、多くの変形を提供することが可能である。前述の特徴のいくつかの組み合わせを考えることができる。次のセクションで例を示す。

３． 具体的実施形態／技術的実装の詳細
３．１ 図１〜１１の時系列的説明
以下に、ステップＳ１〜Ｓ１１それぞれに対応する図１〜１１を参照しながら、好適な実施形態によって、全体的作製方法の時系列的説明を提示する。
− ステップＳ１：＜１００＞の結晶方位を呈するシリコン・ウエハ１０が用意される。
− ステップＳ２：熱酸化が実施される（ＳｉＯ_２成長）：ＳｉＯ_２層１２が得られる。
− ステップＳ３：フォトリソグラフィ・ステップが実行され、層１２の残りの領域Ｒ２がレジスト層１４で被覆されないようにしながら、層１２の選択された領域Ｒ１を被覆するレジスト層１４が得られる。フォトリソグラフィには、通常のように、ＨＤＭＳプライミング、フォトレジスト・スピン・コーティング、ソフトベーク、露光、現像などを含めればよい。露光量、現像時間、および電極パターンの最適化が必要となることがあり、フォトリソグラフィで本来周知のように、後での問題を最小化するため、マスク・レベルでのパターン修正が望まれる。
− ステップＳ４：ドライ（プラズマ）またはウェット・エッチングによって、ＳｉＯ_２のマスク・エッチングを行うことができる。前のセクションで説明した理由により、ウェット・エッチング（ＢＨＦ）が推奨される。
− ステップＳ４ａ：ウエハの準備には、フォトレジストの除去（ウェットまたはドライ）のステップと、自然酸化物（ステップＳ４ですでにエッチングされた酸化物以外）を除去するための短時間ＢＨＦ浸漬と、その後の脱イオン水によるリンスとが含まれる。
− ステップＳ５：次いで、ＴＭＡＨ、ＫＯＨまたはＥＤＰを使って、異方性シリコン・エッチングが実行される。ＴＭＡＨは、ＳｉＯ_２マスク上でより高い選択性を有し、またウエハを汚染しないので、これが推奨される。
− ステップＳ６：ドライ（プラズマ）またはウェット・エッチングによって、ＳｉＯ_２のマスク除去を行うことができる。前のセクションで説明した理由により、ウェット・エッチング（ＢＨＦ）が推奨される。
− ステップＳ７：今回は、とりわけマイクロ構造体２０を覆う均一な親水性の層３０を得るために、再度の熱酸化が実施される（酸化の前に、ウエハは、金属および有機汚染物を洗浄される）。
− ステップＳ８：今回は、ＳｉＯ_２３０の選択された部分Ｐ１を被覆するレジスト層４０を得るために、再度のフォトリソグラフィ・ステップが実施される。より共形なフォトレジスト被覆を得るためにクローズド・チャンバ・コーティング・システムが推奨される。
− ステップＳ９：層３０の残りの部分Ｐ２の表面を部分的にエッチングし、レジスト４０の下に凹部／アンダーカット４０ｒ、４０ｕを生成するために、ＢＨＦ中で部分的ＳｉＯ_２エッチングが行われる。これにより、ＳｉＯ_２層上にアンダーカットおよび凹部が生成される。このエッチング深さは、次のステップで堆積される金属の厚さにほぼ一致する。
− ステップＳ１０：続いて金属堆積が行われる。
− ステップＳ１１：有機溶剤中でフォトレジストがエッチング（リフトオフ）され、フォトレジスト上の金属はリフトオフされ、パターン形成された領域Ｐ２内部の金属だけが残る。

３．２ チップの被覆
ステップＳ１１の後、ダイシングのため、ウエハを支持テープ上にセットすることができ、その表側は、フォトレジスト層またはテープによって保護することができる。この時点においても、まだ、マイクロ構造体をリンスし、洗浄し、乾燥することが可能である。

マイクロ流体チップは、その後に被覆することができる。好適な変形において、ダイシングの前に、マイクロ流体構造体を被覆し、できればそれらを完成させる（例えば、チャネル２０を封止する）ためにカバーフィルムが貼付される。

このカバーフィルムは、同一のウエハ上で並行して作製されるいくつかのチップを覆って貼付すればよく、これは大量作製のため有益である。しかして、カバーフィルム６２は、この場合、洗浄の後、単体化の前に基板レベルで貼付される。したがって、このカバーフィルム６２は、ダイシングの前に別途に貼付される保護（フォトレジスト）フィルムとは区別する必要がある。実際上、保護フィルムは、処理されるウエハを保護するために、通常、ダイシングの前に貼付される。ここでは、カバーフィルム６２は、洗浄の後（例えば、部分的にカットされた基板をリンスし、洗浄し、乾燥した後）貼付されるので、アセンブリ全体すなわち基板レベルで、清浄なマイクロ流体構造体が得られるが、通常は、この洗浄はチップ・レベルにおいてだけ実行されているものである。露出された表面がカバーフィルム６２でシーリングされた後で、アセンブリ体を単体化すればよく、得られたダイをそのまま使えばよい。

このカバーフィルムとしていくつかの材料が考えられる。特に興味深いのは、ポリエポキシド・フィルムなどの乾燥膜レジスト（通常、光学的に透明）であり、これらは、いくつかの用途に最適であることが判明している。とりわけ、これらは、へたることなくチャネル２０上に天蓋を形成するのに十分な硬さである。これらは、容易にダイスカットすることができ、表面への良好な接着力を有し層剥離および漏出を防止する。最も実際的なやり方は、基板の表面に貼付するための積層シートとして当初に設けられたカバーフィルムを使うことである。変形として、シリコンまたは薄いガラス（これのヤング率は、通常、４から２００ギガパスカルの間である）のような、任意の十分に硬いカバーフィルムを考えることができる。光学的に透明な材料が必要な場合には、ガラスを用いればよい。

本発明者らによって実施された多数の試験によれば、貼付された乾燥膜レジスト６２の厚さが１０から１００μｍの間にあれば、最良の結果が得られる。１４μｍ厚さのフィルムを用いて満足すべき結果が得られたが、最適な結果は、約５０μｍ（±２０μｍ）の厚さに対して得られており、フィルム自体は、望ましくは５％未満の厚さばらつきを呈するものがよい。

シーリングは、各種のマイクロ流体構造体に亘って液体／サンプル／試薬の蒸発およびクロストークの防止を必要とする用途に対しては重要である。ＰＤＭＳなどのエラストマは、低分子量シロキサンの表面拡散に起因してマイクロ流体構造体を汚染し、それらを疎水性にすることが判明している。ＰＤＭＳで被覆されたチップは、実験および技術開発には有用であったが、これらのチップは、診断で必要とされる最適のために十分な長さの在庫寿命期間安定性を持たない可能性がある。光学的透明性、化学的安定性、蛍光測定に用いられる特定の光領域における低自己蛍光、表面との共形性、機械的強度、水および空気の不透過性が重要な必要条件となる場合は、乾燥膜レジストがより良く適しており、本明細書により作製されるマイクロ流体構造体のシーリングには特に適応している。

乾燥膜レジストは、露光された後でそれらを積層するのが挑戦的課題である。また、これらが積層の後にフォトパターニングされた場合は、現像液およびリンス液などの液体がマイクロ流体構造体を汚染することもあり得る。したがって、積層する前に（例えば、搭載パッドおよび排出口孔を区画するための）シーリング層の穴を区画しておくのが望ましい。これは、例えば、カッティング、レーザ切断、または局部フォトパターニングによって実施できる。

さらに一般的には、本方法は、以下のステップの任意の１つ（以上）によって達成することができ／以下の特質の１つ以上を含む。
− カバーフィルム６２を貼付するステップであって、貼付されるカバーフィルムはチップ１、とりわけ、導電層５０の接在部分Ｐ２に隣接する電気絶縁層の前記部分Ｐ１を覆う、該貼付するステップ。
− チップはいくつかのブロックを有することができ、その各々は、基板の面Ｆ上の１つ以上のマイクロ流体構造体を含む。
− 貼付されるカバーフィルム６２は、前記いくつかのブロックの全てを覆うことが可能である。
− 貼付されるカバーフィルムは、乾燥膜レジスト６２であり、望ましくは、該カバーフィルムは、エポキシ樹脂を含む；積層シートである；および３から５ギガパスカルのヤング率を有する；のうちの１つ以上の条件を満たす。
− 貼付される乾燥膜レジスト６２の厚さは、１０から１００μｍの間であり、望ましくは、３０から７０μｍの間である。
− カバーフィルム６２を貼付するステップには、
○ カバーフィルム６２および裏打ちフィルムを含め、少なくとも２つの層を含むフィルムを用意するステップと、
○ 裏打ちフィルムをプレスすることによって、望ましくは裏打ちフィルムを積層することによって、基板の前記面Ｆ上の露出表面に対しカバーフィルム６２を貼付するステップと、
○ 裏打ちフィルムを除去するステップと、
を含めることができる。
− このフィルムを用意するステップには、パターン形成されたカバーフィルム６２を貼付する前に、望ましくは、フォトリソグラフィ、カッティング、パンチング、レーザ切断の１つによって、カバーフィルム６２にパターンを形成し、既に存在するまたは後で作製されるマイクロ流体チップ・アセンブリの構造体に対応するパターンを形成する開口部６２_Ｏ（図１２参照）を含むカバーフィルム６２を得るステップをさらに含めることが可能である。

３．３ 具体的実施形態および応用
以下は、作製および応用の具体的例に関するさらなる技術的詳細である。

当該チップは２３×９．３ｍｍ^２の大きさであり、搭載パッド、内蔵電極を有するマイクロチャネル、毛細管ポンプ、通気孔、カバーフィルム、およびカードエッジ・ソケットと結合する電気接点を含む。マイクロマシニング・プロセスの活用、並びに、テーパのついた側壁プロファイルを有するチャネルのエッチング、毛細管充填のためのＳｉＯ_２の親水性、熱および化学的安定性、機械的ロバストネス、多くの生体分子とのＳｉＯ_２表面の相性、および明確で信頼性のある化学組成など、ＳｉおよびＳｉＯ_２の好ましい特性の活用のため、シリコン基板が用いられる。

作製プロセスにおいて、１００℃で、ＴＭＡＨの２５％水溶液を使って、シリコン中のチャネルが異方的にエッチングされ、ピラニア洗浄（硫酸と過酸化水素との１：１の混合液）の後、熱酸化によってされる。金属蒸着を行い、クローズド・チャンバ・コーティング・システム中において、２５００ｒｐｍで、単層ポジ型フォトレジスト（ＡＺ４５６２）のコンフォーマル・コーティングおよびパターン形成の後、リフトオフすることによって電極がパターン形成された。レジストは、ハード・コンタクト・モードのフォトマスクを通してＵＶ光（３６５ｎｍ）に露光され、ＡＺ４００ＫおよびＤＩ水の１：３混合液中で現像される。金属堆積の前に、リフトオフを助力し電極を面削するため短時間の等方性ＳｉＯ_２エッチングが導入される。２０μｍ深さのトレンチ中で、少なくとも５μｍの最小フィーチャ・サイズを達成するために、フォトリソグラフィのパラメータが最適化される。ダイシングおよび洗浄ステップの後、マイクロ流体構造体をシーリングするため、親水性乾燥膜カバーが４５℃で被せられる。ＳＥＭ検査によって、カバーフィルムがチャネル上および毛細管ポンプ上に完全に天蓋を形成することが示された。これら電極は、ＳｉＯ_２面削ステップのおかげで、最小限に抑えられたエッジ欠陥およびきわめて平滑な表面トポグラフィを示した。

前述のチップの機能性は、毛管現象でチップを満たした液体中のビーズを捕捉することによって実証された。１０μｍ直径のポリスチレン・ビーズ群が、１×トリスＥＤＴＡ緩衝液中に浮遊され、搭載パッドにピペット注入され、一方で、１ＭＨｚの１０Ｖｐｐ電位が電極のセットに印加された。緩衝水溶液がチャネルを満たし、ＤＥＰの捕捉域に向けビーズを引き寄せた。ビーズは第一電極上に捕捉され、電位を切り替えることによって他方の電極に配布された。この実験は、自律的流れの発生および再現可能なビーズの捕捉を示した。共形電極パターン形成と毛管現象利用可能チャネルの作製との組み合わせは、設計および作製に過度な複雑性を加えることなく、電気運動学的現象の分野に対する改良された自律マイクロ流体チップの用途領域を拡大することができよう。

３．４ 最終所見
本明細書で説明した方法は、ウエハ・ベースのマイクロ流体チップの作製に用いることができる。これにより得られたチップは、とりわけ、作製者によって生ウエハの形で（すなわち、複数の未パッケージ・チップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージされた形で流通させることが可能である。後者の場合は、チップは、（例えばプラスチック・キャリヤなどの）単一のチップ・パッケージ中に、または多重パッケージ中に搭載される。いずれの場合も、その後、当該チップは、自律チップへの用途が望ましい場合にあっても、（ａ）中間製品、もしくは（ｂ）最終製品の一部として、他のチップまたは他のマイクロ流体エレメント（配管ポート、ポンプなど）とともに一体化されることになろう。

限定された数の実施形態、変形、および添付図面を参照しながら本発明を説明してきたが、当業者には、本発明の範囲から逸脱することなく、様々な変更を加えることおよび同等物による代替が可能なことは自明であろう。特に、所与の実施形態、変形において言及され、または図面に示された（デバイス類または方法類の）特徴は、本発明の範囲から逸脱することなく、別の実施形態、変形、または図面中の別の特徴と組み合わせたり代替したりすることが可能である。前述の実施形態または変形のいずれかに関し説明された特徴の様々な組み合わせが、相応に考えられ、それらは添付の特許請求の範囲内に留まる。さらに、特定の状況または材料に適合させるため、本発明の範囲を逸脱することなく、その教示に多くのマイナーな修改を加えることができる。したがって、本発明は、開示された特定の実施形態に限定されるものでなく、本発明は、添付の特許請求の範囲内に含まれる全ての実施形態を含むものと意図されている。さらに、上記において明示で触れたもの以外にも多くの変形が考えられる。例えば、レジスト４０に対し、およびカバーフィルム６２に対し他の材料を用いることができよう。

Claims (15)

1. マイクロ流体チップの作製方法であって、前記方法は、
   或る面が電気絶縁層で覆われた基板を用意することと、
   前記電気絶縁層の１つ以上の選択された部分を被覆するレジスト層を得ることであって、前記電気絶縁層の少なくとも残りの部分は前記レジスト層で被覆されないことと、
   前記レジスト層の下に凹部もしくはアンダーカットまたはその両方を生成するために、前記電気絶縁層の前記残りの部分の表面をエッチング液で部分的にエッチングすることと、
   前記生成された凹部もしくはアンダーカットまたはその両方に導電層が到達するように、前記エッチングされた表面に前記導電層を堆積することと、
   前記導電層の接在部分に隣接する前記電気絶縁層の部分を露出するために、前記レジスト層を除去することと、
   を含む方法。
2. 前記用意された基板は、前記面上に作溝されたマイクロ流体マイクロチャネルなど、前記面上に機械加工されたマイクロ構造体を呈し、前記レジスト層を得ることは、前記残りの部分が少なくとも部分的に、望ましくは部分的にだけ、前記マイクロ構造体上に延びるように実施され、これにより、次に堆積される前記導電層は、前記マイクロ構造体を少なくとも部分的に被覆する、請求項１に記載の方法。
3. 前記電気絶縁層の前記表面の部分的エッチングにおいて、前記エッチング液は、エッチング深さが次に堆積される導電層の望ましい厚さに対応するように、そして前記生成された凹部もしくはアンダーカットまたはその両方の平均深さが、前記堆積された導電層の深さと同じオーダーとなるように適用され、前記エッチング液と前記電気絶縁層とは、部分的エッチングでの前記エッチング・プロセスが等方性エッチング・プロセスとなるようにされる、請求項１または２に記載の方法。
4. 用意された前記基板を覆う前記電気絶縁層は、ＳｉＯ_２などの酸化物またはＳｉ_３Ｎ_４などの窒化物であり、前記電気絶縁層の前記残りの部分の前記表面の部分的エッチングに用いられる前記エッチング液は、緩衝酸化エッチング剤である、請求項１、２、または３に記載の方法。
5. 前記堆積される導電層の前記厚さは、２０から２００ｎｍまでの間にあり、さらに望ましくは３０から１００ｎｍまでの間にあり、そしてさらにまた望ましくは、４０から６０ｎｍまでの間にあって、前記堆積される導電層は、望ましくは、金属、金属合金、または有機層のうちの１つである、請求項１〜４のいずれか１項に記載の方法。
6. 前記導電層は、指向性蒸着技法を用いて堆積され、これにより、前記導電層は、前記導電層の平均面に対し垂直方向に蒸着される、請求項５に記載の方法。
7. 用意された前記基板は、前記面上に作溝されたマイクロ流体マイクロチャネルを呈し、前記マイクロチャネルの平均深さは、５から５０マイクロメートルの間にある、請求項１〜６のいずれか１項に記載の方法。
8. 用意された前記基板の前記マイクロチャネルの前記平均深さは１０から２０マイクロメートルの間にある、請求項７に記載の方法。
9. 用意された前記基板の前記マイクロチャネルは傾斜した側壁を有する、請求項７または８に記載の方法。
10. 前記基板を用意することは、
    基板を用意することと、
    前記基板の前記面を覆う初期の電気絶縁層を得ることと、
    前記初期の電気絶縁層の選択された領域を被覆するレジスト層を得ることであって、前記初期の電気絶縁層の残りの領域は前記レジスト層で被覆されないことと、
    前記基板の前記面上に作溝された前記マイクロ流体マイクロチャネルを得るために、前記残りの領域中の前記初期の電気絶縁層および前記基板をエッチングすることと、
    によって、前記マイクロ流体マイクロチャネルを生成すること
    を含む、請求項９に記載の方法。
11. 前記基板を用意することは、電気絶縁層によって覆われた前記面を得るために、望ましくは熱酸化によって、前記基板を少なくとも１回、望ましくは２回酸化することをさらに含む、請求項１〜１０のいずれか１項に記載の方法。
12. 用意される前記基板はシリコン・ウエハであり、前記基板の前記面は、一般に前記シリコン・ウエハの面に平行である、請求項１〜１１のいずれか１項に記載の方法。
13. 前記方法が、
    ＳｉＯ_２絶縁層を得るために、シリコンの前記基板を熱酸化によって酸化することと、
    傾斜側壁を有するマイクロ流体マイクロチャネルであって、前記基板の前記面に作溝された前記マイクロチャネルを得るために、緩衝フッ化水素水溶液などのエッチング液を用いて、前記ＳｉＯ_２絶縁層をエッチングすること、および望ましくは水酸化テトラメチルアンモニウムを使って異方性シリコン・エッチングを実施することと、
    をさらに含む、請求項１２に記載の方法。
14. 請求項１〜１３のいずれか１項に記載の前記方法によって得ることができるマイクロ流体チップであって、前記マイクロ流体チップは、
    基板の或る面上に、マイクロ流体マイクロチャネルなど、機械加工された１つ以上のマイクロ構造体を呈する前記基板と、
    前記面を少なくとも部分的に覆う電気絶縁層と、
    前記電気絶縁層を少なくとも部分的に覆い、望ましくは、前記１つ以上のマイクロ構造体の上に少なくとも部分的に延びる領域上の前記電気絶縁層を覆う導電層と、
    を含み、
    前記導電層の露出表面は、望ましくは同じ面高さで、前記電気絶縁層の接在部分の露出表面と隣接し、前記両露出表面の間の位置不整合は、より望ましくは２０ｎｍより小さく、さらにまた望ましくは１０ｎｍより小さい、
    マイクロ流体チップ。
15. 前記導電層は前記電気絶縁層の接在部分に隣接し、これは、請求項１〜１３のいずれか１項に記載の前記方法による、前記チップの前記作製の過程で生成された凹部もしくはアンダーカットまたはその両方に起因する残留空隙の影響を受ける、請求項１４に記載のマイクロ流体チップ。

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