JP2016510475A5 - - Google Patents

Claims (19)

1. キャッシュのウェアレベリングのための方法であって、
   前記キャッシュ内の書込み操作ごとに包括的計数器を増分するステップと、
   前記包括的計数器を閾値に到達させた現在の書込み操作に対応するデータのラインを前記キャッシュからキャッシュラインに退けるステップと、
   前記包括的計数器が前記閾値に到達したことに応答して、前記データのラインを次のレベルのキャッシュに書き込み、前記包括的計数器をリセットし、前記退けられたキャッシュラインを、前記キャッシュラインが最長時間未使用のキャッシュラインになるまで、空にしておくステップと
   を含む方法。
2. 前記閾値が、前記包括的計数器の計数値出力と比較されるプログラム設定可能値であり、前記計数値と前記閾値が一致するときに指示を提供する、請求項1に記載の方法。
3. 次にアクセスされると、前記データのラインがすでに退けられているキャッシュラインとは異なるキャッシュ内のキャッシュラインに書き込まれる、請求項1に記載の方法。
4. 前記データのラインが、前記キャッシュ内のウェイのアドレス指定されたセットのウェイから選択され、前記データのラインが、次にアクセスされると、ウェイの前記アドレス指定されたセットにおいて、前記データのラインが退けられたキャッシュラインとは異なるキャッシュラインに書き込まれる、請求項1に記載の方法。
5. 前記包括的計数器をリセットするステップであって、それにより前記包括的計数器を初期化して後続するキャッシュ書込み監視期間に備えるステップ
   をさらに含む、請求項1に記載の方法。
6. 前記キャッシュがレベル1キャッシュであり、また、前記次のレベルのキャッシュがレベル2キャッシュである、請求項1に記載の方法。
7. 前記キャッシュがレベル2キャッシュであり、また、前記次のレベルのキャッシュがレベル3キャッシュである、請求項1に記載の方法。
8. 前記包括的計数器を前記閾値に到達させた前記現在の書込み操作の影響を受けた前記データのラインに無効のマークを付けるステップであって、前記無効のマークによって前記データのラインが前記キャッシュから退けられるステップ
   をさらに含む、請求項1に記載の方法。
9. キャッシュのウェアレベリングのための装置であって、
   前記キャッシュにデータを書き込む書込み操作を制御するプロセッサ複合体に結合された複数のウェイを有するキャッシュと、
   書込み閾値回路および包括的計数器回路であって、前記キャッシュへの各書込み操作を計数し、かつ、前記包括的計数器回路の包括的計数出力と閾値の比較に基づいて、前記包括的計数器回路が閾値に到達したときに指示を生成するように構成される書込み閾値回路および包括的計数器回路と、
   前記指示に応答して、現在の書込み操作に対応するデータのラインを前記キャッシュからキャッシュラインに退け、前記データのラインを次のレベルのキャッシュに書き込むように構成されるラインフラッシュ回路と、
   前記指示に応答して、前記退けられたキャッシュラインを、前記キャッシュラインが最長時間未使用のキャッシュラインになるまで、空にしておくように構成される置換ポリシー回路と
   を備える装置。
10. 前記閾値が、前記包括的計数器回路の前記包括的計数値出力と比較されるプログラム設定可能値であり、前記包括的計数値と前記閾値が一致するときに指示を提供する、請求項9に記載の装置。
11. 前記閾値が、前記書込み閾値回路に記憶されるデフォルト値であり、動作中のプログラムに従って調整される、請求項10に記載の装置。
12. 前記データのラインが、次にアクセスされると、すでに退けられているキャッシュラインとは異なるキャッシュラインに書き込まれる、請求項10に記載の装置。
13. 前記データのラインが、前記キャッシュ内のウェイのアドレス指定されたセットのウェイから選択され、前記データのラインが、次にアクセスされると、ウェイの前記アドレス指定されたセットにおいて、前記データのラインが退けられたキャッシュラインとは異なるキャッシュラインに書き込まれる、請求項10に記載の装置。
14. 前記包括的計数器を初期化して後続するキャッシュ書込み監視期間に備えるべく、前記包括的計数器がリセットされる、請求項10に記載の装置。
15. 前記キャッシュとして構成されたレベル1キャッシュと、
    前記次のレベルのキャッシュとして構成されたレベル2キャッシュであって、前記データのラインが書き込まれるレベル2キャッシュと
    をさらに備える、請求項10に記載の装置。
16. 前記キャッシュとして構成されたレベル2キャッシュと、
    前記次のレベルのキャッシュとして構成されたレベル3キャッシュであって、前記データのラインが書き込まれるレベル3キャッシュと
    をさらに備える、請求項10に記載の装置。
17. 各キャッシュラインのタグに無効化ラインビットが含まれ、前記データのラインが確率的無効化されたデータのラインであり、前記データのラインの再使用を遅らせるべきであることを前記指示に応答して示す、請求項10に記載の装置。
18. コンピュータ可読プログラムデータおよびコードを使用して符号化されたコンピュータ可読非一時的記憶媒体であって、前記プログラムデータおよびコードは、実行されると、
    キャッシュへの書込み操作ごとに包括的計数器を増分し、
    前記包括的計数器を閾値に到達させた現在の書込み操作に対応するデータのラインを前記キャッシュからキャッシュラインに退け、
    前記包括的計数器が前記閾値に到達したことに応答して、前記データのラインを次のレベルのキャッシュに書き込み、前記包括的計数器をリセットし、前記退けられたキャッシュラインを、前記キャッシュラインが最長時間未使用のキャッシュラインになるまで、空にしておく
    ように動作することができる、コンピュータ可読非一時的記憶媒体。
19. キャッシュのウェアレベリングのための装置であって、
    プロセッサ複合体に結合された複数のウェイを有するキャッシュにデータを書き込むための手段と、
    前記キャッシュへの各書込み操作を計数し、かつ、包括的計数器が閾値に到達したときに指示を生成するための手段と、
    前記指示に応答して、現在の書込み操作に対応するデータのラインを前記キャッシュから退け、前記データのラインを次のレベルのキャッシュに書き込むための手段と、
    前記指示に応答して、前記退けられたキャッシュラインを、前記キャッシュラインが最長時間未使用のキャッシュラインになるまで、空にしておくための手段と
    を備える装置。