JP2019502996A5 - - Google Patents

Claims (19)

1. 第１コアに接続された第１物理キャッシュと、
   第２コアに接続された第２物理キャッシュと、
   コントロールユニットと、を備え、
   前記コントロールユニットは、
   前記第１物理キャッシュを第１論理キャッシュと第２論理キャッシュの第１部分とに分割することと、
   前記第２物理キャッシュを第３論理キャッシュと前記第２論理キャッシュの第２部分とに分割することであって、前記第１論理キャッシュ及び前記第３論理キャッシュはキャッシュ階層の第１レベルを表し、前記第２論理キャッシュは前記キャッシュ階層の第２レベルを表し、前記第１論理キャッシュ及び前記第２論理キャッシュの各々は高いレベルのメモリから取得されたデータを記憶するように構成されている、ことと、
   前記第２論理キャッシュの第１ウェイを前記第１論理キャッシュに再割り当てすることと、
   前記第２論理キャッシュの前記第１ウェイに記憶した第１キャッシュラインを識別することと、
   前記第１ウェイを前記第２論理キャッシュから前記第１論理キャッシュに再割り当てすることに応じて、前記第１キャッシュラインを無効化することと、
   を行うように構成されている、
   プロセッサ。
2. 前記第１論理キャッシュは前記第１コアの専用キャッシュであり、
   前記第３論理キャッシュは前記第２コアの専用キャッシュであり、
   前記第２論理キャッシュは前記第１コア及び前記第２コアの両方によって共有されている、請求項１に記載のプロセッサ。
3. 前記コントロールユニットは、
   アドレスを含む要求を受信したことに応じて、前記第１論理キャッシュにおいてルックアップを実行することと、
   前記第１論理キャッシュにおいて前記要求がミスしたと判別した場合に、
   前記アドレスが前記第２論理キャッシュの前記第１部分を選択することを判別したことに応じて、前記第２論理キャッシュの前記第１部分においてルックアップを実行することと、
   前記アドレスが前記第２論理キャッシュの前記第２部分を選択することを判別したことに応じて、前記第２論理キャッシュの前記第２部分においてルックアップを実行することと、
   を行うように構成されている、請求項１に記載のプロセッサ。
4. 前記プロセッサは、１つ以上のキャッシュのキャッシュヒット率及び前記第１論理キャッシュと前記第３論理キャッシュとの間のキャッシュデータのマイグレーション率のうち１つ以上に応じて、前記第１論理キャッシュ、前記第２論理キャッシュ及び前記第３論理キャッシュのうち１つ以上のサイズを変更するように構成されている、請求項１に記載のプロセッサ。
5. 前記プロセッサは、
   第１メモリアドレスにおいてミスを検出したことに応じて、前記第２論理キャッシュ内の元の位置をターゲットとする第１要求を送信することと、
   前記第１要求をメモリに送信した後であって第１フィルデータをメモリから受信する前に、前記元の位置を前記第２論理キャッシュから前記第１論理キャッシュに再割り当てすることであって、前記第１フィルデータは前記第１要求に対応している、ことと、
   前記第１フィルデータをメモリから受信することと、
   前記第１メモリアドレスが前記第２論理キャッシュの前記元の位置とは異なる前記第２論理キャッシュ内の新たな位置に再マッピングされたことを判別することと、
   前記第１フィルデータを前記第２論理キャッシュの前記新たな位置に記憶することと、
   を行うように構成されている、請求項１に記載のプロセッサ。
6. 前記プロセッサは、第１アプリケーションの実行から第２アプリケーションの実行への切り替えに応じて、前記第１論理キャッシュの記憶容量を減らし、前記第２論理キャッシュの記憶容量を増加させるように構成されている、請求項１に記載のプロセッサ。
7. 第１コアに接続された第１物理キャッシュを第１論理キャッシュと第２論理キャッシュの第１部分とに分割することと、
   第２コアに接続された第２物理キャッシュを第３論理キャッシュと前記第２論理キャッシュの第２部分とに分割することであって、前記第１論理キャッシュ及び前記第３論理キャッシュはキャッシュ階層の第１レベルを表し、前記第２論理キャッシュは前記キャッシュ階層の第２レベルを表し、前記第１論理キャッシュ及び前記第２論理キャッシュの各々は高いレベルのメモリから取得されたデータを記憶するように構成されている、ことと、
   前記第２論理キャッシュの第１ウェイを前記第１論理キャッシュに再割り当てすることと、
   前記第２論理キャッシュの前記第１ウェイに記憶した第１キャッシュラインを識別することと、
   前記第１ウェイを前記第２論理キャッシュから前記第１論理キャッシュに再割り当てすることに応じて、前記第１キャッシュラインを無効化することと、を含む、
   方法。
8. 前記第１論理キャッシュは前記第１コアの専用キャッシュであり、
   前記第３論理キャッシュは前記第２コアの専用キャッシュであり、
   前記第２論理キャッシュは前記第１コア及び前記第２コアの両方によって共有されている、請求項７に記載の方法。
9. アドレスを含む要求を受信したことに応じて、前記第１論理キャッシュにおいてルックアップを実行することと、
   前記第１論理キャッシュにおいて前記要求がミスしたと判別した場合に、
   前記アドレスが前記第２論理キャッシュの前記第１部分を選択することを判別したことに応じて、前記第２論理キャッシュの前記第１部分においてルックアップを実行することと、
   前記アドレスが前記第２論理キャッシュの前記第２部分を選択することを判別したことに応じて、前記第２論理キャッシュの前記第２部分においてルックアップを実行することと、を含む、請求項７に記載の方法。
10. １つ以上のキャッシュのキャッシュヒット率及び前記第１論理キャッシュと前記第３論理キャッシュとの間のキャッシュデータのマイグレーション率のうち１つ以上に応じて、前記第１論理キャッシュ、前記第２論理キャッシュ及び前記第３論理キャッシュのうち１つ以上のサイズを変更することを含む、請求項７に記載の方法。
11. 第１メモリアドレスにおいてミスを検出したことに応じて、前記第２論理キャッシュ内の元の位置をターゲットとする第１要求を送信することと、
    前記第１要求をメモリに送信した後であって第１フィルデータをメモリから受信する前に、前記元の位置を前記第２論理キャッシュから前記第１論理キャッシュに再割り当てすることであって、前記第１フィルデータは前記第１要求に対応している、ことと、
    前記第１フィルデータをメモリから受信することと、
    前記第１メモリアドレスが前記第２論理キャッシュの前記元の位置とは異なる前記第２論理キャッシュ内の新たな位置に再マッピングされたことを判別することと、
    前記第１フィルデータを前記第２論理キャッシュの前記新たな位置に記憶することと、を含む、請求項７に記載の方法。
12. 第１アプリケーションの実行から第２アプリケーションの実行への切り替えに応じて、前記第１論理キャッシュの記憶容量を減らし、前記第２論理キャッシュの記憶容量を増加させることを含む、請求項７に記載の方法。
13. メモリと、
    第１コアに接続された第１物理キャッシュと、第２コアに接続された第２物理キャッシュと、びコントロールユニットと、を含むプロセッサと、を備え、
    前記コントロールユニットは、
    前記第１物理キャッシュを第１論理キャッシュと第２論理キャッシュの第１部分とに分割することと、
    前記第２物理キャッシュを第３論理キャッシュと前記第２論理キャッシュの第２部分とに分割することであって、前記第１論理キャッシュ及び前記第３論理キャッシュはキャッシュ階層の第１レベルを表し、前記第２論理キャッシュは前記キャッシュ階層の第２レベルを表し、前記第１論理キャッシュ及び前記第２論理キャッシュの各々は高いレベルのメモリから取得されたデータを記憶するように構成されている、ことと、
    前記第２論理キャッシュの第１ウェイを前記第１論理キャッシュに再割り当てすることと、
    前記第２論理キャッシュの前記第１ウェイに記憶した第１キャッシュラインを識別することと、
    前記第１ウェイを前記第２論理キャッシュから前記第１論理キャッシュに再割り当てすることに応じて、前記第１キャッシュラインを無効化することと、
    を行うように構成されている、
    システム。
14. 前記第１論理キャッシュは前記第１コアの専用キャッシュであり、
    前記第３論理キャッシュは前記第２コアの専用キャッシュであり、
    前記第２論理キャッシュは前記第１コア及び前記第２コアの両方によって共有されている、請求項１３に記載のシステム。
15. 前記コントロールユニットは、
    アドレスを含む要求を受信したことに応じて、前記第１論理キャッシュにおいてルックアップを実行することと、
    前記第１論理キャッシュにおいて前記要求がミスしたと判別した場合に、
    前記アドレスが前記第２論理キャッシュの前記第１部分を選択することを判別したことに応じて、前記第２論理キャッシュの前記第１部分においてルックアップを実行することと、
    前記アドレスが前記第２論理キャッシュの前記第２部分を選択することを判別したことに応じて、前記第２論理キャッシュの前記第２部分においてルックアップを実行することと、
    を行うように構成されている、請求項１３に記載のシステム。
16. 前記プロセッサは、１つ以上のキャッシュのキャッシュヒット率及び前記第１論理キャッシュと前記第３論理キャッシュとの間のキャッシュデータのマイグレーション率のうち１つ以上に応じて、前記第１論理キャッシュ、前記第２論理キャッシュ及び前記第３論理キャッシュのうち１つ以上のサイズを変更するように構成されている、請求項１３に記載のシステム。
17. 前記プロセッサは、
    第１メモリアドレスにおいてミスを検出したことに応じて、前記第２論理キャッシュ内の元の位置をターゲットとする第１要求を送信することと、
    前記第１要求をメモリに送信した後であって第１フィルデータをメモリから受信する前に、前記元の位置を前記第２論理キャッシュから前記第１論理キャッシュに再割り当てすることであって、前記第１フィルデータは前記第１要求に対応している、ことと、
    前記第１フィルデータをメモリから受信することと、
    前記第１メモリアドレスが前記第２論理キャッシュの前記元の位置とは異なる前記第２論理キャッシュ内の新たな位置に再マッピングされたことを判別することと、
    前記第１フィルデータを前記第２論理キャッシュの前記新たな位置に記憶することと、
    を行うように構成されている、請求項１３に記載のシステム。
18. 前記プロセッサは、第１アプリケーションの実行から第２アプリケーションの実行への切り替えに応じて、前記第１論理キャッシュの記憶容量を減らし、前記第２論理キャッシュの記憶容量を増加させるように構成されている、請求項１３に記載のシステム。
19. 前記アドレスは、
    前記第１論理キャッシュの少なくとも一部を識別する１つ以上のビットと、
    前記第２論理キャッシュの第１部分及び前記第２論理キャッシュの第２部分のうち何れかを識別する１つ以上のビットと、を含む、請求項３に記載のプロセッサ。