JP2016224465A - Electro-optical device and electronic apparatus - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To prevent both ends of a storage capacitor 44 from being influenced by noise or the like.SOLUTION: A voltage supply line 16 of potential Vorst is provided between storage capacitors 44 adjacent to each other in a column in a planar view. When one end of the storage capacitor 44 is formed of second layer wiring and the other end of the storage capacitor 44 is formed of first layer wiring, the voltage supply line 16 has a laminated portion of first layer wiring 16g and second layer wiring 16a. The wiring 16g and the wiring 16a are connected to each other via one or more contact holes 16e.SELECTED DRAWING: Figure 6

Description

本発明のいくつかの態様は、例えば電気光学素子で画像を表示する際に表示品位の低下を防止する技術に関する。   Some embodiments of the present invention relate to a technique for preventing deterioration in display quality when an image is displayed by, for example, an electro-optical element.

近年、有機発光ダイオード(Organic Light Emitting Diode、以下「OLED」という)素子などの発光素子を用いた電気光学装置が各種提案されている。この電気光学装置では、走査線とデータ線との交差に対応して画素回路が設けられる構成が一般的である。画素回路は、上記発光素子や駆動トランジスターなどを含み、表示すべき画像の画素に対応して設けられる。
このような構成において、画素の階調レベルに応じた電位のデータ信号が駆動トランジスターのゲートに印加されると、当該駆動トランジスターは、ゲート・ソース間の電圧に応じた電流を発光素子に供給する。これにより、当該発光素子は、階調レベルに応じた輝度で発光する。このとき、駆動トランジスターの閾値電圧などの特性が画素回路毎にばらついていると、表示画面の一様性を損なうような表示ムラが発生する。
このため、画素回路における駆動トランジスターの特性を補償する技術が提案されている(例えば特許文献1参照)。
In recent years, various electro-optical devices using light emitting elements such as organic light emitting diode (hereinafter referred to as “OLED”) elements have been proposed. In this electro-optical device, a configuration in which a pixel circuit is provided corresponding to the intersection of a scanning line and a data line is common. The pixel circuit includes the light emitting element and the driving transistor, and is provided corresponding to the pixel of the image to be displayed.
In such a configuration, when a data signal having a potential corresponding to the gradation level of the pixel is applied to the gate of the driving transistor, the driving transistor supplies a current corresponding to the voltage between the gate and the source to the light emitting element. . Accordingly, the light emitting element emits light with luminance according to the gradation level. At this time, if the characteristics such as the threshold voltage of the drive transistor vary for each pixel circuit, display unevenness that impairs the uniformity of the display screen occurs.
For this reason, a technique for compensating the characteristics of the drive transistor in the pixel circuit has been proposed (see, for example, Patent Document 1).

特開2011−53635号公報JP 2011-53635 A

ところで、電気光学装置の微細化が進むと、各種の配線や端子、電極などが接近するので、互いに容量結合しやすくなる。このため、ある電極において電位が変動すると、別の電極に電位に影響を及ぼすことになり、結果的に、表示品位を低下させる要因になる。
本発明は、上述した事情に鑑みてなされたもので、その目的の一つは、電気光学装置が微細化されても、表示品位の低下を防止することが可能な電気光学装置および電子機器を提供することにある。
By the way, as the miniaturization of the electro-optical device progresses, various wirings, terminals, electrodes, and the like approach each other, so that capacitive coupling becomes easy. For this reason, if the potential of one electrode fluctuates, it affects the potential of another electrode, resulting in a reduction in display quality.
SUMMARY An advantage of some aspects of the invention is that it provides an electro-optical device and an electronic apparatus that can prevent deterioration in display quality even when the electro-optical device is miniaturized. It is to provide.

上記目的を達成するために本発明の態様に係る電気光学装置にあっては、複数のデータ線と、前記複数のデータ線のうち、第1データ線に対応して設けられた第1画素回路と、前記複数のデータ線のうち、第2データ線に対応して設けられた第2画素回路と、を有し、前記第1画素回路および第2画素回路の各々は、発光素子と、ゲート・ソース間の電圧に応じた電流を前記発光素子に供給する駆動トランジスターと、を含む電気光学装置であって、一端が前記第1データ線に接続され、他端が、前記第1画素回路における発光素子に供給すべき電流に応じて電位シフトする第1保持容量と、一端が前記第2データ線に接続され、他端が、前記第2画素回路における発光素子に供給すべき電流に応じて電位シフトする第2保持容量と、平面視で、前記第1保持容量と前記第2保持容量との間に設けられた定電位線と、を有することを特徴とする。
本発明の態様によれば、第1保持容量と第2保持容量との間に設けられた定電位線がシールド線として機能する。このため、第1保持容量を介した第1データ線、第2保持容量を介した第2データ線は、互いに電位変動の影響を受けにくくなるので、表示品位の低下を防止することができる。
In order to achieve the above object, an electro-optical device according to an aspect of the present invention includes a plurality of data lines and a first pixel circuit provided corresponding to the first data line among the plurality of data lines. And a second pixel circuit provided corresponding to the second data line among the plurality of data lines, and each of the first pixel circuit and the second pixel circuit includes a light emitting element, a gate, An electro-optical device including a driving transistor that supplies a current corresponding to a voltage between sources to the light-emitting element, one end of which is connected to the first data line and the other end of the first pixel circuit. A first storage capacitor that shifts in potential according to a current to be supplied to the light emitting element, one end connected to the second data line, and the other end according to a current to be supplied to the light emitting element in the second pixel circuit. Second holding capacitor for potential shift and plan view , Characterized by having a a constant potential line provided between the second storage capacitor and the first storage capacitor.
According to the aspect of the present invention, the constant potential line provided between the first storage capacitor and the second storage capacitor functions as a shield line. For this reason, the first data line through the first storage capacitor and the second data line through the second storage capacitor are not easily affected by potential fluctuations, so that the display quality can be prevented from deteriorating.

上記態様において、前記第1保持容量の一端および前記第2保持容量の一端は、第1導電層または第2導電層のいずれか一方で形成され、前記第1保持容量の他端および前記第2保持容量の他端は、前記第1導電層または前記第2導電層のいずれか他方で形成され、前記定電位線は、少なくとも前記第1導電層の配線および第2導電層の配線とで形成される構成としても良い。
この構成によれば、第1保持容量および第2保持容量を構成する第1導電層、第2導電層によって構成される。定電位線についても、第1導電層、第2導電層によって構成される。シールド線としての機能が向上することになる。
In the above aspect, one end of the first storage capacitor and one end of the second storage capacitor are formed by either the first conductive layer or the second conductive layer, and the other end of the first storage capacitor and the second The other end of the storage capacitor is formed by either the first conductive layer or the second conductive layer, and the constant potential line is formed by at least the wiring of the first conductive layer and the wiring of the second conductive layer. It is good also as a structure to be performed.
According to this configuration, the first storage capacitor and the second storage capacitor constitute the first storage capacitor and the second storage capacitor. The constant potential line is also constituted by the first conductive layer and the second conductive layer. The function as a shield wire is improved.

この構成において、前記定電位線における前記第1導電層の配線および第2導電層の配線とは、互いに電気的に接続される構成が好ましい。この構成によれば断面方向のシールド機能についても向上することになる。
なお、定電位線における第1導電層の配線および第2導電層の配線とは、互いに電気的に非接続であっても良い。非接続とする場合、定電位線における第1導電層の配線および第2導電層の配線は、互いに同一または異なる電位であれば良い。
In this configuration, it is preferable that the wiring of the first conductive layer and the wiring of the second conductive layer in the constant potential line are electrically connected to each other. According to this configuration, the shielding function in the cross-sectional direction is also improved.
Note that the wiring of the first conductive layer and the wiring of the second conductive layer in the constant potential line may be electrically disconnected from each other. When not connected, the wiring of the first conductive layer and the wiring of the second conductive layer in the constant potential line may have the same or different potential.

上記態様において定電位線としては、リセット電位が供給される配線を用いても良い。すなわち、前記発光素子は、二端子型素子であり、前記発光素子と前記駆動トランジスターとは、異なる二つの電源電位の間に電気的に直列に接続され、前記発光素子の二端子のうち、前記駆動トランジスター側の端子は、当該駆動トランジスターによって電流が供給された後に、所定のリセット電位にされ、前記定電位線には、前記リセット電位が供給される構成としても良い。
また、上記態様において定電位線としては、発光素子の電源線を用いても良い。すなわち、前記発光素子と前記駆動トランジスターとは、異なる二つの電源電位の間に直列に接続され、前記定電位線には、前記二つの電源電位の一方が供給される構成としても良い。
なお、本発明は、電気光学装置のほか、当該電気光学装置を有する電子機器として概念することが可能である。電子機器としては、典型的にはヘッドマウント・ディスプレイ(HMD)や電子ビューファイダーなどの表示装置が挙げられる。
In the above embodiment, a wiring to which a reset potential is supplied may be used as the constant potential line. That is, the light-emitting element is a two-terminal element, and the light-emitting element and the driving transistor are electrically connected in series between two different power supply potentials. The terminal on the driving transistor side may be set to a predetermined reset potential after a current is supplied by the driving transistor, and the reset potential may be supplied to the constant potential line.
In the above embodiment, a power supply line of a light emitting element may be used as the constant potential line. That is, the light emitting element and the driving transistor may be connected in series between two different power supply potentials, and one of the two power supply potentials may be supplied to the constant potential line.
The present invention can be conceptualized as an electronic apparatus having the electro-optical device in addition to the electro-optical device. Typically, the electronic apparatus includes a display device such as a head mounted display (HMD) or an electronic viewfinder.

本発明の実施形態に係る電気光学装置の構成を示す斜視図である。1 is a perspective view illustrating a configuration of an electro-optical device according to an embodiment of the invention. 同電気光学装置の電気的な構成を示す図である。2 is a diagram illustrating an electrical configuration of the electro-optical device. FIG. 同電気光学装置における画素回路を示す図である。It is a figure which shows the pixel circuit in the same electro-optical apparatus. 同画素回路の構成を示す平面図である。It is a top view which shows the structure of the pixel circuit. 図4における等価回路を示す平面図である。It is a top view which shows the equivalent circuit in FIG. 同電気光学装置のレベルシフト回路の要部構成を示す平面図である。It is a top view which shows the principal part structure of the level shift circuit of the same electro-optical apparatus. 図6における等価回路を示す平面図である。It is a top view which shows the equivalent circuit in FIG. 図6におけるP−p線で破断した部分断面図である。It is the fragmentary sectional view fractured | ruptured by the Pp line | wire in FIG. 図6におけるQ−q線およびR−r線で破断した部分断面図である。It is the fragmentary sectional view fractured | ruptured by the Qq line and RR line | wire in FIG. 同電気光学装置の動作を示すタイミングチャートである。6 is a timing chart showing the operation of the electro-optical device. 同電気光学装置の動作説明図である。FIG. 6 is an operation explanatory diagram of the same electro-optical device. 同電気光学装置の動作説明図である。FIG. 6 is an operation explanatory diagram of the same electro-optical device. 同電気光学装置の動作説明図である。FIG. 6 is an operation explanatory diagram of the same electro-optical device. 同電気光学装置の動作説明図である。FIG. 6 is an operation explanatory diagram of the same electro-optical device. 同電気光学装置におけるデータ信号の振幅圧縮を示す図である。It is a figure which shows the amplitude compression of the data signal in the same electro-optical apparatus. 同電気光学装置におけるトランジスターの特性を示す図である。It is a figure which shows the characteristic of the transistor in the same electro-optical apparatus. 応用形態に係るレベルシフト回路の要部構成を示す平面図である。It is a top view which shows the principal part structure of the level shift circuit which concerns on an application form. 実施形態等に係る電気光学装置を用いたHMDを示す斜視図である。It is a perspective view which shows HMD using the electro-optical apparatus which concerns on embodiment etc. FIG. HMDの光学構成を示す図である。It is a figure which shows the optical structure of HMD.

以下、本発明を実施するための形態について図面を参照して説明する。   Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.

図1は、本発明の実施形態に係る電気光学装置10の構成を示す斜視図である。
この電気光学装置10は、例えばHMD(Head Mount Display)などにおいてカラー画像を表示するマイクロ・ディスプレイである。電気光学装置10の詳細については後述するが、複数の画素回路や当該画素回路を駆動する駆動回路などが例えば半導体シリコン基板に形成された有機EL装置であり、画素回路には、発光素子の一例であるOLEDが用いられる。
FIG. 1 is a perspective view showing a configuration of an electro-optical device 10 according to an embodiment of the present invention.
The electro-optical device 10 is a micro display that displays a color image in, for example, an HMD (Head Mount Display). Although details of the electro-optical device 10 will be described later, an organic EL device in which a plurality of pixel circuits, a drive circuit for driving the pixel circuits, and the like are formed on a semiconductor silicon substrate, for example, is an example of a light emitting element. OLEDs are used.

電気光学装置10は、表示領域で開口する枠状のケース72に収納されるとともに、FPC(Flexible Printed Circuits)基板74の一端が接続されている。FPC基板74の他端には、複数の端子76が設けられて、図示省略された上位回路に接続される。FPC基板には、半導体チップの制御回路5が、COF(Chip On Film)技術によって実装されるとともに、当該上位回路から複数の端子76を介して画像(映像)データが同期信号に同期して供給される。同期信号には、垂直同期信号や、水平同期信号、ドットクロック信号が含まれる。また、画像データは、表示すべき画像の画素の階調レベルをRGB毎に例えば8ビットで規定する。
制御回路5は、電気光学装置10の電源回路とデータ信号出力回路との機能を兼用する。すなわち、制御回路5は、同期信号にしたがって生成した各種の制御信号や各種電位(電圧)を電気光学装置10に供給するほか、デジタルの画像データをアナログのデータ信号に変換して、電気光学装置10に供給する。
The electro-optical device 10 is housed in a frame-shaped case 72 that opens in a display area, and one end of an FPC (Flexible Printed Circuits) substrate 74 is connected. A plurality of terminals 76 are provided at the other end of the FPC board 74 and connected to a higher-level circuit (not shown). A semiconductor chip control circuit 5 is mounted on the FPC board by COF (Chip On Film) technology, and image (video) data is supplied from the host circuit through a plurality of terminals 76 in synchronization with a synchronization signal. Is done. The synchronization signal includes a vertical synchronization signal, a horizontal synchronization signal, and a dot clock signal. In addition, the image data defines the gradation level of the pixel of the image to be displayed, for example, 8 bits for each RGB.
The control circuit 5 combines the functions of the power supply circuit and the data signal output circuit of the electro-optical device 10. In other words, the control circuit 5 supplies various control signals and various potentials (voltages) generated according to the synchronization signal to the electro-optical device 10 and converts digital image data into an analog data signal, so that the electro-optical device 10 is supplied.

図2は、実施形態に係る電気光学装置10の電気的な構成を示す図である。この図に示されるように、電気光学装置10は、走査線駆動回路20と、デマルチプレクサ30と、レベルシフト回路40と、表示部100とに大別される。
このうち、表示部100には、表示すべき画像の画素に対応した画素回路110がマトリクス状に配列されている。詳細には、表示部100において、m行の走査線12が図において横方向に延在して設けられ、また、例えば3列毎にグループ化された(3n)列のデータ線14が図において縦方向に延在し、かつ、各走査線12と互いに電気的な絶縁を保ちつつ交差するように設けられている。そして、m行の走査線12と(3n)列のデータ線14との交差に対応する位置に画素回路110が設けられている。
FIG. 2 is a diagram illustrating an electrical configuration of the electro-optical device 10 according to the embodiment. As shown in this figure, the electro-optical device 10 is roughly divided into a scanning line driving circuit 20, a demultiplexer 30, a level shift circuit 40, and a display unit 100.
Among these, in the display unit 100, pixel circuits 110 corresponding to pixels of an image to be displayed are arranged in a matrix. Specifically, in the display unit 100, m rows of scanning lines 12 are provided so as to extend in the horizontal direction in the drawing, and, for example, (3n) columns of data lines 14 grouped every three columns are shown in the drawing. It extends in the vertical direction and is provided so as to intersect with each scanning line 12 while maintaining electrical insulation. A pixel circuit 110 is provided at a position corresponding to the intersection of the m scanning lines 12 and the (3n) column data lines 14.

ここで、m、nは、いずれも自然数である。走査線12および画素回路110のマトリクスのうち、行(ロウ)を区別するために、図において上から順に1、2、3、…、(m−1)、m行と呼ぶ場合がある。同様にデータ線14および画素回路110のマトリクスの列(カラム)を区別するために、図において左から順に1、2、3、…、(3n−1)、(3n)列と呼ぶ場合がある。また、データ線14のグループを一般化して説明するために、1以上n以下の整数jを用いると、左から数えてj番目のグループには、(3j−2)列目、(3j−1)列目および(3j)列目のデータ線14が属している、ということになる。   Here, m and n are both natural numbers. In order to distinguish rows (rows) in the matrix of the scanning lines 12 and the pixel circuits 110, they may be referred to as 1, 2, 3,..., (M−1), m rows in order from the top in the drawing. Similarly, in order to distinguish the columns of the data line 14 and the matrix of the pixel circuit 110, they may be referred to as 1, 2, 3, ..., (3n-1), (3n) columns in order from the left in the figure. . Further, in order to generalize and describe the group of data lines 14, when an integer j of 1 to n is used, the j-th group counted from the left includes the (3j-2) th column, (3j-1). ) And (3j) th column data lines 14 belong.

なお、同一行の走査線12と同一グループに属する3列のデータ線14との交差に対応した3つの画素回路110は、それぞれR、G、Bの画素に対応している。このため、本実施形態において、画素回路110のマトリクス配列は縦m行×横(3n)列となり、表示画像のドット配列でみれば縦m行×横n列となる。
便宜的に、例えばRに対応する(3j−2)列目のデータ線14を第1データ線としたときに、Gに対応する(3j−1)列目のデータ線14を第2データ線と呼ぶ場合がある。画素回路110については、Rのデータ線14(第1データ線)に対応するものが第1画素回路となり、Gのデータ線14(第2データ線)に対応するものが第2画素回路となる。
The three pixel circuits 110 corresponding to the intersections of the scanning lines 12 in the same row and the three columns of data lines 14 belonging to the same group correspond to R, G, and B pixels, respectively. For this reason, in the present embodiment, the matrix arrangement of the pixel circuit 110 is m vertical rows × horizontal (3n) columns, and is m vertical rows × n horizontal columns in terms of the dot arrangement of the display image.
For convenience, for example, when the (3j-2) th column data line 14 corresponding to R is the first data line, the (3j-1) th column data line 14 corresponding to G is the second data line. Sometimes called. As for the pixel circuit 110, the one corresponding to the R data line 14 (first data line) is the first pixel circuit, and the one corresponding to the G data line 14 (second data line) is the second pixel circuit. .

さて、電気光学装置10には、次のような制御信号が制御回路5から供給される。詳細には、電気光学装置10には、走査線駆動回路20を制御するための制御信号Ctrと、デマルチプレクサ30での選択を制御するための制御信号Sel(1)、Sel(2)、Sel(3)と、これらの信号に対して論理反転の関係にある制御信号/Sel(1)、/Sel(2)、/Sel(3)と、レベルシフト回路40を制御するための制御信号/Gini、Gref、Gcplと、制御信号Gcplの論理反転の関係にある制御信号/Gcplとが供給される。なお、制御信号Ctrには、実際にはパルス信号や、クロック信号、イネーブル信号など、複数の信号が含まれる。
また、電気光学装置10には、デマルチプレクサ30での選択タイミングに合わせてデータ信号Vd(1)、Vd(2)、…、Vd(n)が、制御回路5から1、2、…、n番目のグループに対応した共通端子78を介し供給される。
The following control signals are supplied from the control circuit 5 to the electro-optical device 10. Specifically, the electro-optical device 10 includes a control signal Ctr for controlling the scanning line driving circuit 20 and control signals Sel (1), Sel (2), Sel for controlling selection in the demultiplexer 30. (3), control signals / Sel (1), / Sel (2), / Sel (3) having a logical inversion relationship with these signals, and a control signal / for controlling the level shift circuit 40 Gini, Gref, and Gcpl and a control signal / Gcpl that is in a logic inversion relationship with the control signal Gcpl are supplied. Note that the control signal Ctr actually includes a plurality of signals such as a pulse signal, a clock signal, and an enable signal.
In addition, the electro-optical device 10 receives data signals Vd (1), Vd (2),..., Vd (n) from the control circuits 5, 1, 2,. It is supplied via a common terminal 78 corresponding to the second group.

ここで、本実施形態において、表示すべき画素の階調を規定する階調レベルが、例えば最も暗い0レベルから最も明るい255レベルまでの範囲で指定されるとき、データ信号Vd(1)〜Vd(n)は、0レベルに相当する電位Vmaxから255レベルに相当する電位Vminまでの範囲で段階的に取り得る。ここで、OLEDへの電流を制御するトランジスターをPチャンネル型としているので、明るい階調レベルが指定されるほど、データ信号が電位Vmaxから低下する。   Here, in this embodiment, when the gradation level that defines the gradation of the pixel to be displayed is specified in the range from the darkest 0 level to the brightest 255 level, for example, the data signals Vd (1) to Vd. (n) can be stepwise in the range from the potential Vmax corresponding to the 0 level to the potential Vmin corresponding to the 255 level. Here, since the transistor for controlling the current to the OLED is a P-channel type, the data signal decreases from the potential Vmax as the bright gradation level is designated.

また、データ線14の各々には保持容量50が設けられる。保持容量50の一端は、データ線14に接続され、保持容量50の他端は定電位の、例えば電位Vorstの給電線16に共通接続されている。保持容量50としては、データ線14に寄生する容量を用いても良いし、この寄生容量と、データ線14を構成する配線と別途の配線とで絶縁体(誘電体)を挟持することによって形成した容量素子との合成容量を用いて良い。ここで、保持容量50の容量をCdtとする。   Each data line 14 is provided with a storage capacitor 50. One end of the storage capacitor 50 is connected to the data line 14, and the other end of the storage capacitor 50 is commonly connected to a power supply line 16 having a constant potential, for example, the potential Vorst. As the storage capacitor 50, a capacitance parasitic on the data line 14 may be used, or the storage capacitor 50 is formed by sandwiching an insulator (dielectric) between the parasitic capacitance, a wiring configuring the data line 14, and a separate wiring. A combined capacitor with the above-described capacitor element may be used. Here, the capacity of the storage capacitor 50 is Cdt.

走査線駆動回路20は、フレームの期間にわたって走査線12を1行毎に順番に走査するための走査信号を、制御信号Ctrにしたがって生成するものである。ここで、1、2、3、…、(m−1)、m行目の走査線12に供給される走査信号を、それぞれGwr(1)、Gwr(2)、Gwr(3)、…、Gwr(m-1)、Gwr(m)と表記している。
なお、走査線駆動回路20は、走査信号Gwr(1)〜Gwr(m)のほかにも、当該走査信号に同期した各種の制御信号を行毎に生成して表示部100に供給するが、図2においては図示を省略している。また、フレームの期間とは、電気光学装置10が1カット(コマ)分の画像を表示するのに要する期間をいい、例えば同期信号に含まれる垂直同期信号の周波数が120Hzであれば、その1周期分の8.3ミリ秒の期間である。
The scanning line driving circuit 20 generates a scanning signal for sequentially scanning the scanning lines 12 for each row over a frame period in accordance with the control signal Ctr. Here, the scanning signals supplied to the scanning lines 12 of 1, 2, 3,..., (M−1) and the m-th row are Gwr (1), Gwr (2), Gwr (3),. It is written as Gwr (m-1) and Gwr (m).
In addition to the scanning signals Gwr (1) to Gwr (m), the scanning line driving circuit 20 generates various control signals synchronized with the scanning signals for each row and supplies them to the display unit 100. Illustration is omitted in FIG. The frame period is a period required for the electro-optical device 10 to display an image for one cut (frame). For example, if the frequency of the vertical synchronization signal included in the synchronization signal is 120 Hz, the first period is 1. This is a period of 8.3 milliseconds corresponding to the period.

デマルチプレクサ30は、列毎に設けられたトランスミッションゲート34の集合体である。j番目のグループに属する(3j−2)列、(3j−1)列、(3j)列に対応したトランスミッションゲート34の入力端は互いに共通端子78に接続されるとともに、データ信号Vd(j)が時分割で供給される。
j番目のグループにおいて左端列である(3j−2)列に設けられたトランスミッションゲート34は、制御信号Sel(1)がHレベルである(制御信号/Sel(1)がLレベルである)ときにオン(導通)する。同様に、j番目のグループにおいて中央列である(3j−1)列に設けられたトランスミッションゲート34は、制御信号Sel(2)がHレベルである(制御信号/Sel(2)がLレベルである)ときにオンし、j番目のグループにおいて右端列である(3j)列に設けられたトランスミッションゲート34は、制御信号Sel(3)がHレベルであるとき(制御信号/Sel(3)がLレベルであるとき)にオンする。
The demultiplexer 30 is an assembly of transmission gates 34 provided for each column. The input terminals of the transmission gates 34 corresponding to the (3j-2), (3j-1), and (3j) columns belonging to the jth group are connected to the common terminal 78 and the data signal Vd (j). Are supplied in time division.
When the control signal Sel (1) is at the H level (the control signal / Sel (1) is at the L level), the transmission gate 34 provided in the (3j-2) column which is the leftmost column in the jth group Is turned on (conductive). Similarly, in the transmission gate 34 provided in the (3j−1) column which is the central column in the j-th group, the control signal Sel (2) is at the H level (the control signal / Sel (2) is at the L level. The transmission gate 34 provided in the (3j) column, which is the rightmost column in the jth group, is turned on when the control signal Sel (3) is at the H level (the control signal / Sel (3) is (When at L level).

レベルシフト回路40は、各列のトランスミッションゲート34の出力端から出力されるデータ信号の電位振幅を圧縮する方向に、当該データ信号の電位をシフトするものである。このため、レベルシフト回路40は、保持容量41とトランスミッションゲート42とNチャンネル型のトランジスター43と保持容量44とPチャンネル型のトランジスター45との組を列毎に有する。   The level shift circuit 40 shifts the potential of the data signal in a direction to compress the potential amplitude of the data signal output from the output terminal of the transmission gate 34 of each column. For this reason, the level shift circuit 40 has a set of a storage capacitor 41, a transmission gate 42, an N-channel transistor 43, a storage capacitor 44, and a P-channel transistor 45 for each column.

各列においてデマルチプレクサ30のトランスミッションゲート34の出力端は、レベルシフト回路40において、保持容量41の一端と、レベルシフト回路40におけるトランスミッションゲート42の入力端とにそれぞれ接続される。保持容量41の他端は、各列において互いに固定電位であるGndに共通接地されている。
なお、電圧については、保持容量の両端電圧や、ゲート・ソース間の電圧、OLED150におけるアノード・カソード間の電圧のように特に断らない限り、電位Gndをゼロボルトの基準とする。
In each column, the output terminal of the transmission gate 34 of the demultiplexer 30 is connected to one end of the holding capacitor 41 and the input terminal of the transmission gate 42 in the level shift circuit 40 in the level shift circuit 40. The other end of the storage capacitor 41 is commonly grounded to Gnd, which is a fixed potential in each column.
As for the voltage, unless otherwise specified, such as the voltage across the storage capacitor, the voltage between the gate and the source, and the voltage between the anode and the cathode in the OLED 150, the potential Gnd is used as a reference of zero volts.

各列のトランスミッションゲート42は、制御信号GcplがHレベルであるとき(制御信号/GcplがLレベルであるとき)にオンする。トランスミッションゲート42の出力端は、保持容量44を介してデータ線14に接続されている。
ここで、保持容量44の一端および他端について、便宜的に一端をデータ線14の側とし、他端をトランスミッションゲート42の側とする。このとき、保持容量44の一端は、データ線14のほか、トランジスター45のドレインノードにも接続される一方、保持容量44の他端は、トランジスター43のドレインノードにも接続されている。
説明の便宜上、図2では表記を省略するが、保持容量44の容量をCref1とし、保持容量44の他端をノードhとする。また、保持容量44について列で区別する場合、Rの列に対応したものが第1保持容量となり、Gの列に対応したものが第2保持容量となる。
なお、図2に示されるように、給電線16は、レベルシフト回路40の内部を縦貫するように延設されている。
The transmission gates 42 in each column are turned on when the control signal Gcpl is at the H level (when the control signal / Gcpl is at the L level). The output terminal of the transmission gate 42 is connected to the data line 14 via the storage capacitor 44.
Here, with regard to one end and the other end of the storage capacitor 44, one end is for the data line 14 side and the other end is for the transmission gate 42 side for convenience. At this time, one end of the storage capacitor 44 is connected to the drain node of the transistor 45 in addition to the data line 14, while the other end of the storage capacitor 44 is also connected to the drain node of the transistor 43.
For convenience of explanation, although notation is omitted in FIG. 2, the capacity of the storage capacitor 44 is Cref1, and the other end of the storage capacitor 44 is a node h. Further, when the storage capacitors 44 are distinguished by columns, the one corresponding to the R column is the first storage capacitor, and the one corresponding to the G column is the second storage capacitor.
As shown in FIG. 2, the feeder line 16 extends so as to pass through the inside of the level shift circuit 40.

トランジスター43については、ソースノードが、所定の基準電位として電位Vrefを給電する給電線62に各列にわたって共通に接続され、ゲートノードが、制御信号Grefが供給される制御線64に各列にわたって共通に接続される。このため、ノードhは、給電線62に対して、制御信号GrefがHレベルのときにトランジスター45のオンによって電気的に接続される一方、制御信号GrefがLレベルのときにトランジスター45のオフによって電気的に非接続になる。   As for the transistor 43, the source node is commonly connected across the columns to the power supply line 62 that feeds the potential Vref as a predetermined reference potential, and the gate node is common across the columns to the control line 64 to which the control signal Gref is supplied. Connected to. For this reason, the node h is electrically connected to the power supply line 62 by turning on the transistor 45 when the control signal Gref is at the H level, while turning off the transistor 45 when the control signal Gref is at the L level. Electrically disconnected.

また、トランジスター45については、ソースノードが、初期電位として電位Viniを給電する給電線61に各列にわたって共通に接続され、ゲートノードが、制御信号/Giniが供給される制御線63に各列にわたって共通に接続される。このため、データ線14は、給電線61に対して、制御信号/GiniがLレベルのときにトランジスター45のオンによって電気的に接続される一方、制御信号/GiniがHレベルのときにトランジスター45のオフによって電気的に非接続になる。   As for the transistor 45, the source node is commonly connected across the columns to the power supply line 61 that feeds the potential Vini as the initial potential, and the gate node extends across the columns to the control line 63 to which the control signal / Gini is supplied. Connected in common. Therefore, the data line 14 is electrically connected to the power supply line 61 by turning on the transistor 45 when the control signal / Gini is at L level, while the transistor 45 is turned on when the control signal / Gini is at H level. It is electrically disconnected by turning off.

本実施形態では、便宜的に走査線駆動回路20、デマルチプレクサ30およびレベルシフト回路40に分けているが、これらについては、画素回路110を駆動する駆動回路としてまとめて概念することが可能である。   In the present embodiment, the scanning line driving circuit 20, the demultiplexer 30 and the level shift circuit 40 are divided for convenience, but these can be collectively considered as a driving circuit for driving the pixel circuit 110. .

図3を参照して画素回路110について説明する。各画素回路110については電気的にみれば互いに同一構成なので、ここでは、i行目であって、j番目のグループのうち左端列の(3j−2)列目に位置するi行(3j−2)列の画素回路110を例にとって説明する。
なお、図3は、画素回路110の等価回路を示すに留まり、実際の回路レイアウトを反映させた図ではない。また、iは、画素回路110が配列する行を一般的に示す場合の記号であって、1以上m以下の整数である。
The pixel circuit 110 will be described with reference to FIG. Since each pixel circuit 110 has the same configuration when viewed electrically, here, the i-th row (3j−) located in the (3j-2) th column of the leftmost column in the j-th group is the i-th row. 2) The pixel circuit 110 in the column will be described as an example.
Note that FIG. 3 only shows an equivalent circuit of the pixel circuit 110 and does not reflect an actual circuit layout. Further, i is a symbol for generally indicating a row in which the pixel circuits 110 are arranged, and is an integer of 1 to m.

図3に示されるように、画素回路110は、Pチャネル型のトランジスター121〜125と、保持容量140と、OLED150と、を含む。この画素回路110には、走査信号Gwr(i)、制御信号Gel(i)、Gcmp(i)、Gorst(i)が供給される。ここで、走査信号Gwr(i)、制御信号Gel(i)、Gcmp(i)、Gorst(i)は、それぞれi行目に対応して走査線駆動回路20によって供給されるものである。このうち、制御信号Gel(i)は制御線134を介して供給され、同様に、制御信号Gcmp(i)、Gorst(i)は、それぞれ制御線133、135を介して供給される。
なお、走査信号Gwr(i)、制御信号Gel(i)、Gcmp(i)、Gorst(i)は、i行目に対応して供給されるので、i行目であれば、着目している(3j−2)列以外の他の列の画素回路にも共通に供給される。
As shown in FIG. 3, the pixel circuit 110 includes P-channel transistors 121 to 125, a storage capacitor 140, and an OLED 150. The pixel circuit 110 is supplied with a scanning signal Gwr (i), control signals Gel (i), Gcmp (i), and Gorst (i). Here, the scanning signal Gwr (i), the control signals Gel (i), Gcmp (i), and Gorst (i) are respectively supplied by the scanning line driving circuit 20 corresponding to the i-th row. Among these, the control signal Gel (i) is supplied via the control line 134, and similarly, the control signals Gcmp (i) and Gorst (i) are supplied via the control lines 133 and 135, respectively.
Note that the scanning signal Gwr (i), the control signals Gel (i), Gcmp (i), and Gorst (i) are supplied corresponding to the i-th row. (3j-2) It is also supplied in common to the pixel circuits in other columns than the column.

さて、i行(3j−2)列の画素回路110におけるトランジスター122にあっては、ゲートノードがi行目の走査線12に接続され、ドレインまたはソースノードの一方が(3j−2)列目のデータ線14に接続され、他方がトランジスター121におけるゲートノードと、保持容量140の一端と、トランジスター123のドレインノードとにそれぞれ接続されている。ここで、トランジスター121のゲートノードについては、他のノードと区別するためにgと表記する。
トランジスター121にあっては、ソースノードが給電線116に接続され、ドレインノードがトランジスター123のソースノードと、トランジスター124のソースノードとにそれぞれ接続されている。ここで、給電線116には、画素回路110において電源の高位側となる電位Velが給電される。
トランジスター123にあっては、ゲートノードがi行目の制御線133に接続されて制御信号Gcmp(i)が供給される。
トランジスター124にあっては、ゲートノードがi行目の制御線134に接続されて制御信号Gel(i)が供給され、ドレインノードがトランジスター125のソースノードとOLED150のアノードAdとにそれぞれ接続されている。
トランジスター125にあっては、ゲートノードがi行目の制御線135に接続されてi行目に対応した制御信号Gorst(i)が供給され、ドレインノードが(3j−2)列目に対応した給電線16に接続されて電位Vorstに保たれている。
Now, in the transistor 122 in the pixel circuit 110 in the i-th row (3j-2) column, the gate node is connected to the scanning line 12 in the i-th row, and either the drain or the source node is in the (3j-2) -th column. And the other is connected to the gate node of the transistor 121, one end of the storage capacitor 140, and the drain node of the transistor 123. Here, the gate node of the transistor 121 is denoted by g to distinguish it from other nodes.
In the transistor 121, the source node is connected to the power supply line 116, and the drain node is connected to the source node of the transistor 123 and the source node of the transistor 124. Here, the power supply line 116 is supplied with a potential Vel that is higher in the power supply in the pixel circuit 110.
In the transistor 123, the gate node is connected to the control line 133 of the i-th row and the control signal Gcmp (i) is supplied.
In the transistor 124, the gate node is connected to the i-th control line 134 and the control signal Gel (i) is supplied, and the drain node is connected to the source node of the transistor 125 and the anode Ad of the OLED 150. Yes.
In the transistor 125, the gate node is connected to the control line 135 of the i-th row, the control signal Gorst (i) corresponding to the i-th row is supplied, and the drain node corresponds to the (3j-2) -th column. It is connected to the feeder line 16 and is kept at the potential Vorst.

なお、トランジスター121〜125においては、チャネル型の変更などにより、電位関係が入れ替わる場合がある。電位関係が変わる場合に、ドレインノードとして説明したノードがソースノードとなり、ソースノードとして説明したノードがドレインノードとなることもあり得る。例えば、トランジスター121のソースノードおよびドレインノードのいずれか一方が給電線116に電気的に接続され、いずれか他方がトランジスター123を介してOLED150のアノードAdに電気的に接続されることもあり得る。   Note that in the transistors 121 to 125, the potential relationship may be changed by changing the channel type or the like. When the potential relationship changes, the node described as the drain node may be the source node, and the node described as the source node may be the drain node. For example, one of the source node and the drain node of the transistor 121 may be electrically connected to the power supply line 116, and the other may be electrically connected to the anode Ad of the OLED 150 through the transistor 123.

保持容量140の他端は、給電線116に接続される。このため、保持容量140は、トランジスター121のソース・ドレイン間の電圧を保持することになる。ここで、保持容量140の容量をCpixと表記したとき、保持容量50の容量Cdtと、保持容量44の容量Cref1と、保持容量140の容量Cpixとは、
Cdt、Cref1>>Cpix
となるように設定される。
すなわち、CpixはCdtおよびCref1よりも十分に小さい。なお、Cref2は、Cref1と同程度であるか、Cref1よりもやや小さい程度である。また、保持容量140としては、トランジスター121のゲートノードgに寄生する容量を用いても良いし、半導体シリコン基板において互いに異なる導電層で絶縁層を挟持することによって形成される容量を用いても良い。
The other end of the storage capacitor 140 is connected to the power supply line 116. For this reason, the storage capacitor 140 holds the voltage between the source and the drain of the transistor 121. Here, when the capacity of the storage capacitor 140 is expressed as Cpix, the capacity Cdt of the storage capacitor 50, the capacity Cref1 of the storage capacitor 44, and the capacity Cpix of the storage capacitor 140 are:
Cdt, Cref1 >> Cpix
Is set to be
That is, Cpix is sufficiently smaller than Cdt and Cref1. Cref2 is about the same as Cref1 or slightly smaller than Cref1. As the storage capacitor 140, a capacitor parasitic to the gate node g of the transistor 121 may be used, or a capacitor formed by sandwiching an insulating layer between different conductive layers in a semiconductor silicon substrate may be used. .

OLED150のアノードAdは、画素回路110毎に個別に設けられる画素電極である。これに対して、OLED150のカソードCtは、画素回路110のすべてにわたって共通の共通電極118であり、画素回路110において電源の低位側となる電位Vctに保たれている。
したがって、トランジスター121のソース・ドレインとOLED150とは、電源の高位側の電位Velと低位側の電位Vctとの間において、トランジスター124を介して電気的に直列に接続された構成となる。
The anode Ad of the OLED 150 is a pixel electrode provided individually for each pixel circuit 110. On the other hand, the cathode Ct of the OLED 150 is a common electrode 118 that is common to all the pixel circuits 110 and is kept at the potential Vct that is the lower side of the power supply in the pixel circuit 110.
Therefore, the source / drain of the transistor 121 and the OLED 150 are electrically connected in series via the transistor 124 between the higher potential Vel and the lower potential Vct of the power supply.

OLED150は、上記半導体シリコン基板において、アノードAdと光透過性を有するカソードCtとで白色有機EL層を挟持した二端子型素子である。そして、OLED150の出射側(カソード側)にはRGBのいずれかに対応したカラーフィルターが重ねられる。
このような構造のOLED150において、アノードAdからカソードCtに電流が流れると、アノードAdから注入された正孔とカソードCtから注入された電子とが有機EL層で再結合して励起子が生成され、白色光が発生する。このときに発生した白色光は、半導体シリコン基板(アノード)とは反対側のカソードを透過し、カラーフィルターによる着色を経て、観察者側に視認される構造(トップエミッション構造)となっている。
The OLED 150 is a two-terminal element in which a white organic EL layer is sandwiched between an anode Ad and a light-transmitting cathode Ct on the semiconductor silicon substrate. A color filter corresponding to any of RGB is superimposed on the emission side (cathode side) of the OLED 150.
In the OLED 150 having such a structure, when a current flows from the anode Ad to the cathode Ct, holes injected from the anode Ad and electrons injected from the cathode Ct are recombined in the organic EL layer to generate excitons. White light is generated. The white light generated at this time is transmitted through the cathode opposite to the semiconductor silicon substrate (anode), and is colored by a color filter so as to be visually recognized by the viewer (top emission structure).

また、本実施形態において電気光学装置10は半導体シリコン基板に形成されるので、トランジスター121〜125の基板電位については、図3において省略されているが、電位Velとしている。   In this embodiment, since the electro-optical device 10 is formed on a semiconductor silicon substrate, the substrate potentials of the transistors 121 to 125 are omitted in FIG.

このような構成において、データ信号の供給経路に電気的に介挿された保持容量44の一端の電位および他端の電位が、目的とする値からずれてしまうと、表示品位が低下してしまう。上述したように、電気光学装置10が微細化すると、容量結合によって隣り合う列の電位の変動が伝播するので、表示品位の低下が発生しやすくなる。
このため、本実施形態では、保持容量44における一端と他端とを、定電位線によってシールドすることによって、隣り合う列の電位変動の影響を受けにくい構成としている。
In such a configuration, when the potential at one end and the potential at the other end of the storage capacitor 44 electrically inserted in the data signal supply path deviate from the target values, the display quality deteriorates. . As described above, when the electro-optical device 10 is miniaturized, a change in the potential of adjacent columns is propagated by capacitive coupling, so that display quality is likely to deteriorate.
For this reason, in the present embodiment, one end and the other end of the storage capacitor 44 are shielded by a constant potential line so that they are not easily affected by potential fluctuations in adjacent columns.

この構成についての説明にあたっては、電気光学装置10の製造工程が予備知識として必要である。そこでまず、電気光学装置10の製造工程を簡易的に説明する。
電気光学装置では、はじめに、例えばP型の半導体シリコン基板においてPチャネル型のトランジスターの基礎となる島状のNウェル領域が形成された後、ゲート絶縁膜を介し、多結晶シリコン膜などの第1導電層がパターニングされてゲートなどの第1配線が形成される。この後、Pチャネル型のトランジスターが形成される領域をレジストによって保護した上で、当該レジストやゲート配線などをマスクとしたイオンの打ち込み等によって、Nチャネル型のトランジスターにおけるソースノードおよびドレインノードとなるN型拡散層が形成される。続いて、Nチャネル型のトランジスターが形成される領域をレジストによって保護した上で、当該レジストやゲート配線などをマスクとしたイオンの打ち込み等によって、Pチャネル型のトランジスターにおいてソースノードまたはドレインノードとなるP型拡散層が形成される。
続いて、第1層間絶縁膜を介して、アルミニウムや銅などの導電層(第2導電層)がパターニングされて、後述する各種の配線が第2配線として設けられる。このとき、第2配線は、第1配線や、ソースノード、ドレインノードとは、第1層間絶縁膜を開孔するコンタクトホールを介して接続される。
続いて、第2層間絶縁膜を介して、同じくアルミニウムや銅などの導電層(第3導電層)がパターニングされて、各種の配線が第3配線として設けられる。このとき、第3配線は、第2配線とは、第2層間絶縁膜を開孔するコンタクトホールを介して接続される。
そして、第3層間絶縁膜および遮光層を介して、矩形形状の画素電極が、OLED150のアノードAdとして形成される。以降については本発明とは直接関係しないので、説明を省略することにする。
In the description of this configuration, the manufacturing process of the electro-optical device 10 is necessary as prior knowledge. First, a manufacturing process of the electro-optical device 10 will be briefly described.
In the electro-optical device, first, for example, after an island-shaped N-well region serving as a base of a P-channel type transistor is formed on a P-type semiconductor silicon substrate, a first film such as a polycrystalline silicon film is interposed through a gate insulating film. The conductive layer is patterned to form a first wiring such as a gate. After that, the region where the P-channel transistor is formed is protected by a resist, and then the source node and the drain node in the N-channel transistor are formed by ion implantation using the resist or the gate wiring as a mask. An N-type diffusion layer is formed. Subsequently, after protecting a region where an N-channel transistor is to be formed with a resist, ion implantation using the resist or gate wiring as a mask becomes a source node or a drain node in the P-channel transistor. A P-type diffusion layer is formed.
Subsequently, a conductive layer (second conductive layer) such as aluminum or copper is patterned through the first interlayer insulating film, and various wirings to be described later are provided as the second wiring. At this time, the second wiring is connected to the first wiring, the source node, and the drain node through a contact hole that opens the first interlayer insulating film.
Subsequently, a conductive layer (third conductive layer) such as aluminum or copper is similarly patterned through the second interlayer insulating film, and various wirings are provided as third wirings. At this time, the third wiring is connected to the second wiring through a contact hole that opens the second interlayer insulating film.
A rectangular pixel electrode is formed as the anode Ad of the OLED 150 via the third interlayer insulating film and the light shielding layer. Since the following is not directly related to the present invention, the description thereof will be omitted.

このような製造工程によって、表示部100における画素回路110や、周辺回路のレベルシフト回路40がどのように構成されるかについて、それぞれ個別に説明する。
なお、以下の図4乃至図9については、構造を説明するために縮尺を適宜変更しているので、必ずしも縦横比はスケール通りではない。
How the pixel circuit 110 in the display unit 100 and the level shift circuit 40 in the peripheral circuit are configured by such a manufacturing process will be individually described.
In FIGS. 4 to 9 below, the scale is appropriately changed to explain the structure, and therefore the aspect ratio is not necessarily the same as the scale.

<画素回路>
図4は、トップエミッション構造の画素回路110を観察側からみたときの平面図であり、第1配線、第2配線および第3配線による各種の配線を示している。また、図5は、図4における構造を回路で置き換えて示す説明図であり、回路的には図3と同一である。
<Pixel circuit>
FIG. 4 is a plan view of the pixel circuit 110 having a top emission structure as viewed from the observation side, and shows various wirings including a first wiring, a second wiring, and a third wiring. FIG. 5 is an explanatory diagram showing the structure in FIG. 4 replaced with a circuit, which is the same as FIG.

図4に示されるように、画素回路110では、まず、トランジスター121〜125が設けられるとともに、第1導電層のパターニングによって、ゲート配線121g〜125gが第1配線として形成される。
トランジスター121は、平面視で列方向(データ線14の延在方向)に長手の矩形形状となっており、Nウェルに対して絶縁膜を介して形成されたゲート配線121gと、2つのP型拡散層(図においてハッチングで示した領域)とを有する。トランジスター121における2つの拡散層のうち、図において下側がソースノードであり、上側がドレインノードである。
As shown in FIG. 4, in the pixel circuit 110, first, transistors 121 to 125 are provided, and gate wirings 121g to 125g are formed as first wirings by patterning the first conductive layer.
The transistor 121 has a rectangular shape that is long in the column direction (extending direction of the data line 14) in plan view, and includes a gate wiring 121g formed through an insulating film with respect to the N well, and two P-types. A diffusion layer (a region indicated by hatching in the figure). Of the two diffusion layers in the transistor 121, the lower side in the figure is the source node and the upper side is the drain node.

トランジスター122、123は、図においてトランジスター121の右側に配置し、平面視で列方向に長手の矩形形状となっている。トランジスター122、123には、互いに分離したゲート配線122g、123gが形成されるとともに、3つのP型拡散層が形成される。これらの3つの拡散層のうち、図において下側がトランジスター122におけるドレインまたはソースノードの一方であり、中央がトランジスター122におけるドレインまたはソースノードの他方と、トランジスター123におけるドレインノードとの共通ノードであり、上側がトランジスター123におけるソースノードである。   The transistors 122 and 123 are arranged on the right side of the transistor 121 in the drawing and have a rectangular shape that is long in the column direction in plan view. In the transistors 122 and 123, gate wirings 122g and 123g separated from each other are formed, and three P-type diffusion layers are formed. Of these three diffusion layers, the lower side in the figure is one of the drain or source node in the transistor 122, and the center is the common node between the other drain or source node in the transistor 122 and the drain node in the transistor 123, The upper side is a source node in the transistor 123.

トランジスター124は、図4に示されるように、平面視で列方向に長手の矩形形状となっており、トランジスター122、123に対して列方向で揃った地点に配置されている。トランジスター124には、ゲート配線124gが形成されて、2つのP型拡散層が形成されている。2つの拡散層のうち、図において下側がトランジスター124におけるソースノードであり、上側がドレインノードである。
トランジスター125は、図においてトランジスター124の左側であって、トランジスター121に対して列方向で揃った地点に配置されている。トランジスター125には、ゲート配線125gが形成されて、2つのP型拡散層が形成されている。2つの拡散層のうち、図において下側がトランジスター125におけるドレインノードであり、上側がソースノードである。
As shown in FIG. 4, the transistor 124 has a rectangular shape that is long in the column direction in plan view, and is disposed at a point that is aligned with the transistors 122 and 123 in the column direction. A gate wiring 124g is formed in the transistor 124, and two P-type diffusion layers are formed. Of the two diffusion layers, the lower side in the figure is a source node in the transistor 124 and the upper side is a drain node.
The transistor 125 is arranged on the left side of the transistor 124 in the drawing and at a point aligned with the transistor 121 in the column direction. In the transistor 125, a gate wiring 125g is formed, and two P-type diffusion layers are formed. Of the two diffusion layers, the lower side in the figure is a drain node in the transistor 125, and the upper side is a source node.

このように設けられるトランジスター121〜125に対して、第1層間絶縁膜が設けられた後、第2導電層がパターニングされて、次に述べる第2配線が設けられている。すなわち、走査線12、配線81〜86、給電線116、配線116b、制御線133〜135が上記第2配線として設けられる。このうち、走査線12、給電線116、制御線133〜135は、それぞれ行方向に延在して設けられる。
走査線12は、ゲート配線122gの上面側(紙面において手前側)を通過する。走査線12は、第1層間絶縁膜を開孔するコンタクトホール(ビア、図における□)12fを介してゲート配線122gに接続される。制御線133は、ゲート配線123gの上面側を通過するとともに、コンタクトホール133fを介してゲート配線123gに接続される。
給電線116は、平面視でトランジスター121〜123と、トランジスター124、125との境界において、行方向に延在して設けられる。制御線134、135は、いずれもゲート配線124g、125gの上面側を通過するとともに、このうち、制御線134がコンタクトホール134fを介してゲート配線124gに接続され、制御線135がコンタクトホール135fを介してゲート配線125gに接続される。
After the first interlayer insulating film is provided for the transistors 121 to 125 thus provided, the second conductive layer is patterned to provide the second wiring described below. That is, the scanning line 12, the wirings 81 to 86, the feeder line 116, the wiring 116b, and the control lines 133 to 135 are provided as the second wiring. Among these, the scanning line 12, the feeding line 116, and the control lines 133 to 135 are provided so as to extend in the row direction, respectively.
The scanning line 12 passes through the upper surface side (the front side in the drawing) of the gate wiring 122g. The scanning line 12 is connected to the gate wiring 122g through a contact hole (via, □ in the figure) 12f that opens the first interlayer insulating film. The control line 133 passes through the upper surface side of the gate wiring 123g and is connected to the gate wiring 123g through the contact hole 133f.
The power supply line 116 is provided to extend in the row direction at the boundary between the transistors 121 to 123 and the transistors 124 and 125 in plan view. Both of the control lines 134 and 135 pass through the upper surfaces of the gate wirings 124g and 125g. Among these, the control line 134 is connected to the gate wiring 124g through the contact hole 134f, and the control line 135 passes through the contact hole 135f. To the gate wiring 125g.

配線81は、一端がデータ線14とトランジスター122におけるドレインまたはソースノードの一方に接続される。
配線82は、一端がトランジスター122、123における共通ノードに接続される一方、他端がトランジスター121におけるゲート配線121gに、コンタクトホール82fを介して接続される。配線82は、ゲート配線121gの上面側において幅広となっており、保持容量140における一対の電極のうち、一方を構成する。
One end of the wiring 81 is connected to the data line 14 and one of the drain and source nodes of the transistor 122.
The wiring 82 has one end connected to the common node in the transistors 122 and 123, and the other end connected to the gate wiring 121g in the transistor 121 via the contact hole 82f. The wiring 82 is wide on the upper surface side of the gate wiring 121 g and constitutes one of the pair of electrodes in the storage capacitor 140.

配線83は、一端がトランジスター121におけるドレインノードに接続され、他端がトランジスター123におけるソースノードに接続される。
配線84は、トランジスター124におけるソースノードを、後述する第2配線層の配線91に接続するための中継電極である。配線85は、一端がトランジスター125におけるドレインノードに接続される。配線86は、トランジスター124におけるドレインノードと、トランジスター125におけるソースノードと、OLED150(図4、図5において図示省略)におけるアノードAdとに接続される。
配線116bは、トランジスター121におけるソースノードを、後述する第2配線層の配線116aを介して、給電線116に接続するための中継配線である。
The wiring 83 has one end connected to the drain node in the transistor 121 and the other end connected to the source node in the transistor 123.
The wiring 84 is a relay electrode for connecting the source node in the transistor 124 to the wiring 91 of the second wiring layer described later. One end of the wiring 85 is connected to the drain node of the transistor 125. The wiring 86 is connected to the drain node in the transistor 124, the source node in the transistor 125, and the anode Ad in the OLED 150 (not shown in FIGS. 4 and 5).
The wiring 116b is a relay wiring for connecting the source node in the transistor 121 to the power supply line 116 via the wiring 116a of the second wiring layer described later.

このような第2配線に対し、第2層間絶縁膜が設けられた後、第3導電層がパターニングされて、図に示されるデータ線14、給電線16、配線91、116aが上記第3配線として設けられる。
データ線14、給電線16は、それぞれ列方向に延在して設けられる。データ線14は、平面視でトランジスター122〜124の右側に配置され、第2層間絶縁膜を開孔するコンタクトホール14fを介して、配線81の他端に接続される。これにより、データ線14は、配線81を介して、トランジスター122におけるドレインまたはソースノードの一方に接続されることになる。
給電線16は、平面視でトランジスター122、123、124と、トランジスター121、125との間に配置され、コンタクトホール16fを介して配線85の他端に接続される。これにより、給電線16は、配線85を介して、トランジスター125におけるドレインノードに接続されることになる。
After such a second wiring is provided with a second interlayer insulating film, the third conductive layer is patterned, so that the data line 14, the feed line 16, and the wirings 91 and 116a shown in the figure are connected to the third wiring. As provided.
The data line 14 and the power supply line 16 are provided so as to extend in the column direction. The data line 14 is arranged on the right side of the transistors 122 to 124 in plan view, and is connected to the other end of the wiring 81 through a contact hole 14f that opens the second interlayer insulating film. As a result, the data line 14 is connected to one of the drain and source nodes of the transistor 122 via the wiring 81.
The power supply line 16 is disposed between the transistors 122, 123, and 124 and the transistors 121 and 125 in plan view, and is connected to the other end of the wiring 85 through the contact hole 16f. As a result, the feeder line 16 is connected to the drain node of the transistor 125 via the wiring 85.

一方、配線116aは、平面視でトランジスター121の左側に設けられ、制御線133および走査線12を跨いだ状態で、給電線116とはコンタクトホール116eを介して接続され、配線116bとはコンタクトホール116fを介して接続される。これにより、給電線116は、配線116a、116bを介して、トランジスター121におけるソースノードに接続されることになる。
また、配線116aは、平面視で配線82と重なるように形成されて、保持容量140における一対の電極のうち、他方を構成する。これにより、保持容量140は、配線82と配線116aとで第2層間絶縁膜を挟持した構成になる。
配線91は、配線83、84同士を、給電線116を跨いだ状態で接続する。これにより、トランジスター121のドレインノード、トランジスター123のドレインノードおよびトランジスター124のソースノードは、互いに接続されることになる。
On the other hand, the wiring 116a is provided on the left side of the transistor 121 in plan view, and is connected to the power supply line 116 through the contact hole 116e while straddling the control line 133 and the scanning line 12, and is connected to the wiring 116b. 116f is connected. Thus, the power supply line 116 is connected to the source node in the transistor 121 through the wirings 116a and 116b.
In addition, the wiring 116 a is formed so as to overlap with the wiring 82 in plan view, and constitutes the other of the pair of electrodes in the storage capacitor 140. Thus, the storage capacitor 140 has a configuration in which the second interlayer insulating film is sandwiched between the wiring 82 and the wiring 116a.
The wiring 91 connects the wirings 83 and 84 in a state of straddling the power supply line 116. Accordingly, the drain node of the transistor 121, the drain node of the transistor 123, and the source node of the transistor 124 are connected to each other.

このように画素回路110において、トランジスター121〜123と、トランジスター124、125とは、電位Velの給電線116によって隔てられる。また、トランジスター121のゲートノードgにあっては、配線116aによって図において左側がシールドされるとともに、給電線16によって右側がシールドされた構成となる。   In this manner, in the pixel circuit 110, the transistors 121 to 123 and the transistors 124 and 125 are separated by the power supply line 116 having the potential Vel. In addition, the gate node g of the transistor 121 has a configuration in which the left side in the drawing is shielded by the wiring 116 a and the right side is shielded by the feeder line 16.

<レベルシフト回路>
図6は、レベルシフト回路40のうち、トランジスター43、45および保持容量44が形成される領域を観察側からみたときの平面図であり、第1配線、第2配線および第3配線による各種の配線を示している。
なお、図6における各種の配線は、それぞれ画素回路110と共通プロセスで形成される。図7は、図6における構造を回路で置き換えて示す説明図である。
また、図8は、図6におけるP−p線で破断した部分断面図であり、図9(a)は、図6におけるQ−q線で破断した部分断面図であり、図9(b)は、図6におけるR−r線で破断した部分断面図である。なお、以降においては、図6の平面図を主として説明し、図8、図9の部分断面図については従として説明する。
<Level shift circuit>
FIG. 6 is a plan view of a region in which the transistors 43 and 45 and the storage capacitor 44 are formed in the level shift circuit 40 as viewed from the observation side, and shows various types of the first wiring, the second wiring, and the third wiring. Wiring is shown.
Note that various wirings in FIG. 6 are formed by a common process with the pixel circuit 110, respectively. FIG. 7 is an explanatory diagram showing the structure in FIG. 6 replaced with a circuit.
8 is a partial cross-sectional view taken along the line P-p in FIG. 6, FIG. 9A is a partial cross-sectional view taken along the line Q-q in FIG. 6, and FIG. These are the fragmentary sectional views fractured | ruptured by the RR line | wire in FIG. In the following, the plan view of FIG. 6 will be mainly described, and the partial cross-sectional views of FIGS.

図6について概略したとき、保持容量44は、データ線14の一端に設けられるとともに、左側および右側にそれぞれ給電線16が延設されている。   6, the storage capacitor 44 is provided at one end of the data line 14, and the power supply line 16 is extended on the left side and the right side, respectively.

図において下側(デマルチプレクサ30側)にはトランジスター43が設けられ、上側(表示部100側)にはトランジスター45が設けられる。トランジスター43、45は、画素回路110におけるトランジスター121〜125と同様に平面視でみて列方向に長手の矩形形状となっている。また、第1導電層のパターニングによって、第1配線としてゲート配線43g、45g、配線16g、61g、62gおよび電極44gが形成されている。   In the figure, a transistor 43 is provided on the lower side (demultiplexer 30 side), and a transistor 45 is provided on the upper side (display unit 100 side). Similar to the transistors 121 to 125 in the pixel circuit 110, the transistors 43 and 45 have a rectangular shape that is long in the column direction in plan view. In addition, gate wirings 43g and 45g, wirings 16g, 61g, and 62g and an electrode 44g are formed as the first wiring by patterning the first conductive layer.

トランジスター43は、特に図9(b)に示されるように、P型の半導体シリコン基板S(Pウェル)に対して絶縁膜L0を介して形成されたゲート配線43gと、2つのN型拡散層とを有する。トランジスター43における2つの拡散層のうち、図9(b)において右側(図6において下側)がドレインノードであり、左側(同、上側)がソースノードである。
トランジスター45は、Nウェルに対して絶縁膜L0を介して形成されたゲート配線45gと、2つのP型拡散層とを有する。トランジスター45における2つの拡散層のうち、右側がソースノードであり、左側がドレインノードである。
As shown in FIG. 9B, the transistor 43 includes a gate wiring 43g formed on the P-type semiconductor silicon substrate S (P well) through the insulating film L0, and two N-type diffusion layers. And have. Of the two diffusion layers in the transistor 43, the right side (lower side in FIG. 6) in FIG. 9B is the drain node, and the left side (same as above) is the source node.
The transistor 45 has a gate wiring 45g formed with respect to the N well via the insulating film L0, and two P-type diffusion layers. Of the two diffusion layers in the transistor 45, the right side is the source node and the left side is the drain node.

一方、配線16gは、給電線16が列方向に形成される領域にあって、行方向の給電線61、62の間に設けられる。配線62gは、行方向の給電線62が形成される領域にあって、各列におけるトランジスター43のソースノードの間に設けられる。配線61gは、行方向の給電線61が形成される領域にあって、各列におけるトランジスター45のソースノードの間に設けられる。
電極44gは、保持容量44における他端となるものであり、図に示されるように列方向に長手の矩形形状となっている。
On the other hand, the wiring 16g is provided between the power supply lines 61 and 62 in the row direction in a region where the power supply line 16 is formed in the column direction. The wiring 62g is provided in a region where the power supply line 62 in the row direction is formed, and is provided between the source nodes of the transistors 43 in each column. The wiring 61g is provided in the region where the power supply line 61 in the row direction is formed, and is provided between the source nodes of the transistors 45 in each column.
The electrode 44g is the other end of the storage capacitor 44, and has a rectangular shape that is long in the column direction as shown in the figure.

トランジスター43、45に対して、第1層間絶縁膜L1が設けられた後、第2導電層のパターニングによって、第2配線として給電線61、62、制御線63、64、配線43a、45a、49a、16aおよび電極44aが形成されている。このうち、給電線61、62、制御線63、64がそれぞれ行方向に延在して設けられる。
給電線62は、配線62gの上面側に設けられるとともに、第1層間絶縁膜L1を開孔するコンタクトホール43eを介して、トランジスター43のソースノードに接続される。また、給電線62は、コンタクトホール62eを介して配線62gに接続される。このため、給電線62は、配線62gを下層として部分的に二層構造になっている。制御線64は、ゲート配線43gの上面側を通過するように設けられるとともに、第1層間絶縁膜を開孔するコンタクトホール43fを介してゲート配線43gに接続される。配線43aの一端は、コンタクトホールを介してトランジスター43のドレインノードに接続される。
After the first interlayer insulating film L1 is provided for the transistors 43 and 45, the power supply lines 61 and 62, the control lines 63 and 64, and the wirings 43a, 45a, and 49a are formed as the second wiring by patterning the second conductive layer. 16a and the electrode 44a are formed. Among these, the feeder lines 61 and 62 and the control lines 63 and 64 are provided extending in the row direction, respectively.
The power supply line 62 is provided on the upper surface side of the wiring 62g, and is connected to the source node of the transistor 43 through a contact hole 43e that opens the first interlayer insulating film L1. The power supply line 62 is connected to the wiring 62g through the contact hole 62e. For this reason, the feeder line 62 has a two-layer structure partially with the wiring 62g as a lower layer. The control line 64 is provided so as to pass through the upper surface side of the gate wiring 43g, and is connected to the gate wiring 43g through a contact hole 43f that opens the first interlayer insulating film. One end of the wiring 43a is connected to the drain node of the transistor 43 through a contact hole.

一方、給電線61は、配線61gの上面側に設けられるとともに、コンタクトホール445eを介してトランジスター45のソースノードに接続される。また、給電線61は、コンタクトホール61eを介して配線61gに接続される。このため、給電線61は、配線61gを下層として部分的に二層構造になっている。制御線63は、ゲート配線45gの上面側を通過するように設けられるとともに、コンタクトホール45fを介してゲート配線45gに接続される。配線45aの一端は、コンタクトホールを介してトランジスター45のソースノードに接続される。   On the other hand, the power supply line 61 is provided on the upper surface side of the wiring 61g and connected to the source node of the transistor 45 through the contact hole 445e. The power supply line 61 is connected to the wiring 61g via the contact hole 61e. For this reason, the feeder line 61 has a two-layer structure partially with the wiring 61g as a lower layer. The control line 63 is provided so as to pass through the upper surface side of the gate wiring 45g and is connected to the gate wiring 45g through the contact hole 45f. One end of the wiring 45a is connected to the source node of the transistor 45 through a contact hole.

配線49aは、保持容量44において他端となる電極44gを、後述する配線48に中継するものであり、電極44aとはコンタクトホール49eを介して接続されている。
配線16aは、配線16gの上面側に設けられるとともに、複数のコンタクトホール16eを介して当該配線16gに接続される。
電極44aは、電極44gに重ねられて、保持容量44における一端となるものである。電極44gと電極44aとの間には、図9(a)に示されるように、第1層間絶縁膜L1が挟持されているので、これにより保持容量44が形成されることになる。
The wiring 49a relays the electrode 44g, which is the other end of the storage capacitor 44, to the wiring 48 described later, and is connected to the electrode 44a through a contact hole 49e.
The wiring 16a is provided on the upper surface side of the wiring 16g and is connected to the wiring 16g through a plurality of contact holes 16e.
The electrode 44 a overlaps the electrode 44 g and becomes one end of the storage capacitor 44. Since the first interlayer insulating film L1 is sandwiched between the electrode 44g and the electrode 44a as shown in FIG. 9A, the storage capacitor 44 is thereby formed.

このような第2配線に対して第2層間絶縁膜L2が設けられた後、第3導電層のパターニングによって、第3配線としてデータ線14、給電線16および配線48が設けられる。
データ線14は、第2層間絶縁膜L2を開孔する複数のコンタクトホール44fを介し電極44aに接続される。また、データ線14は、コンタクトホール55を介し配線45aの他端に接続される。これにより、データ線14は、コンタクトホール55および配線45aを順に介してトランジスター45のドレインノードに接続されることになる。
After the second interlayer insulating film L2 is provided for the second wiring, the data line 14, the feeder line 16, and the wiring 48 are provided as the third wiring by patterning the third conductive layer.
The data line 14 is connected to the electrode 44a through a plurality of contact holes 44f that open the second interlayer insulating film L2. The data line 14 is connected to the other end of the wiring 45 a through the contact hole 55. Thereby, the data line 14 is connected to the drain node of the transistor 45 through the contact hole 55 and the wiring 45a in this order.

給電線16は、複数のコンタクトホール16fを介して配線16aに接続される。これにより、給電線16は、配線16g、16aによって部分的に三層構造となる。したがって、保持容量44の左右両側には、それぞれ三層構造の給電線16がシールド配線として配置されることになる。   The power supply line 16 is connected to the wiring 16a through a plurality of contact holes 16f. As a result, the feeder line 16 has a three-layer structure partially by the wirings 16g and 16a. Accordingly, the three-layered feeder line 16 is arranged as a shield wiring on both the left and right sides of the storage capacitor 44.

配線48は、トランスミッションゲート42(図2参照)の出力端から引き回されたものであり、コンタクトホール49fを介して配線49aに接続される。このため、配線48は、配線49aの中継によって保持容量44の他端である電極44gに接続されることになる。また、配線48は、コンタクトホール53を介し配線43aの他端に接続される。これにより、配線48は、コンタクトホール43および配線43aを順に介してトランジスター43のドレインノードに接続されることになる。   The wiring 48 is routed from the output end of the transmission gate 42 (see FIG. 2), and is connected to the wiring 49a through the contact hole 49f. For this reason, the wiring 48 is connected to the electrode 44g which is the other end of the storage capacitor 44 by the relay of the wiring 49a. Further, the wiring 48 is connected to the other end of the wiring 43 a through the contact hole 53. As a result, the wiring 48 is connected to the drain node of the transistor 43 through the contact hole 43 and the wiring 43a in this order.

このようにレベルシフト回路40では、保持容量44に対して、図6でみれば左右両側に給電線16が、また、上側に給電線61が、下側に給電線62が、それぞれ設けられる。このため、保持容量44の四辺は、それぞれ定電位線によってシールドされることになる。   In this way, in the level shift circuit 40, the power supply line 16 is provided on the left and right sides, the power supply line 61 is provided on the upper side, and the power supply line 62 is provided on the lower side, as viewed in FIG. For this reason, the four sides of the storage capacitor 44 are shielded by the constant potential lines.

<第1実施形態の動作>
図10を参照して電気光学装置10の動作について説明する。図10は、電気光学装置10における各部の動作を説明するためのタイミングチャートである。
この図に示されるように、走査信号Gwr(1)〜Gwr(m)が順次Lレベルに切り替えられて、1フレームの期間において1〜m行目の走査線12が1水平走査期間(H)毎に順番に走査される。
1水平走査期間(H)での動作は、各行の画素回路110にわたって共通である。そこで以下については、i行目が水平走査される走査期間において、特にi行(3j−2)列の画素回路110について着目して動作を説明する。
<Operation of First Embodiment>
The operation of the electro-optical device 10 will be described with reference to FIG. FIG. 10 is a timing chart for explaining the operation of each part in the electro-optical device 10.
As shown in this figure, the scanning signals Gwr (1) to Gwr (m) are sequentially switched to the L level, and the scanning lines 12 in the 1st to m-th rows in one frame period are in one horizontal scanning period (H). Scanned sequentially.
The operation in one horizontal scanning period (H) is common to the pixel circuits 110 in each row. Therefore, in the following, the operation will be described focusing on the pixel circuit 110 in the i-th row (3j-2) column in the scanning period in which the i-th row is horizontally scanned.

i行目の走査期間について大別すると、図10において(b)で示される初期化期間と、(c)で示される補償期間と、(d)で示される書込期間とに分けられる。そして、(d)の書込期間の後、間をおいて(a)で示されるの発光期間となり、1フレームの期間経過後に再びi行目の走査期間に至る。このため、時間の順でいえば、(発光期間)→初期化期間→補償期間→書込期間→(発光期間)というサイクルの繰り返しとなる。
なお、図10において、i行目に対し1行前の(i−1)行目に対応する走査信号Gwr(i-1)、制御信号Gel(i-1)、Gcmp(i-1)、Gorst(i-1)の各々については、i行目に対応する走査信号Gwr(i)、制御信号Gel(i)、Gcmp(i)、Gorst(i)よりも、それぞれ時間的に1水平走査期間(H)だけ時間的に先行した波形となる。
The i-th scanning period is roughly divided into an initialization period shown in FIG. 10B, a compensation period shown in FIG. 10C, and a writing period shown in FIG. Then, after the writing period of (d), the light emission period shown in (a) is reached, and the scanning period of the i-th row is reached again after the elapse of one frame period. Therefore, in the order of time, a cycle of (light emission period) → initialization period → compensation period → writing period → (light emission period) is repeated.
In FIG. 10, the scanning signal Gwr (i-1), control signals Gel (i-1), Gcmp (i-1), Gcmp (i-1), corresponding to the (i-1) th row before the ith row. For each of the Gorst (i-1), one horizontal scan is temporally performed in comparison with the scanning signal Gwr (i) and the control signals Gel (i), Gcmp (i), and Gorst (i) corresponding to the i-th row. The waveform is preceded in time by the period (H).

<発光期間>
説明の便宜上、初期化期間の前提となる発光期間から説明する。図10に示されるように、i行目の発光期間では、走査信号Gwr(i)がHレベルであり、また、論理信号である制御信号Gel(i)、Gcmp(i)、Gorst(i)のうち、制御信号Gel(i)がLレベルであり、制御信号Gcmp(i)、Gorst(i)がHレベルである。
このため、図11に示されるようにi行(3j−2)列の画素回路110においては、トランジスター124がオンする一方、トランジスター122、123、125がオフする。したがって、トランジスター121は、ゲート・ソース間の電圧Vgsに応じた電流IdsをOLED150に供給する駆動トランジスターとして機能する。後述するように、本実施形態において発光期間での電圧Vgsは、トランジスター121の閾値電圧から、データ信号の電位に応じてレベルシフトした値である。このため、OLED150には、階調レベルに応じた電流がトランジスター121の閾値電圧を補償した状態で供給されることになる。
<Light emission period>
For convenience of explanation, the light emission period which is the premise of the initialization period will be described. As shown in FIG. 10, in the light emission period of the i-th row, the scanning signal Gwr (i) is at the H level, and the control signals Gel (i), Gcmp (i), and Gorst (i) that are logic signals. Among them, the control signal Gel (i) is at the L level, and the control signals Gcmp (i) and Gorst (i) are at the H level.
For this reason, as shown in FIG. 11, in the pixel circuit 110 in the i row (3j-2) column, the transistor 124 is turned on, while the transistors 122, 123, and 125 are turned off. Therefore, the transistor 121 functions as a driving transistor that supplies the current Ids corresponding to the gate-source voltage Vgs to the OLED 150. As will be described later, in this embodiment, the voltage Vgs in the light emission period is a value that is level-shifted from the threshold voltage of the transistor 121 according to the potential of the data signal. Therefore, a current corresponding to the gradation level is supplied to the OLED 150 in a state where the threshold voltage of the transistor 121 is compensated.

なお、i行目の発光期間は、i行目以外が水平走査される期間であるから、データ線14の電位は適宜変動する。ただし、i行目の画素回路110においては、トランジスター122がオフしているので、ここでは、データ線14の電位変動を考慮していない。また、図11においては、動作説明で重要となる経路を太線で示している(以下の図12〜図14においても同様である)。   Note that since the light emission period of the i-th row is a period during which horizontal scanning is performed except for the i-th row, the potential of the data line 14 varies appropriately. However, in the pixel circuit 110 in the i-th row, since the transistor 122 is off, the potential fluctuation of the data line 14 is not considered here. Further, in FIG. 11, paths that are important in the explanation of the operation are indicated by bold lines (the same applies to FIGS. 12 to 14 below).

<初期化期間>
次にi行目の走査期間に至ると、(b)の初期化期間となる。初期化期間では、発光期間と比較して、制御信号Gel(i)がHレベルに、制御信号Gorst(i)がLレベルに、それぞれ変化する。
このため、図12に示されるように、i行(3j−2)列の画素回路110においてはトランジスター124がオフし、トランジスター125がオンする。これによってOLED150に供給される電流の経路が遮断されるとともに、OLED150のアノードAdが電位Vorstにリセットされる。
OLED150は、上述したようにアノードAdとカソードCtとで有機EL層を挟持した構成であるので、アノードAd・カソードCtの間には、図において破線で示されるように容量Coledが並列に寄生する。発光期間においてOLED150に電流が流れていたときに、当該OLED150のアノード・カソード間の両端電圧が当該容量Coledによって保持されるが、この保持電圧は、トランジスター125のオンによってリセットされる。このため、本実施形態では、後の発光期間においてOLED150に再び電流が流れるときに、当該容量Coledで保持されている電圧の影響を受けにくくなる。
<Initialization period>
Next, when the scanning period of the i-th row is reached, the initialization period of (b) is reached. In the initialization period, the control signal Gel (i) changes to the H level and the control signal Gorst (i) changes to the L level as compared with the light emission period.
Therefore, as shown in FIG. 12, in the pixel circuit 110 in the i row (3j-2) column, the transistor 124 is turned off and the transistor 125 is turned on. As a result, the path of the current supplied to the OLED 150 is cut off, and the anode Ad of the OLED 150 is reset to the potential Vorst.
Since the OLED 150 has a configuration in which the organic EL layer is sandwiched between the anode Ad and the cathode Ct as described above, the capacitance Coled is parasitic between the anode Ad and the cathode Ct in parallel as shown by a broken line in the drawing. . When a current flows through the OLED 150 during the light emission period, the voltage between the anode and the cathode of the OLED 150 is held by the capacitor Coled. This holding voltage is reset by turning on the transistor 125. For this reason, in this embodiment, when a current flows again through the OLED 150 in a later light emission period, it is less likely to be affected by the voltage held by the capacitor Coled.

詳細には、例えば高輝度の表示状態から低輝度の表示状態に転じるときに、リセットしない構成であると、輝度が高い(大電流が流れた)ときの高電圧が保持されてしまうので、次に、小電流を流そうとしても、過剰な電流が流れてしまって、低輝度の表示状態にさせることができなくなる。これに対して、本実施形態では、トランジスター125のオンによってOLED150のアノードAdの電位がリセットされるので、低輝度側の再現性が高められることになる。
なお、本実施形態において、電位Vorstについては、当該電位Vorstと共通電極118の電位Vctとの差がOLED150の発光閾値電圧を下回るように設定される。このため、初期化期間(次に説明する補償期間および書込期間)において、OLED150はオフ(非発光)状態である。
Specifically, for example, when switching from a high-brightness display state to a low-brightness display state, if the configuration does not reset, the high voltage when the luminance is high (a large current flows) is retained. In addition, even if a small current is applied, an excessive current flows and the display state with low luminance cannot be achieved. On the other hand, in this embodiment, the potential of the anode Ad of the OLED 150 is reset by turning on the transistor 125, so that the reproducibility on the low luminance side is improved.
In the present embodiment, the potential Vorst is set such that the difference between the potential Vorst and the potential Vct of the common electrode 118 is lower than the light emission threshold voltage of the OLED 150. Therefore, in the initialization period (compensation period and writing period described below), the OLED 150 is in an off (non-light emitting) state.

一方、初期化期間では、制御信号/GiniがLレベルになり、制御信号GrefがHレベルになるとともに、制御信号GcplがLレベルになる。このため、レベルシフト回路40においては、図12に示されるようにトランジスター45、43がそれぞれオンするとともに、トランスミッションゲート42がオフする。したがって、保持容量44の一端であるデータ線14は電位Viniに、保持容量44の他端であるノードhは電位Vrefに、それぞれ初期化される。
ここで、電位Viniについては、(Vel−Vini)がトランジスター121の閾値電圧|Vth|よりも大きくなるように設定される。なお、トランジスター121はPチャネル型であるので、ソースノードの電位を基準とした閾値電圧Vthは負である。そこで、高低関係の説明で混乱が生じるのを避けるために、閾値電圧については、絶対値の|Vth|で表し、大小関係で規定することにする。
On the other hand, in the initialization period, the control signal / Gini becomes L level, the control signal Gref becomes H level, and the control signal Gcpl becomes L level. For this reason, in the level shift circuit 40, as shown in FIG. 12, the transistors 45 and 43 are turned on, and the transmission gate 42 is turned off. Therefore, the data line 14 that is one end of the storage capacitor 44 is initialized to the potential Vini, and the node h that is the other end of the storage capacitor 44 is initialized to the potential Vref.
Here, the potential Vini is set so that (Vel−Vini) is larger than the threshold voltage | Vth | of the transistor 121. Note that since the transistor 121 is a P-channel type, the threshold voltage Vth with respect to the potential of the source node is negative. Therefore, in order to avoid confusion in the description of the height relationship, the threshold voltage is expressed by the absolute value | Vth | and defined by the magnitude relationship.

また、制御回路5は、初期化期間および補償期間にわたってデータ信号を供給する。すなわち、制御回路5は、j番目のグループでいえばデータ信号Vd(j)を順番に、i行(3j−2)列、i行(3j−1)列、i行(3j)列の画素の階調レベルに応じた電位に切り替える一方、データ信号の電位の切り替えに合わせて制御信号Sel(1)、Sel(2)、Sel(3)を順番に排他的にHレベルとする。これによって、デマルチプレクサ30では、各グループにおいてトランスミッションゲート34がそれぞれ左端列、中央列、右端列の順番でオンする。
ここで、初期化期間において、j番目のグループに属する左端列のトランスミッションゲート34が制御信号Sel(1)によってオンする場合、図12に示されるように、データ信号Vd(j)が保持容量41の一端に供給されるので、当該データ信号は、保持容量41によって保持される。
The control circuit 5 supplies a data signal over the initialization period and the compensation period. That is, in the j-th group, the control circuit 5 sequentially outputs the data signal Vd (j) in the pixels of i rows (3j-2) columns, i rows (3j-1) columns, i rows (3j) columns. On the other hand, the control signals Sel (1), Sel (2), and Sel (3) are sequentially set to the H level exclusively in accordance with the switching of the potential of the data signal. As a result, in the demultiplexer 30, the transmission gates 34 are turned on in the order of the left end column, the center column, and the right end column in each group.
Here, in the initialization period, when the transmission gate 34 in the leftmost column belonging to the jth group is turned on by the control signal Sel (1), the data signal Vd (j) is stored in the storage capacitor 41 as shown in FIG. Therefore, the data signal is held by the holding capacitor 41.

<補償期間>
i行目の走査期間では、次に(c)の補償期間となる。補償期間では初期化期間と比較して、走査信号Gwr(i)および制御信号Gcmp(i)がLレベルとなる。一方、補償期間では、制御信号GrefがHレベルに維持された状態で制御信号/GiniがHレベルになる。
このため、図13に示されるように、i行(3j−2)列の画素回路110ではトランジスター122がオンして、ゲートノードgがデータ線14に電気的に接続される一方、トランジスター123のオンによって、トランジスター121がダイオード接続となる。
したがって、電流が、給電線116→トランジスター121→トランジスター123→トランジスター122→(3j−2)列目のデータ線14という経路で流れるので、ゲートノードgは、電位Viniから上昇する。ただし、上記経路に流れる電流は、ゲートノードgが電位(Vel−|Vth|)に近づくにつれて流れにくくなるので、補償期間の終了に至るまでに、データ線14およびゲートノードgは電位(Vel−|Vth|)で飽和する。
したがって、保持容量140は、補償期間の終了に至るまでにトランジスター121の閾値電圧|Vth|を保持することになる。
<Compensation period>
In the i-th scanning period, the compensation period (c) follows. In the compensation period, the scanning signal Gwr (i) and the control signal Gcmp (i) are at the L level as compared with the initialization period. On the other hand, in the compensation period, the control signal / Gini becomes H level while the control signal Gref is maintained at H level.
Therefore, as illustrated in FIG. 13, in the pixel circuit 110 in the i row (3j−2) column, the transistor 122 is turned on and the gate node g is electrically connected to the data line 14, while the transistor 123 When turned on, the transistor 121 is diode-connected.
Therefore, the current flows through the path of the feeder line 116 → the transistor 121 → the transistor 123 → the transistor 122 → the data line 14 in the (3j−2) th column, so that the gate node g rises from the potential Vini. However, since the current flowing through the path becomes difficult to flow as the gate node g approaches the potential (Vel− | Vth |), the data line 14 and the gate node g have the potential (Vel−) until the end of the compensation period. | Vth |).
Therefore, the storage capacitor 140 holds the threshold voltage | Vth | of the transistor 121 until the end of the compensation period.

一方、レベルシフト回路40においては、制御信号GrefがHレベルを維持した状態で制御信号/GiniがHレベルになるので、レベルシフト回路40においてノードhは電位Vrefに固定される。   On the other hand, in the level shift circuit 40, the control signal / Gini becomes the H level while the control signal Gref is maintained at the H level. Therefore, in the level shift circuit 40, the node h is fixed at the potential Vref.

すでに初期化期間において、j番目のグループに属する左端列のトランスミッションゲート34が制御信号Sel(1)によってオンした場合には、補償期間において、当該トランスミッションゲート34はオンすることはない。
また、補償期間が終了すると、制御信号Gcmp(i)がHレベルになるので、トランジスター121のダイオード接続が解除される。
If the transmission gate 34 in the leftmost column belonging to the jth group is already turned on by the control signal Sel (1) in the initialization period, the transmission gate 34 is not turned on in the compensation period.
When the compensation period ends, the control signal Gcmp (i) becomes H level, so that the diode connection of the transistor 121 is released.

なお、補償期間が終了してから次の書込期間が開始するまでの間において制御信号GrefがLレベルになるので、トランジスター43がオフになる。このため、(3j−2)列目のデータ線14からi行(3j−2)列の画素回路110におけるゲートノードgに至るまでの経路は、フローティング状態になるものの、当該経路の電位は、保持容量50、140によって(Vel−|Vth|)に維持される。   Note that since the control signal Gref is at the L level between the end of the compensation period and the start of the next writing period, the transistor 43 is turned off. Therefore, although the path from the data line 14 in the (3j-2) column to the gate node g in the pixel circuit 110 in the i row (3j-2) column is in a floating state, the potential of the path is It is maintained at (Vel− | Vth |) by the holding capacitors 50 and 140.

<書込期間>
i行目の走査期間では、補償期間の後に(c)の書込期間となる。書込期間では、制御信号Gcmp(i)がHレベルになる一方、補償期間では、制御信号GrefがLレベルとなった状態で制御信号/GiniがHレベル(制御信号/GcplがLレベルとなる)。
このため、図14に示されるようにレベルシフト回路40においては、トランスミッションゲート42がオンするので、保持容量41に保持されたデータ信号が保持容量44の他端であるノードhに供給される。すなわち、ノードhには、OLED150の輝度に応じた電位の信号が供給される。このため、ノードhは、補償期間における電位Vrefからシフトする。このときのノードhの電位変化分をΔVとして、変化後の電位を(Vref+ΔV)として表すことにする。
<Writing period>
In the scanning period of the i-th row, the writing period (c) follows the compensation period. In the writing period, the control signal Gcmp (i) is at the H level, while in the compensation period, the control signal / Gini is at the H level (the control signal / Gcpl is at the L level) while the control signal Gref is at the L level. ).
Therefore, as shown in FIG. 14, in the level shift circuit 40, the transmission gate 42 is turned on, so that the data signal held in the holding capacitor 41 is supplied to the node h that is the other end of the holding capacitor 44. That is, a signal having a potential corresponding to the luminance of the OLED 150 is supplied to the node h. For this reason, the node h shifts from the potential Vref in the compensation period. The change in potential of the node h at this time is expressed as ΔV, and the potential after the change is expressed as (Vref + ΔV).

一方、ゲートノードgは、保持容量44の一端にデータ線14を介して接続されているので、補償期間における電位(Vel−|Vth|)から、ノードhの電位変化分ΔVに容量比k2を乗じた値だけシフトする。すなわち、ゲートノードgの電位は、補償期間における電位(Vel−|Vth|)から、ノードhの電位変化分ΔVに容量比k2を乗じた値だけシフトした値(Vel−|Vth|+k2・ΔV)となる。これをトランジスター121の電圧Vgsで絶対値で表現すると、閾値電圧|Vth|からゲートノードgの電位シフト分だけシフトした値(|Vth|−k2・ΔV)となる。
なお、容量比k2とは、Cdt、Cref1、Cref2で定まるの容量比である。厳密にいえば、保持容量140の容量Cpixも考慮しなければならないが、容量Cpixは、容量Cdt、Cref1、Cref2と比較して十分に小さくなるように設定しているので、無視している。
On the other hand, since the gate node g is connected to one end of the storage capacitor 44 via the data line 14, the capacitance ratio k2 is changed from the potential (Vel− | Vth |) in the compensation period to the potential change ΔV of the node h. Shift by the multiplied value. That is, the potential of the gate node g is a value (Vel− | Vth | + k2 · ΔV) shifted from the potential (Vel− | Vth |) in the compensation period by a value obtained by multiplying the potential change ΔV of the node h by the capacitance ratio k2. ) When this is expressed as an absolute value by the voltage Vgs of the transistor 121, it becomes a value (| Vth | −k2 · ΔV) shifted from the threshold voltage | Vth | by the potential shift of the gate node g.
The capacity ratio k2 is a capacity ratio determined by Cdt, Cref1, and Cref2. Strictly speaking, the capacitance Cpix of the storage capacitor 140 must be taken into consideration, but the capacitance Cpix is neglected because it is set to be sufficiently smaller than the capacitances Cdt, Cref1, and Cref2.

図15は、書込期間におけるデータ信号の電位とゲートノードgの電位との関係を示す図である。制御回路5から供給されるデータ信号は、上述したように画素の階調レベルに応じて最小値Vminから最大値Vmaxまでの電位範囲を取り得る。本実施形態では、当該データ信号が直接ゲートノードgに書き込まれるのではなく、図に示されるようにレベルシフトされて、ゲートノート゛gに書き込まれる。
このとき、ゲートノードgの電位範囲ΔVgateは、データ信号の電位範囲ΔVdata(=Vmax−Vmin)に容量比k2を乗じた値に圧縮される。
また、ゲートノードgの電位範囲ΔVgateを、データ信号の電位範囲ΔVdataに対してどの方向にどれだけシフトさせるかについては、電位Vp(=Vel−|Vth|)、Vrefで定めることができる。これは、データ信号の電位範囲ΔVdataが、電位Vrefを基準にして容量比k2で圧縮されるとともに、その圧縮範囲が電位Vpを基準にシフトされたものが、ゲートノードgの電位範囲ΔVgateとなるためである。
FIG. 15 is a diagram showing the relationship between the potential of the data signal and the potential of the gate node g in the writing period. As described above, the data signal supplied from the control circuit 5 can take a potential range from the minimum value Vmin to the maximum value Vmax according to the gradation level of the pixel. In this embodiment, the data signal is not directly written to the gate node g, but is level-shifted and written to the gate notebook g as shown in the figure.
At this time, the potential range ΔVgate of the gate node g is compressed to a value obtained by multiplying the potential range ΔVdata (= Vmax−Vmin) of the data signal by the capacitance ratio k2.
In addition, the potential Vp (= Vel− | Vth |) and Vref can determine how much the potential range ΔVgate of the gate node g is shifted with respect to the potential range ΔVdata of the data signal. This is because the potential range ΔVdata of the data signal is compressed with the capacitance ratio k2 with respect to the potential Vref, and the compression range shifted with reference to the potential Vp becomes the potential range ΔVgate of the gate node g. Because.

このようにi行目の書込期間において、i行目の画素回路110のゲートノードgには、補償期間における電位(Vel−|Vth|)から、ノードhの電位変化分ΔVに容量比k2を応じた分だけシフトした電位(Vel−|Vth|+k2・ΔV)が書き込まれる。
やがて走査信号Gwr(i)がHレベルになり、トランジスター122がオフする。これによって書込期間が終了して、ゲートノードgの電位は、シフトされた値に確定する。
Thus, in the writing period of the i-th row, the gate node g of the pixel circuit 110 of the i-th row has a capacitance ratio k2 from the potential (Vel− | Vth |) in the compensation period to the potential change ΔV of the node h. The potential (Vel− | Vth | + k 2 · ΔV) shifted by an amount corresponding to the above is written.
Eventually, the scanning signal Gwr (i) becomes H level, and the transistor 122 is turned off. Thus, the writing period ends, and the potential of the gate node g is fixed to the shifted value.

<発光期間>
本実施形態では、i行目の書込期間の終了後、1水平走査期間(H)経過後において発光期間に至る。この発光期間では、上述したように制御信号Gel(i)がLレベルになるので、i行(3j−2)列の画素回路110においては、トランジスター124がオンする。ゲート・ソース間の電圧Vgsは、(|Vth|−k2・ΔV)であるから、OLED150には、先の図11に示したように、階調レベルに応じた電流がトランジスター121の閾値電圧を補償した状態で供給されることになる。
このような動作は、i行目の走査期間において、(3j−2)列目の画素回路110以外のi行目の他の画素回路110においても時間的に並列して実行される。さらに、このようなi行目の動作は、実際には、1フレームの期間において1、2、3、…、(m−1)、m行目の順番で実行されるとともに、フレーム毎に繰り返される。
<Light emission period>
In the present embodiment, after the writing period of the i-th row ends, the light emission period starts after one horizontal scanning period (H) has elapsed. In this light emission period, the control signal Gel (i) is at the L level as described above, so that the transistor 124 is turned on in the pixel circuit 110 in the i row (3j-2) column. Since the voltage Vgs between the gate and the source is (| Vth | −k 2 · ΔV), the current corresponding to the gray level in the OLED 150 causes the threshold voltage of the transistor 121 to be set as shown in FIG. It will be supplied in a compensated state.
Such an operation is also executed in parallel in time in other pixel circuits 110 in the i row other than the pixel circuit 110 in the (3j-2) th column in the scanning period of the i row. Further, such an operation on the i-th row is actually executed in the order of 1, 2, 3,..., (M−1), m-th row in the period of one frame, and is repeated for each frame. It is.

本実施形態によれば、ゲートノードgにおける電位範囲ΔVgateは、データ信号の電位範囲ΔVdataに対し狭められるので、データ信号を細かい精度で刻まなくても、階調レベルを反映した電圧を、トランジスター121のゲート・ソース間に印加することができる。このため、微細な画素回路110においてトランジスター121のゲート・ソース間の電圧Vgsの変化に対しOLED150に流れる微小電流が相対的に大きく変化する場合であっても、OLED150に供給する電流を精度良く制御することが可能になる。   According to the present embodiment, the potential range ΔVgate at the gate node g is narrowed with respect to the potential range ΔVdata of the data signal. Can be applied between the gate and the source. For this reason, even in the case where the minute current flowing through the OLED 150 changes relatively greatly with respect to the change in the gate-source voltage Vgs of the transistor 121 in the fine pixel circuit 110, the current supplied to the OLED 150 is accurately controlled. It becomes possible to do.

レベルシフト回路40では、データ信号が保持容量44を介してデータ線14に供給される際に、電位振幅が圧縮されるようにデータ信号がレベルシフトされる。このレベルシフトの際に、保持容量44の一端(データ線14)や他端(ノードh)の電位が、結合容量を介して他の要素の電位変動の影響を受けてしまうと、データ信号の電位を正確にレベルシフトした電位をデータ線14に供給することができなくなり、結果的に、表示品位を低下させてしまう懸念がある。   In the level shift circuit 40, when the data signal is supplied to the data line 14 via the storage capacitor 44, the data signal is level-shifted so that the potential amplitude is compressed. During this level shift, if the potential of one end (data line 14) or the other end (node h) of the storage capacitor 44 is affected by potential fluctuations of other elements via the coupling capacitor, the data signal There is a concern that a potential whose level has been accurately level-shifted cannot be supplied to the data line 14, and as a result, the display quality is degraded.

これに対し、本実施形態では、特に図6に示されるように電位Vorstを給電する給電線16が定電位線として、平面視で保持容量44の左右両側にそれぞれ設けられる。このため、保持容量44の両端は、隣り合う列の電位の変動からシールドされるので、表示品位の低下を抑えることができる。
さらに、保持容量44の両端をシールドする給電線16の部分は、特に図8で示されるように、当該保持容量44の一端である電極44aと同一導電層からなる配線16aと、当該保持容量44の他端である電極44gと同一導電層からなる配線16gとを積層した構造となっている。このため、保持容量44を構成する導電層とは異なる単一層によって、給電線16を形成した場合と比較して、断面視でみたときに、斜め方向に向かう容量カップリングが低減されるので、シールド機能をより向上させることができる。
くわえて、本実施形態では、配線16g、16aをコンタクトホール16e、16fを介して給電線16に接続されている。このコンタクトホール16a、16fは、第1層間絶縁膜L1および第2層間絶縁L2における一種の電荷の防御壁となるので、シールド機能をさらに向上させることができる。
On the other hand, in this embodiment, as shown in FIG. 6 in particular, the power supply line 16 that supplies the potential Vorst is provided as a constant potential line on each of the left and right sides of the storage capacitor 44 in plan view. For this reason, since both ends of the storage capacitor 44 are shielded from fluctuations in potential of adjacent columns, it is possible to suppress deterioration in display quality.
Further, the portion of the feeder line 16 that shields both ends of the storage capacitor 44, as shown in FIG. 8 in particular, is a wiring 16a made of the same conductive layer as the electrode 44a that is one end of the storage capacitor 44, and the storage capacitor 44. The other end of the electrode 44g and the wiring 16g made of the same conductive layer are laminated. For this reason, as compared with the case where the feeder line 16 is formed by a single layer different from the conductive layer constituting the storage capacitor 44, the capacitive coupling in the oblique direction is reduced when viewed in cross section. The shield function can be further improved.
In addition, in the present embodiment, the wirings 16g and 16a are connected to the power supply line 16 through the contact holes 16e and 16f. Since the contact holes 16a and 16f serve as a kind of charge barrier in the first interlayer insulating film L1 and the second interlayer insulating L2, the shield function can be further improved.

本実施形態では、図6に示されるように、保持容量44の左右両側のみならず、保持容量44の上側には給電線61と配線61gとの積層体が、下側には給電線62と配線62gとの積層体が、それぞれ設けられる。
給電線61は電極44aと同一導電層から構成され、配線61gは電極44gと同一導電層から構成されるとともに、給電線61と配線61gとはコンタクトホール61eを介して接続されている。制御線63には、制御信号/Giniが供給されるので、論理信号のLレベル、Hレベルで電位が変化するが、保持容量44は、給電線61と配線61gとの積層体によってシールドされるので、制御線63における電位の変化の影響を受けにくくなる。
一方、給電線62は電極44aと同一導電層から構成され、配線62gは電極44gと同一導電層から構成されるとともに、給電線62と配線62gとはコンタクトホール62eを介して接続されている。制御線64には、制御信号Grefが供給されるので、論理信号のLレベル、Hレベルで電位が変化するが、保持容量44は、給電線62と配線62gとの積層体によってシールドされるので、制御線64における電位の変化の影響を受けにくくなる。
In the present embodiment, as shown in FIG. 6, not only the left and right sides of the storage capacitor 44, but also a stacked body of the power supply line 61 and the wiring 61g on the upper side of the storage capacitor 44, and the power supply line 62 on the lower side. A laminate with the wiring 62g is provided.
The feed line 61 is composed of the same conductive layer as the electrode 44a, the wiring 61g is composed of the same conductive layer as the electrode 44g, and the feed line 61 and the wiring 61g are connected via a contact hole 61e. Since the control signal / Gini is supplied to the control line 63, the potential changes depending on the L level and the H level of the logic signal, but the storage capacitor 44 is shielded by the laminate of the feeder line 61 and the wiring 61g. Therefore, it becomes difficult to be affected by the potential change in the control line 63.
On the other hand, the power supply line 62 is composed of the same conductive layer as the electrode 44a, the wiring 62g is composed of the same conductive layer as the electrode 44g, and the power supply line 62 and the wiring 62g are connected via a contact hole 62e. Since the control signal Gref is supplied to the control line 64, the potential changes depending on the L level and the H level of the logic signal, but the storage capacitor 44 is shielded by the stacked body of the feeder line 62 and the wiring 62g. Thus, the control line 64 is less susceptible to changes in potential.

このように、本実施形態では、平面視でみたときに、保持容量44の四辺が給電線16、61、62によって囲まれているので、保持容量44の両端電位が、周辺の電位の変動から有効にシールドされる。このため、表示品位の低下を抑えることができるのである。
なお、保持容量44については、平面視でみたときに、縦方向に長手の形状になるので、給電線61、62よりも給電線16によるシールドが重要となる。
As described above, in this embodiment, when viewed in plan, the four sides of the storage capacitor 44 are surrounded by the power supply lines 16, 61, 62. Effectively shielded. For this reason, the deterioration of display quality can be suppressed.
Since the storage capacitor 44 has a longitudinal shape when viewed in a plan view, shielding by the power supply line 16 is more important than the power supply lines 61 and 62.

なお、本実施形態では、保持容量44の左右に設けられる定電位線として、電位Vorstを給電する給電線16を用いたが、画素回路110に定電位を供給するものであることが好ましいという観点からすれば、給電線16に限られない。例えば、給電線16を行方向に延在する一方で、その替わりに、電源の高位側の電位Velを給電する給電線116を、保持容量44の左右に設けても良い。また、電源の低位側の電位Vctの共通電極118に接続される給電線を、保持容量44の左右に設けても良い。   In the present embodiment, the power supply line 16 that supplies the potential Vorst is used as the constant potential line provided on the left and right of the storage capacitor 44. However, it is preferable that the constant potential is supplied to the pixel circuit 110. Therefore, it is not limited to the feeder line 16. For example, while the power supply line 16 extends in the row direction, a power supply line 116 that supplies the potential Vel on the higher power supply side may be provided on the left and right sides of the storage capacitor 44 instead. In addition, power supply lines connected to the common electrode 118 of the lower potential Vct of the power source may be provided on the left and right of the storage capacitor 44.

実施形態においては、例えば配線16aは、複数のコンタクトホール16eを介して配線16gに接続され、給電線16は、複数のコンタクトホール16fを介して配線16aに接続された構成としたが、コンタクトホールの数は、所定のデザインルールによって規定される。このため、デザインルールによっては、平面視したときに、1つであっても良いし、その開孔部分が縦方向に長手の矩形形状としても良い。   In the embodiment, for example, the wiring 16a is connected to the wiring 16g via a plurality of contact holes 16e, and the power supply line 16 is connected to the wiring 16a via a plurality of contact holes 16f. Is defined by a predetermined design rule. For this reason, depending on the design rule, the number may be one when viewed in a plan view, or the opening portion may have a rectangular shape that is long in the vertical direction.

配線16g、16aについては、コンタクトホール16e、16fを介して給電線16に接続して、共通の電位Vorstとした構成にしたが、互いに接続することなく、異なる電位としても良い。例えば、図17に示されるように、配線16gについては、配線61gから分岐させた配線として、電極44gの初期電位Vrefを、コンタクトホール62eを介して給電しても良いし、配線16aについては、上記給電線61から分岐させた配線として電極44aの初期電位Viniを給電しても良い。   The wirings 16g and 16a are connected to the power supply line 16 through the contact holes 16e and 16f so as to have a common potential Vorst. However, the wirings 16g and 16a may have different potentials without being connected to each other. For example, as shown in FIG. 17, for the wiring 16g, as the wiring branched from the wiring 61g, the initial potential Vref of the electrode 44g may be supplied through the contact hole 62e. The initial potential Vini of the electrode 44a may be supplied as a wiring branched from the power supply line 61.

一方、本実施形態によれば、トランジスター121によってOLED150に供給される電流Idsは、閾値電圧の影響が相殺される。このため、本実施形態によれば、トランジスター121の閾値電圧が画素回路110毎にばらついても、そのばらつきが補償されて、階調レベルに応じた電流がOLED150に供給されるので、表示画面の一様性を損なうような表示ムラの発生を抑えられる結果、高品位の表示が可能になる。   On the other hand, according to the present embodiment, the current Ids supplied to the OLED 150 by the transistor 121 cancels the influence of the threshold voltage. For this reason, according to the present embodiment, even if the threshold voltage of the transistor 121 varies from pixel circuit 110 to pixel circuit 110, the variation is compensated and a current corresponding to the gradation level is supplied to the OLED 150. As a result of suppressing the occurrence of display unevenness that impairs uniformity, high-quality display is possible.

この相殺について図16を参照して説明する。この図に示されるように、トランジスター121は、OLED150に供給する微小電流を制御するために、弱反転領域(サブスレッショルド領域)で動作する。
図において、Aは閾値電圧|Vth|が大きいトランジスターを、Bは閾値電圧|Vth|が小さいトランジスターを、それぞれ示している。なお、図16において、ゲート・ソース間の電圧Vgsは、実線で示される特性と電位Velとの差である。また、図16において、縦スケールの電流は、ソースからドレインに向かう方向を正(上)とした対数で示されている。
補償期間においてゲートノードgは、電位Viniから電位(Vel−|Vth|)となる。このため、閾値電圧|Vth|が大きいトランジスターAは、動作点がSからAaに移動する一方、閾値電圧|Vth|が小さいトランジスターBは、動作点がSからBaに移動する。
次に、2つのトランジスターが属する画素回路110へのデータ信号の電位が同じ場合、つまり同じ階調レベルが指定された場合に、書込期間においては、動作点Aa、Baからの電位シフト量は、ともに同じk2・ΔVである。このため、トランジスターAについては動作点がAaからAbに移動し、トランジスターBについては動作点がBaからBbに移動するが、電位シフト後の動作点における電流は、トランジスターA、Bともに、ほぼ同じIdsで揃うことになる。
これにより、本実施形態によれば、トランジスター121の閾値電圧が画素回路110毎にばらついても、そのばらつきが補償されるのである。
This cancellation will be described with reference to FIG. As shown in this figure, the transistor 121 operates in a weak inversion region (subthreshold region) in order to control a minute current supplied to the OLED 150.
In the figure, A indicates a transistor having a large threshold voltage | Vth |, and B indicates a transistor having a small threshold voltage | Vth |. In FIG. 16, the gate-source voltage Vgs is the difference between the characteristic indicated by the solid line and the potential Vel. In FIG. 16, the current on the vertical scale is shown as a logarithm with the direction from the source to the drain being positive (upper).
In the compensation period, the gate node g changes from the potential Vini to the potential (Vel− | Vth |). Therefore, the transistor A having a large threshold voltage | Vth | moves from S to Aa while the transistor B having a small threshold voltage | Vth | moves from S to Ba.
Next, when the potential of the data signal to the pixel circuit 110 to which the two transistors belong is the same, that is, when the same gradation level is designated, the potential shift amount from the operating points Aa and Ba is Are the same k 2 · ΔV. Therefore, the operating point of the transistor A moves from Aa to Ab, and the operating point of the transistor B moves from Ba to Bb. However, the current at the operating point after the potential shift is almost the same in both the transistors A and B. Ids will be aligned.
Thus, according to the present embodiment, even if the threshold voltage of the transistor 121 varies for each pixel circuit 110, the variation is compensated.

また、本実施形態によれば、初期化期間から補償期間までにわたって制御回路5から供給されるデータ信号を、一旦、保持容量41に保持させた後、書込期間にその保持電位をレベルシフトした上でデータ線14に供給する。このため、制御回路5からみれば、データ信号を、書込期間ではなく、初期化期間から補償期間までの比較的長い期間にわたって供給すれば良いので、データ信号の供給動作について低速化することができる。   Further, according to the present embodiment, the data signal supplied from the control circuit 5 is once held in the holding capacitor 41 from the initialization period to the compensation period, and then the holding potential is level-shifted in the writing period. Supply to the data line 14 above. For this reason, from the viewpoint of the control circuit 5, the data signal may be supplied over a relatively long period from the initialization period to the compensation period, not the writing period. it can.

<応用・変形例>
本発明は、上述した実施形態や応用例などの実施形態等に限定されるものではなく、例えば次に述べるような各種の変形が可能である。また、次に述べる変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。
<Application and modification>
The present invention is not limited to the above-described embodiments and application examples, and various modifications as described below are possible. Moreover, the aspect of the deformation | transformation described below can also combine suitably arbitrarily selected 1 or several.

<保持容量の電極>
実施形態では、保持容量44の電極44gを第1導電層から構成し、電極44aを第2導電層から構成したが、例えば、電極44gを第2導電層から構成し、電極44aを第3導電層から構成しても良い。また、実施形態では、電極44gを断面視で電極44aの下部電極としたが、電極44gを電極44aの上部電極としても良い。
<Electrode for holding capacitor>
In the embodiment, the electrode 44g of the storage capacitor 44 is configured from the first conductive layer, and the electrode 44a is configured from the second conductive layer. For example, the electrode 44g is configured from the second conductive layer, and the electrode 44a is configured as the third conductive layer. You may comprise from a layer. In the embodiment, the electrode 44g is the lower electrode of the electrode 44a in a cross-sectional view, but the electrode 44g may be the upper electrode of the electrode 44a.

<制御回路>
実施形態において、データ信号を供給する制御回路5については電気光学装置10とは別体としたが、制御回路5についても、走査線駆動回路20やデマルチプレクサ30、レベルシフト回路40とともに、半導体シリコン基板に集積化しても良い。
<Control circuit>
In the embodiment, the control circuit 5 that supplies the data signal is separated from the electro-optical device 10. It may be integrated on a substrate.

<基板>
実施形態においては、電気光学装置10を半導体シリコン基板に集積した構成としたが、他の半導体基板に集積した構成しても良い。例えば、SOI基板であっても良い。また、ポリシリコンプロセスを適用してガラス基板等に形成しても良い。
<Board>
In the embodiment, the electro-optical device 10 is integrated on the semiconductor silicon substrate. However, the electro-optical device 10 may be integrated on another semiconductor substrate. For example, an SOI substrate may be used. Further, it may be formed on a glass substrate or the like by applying a polysilicon process.

<制御信号Gcmp(i)>
実施形態等において、i行目でいえば、書込期間において制御信号Gcmp(i)をHレベルとしたが、Lレベルとしても良い。すなわち、トランジスター123をオンさせることによる閾値補償とノードゲートgへの書き込みとを並行して実行する構成としても良い。
<Control signal Gcmp (i)>
In the embodiment and the like, in the i-th row, the control signal Gcmp (i) is set to the H level in the writing period, but may be set to the L level. That is, the threshold compensation by turning on the transistor 123 and the writing to the node gate g may be executed in parallel.

<デマルチプレクサ>
実施形態等では、データ線14を3列毎にグループ化するとともに、各グループにおいてデータ線14を順番に選択して、データ信号を供給する構成としたが、グループを構成するデータ線数については「2」であっても良いし、「4」以上であっても良い。
また、グループ化せずに、すなわちデマルチプレクサ30を用いないで各列のデータ線14にデータ信号を一斉に線順次で供給する構成でも良い。
<Demultiplexer>
In the embodiment and the like, the data lines 14 are grouped every three columns, and the data lines 14 are sequentially selected in each group to supply data signals. However, the number of data lines constituting the group is as follows. "2" may be sufficient and "4" or more may be sufficient.
Further, a configuration may be adopted in which data signals are supplied to the data lines 14 of each column all at once without grouping, that is, without using the demultiplexer 30.

<トランジスターのチャネル型>
上述した実施形態等では、画素回路110におけるトランジスター121〜125をPチャネル型で統一したが、Nチャネル型で統一しても良い。また、Pチャネル型およびNチャネル型を適宜組み合わせても良い。
<Transistor channel type>
In the above-described embodiments and the like, the transistors 121 to 125 in the pixel circuit 110 are unified with the P-channel type, but may be unified with the N-channel type. Further, the P channel type and the N channel type may be appropriately combined.

<その他>
実施形態等では、電気光学素子として発光素子であるOLEDを例示したが、例えば無機発光ダイオードやLED(Light Emitting Diode)など、電流に応じた輝度で発光するものであれば良い。
<Others>
In the embodiments and the like, an OLED that is a light emitting element is illustrated as an electro-optical element, but any light emitting element may be used as long as it emits light with a luminance according to current, such as an inorganic light emitting diode or LED (Light Emitting Diode).

<電子機器>
次に、実施形態等や応用例に係る電気光学装置10を適用した電子機器について説明する。電気光学装置10は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウント・ディスプレイを例に挙げて説明する。
<Electronic equipment>
Next, an electronic apparatus to which the electro-optical device 10 according to the embodiment and the application example is applied will be described. The electro-optical device 10 is suitable for high-definition display with small pixels. Therefore, a head mounted display will be described as an example of an electronic device.

図18は、ヘッドマウント・ディスプレイの外観を示す図であり、図19は、その光学的な構成を示す図である。
まず、図18に示されるように、ヘッドマウント・ディスプレイ300は、外観的には、一般的な眼鏡と同様にテンプル310や、ブリッジ320、レンズ301L、301Rを有する。また、ヘッドマウント・ディスプレイ300は、図19に示されるように、ブリッジ320近傍であってレンズ301L、301Rの奥側(図において下側)には、左眼用の電気光学装置10Lと右眼用の電気光学装置10Rとが設けられる。
電気光学装置10Lの画像表示面は、図19において左側となるように配置している。これによって電気光学装置10Lによる表示画像は、光学レンズ302Lを介して図において9時の方向に出射する。ハーフミラー303Lは、電気光学装置10Lによる表示画像を6時の方向に反射させる一方で、12時の方向から入射した光を透過させる。
電気光学装置10Rの画像表示面は、電気光学装置10Lとは反対の右側となるように配置している。これによって電気光学装置10Rによる表示画像は、光学レンズ302Rを介して図において3時の方向に出射する。ハーフミラー303Rは、電気光学装置10Rによる表示画像を6時方向に反射させる一方で、12時の方向から入射した光を透過させる。
FIG. 18 is a diagram showing the external appearance of a head-mounted display, and FIG. 19 is a diagram showing its optical configuration.
First, as shown in FIG. 18, the head mounted display 300 has a temple 310, a bridge 320, and lenses 301L and 301R in the same manner as general glasses. Further, as shown in FIG. 19, the head mounted display 300 is in the vicinity of the bridge 320 and on the back side (lower side in the drawing) of the lenses 301L and 301R, the electro-optical device 10L for the left eye and the right eye. Electro-optical device 10R.
The image display surface of the electro-optical device 10L is arranged on the left side in FIG. Accordingly, the display image by the electro-optical device 10L is emitted in the direction of 9 o'clock in the drawing through the optical lens 302L. The half mirror 303L reflects the display image from the electro-optical device 10L in the 6 o'clock direction, and transmits light incident from the 12 o'clock direction.
The image display surface of the electro-optical device 10R is disposed on the right side opposite to the electro-optical device 10L. As a result, the display image by the electro-optical device 10R is emitted in the direction of 3 o'clock in the drawing through the optical lens 302R. The half mirror 303R reflects the display image by the electro-optical device 10R in the 6 o'clock direction, and transmits light incident from the 12 o'clock direction.

この構成において、ヘッドマウント・ディスプレイ300の装着者は、電気光学装置10L、10Rによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することができる。
また、このヘッドマウント・ディスプレイ300において、視差を伴う両眼画像のうち、左眼用画像を電気光学装置10Lに表示させ、右眼用画像を電気光学装置10Rに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる(3D表示)。
In this configuration, the wearer of the head mounted display 300 can observe the display image by the electro-optical devices 10L and 10R in a see-through state superimposed on the outside.
In the head-mounted display 300, when a left-eye image is displayed on the electro-optical device 10L and a right-eye image is displayed on the electro-optical device 10R among binocular images with parallax, The displayed image can be perceived as if it had a depth or a stereoscopic effect (3D display).

なお、電気光学装置10については、ヘッドマウント・ディスプレイ300のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダーにも適用可能である。   The electro-optical device 10 can be applied to an electronic viewfinder in a video camera, an interchangeable lens digital camera, etc. in addition to the head mounted display 300.

10…電気光学装置、12…走査線、14…データ線、16…給電線、20…走査線駆動回路、30…デマルチプレクサ、40…レベルシフト回路、41、44、50…保持容量、100…表示部、110…画素回路、116…給電線、118…共通電極、121〜125…トランジスター、140…保持容量、150…OLED、300…ヘッドマウント・ディスプレイ。 DESCRIPTION OF SYMBOLS 10 ... Electro-optical apparatus, 12 ... Scanning line, 14 ... Data line, 16 ... Feeding line, 20 ... Scanning line drive circuit, 30 ... Demultiplexer, 40 ... Level shift circuit, 41, 44, 50 ... Retention capacity, 100 ... Display unit 110... Pixel circuit 116 116 power supply line 118 common electrode 121 to 125 transistor 140 holding capacitor 150 OLED 300 head mounted display

Claims (6)

複数のデータ線と、
前記複数のデータ線のうち、第1データ線に対応して設けられた第1画素回路と、
前記複数のデータ線のうち、第2データ線に対応して設けられた第2画素回路と、
を有し、
前記第1画素回路および第2画素回路の各々は、
発光素子と、
ゲート・ソース間の電圧に応じた電流を前記発光素子に供給する駆動トランジスターと、
を含む電気光学装置であって、
一端が前記第1データ線に接続され、他端が、前記第1画素回路における発光素子に供給すべき電流に応じて電位シフトする第1保持容量と、
一端が前記第2データ線に接続され、他端が、前記第2画素回路における発光素子に供給すべき電流に応じて電位シフトする第2保持容量と、
平面視で、前記第1保持容量と前記第2保持容量との間に設けられた定電位線と、
を有することを特徴とする電気光学装置。
Multiple data lines,
A first pixel circuit provided corresponding to the first data line among the plurality of data lines;
A second pixel circuit provided corresponding to a second data line among the plurality of data lines;
Have
Each of the first pixel circuit and the second pixel circuit includes:
A light emitting element;
A driving transistor for supplying a current corresponding to the voltage between the gate and the source to the light emitting element;
An electro-optical device comprising:
A first storage capacitor having one end connected to the first data line and the other end shifted in potential according to a current to be supplied to a light emitting element in the first pixel circuit;
A second storage capacitor having one end connected to the second data line and the other end shifted in potential according to a current to be supplied to a light emitting element in the second pixel circuit;
A constant potential line provided between the first storage capacitor and the second storage capacitor in plan view;
An electro-optical device comprising:
前記第1保持容量の一端および前記第2保持容量の一端は、第1導電層または第2導電層のいずれか一方で形成され、
前記第1保持容量の他端および前記第2保持容量の他端は、前記第1導電層または前記第2導電層のいずれか他方で形成され、
前記定電位線は、少なくとも前記第1導電層の配線および第2導電層の配線とで形成される
ことを特徴とする請求項1に記載の電気光学装置。
One end of the first storage capacitor and one end of the second storage capacitor are formed by either the first conductive layer or the second conductive layer,
The other end of the first storage capacitor and the other end of the second storage capacitor are formed of either the first conductive layer or the second conductive layer,
The electro-optical device according to claim 1, wherein the constant potential line is formed by at least the wiring of the first conductive layer and the wiring of the second conductive layer.
前記定電位線における前記第1導電層の配線および第2導電層の配線とは、互いに電気的に接続される
ことを特徴とする請求項2記載の電気光学装置。
The electro-optical device according to claim 2, wherein the wiring of the first conductive layer and the wiring of the second conductive layer in the constant potential line are electrically connected to each other.
前記発光素子は、二端子型素子であり、
前記発光素子と前記駆動トランジスターとは、異なる二つの電源電位の間に電気的に直列に接続され、
前記発光素子の二端子のうち、前記駆動トランジスター側の端子は、当該駆動トランジスターによって電流が供給された後に、所定のリセット電位にされ、
前記定電位線には、前記リセット電位が供給される
ことを特徴とする請求項1乃至3のいずれかに記載の電気光学装置。
The light emitting element is a two-terminal element,
The light emitting element and the driving transistor are electrically connected in series between two different power supply potentials,
Of the two terminals of the light emitting element, the terminal on the drive transistor side is set to a predetermined reset potential after current is supplied by the drive transistor,
The electro-optical device according to claim 1, wherein the reset potential is supplied to the constant potential line.
前記発光素子と前記駆動トランジスターとは、異なる二つの電源電位の間に直列に接続され、
前記定電位線には、前記二つの電源電位の一方が供給される
ことを特徴とする請求項1乃至3のいずれかに記載の電気光学装置。
The light emitting element and the driving transistor are connected in series between two different power supply potentials,
The electro-optical device according to claim 1, wherein one of the two power supply potentials is supplied to the constant potential line.
請求項1乃至5のいずれかに記載の電気光学装置を備える
ことを特徴とする電子機器。
An electronic apparatus comprising the electro-optical device according to claim 1.
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