JP2006119404A - Electro-optical device and electronic device - Google Patents
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Abstract
Description
本発明は電気光学装置及び電子機器に係り、特に、アクティブマトリクス型電気光学装
置に適用する場合に好適な装置構造に関する。
The present invention relates to an electro-optical device and an electronic apparatus, and more particularly to a device structure suitable for application to an active matrix electro-optical device.
一般に、アクティブマトリクス型の電気光学装置においては、画素毎に非線形素子が設
けられるとともに、これらの非線形素子には所定の電位を供給するためのデータ線がそれ
ぞれ接続されている。これらのデータ線には、制御信号によって動作するドライバ回路か
ら、表示データに応じて、各画素に所定の階調状態を実現するためのデータ電位が供給さ
れる。また、画素行を選択するための走査線及びこの走査線を駆動する走査線駆動回路が
設けられ、この走査線と上記データ線の交差点に対応してそれぞれの上記画素が構成され
る。そして、上記のデータ線は、走査線によって選択された画素行に属する複数の画素に
対してそれぞれ上記非線形素子を介して上記データ電位を供給する。
In general, in an active matrix electro-optical device, a non-linear element is provided for each pixel, and a data line for supplying a predetermined potential is connected to each non-linear element. A data potential for realizing a predetermined gradation state is supplied to each pixel according to display data from a driver circuit that operates in accordance with a control signal. In addition, a scanning line for selecting a pixel row and a scanning line driving circuit for driving the scanning line are provided, and each of the pixels is configured corresponding to an intersection of the scanning line and the data line. The data line supplies the data potential to the plurality of pixels belonging to the pixel row selected by the scanning line via the nonlinear element.
ところで、一般的には、上記ドライバ回路に設けられた複数の出力線に上記データ線が
1対1の関係でそれぞれ接続され、ドライバ回路の出力がそのまま対応するデータ線に供
給される。しかし、この場合、電気光学装置が高精細化して画素密度が高くなると、デー
タ線の形成ピッチが小さくなるので、ドライバ回路の出力線の形成ピッチも小さくする必
要が生ずる。このため、ドライバ回路をICで構成する場合、ICの出力ピンの形成ピッ
チの微細化によってIC実装が困難になったり、電気光学装置の画素数の増大に対応する
出力ピン数の増加によりICが大型化したりするという問題がある。
In general, the data lines are connected to a plurality of output lines provided in the driver circuit in a one-to-one relationship, and the output of the driver circuit is supplied to the corresponding data line as it is. However, in this case, when the electro-optical device is highly refined and the pixel density is increased, the data line formation pitch is reduced, so that it is necessary to reduce the output line formation pitch of the driver circuit. For this reason, when the driver circuit is composed of an IC, it becomes difficult to mount the IC due to the miniaturization of the formation pitch of the output pins of the IC, or the increase in the number of output pins corresponding to the increase in the number of pixels of the electro-optical device causes There is a problem of increasing the size.
そこで、ドライバICの出力ピン数の削減を図り、出力ピン間のピッチを確保する方法
として、いわゆる時分割駆動法を用いた液晶表示装置が提案されている。この時分割駆動
法は、複数本のデータ線を一組とし、この一組のデータ線毎に一本の出力線をドライバ回
路に設け、ドライバ回路が各出力線に対して上記一組のデータ線に与える複数のデータ電
位を時系列的に出力するように構成するとともに、この出力線と一組内の複数のデータ線
との間に時分割スイッチを設け、この時分割スイッチにより出力線の出力を時分割して上
記データ電位を一組内の複数の各データ線に順次分配するといった駆動方法である。
Thus, as a method for reducing the number of output pins of the driver IC and ensuring the pitch between the output pins, a liquid crystal display device using a so-called time-division driving method has been proposed. In this time-division driving method, a plurality of data lines are set as one set, and one output line is provided in the driver circuit for each set of data lines, and the driver circuit applies the above set of data to each output line. It is configured to output a plurality of data potentials applied to the line in time series, and a time division switch is provided between the output line and a plurality of data lines in one set. In this driving method, the output is time-divided and the data potential is sequentially distributed to a plurality of data lines in one set.
上記のような電気光学装置においては、一つの出力線から複数のデータ線にデータ電位
を振り分けるようにしていることにより、データ線間のスイッチングが必要になるととも
にデータ線への書き込み時間が短くなることに起因してデータ電位の不安定性を招き易い
ことから、データ電位の安定性を確保するための提案が従来からなされている。
In the electro-optical device as described above, since the data potential is distributed from one output line to a plurality of data lines, switching between the data lines becomes necessary and the writing time to the data lines is shortened. For this reason, the instability of the data potential is likely to be caused, so that proposals for ensuring the stability of the data potential have been made conventionally.
例えば、液晶表示装置において、データ線間に異なる位相及び振幅の信号が入力される
ことによるクロストークを防止するために、データ電位を保持するためのサンプルホール
ド回路を備えたデータ線駆動系において、選択信号線、出力線、データ線などにシールド
配線を設けることが提案されている(例えば、以下の特許文献1参照)。
For example, in a liquid crystal display device, in a data line driving system including a sample hold circuit for holding a data potential in order to prevent crosstalk caused by inputting signals having different phases and amplitudes between data lines, It has been proposed to provide shield wiring for a selection signal line, an output line, a data line, and the like (for example, see
また、時分割駆動時のデータ電位のオーバーシュートやアンダーシュートを低減するた
めに、出力線或いはデータ線に負荷容量を接続することも提案されている(例えば、以下
の特許文献2参照。)。
しかしながら、前述のシールド配線を備えた液晶表示装置では、各配線に沿ってシール
ド配線を設けることで隣接配線間の寄生容量が低減され、クロストークなどを防止するこ
とができるが、データドライバの選択信号線と出力線(入力用バスライン)のシールド配
線との間の容量が増加するため、時分割駆動を実施するための選択信号波形がなまってし
まい、特にフル規格のHDTV対応のような高精細で高い駆動周波数を有する液晶表示装
置にあっては、データ線へのデータ電位の書き込み精度に影響が出るという問題点がある
。また、選択信号線、出力線及びデータ線にそれぞれシールド配線を設けることで、配線
構造が複雑になり、構造上の理由により表示の高精細化が難しくなるという問題点もある
。
However, in the liquid crystal display device having the above-described shield wiring, the parasitic capacitance between adjacent wirings can be reduced by providing the shield wiring along each wiring, and crosstalk and the like can be prevented. Since the capacitance between the signal line and the shield line of the output line (input bus line) increases, the selection signal waveform for performing the time-division driving is lost, and particularly, a high level such as compatible with a full standard HDTV. A fine liquid crystal display device having a high driving frequency has a problem in that the accuracy of writing a data potential to a data line is affected. Further, providing shield wirings for the selection signal line, the output line, and the data line respectively complicates the wiring structure, and there is a problem that it is difficult to achieve high definition display for structural reasons.
一方、前述の負荷容量を備えた液晶表示装置では、出力線やデータ線に負荷容量を接続
することで出力電位やデータ電位の安定化を図ることができるが、隣接配線間の寄生容量
による影響を十分に低減することができず、この影響を低減するには負荷容量を大きくす
る必要があるが、時分割駆動法による時系列的な出力態様やデータ線への短い書き込み時
間では、負荷容量を大きくすると、それに伴って増大する充電時間によりデータ電位の精
度を確保することができなくなるといった問題点がある。
On the other hand, in the liquid crystal display device having the load capacitance described above, the output potential and the data potential can be stabilized by connecting the load capacitance to the output line and the data line. In order to reduce this effect, it is necessary to increase the load capacity.However, in the time-series output mode by the time-division driving method and the short writing time to the data line, the load capacity Is increased, the accuracy of the data potential cannot be ensured due to the increased charging time.
そこで、本発明は上記の問題点を解決するものであり、その課題は、時分割駆動による
データ電位の書き込み精度やノイズに対する安定性を維持しつつ、配線構造の複雑化を抑
制することのできる新規の電気光学装置及び電子機器を実現することにある。
Therefore, the present invention solves the above-described problems, and the problem is that the complexity of the wiring structure can be suppressed while maintaining the writing accuracy of data potential by time-division driving and the stability against noise. It is to realize a novel electro-optical device and electronic apparatus.
斯かる実情に鑑み、本発明の電気光学装置は、複数の画素と、当該複数の画素のそれぞ
れに対応して設けられた複数のデータ線と、前記画素の階調を規定する複数のデータ電位
を時系列的に出力線に出力するデータ出力回路と、出力された前記出力線の前記データ電
位を時分割して前記複数のデータ線に時系列的に書き込む時分割回路とを備え、前記複数
の画素の光学状態を電気的に制御する電気光学装置において、前記複数のデータ線間の少
なくとも一部に配置され、所定電位に導電接続されたシールド線と、前記複数のデータ線
と前記シールド線との間にそれぞれ構成された負荷容量と、を具備することを特徴とする
。
In view of such circumstances, the electro-optical device of the present invention includes a plurality of pixels, a plurality of data lines provided corresponding to each of the plurality of pixels, and a plurality of data potentials that define the gradation of the pixels. A data output circuit that outputs the data potential of the output line to the output line in a time-series manner and a time-division circuit that writes the data potential of the output line to the plurality of data lines in a time-series manner. In the electro-optical device for electrically controlling the optical state of the pixel, a shield line disposed at least in part between the plurality of data lines and conductively connected to a predetermined potential, the plurality of data lines and the shield line And a load capacity configured between each of them.
この発明によれば、複数のデータ線間の少なくとも一部に配置されたシールド線により
、隣接するデータ線間の寄生容量に基づくデータ電位への影響を低減することができると
ともに、データ線にそれぞれ設けられた負荷容量によってデータ電位の安定化を図ること
ができるため、データ電位の安定性を高めることができ、電気光学効果に対する高い制御
性を確保することができる。また、負荷容量はデータ線とシールド線との間に構成されて
いるため、配線構造の複雑化を抑制することができ、電気光学装置の高精細化にも容易に
対応できるように構成できる。
According to the present invention, the shield line arranged at least in part between the plurality of data lines can reduce the influence on the data potential based on the parasitic capacitance between the adjacent data lines, and each data line Since the data potential can be stabilized by the provided load capacitance, the stability of the data potential can be improved, and high controllability for the electro-optic effect can be ensured. Further, since the load capacitance is configured between the data line and the shield line, it is possible to suppress the complexity of the wiring structure and to easily cope with the high definition of the electro-optical device.
本発明において、前記シールド線は、前記時分割回路と前記複数の画素が配列されてな
る駆動領域との間に設けられていることが好ましい。データ線間のシールド効果を得るに
はシールド線がデータ線間に配置されてさえすればよいが、時分割回路内にシールド線を
設けると、時分割回路とシールド線との間の容量結合により却って不具合が生ずる恐れが
あり、また、駆動領域内にシールド線を設けると、駆動領域内の配線構造が複雑になると
ともに、画素の開口率の低下をもたらす恐れがある。これらに較べて、時分割回路と駆動
領域との間に設けたシールド線は、データ線に対する有効なシールド効果を有するととも
に、駆動領域に対する構造上及び光学的な悪影響を与えることもない。なお、本発明にお
いては、シールド線が時分割回路と駆動領域との間におけるデータ線間に形成されていれ
ばよく、時分割回路内や駆動領域内にもシールド線が形成されることを排除するものでは
ない。
In the present invention, it is preferable that the shield line is provided between the time division circuit and a driving region in which the plurality of pixels are arranged. In order to obtain the shielding effect between the data lines, it is only necessary to arrange the shield lines between the data lines. However, if a shield line is provided in the time division circuit, it is caused by capacitive coupling between the time division circuit and the shield line. On the contrary, there is a risk that a problem may occur, and if a shield line is provided in the drive region, the wiring structure in the drive region may be complicated and the aperture ratio of the pixel may be reduced. Compared to these, the shield line provided between the time division circuit and the drive region has an effective shielding effect on the data line and does not have a structural and optical adverse effect on the drive region. In the present invention, the shield line only needs to be formed between the data lines between the time division circuit and the drive region, and the shield line is not formed in the time division circuit or the drive region. Not what you want.
本発明において、前記負荷容量は、前記時分割回路と前記複数の画素が配列されてなる
駆動領域との間に設けられていることが好ましい。データ線の電位安定性を確保するには
負荷容量がデータ線に接続されてさえすればよいが、時分割回路内にシールド線を設ける
と、時分割回路とシールド線との間の容量結合により却って不具合が生ずる恐れがあり、
また、駆動領域内に負荷容量を設けると、駆動領域内の構造が複雑になるとともに、画素
の開口率の低下をもたらす恐れがある。これらに較べて、時分割回路と駆動領域との間に
設けた負荷容量は、データ線に対する有効な電位安定化効果を有するとともに、駆動領域
に対する構造上及び光学的な悪影響を与えることもない。なお、本発明においては、負荷
容量がデータ線とシールド線の間に接続されるので、シールド線と負荷容量が共に時分割
回路と駆動領域との間に形成されることが最も望ましい。
In the present invention, it is preferable that the load capacitor is provided between the time division circuit and a driving region in which the plurality of pixels are arranged. In order to ensure the potential stability of the data line, it is only necessary to connect the load capacitance to the data line. However, if a shield line is provided in the time division circuit, the capacitive coupling between the time division circuit and the shield line is required. On the contrary, there is a risk of malfunction,
Further, if a load capacitor is provided in the drive region, the structure in the drive region becomes complicated and there is a risk that the aperture ratio of the pixel is lowered. Compared to these, the load capacitance provided between the time division circuit and the drive region has an effective potential stabilizing effect on the data line and does not have a structural and optical adverse effect on the drive region. In the present invention, since the load capacitance is connected between the data line and the shield line, it is most desirable that both the shield line and the load capacitance are formed between the time division circuit and the drive region.
本発明において、前記時分割回路は、前記出力線と前記複数のデータ線の間にそれぞれ
設けられたスイッチング素子を含み、当該複数のスイッチング素子は、前記出力線に導電
接続された入力側電極部と、前記データ線に導電接続された出力側電極部とを有し、前記
複数のスイッチング素子は、前記入力側電極部同士、及び、前記出力側電極部同士が相互
に隣接する態様で配列されていることが好ましい。これによれば、入力側電極部同士、及
び、出力側電極部同士が相互に隣接する態様で複数のスイッチング素子が時分割回路内に
て配列されていることにより、隣接するスイッチング素子間の入力側電極部と出力側電極
部との間の容量結合が弱くなるため、スイッチング素子間の電気的影響に基づくデータ電
位の変動を抑制することができる。
In the present invention, the time division circuit includes a switching element provided between the output line and the plurality of data lines, and the plurality of switching elements are input-side electrode portions that are conductively connected to the output line. And an output side electrode portion that is conductively connected to the data line, and the plurality of switching elements are arranged in such a manner that the input side electrode portions and the output side electrode portions are adjacent to each other. It is preferable. According to this, since the plurality of switching elements are arranged in the time division circuit in such a manner that the input side electrode parts and the output side electrode parts are adjacent to each other, the input between the adjacent switching elements is performed. Since the capacitive coupling between the side electrode portion and the output side electrode portion is weak, fluctuations in the data potential based on the electrical influence between the switching elements can be suppressed.
本発明において、前記画素に対応して設けられた画素電極と、該画素電極と前記データ
線との間に導電接続された非線形素子と、該非線形素子の制御電極に接続される走査線と
をさらに具備し、前記負荷容量は、前記制御電極と同一の層を一方の電極とし、前記非線
形素子の半導体層と同一の層を他方の電極とし、前記制御電極と前記半導体層との間に設
けられる絶縁膜と同一の層を誘電体として構成されることが好ましい。これによれば、製
造工数を増加させずに電気光学装置を製造することが可能になる。
In the present invention, a pixel electrode provided corresponding to the pixel, a non-linear element conductively connected between the pixel electrode and the data line, and a scanning line connected to a control electrode of the non-linear element The load capacitance is provided between the control electrode and the semiconductor layer, with the same layer as the control electrode as one electrode and the same layer as the semiconductor layer of the nonlinear element as the other electrode. It is preferable that the same layer as the insulating film to be formed is configured as a dielectric. According to this, it becomes possible to manufacture the electro-optical device without increasing the number of manufacturing steps.
本発明において、前記画素と並列に設けられた保持容量をさらに具備し、前記負荷容量
は、前記保持容量を構成する複数の要素とそれぞれ同一の層により形成されていることが
好ましい。この場合にも、製造工数を増加させずに電気光学装置を製造することが可能に
なる。
In the present invention, it is preferable that a storage capacitor provided in parallel with the pixel is further provided, and the load capacitor is formed of the same layer as a plurality of elements constituting the storage capacitor. Also in this case, the electro-optical device can be manufactured without increasing the number of manufacturing steps.
上記発明に係る電気光学装置は、種々の電子機器に搭載される。このような電子機器と
しては、電気光学装置を表示手段とする携帯電話、携帯型情報端末、電子時計、テレビジ
ョン装置、モニタ装置などが挙げられる。また、液晶ライトバルブなどの光変調手段とし
て上記の電気光学装置を用いた投射型表示装置でもよい。
The electro-optical device according to the invention is mounted on various electronic devices. Examples of such an electronic device include a mobile phone, a portable information terminal, an electronic timepiece, a television device, and a monitor device that use an electro-optical device as a display means. Further, it may be a projection display device using the above electro-optical device as light modulation means such as a liquid crystal light valve.
なお、上記各発明において、前記画素は、前記データ線と、これに直交する走査線との
交点に対応してマトリクス状に配列され、前記時分割回路により前記出力線から複数のデ
ータ線へ書き込まれたデータ電位は、走査線によって選択された行に属する画素に非線形
素子(例えば、TFT(薄膜トランジスタ)などのトランジスタ)を介して供給されるよ
うに構成することが望ましい。
In each of the above inventions, the pixels are arranged in a matrix corresponding to the intersections of the data lines and scanning lines orthogonal to the data lines, and are written from the output lines to a plurality of data lines by the time division circuit. The data potential is preferably supplied to a pixel belonging to a row selected by the scanning line via a non-linear element (for example, a transistor such as a TFT (thin film transistor)).
次に、添付図面を参照して本発明の実施形態について詳細に説明する。最初に、本実施
形態の基本構成例について説明する。なお、以下で参照する各図においては、各層や各部
材を図面上で認識可能な程度の大きさとするため、各層や各部材ごとに縮尺を異ならせて
あり、実際に構成した場合の寸法とも異なる。
Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings. First, a basic configuration example of the present embodiment will be described. In each drawing referred to below, each layer and each member have different scales so that each layer and each member can be recognized on the drawing. Different.
[基本構成例]
図1は、本実施形態に係る電気光学装置の基本構成例を示すブロック構成図である。表
示部1は、例えば、TFT(薄膜トランジスタ)等のスイッチング素子によって液晶素子
を駆動するアクティブマトリクス型の表示パネルである。この表示部1には、mドット×
nライン分の画素2がマトリクス状(二次元平面的)に並んでいる。また、表示部1には
、それぞれが行方向(X方向)に延在しているn本の走査線Y1〜Yn=Yjと、それぞ
れが列方向(Y方向)に延在しているm本のデータ線X1〜Xm=Xkとが設けられてお
り、これらの交差に対応して画素2が配置されている。なお、以下の説明において、表示
部1中のある画素2を特定する場合、データ線Xkの添字k=1〜mと走査線Yjの添字
j=1〜nとを用い、これらの交差に対応する画素2を(k,j)と表現するものとする
。例えば、最も左上の画素2は(1,1)であり、最も右下の画素2は(m,n)となる
。
[Basic configuration example]
FIG. 1 is a block diagram illustrating a basic configuration example of the electro-optical device according to the present embodiment. The
N lines of
図2は、液晶を用いた画素2の等価回路図である。1つの画素2は、非線形素子である
TFT21、液晶容量22および保持容量(蓄積容量)23によって構成されている。T
FT21のソースは1本のデータ線Xkに接続され、そのゲートは1本の走査線Yjに接
続されている。同一列に並んだ画素2に関しては、それぞれのTFT21のソースが同じ
データ線Xkに接続されている。また、同一行に並んだ画素2に関しては、それぞれのT
FT21のゲートが同じ走査線Yjに接続されている。TFT21のドレインは、並列に
設けられた液晶容量22と保持容量23とに共通接続されている。液晶容量22は、画素
電極22aと、対向電極22bと、これらの電極22a,22b間に挟持された液晶層と
によって構成されている。保持容量23は、画素電極22aと図示しない共通容量電極と
の間に形成されており、TFT21に接続される側とは反対の端子に電位Vcsが供給さ
れる。この保持容量23によって、液晶に蓄積される電荷のリークの影響が抑制される。
FIG. 2 is an equivalent circuit diagram of the
The source of FT21 is connected to one data line Xk, and its gate is connected to one scanning line Yj. Regarding the
The gate of FT21 is connected to the same scanning line Yj. The drain of the
一方、画素電極22a側には、データ線XkからTFT21を介してデータ電位V等が
印加され、この電位レベルに応じて、液晶容量22と保持容量23とが充放電される。こ
れにより、画素電極22aと対向電極22bとの間の電位差(液晶の印加電位)に応じて
液晶層の透過率が制御され、画素2においてデータ電位Vに対応する所定の階調が得られ
るようになっている。
On the other hand, a data potential V or the like is applied from the data line Xk to the
ここで、画素2の駆動は、液晶の長寿命化を図るべく、所定の期間毎に電位極性を反転
させる交流化駆動によって行われる。電位極性は、液晶層に作用する電界の向き、換言す
れば、液晶層の印加電位の正逆に基づいて定義される。本実施形態では、交流化駆動の一
方式であるコモンDC駆動、すなわち、対向電極22bに印加される電位Vlcomと共
通容量電極に印加される電位Vcsとを一定に維持し、画素電極22a側の極性を反転さ
せる駆動方式を採用している。
Here, the driving of the
制御回路5は、図示しない上位装置より入力される垂直同期信号Vs、水平同期信号H
s、ドットクロック信号DCLK等の外部信号に基づいて、走査線駆動回路3、データ線
駆動回路4およびフレームメモリ6を同期制御する。この同期制御の下、走査線駆動回路
3およびデータ線駆動回路4は、互いに協働して表示部1の表示制御を行う。なお、本実
施形態では、高速表示によってフリッカの発生を抑制すべく、リフレッシュレート(垂直
同期周波数)を通常の2倍に相当する120[Hz]に設定した倍速駆動を採用している
。この場合、垂直同期信号Vsによって規定される1フレーム(1/60[sec])は
2つのフィールドで構成され、1フレームにおいて2回の線順次走査が行われることにな
る。
The
s, the scanning
走査線駆動回路3は、シフトレジスタ、出力回路等を主体に構成されており、各走査線
Y1〜Ynに走査信号SELを出力することで、1本の走査線Yjが選択される期間に相
当する1水平走査期間(1H)毎に、走査線Y1〜Ynを順次選択していく。走査信号S
ELは、高電位レベル(以下「Hレベル」という)または低電位レベル(以下「Lレベル
」という)の2値的なレベルをとり、データの書込対象となる画素行に対応する走査線Y
jはHレベル、これ以外の走査線YjはLレベルにそれぞれ設定される。この走査信号S
ELにより、データの書込対象となる画素行が順次選択され、画素2に書き込まれたデー
タは1フィールドに亘って保持される。
The scanning
EL takes a binary level of a high potential level (hereinafter referred to as “H level”) or a low potential level (hereinafter referred to as “L level”), and the scanning line Y corresponding to a pixel row to which data is to be written.
j is set to the H level, and the other scanning lines Yj are set to the L level. This scanning signal S
The pixel rows to be written with data are sequentially selected by EL, and the data written in the
フレームメモリ6は、表示部1の解像度に相当するm×nビットのメモリ空間を少なく
とも有し、上位装置から入力される表示データをフレーム単位で格納・保持する。フレー
ムメモリ6へのデータの書き込み、および、フレームメモリ6からのデータの読み出しは
、制御回路5によって制御される。ここで、画素2の階調を規定する表示データDは、一
例として、D0〜D5の6ビットで構成される64階調データである。フレームメモリ6
より読み出された表示データDは、6ビットのバスを介して、データ線駆動回路4にシリ
アルに転送される。
The
The display data D read out is serially transferred to the data line driving
フレームメモリ6の後段に設けられたデータ線駆動回路4は、走査線駆動回路3と協働
して、データの書込対象となる画素行に供給すべきデータをデータ線X1〜Xmに一斉に
出力する。図1に示したように、データ線駆動回路4は、ドライバIC41および時分割
回路42で構成されている。ドライバIC41は、画素2がマトリクス状に形成された表
示パネルとは別体で設けられており、i本の出力ピンPIN1〜PINiには、出力線D
O1〜DOiが接続されている。時分割回路42は、製造コストの低減を図るべく、ポリ
シリコンTFT等によって表示パネルに一体形成されている。
The data line driving
O1 to DOi are connected. The
ドライバIC41は、今回データを書き込む画素行に対するデータの出力と、次回にデ
ータを書き込む画素行に関するデータの点順次的なラッチとを同時に行う。図3は、ドラ
イバIC41のブロック構成図である。このドライバIC41には、Xシフトレジスタ4
1a、第1のラッチ回路41b、第2のラッチ回路41c、切替スイッチ群41dおよび
D/A変換回路41eといった主要な回路が内蔵されている。Xシフトレジスタ41aは
、水平走査期間1Hの最初に供給されるスタート信号STをクロック信号CLXにしたが
って転送し、ラッチ信号S1,S2,S3,…,SmのいずれかをHレベル、それ以外を
Lレベルに設定する。第1のラッチ回路41bは、ラッチ信号S1,S2,S3,…,S
mの立ち下がり時において、シリアルデータとして供給されたm個の6ビットデータDを
順次ラッチする。第2のラッチ回路41cは、第1のラッチ回路41bにおいてラッチさ
れたデータDをラッチパルスLPの立ち下がり時において同時にラッチする。ラッチされ
たm個のデータDは、次の水平走査期間1Hにおいて、デジタルデータであるデータ信号
d1〜dmとして、第2のラッチ回路41cよりパラレルに出力される。
The
Main circuits such as 1a, a
At the fall of m, m pieces of 6-bit data D supplied as serial data are sequentially latched. The
データ信号d1〜dmは、一例として、3本のデータ線単位で設けられたm/3個(=
i個)の切替スイッチ群41dによって、3画素分の時系列的なデータとしてグループ化
される。ここで、図3において、単一の切替スイッチ群41dは4つのスイッチのセット
として図示されているが、実際には、6ビット分のスイッチ群を4系統有している。この
とき、同一系統中の6個のスイッチは常に同様に動作するので、以下、6個のスイッチを
1つのスイッチとみなして説明する。
As an example, the data signals d1 to dm are m / 3 pieces (== 3 data line units).
i)
それぞれの切替スイッチ群41dには、第2のラッチ回路41cより出力された3画素
分のデータ信号(例えば、d1〜d3)が入力される他、補正データdamdも入力され
る。この補正データdamdは、後述する補正電位Vamdの電位レベルを規定するデジ
タルデータである。切替スイッチ群41dを構成する4つのスイッチは、4つの制御信号
CNT1〜CNT4のいずれかによって導通制御され、オフセットしたタイミングで択一
的に順次オンしていく。これによって、水平走査期間1Hにおいて、補正データdamd
と3画素分のデータ信号d1〜d3とのセットは、この順序(damd,d1,d2,d
3の順)で時系列化され、切替スイッチ群41dより時系列的に出力される。
In addition to the data signals (for example, d1 to d3) for three pixels output from the
And the data signals d1 to d3 for three pixels are in this order (damd, d1, d2, d
3) and output in time series from the
D/A変換回路41eは、それぞれの切替スイッチ群41dから出力された一連のデジ
タルデータをD/A変換し、アナログデータとしての電位を生成する。これにより、補正
データdamdは補正電位Vamdに変換され、3画素単位で時系列化されたデータ信号
d1〜dmはデータ電位に変換された上で、出力ピンPIN1〜PINiより時系列的に
出力される。
The D /
図1に示したように、ドライバIC41の出力ピンPIN1〜PINiには、出力線D
O1〜DOiのいずれかが接続されている。1本の出力線DOには、互いに隣接した3本
のデータ線Xk−1,Xk,Xk+1がグループ化されて対応付けられており、1本の出
力線とグループ化されたデータ線Xk−1,Xk,Xk+1との間には、時分割回路42
が出力線単位で設けられている。それぞれの時分割回路42は、グループ化されたデータ
線Xk−1,Xk,Xk+1の本数に相当する3個の選択スイッチを有しており、それぞ
れの選択スイッチは、制御回路5からの選択信号SS1〜SS3のいずれかによって導通
制御される。選択信号SS1〜SS3は、同一のグループ内における選択スイッチのオン
選択期間(すなわち後述する書き込み期間)を規定しており、ドライバIC41からの時
系列的な信号出力と同期している。i個の時分割回路42は、同様の構成を有しており、
かつ、すべてが同時並行的に動作するので、以下の説明では、データ電位V1〜V3が出
力される出力線DO1系のみに着目して説明する。
As shown in FIG. 1, the output pins PIN1 to PINi of the
One of O1 to DOi is connected. One output line DO is associated with three adjacent data lines Xk-1, Xk, and Xk + 1 grouped together, and the data line Xk-1 grouped with one output line. , Xk, and Xk + 1 are
Are provided for each output line. Each
And since all operate | move simultaneously simultaneously, in the following description, it demonstrates paying attention only to the output line DO1 type | system | group from which data potential V1-V3 is output.
なお、上記基本構成例のうち、図3に示すドライバICの他の基本構成例を図5に示す
。図5は、他の構成例に係るドライバIC41のブロック構成図である。同図の構成が図
3に示した構成と異なる点は、D/A変換回路41eの後段に切替スイッチ群41dを設
けた点である。なお、単一の切替スイッチ群41dは、その入力がアナログ電位であるか
ら、図3の場合とは異なり、図示したような4つのスイッチのみで構成されている。なお
、これ以外の点については、第1の実施形態と同様であるから、同一の符号を付してここ
での説明を省略する。
Of the above basic configuration examples, another basic configuration example of the driver IC shown in FIG. 3 is shown in FIG. FIG. 5 is a block diagram of a
ある切替スイッチ群41dには、D/A変換回路41eより出力された3画素分のデー
タ電位(例えば、V1〜V3)が入力される他、補正電位Vamdも入力される。そして
、切替スイッチ群41dを構成する4個のスイッチは、4つの制御信号CNT1〜CNT
4のいずれかによって導通制御され、オフセットしたタイミングで択一的に順次オンして
いく。これによって、水平走査期間1Hにおいて、補正電位Vamdおよび3画素分のデ
ータ電位V1〜V3は、この順序(Vamd,V1,V2,V3の順)で時系列化され、
対応する出力ピンPIN1よりシリアルに出力される。
A data potential (for example, V1 to V3) for three pixels output from the D /
The conduction is controlled by any one of 4 and sequentially turned on alternately at the offset timing. Accordingly, in the horizontal scanning period 1H, the correction potential Vamd and the data potentials V1 to V3 for three pixels are time-series in this order (in order of Vamd, V1, V2, and V3),
The data is serially output from the corresponding output pin PIN1.
[基本構成例の動作]
上記のように構成された基本構成例の動作を図4に示す。図4は、基本構成例に係る時
分割駆動のタイミングチャートである。出力線DO1に接続された最左の時分割回路42
は、出力線DO1に出力された補正電位Vamdを3本のデータ線X1〜X3に供給し、
また、時系列的な3画素分のデータ電位を時分割し、これにより得られた個々のデータ電
位をデータ線X1〜X3のいずれかに振り分ける。具体的には、1フィールドにおける最
初の水平走査期間1Hでは、走査信号SEL1がHレベルになって、最上の走査線Y1が
選択される。この水平走査期間1Hにおいて、出力線DO1には、まず補正電位Vamd
が出力され、これに続いて、データ線X1〜X3と走査線Y1との各交差に対応する3画
素分のデータ電位V(1,1),V(2,1),V(3,1)が順次出力される。
[Operation of basic configuration example]
FIG. 4 shows the operation of the basic configuration example configured as described above. FIG. 4 is a timing chart of time division driving according to the basic configuration example. The leftmost
Supplies the correction potential Vamd output to the output line DO1 to the three data lines X1 to X3,
In addition, the time-series data potentials of three pixels are time-divided, and the individual data potentials obtained thereby are distributed to any one of the data lines X1 to X3. Specifically, in the first horizontal scanning period 1H in one field, the scanning signal SEL1 becomes H level and the uppermost scanning line Y1 is selected. In the horizontal scanning period 1H, the output line DO1 is first supplied with the correction potential Vamd.
Is output, and subsequently, data potentials V (1,1), V (2,1), V (3,1) for three pixels corresponding to the intersections of the data lines X1 to X3 and the scanning line Y1. ) Are output sequentially.
出力線DO1に補正電位Vamdが出力されている状態において、3つの選択信号SS
1〜SS3が同時にHレベルになって、時分割回路42を構成する3個のスイッチが同時
にオンする。これにより、出力線DO1に出力された補正電位Vamdがデータ線X1〜
X3に一斉に供給される。すなわち、データ電位V(1,1),V(2,1),V(3,
1)の供給に先立ち、補正電位Vamdによるデータ線X1〜X3の充放電が行われる。
補正電位Vamdは、縦クロストークの影響を低減するための電位であり、本実施形態で
は一定値0[V]に設定されている。ただし、この補正電位Vamdは、3本のデータ線に
対して同時ではなく適宜の順序で時系列的に供給されても構わない。
In a state where the correction potential Vamd is output to the output line DO1, the three selection signals SS
1 to SS3 are simultaneously set to the H level, and the three switches constituting the
X3 is supplied all at once. That is, the data potentials V (1,1), V (2,1), V (3,
Prior to the supply of 1), the data lines X1 to X3 are charged and discharged by the correction potential Vamd.
The correction potential Vamd is a potential for reducing the influence of vertical crosstalk, and is set to a constant value 0 [V] in the present embodiment. However, the correction potential Vamd may be supplied to the three data lines in time series in an appropriate order instead of simultaneously.
つぎに、出力線DO1にデータ電位V(1,1)が出力されている状態では、選択信号
SS1のみがHレベルになって、時分割回路42を構成するスイッチのうち、データ線X
1に対応するスイッチのみがオンする。これにより、出力線DO1に出力されたデータ電
位V(1,1)がデータ線X1に供給され、このデータ電位V(1,1)に応じて、画素
(1,1)に対するデータの書き込みが行われる。出力線DO1にデータ電位V(1,1
)が出力されている間は、データ線X2,X3に対応するスイッチはオフのままなので、
データ線X2,X3上の電位は、補正電位Vamdに維持される(正確には、電位レベル
はリークによって経時的に減少していく)。
Next, in a state where the data potential V (1, 1) is output to the output line DO1, only the selection signal SS1 becomes H level, and the data line X of the switches constituting the
Only the switch corresponding to 1 is turned on. As a result, the data potential V (1,1) output to the output line DO1 is supplied to the data line X1, and data is written to the pixel (1,1) according to the data potential V (1,1). Done. The data potential V (1,1
) Is being output, the switches corresponding to the data lines X2 and X3 remain off.
The potentials on the data lines X2 and X3 are maintained at the correction potential Vamd (exactly, the potential level decreases with time due to leakage).
続いて、出力線DO1にデータ電位V(2,1)が出力されている状態では、選択信号
SS2のみがHレベルになって、時分割回路42を構成するスイッチのうち、データ線X
2に対応するスイッチのみがオンする。これにより、出力線DO1に出力されたデータ電
位V(2,1)がデータ線X2に供給され、このデータ電位V(2,1)に応じて、画素
(2,1)に対するデータの書き込みが行われる。出力線DO1にデータ電位V(2,1
)が出力されている間は、データ線X1,X3に対応するスイッチはオフのままなので、
データ線X1はデータ電位V(1,1)、データ線X3は補正電位Vamdにそれぞれ維
持される。
Subsequently, in a state where the data potential V (2, 1) is output to the output line DO1, only the selection signal SS2 becomes H level, and the data line X of the switches constituting the
Only the switch corresponding to 2 is turned on. As a result, the data potential V (2,1) output to the output line DO1 is supplied to the data line X2, and data is written to the pixel (2,1) according to the data potential V (2,1). Done. The data potential V (2,1
) Is output, the switches corresponding to the data lines X1 and X3 remain off.
The data line X1 is maintained at the data potential V (1, 1), and the data line X3 is maintained at the correction potential Vamd.
最後に、出力線DO1にデータ電位V(3,1)が出力されている状態では、選択信号
SS3のみがHレベルになって、時分割回路42を構成するスイッチのうち、データ線X
3に対応するスイッチのみがオンする。これにより、出力線DO1に出力されたデータ電
位V(3,1)がデータ線X3に供給され、このデータ電位V(3,1)に応じて、画素
(3,1)に対するデータの書き込みが行われる。出力線DO1にデータ電位V(3,1
)が出力されている間は、データ線X1,X2に対応するスイッチはオフのままなので、
データ線X1はデータ電位V(1,1)、データ線X2はデータ電位V(2,1)にそれ
ぞれ維持される。
Finally, in a state where the data potential V (3, 1) is being output to the output line DO1, only the selection signal SS3 becomes H level, and the data line X
Only the switch corresponding to 3 is turned on. As a result, the data potential V (3, 1) output to the output line DO1 is supplied to the data line X3, and data is written to the pixel (3, 1) according to the data potential V (3, 1). Done. The data potential V (3, 1
) Is output, the switches corresponding to the data lines X1 and X2 remain off.
The data line X1 is maintained at the data potential V (1, 1), and the data line X2 is maintained at the data potential V (2, 1).
次の水平走査期間1Hでは、走査信号SEL2がHレベルになって、上から2番目の走
査線Y2が選択される。この水平走査期間1Hにおいて、出力線DO1には、まず補正電
位Vamdが出力され、これに続いて、データ線X1〜X3と走査線Y2との各交差に対
応する3画素分のデータ電位V(1,2),V(2,2),V(3,2)が順次出力され
る。この水平走査期間1Hにおけるプロセスは、出力線DO1に出力される電位の極性が
反転している点を除けば、先の水平走査期間1Hと同様であり、補正電位Vamdの一斉
供給と、時系列的なデータ電位V(1,2),V(2,2),V(3,2)の振り分けと
が行われる。これ以降についても同様であり、最下の走査線Ynが選択されるまで、1H
毎に極性反転を行いながら、それぞれの画素行に対する補正電位Vamdの供給と、これ
に続くデータ電位の振り分けとが線順次的に行われていく。なお、図4において、出力線
DO1に出力される電位の極性が1H期間ごとに反転した例で示してあるが、1フィール
ドごとに極性反転する場合や1フレームごとに極性反転する場合も同様に動作する。
In the next horizontal scanning period 1H, the scanning signal SEL2 becomes H level, and the second scanning line Y2 from the top is selected. In the horizontal scanning period 1H, the correction potential Vamd is first output to the output line DO1, and subsequently, the data potential V (3) for three pixels corresponding to each intersection of the data lines X1 to X3 and the scanning line Y2. 1, 2), V (2, 2), V (3, 2) are sequentially output. The process in the horizontal scanning period 1H is the same as that in the previous horizontal scanning period 1H except that the polarity of the potential output to the output line DO1 is inverted. The data potentials V (1,2), V (2,2), and V (3,2) are sorted. The same applies to the subsequent steps, 1H until the lowermost scanning line Yn is selected.
While the polarity is inverted every time, the supply of the correction potential Vamd to each pixel row and the subsequent distribution of the data potential are performed line-sequentially. 4 shows an example in which the polarity of the potential output to the output line DO1 is inverted every 1H period, the same applies to the case where the polarity is inverted every field or every frame. Operate.
また、出力線DO2系については、振分対象となるデータ線がX4〜X6になり、振分
対象となる電位がこれに応じて異なる点を除けば、上述した出力線DO1系と同一のプロ
セスが並行して行われる。この点は、出力線DOiに至るまでの各系についても同様であ
る。
For the output line DO2 system, the data line to be distributed becomes X4 to X6, and the same process as the above-described output line DO1 system is performed except that the potential to be distributed is different accordingly. Are performed in parallel. This also applies to each system up to the output line DOi.
なお、上述した実施形態では、補正電位Vamdをデータ電位V(駆動電圧)のほぼ中
間値である0[V]に設定しているが、液晶のオフ電位(0V)とオン電位(5V或いは−
5V)の組合せや、オン電位(5V或いは−5V)や、オンとオフ電位の中間的な電位、
或いは、同時に補正電位Vamdを印加するデータ線に印加するデータ電位のほぼ平均と
なる補正電位Vamdであってもよく、具体的な値は、表示パネルの特性やTFTの特性
に応じて適宜設定すればよい。補正電位Vamdは、回路構成の複雑さ等を考慮すると、
表示すべき画素2の階調に依存しない電位であることが好ましいが、表示データDの平均
値等に応じて、可変に設定することも可能である。また、所定の期間(例えば1H)毎に
、0[V]と5[V]とを交互に切り替えてもよい。この点は、後述する各実施形態において
も同様である。
In the above-described embodiment, the correction potential Vamd is set to 0 [V], which is an almost intermediate value of the data potential V (drive voltage), but the liquid crystal off potential (0 V) and the on potential (5 V or −
5V), ON potential (5V or -5V), intermediate potential between ON and OFF potential,
Alternatively, it may be a correction potential Vamd that is approximately the average of the data potentials applied to the data lines to which the correction potential Vamd is applied at the same time, and the specific value is appropriately set according to the characteristics of the display panel and the TFT. That's fine. In consideration of the complexity of the circuit configuration and the like, the correction potential Vamd is
The potential is preferably independent of the gradation of the
なお、上記の動作とは異なり、所定の期間(例えば1H)毎に、時分割回路42を構成
するスイッチの選択順序を入れ替えることにより、データ電位Vをデータ線X1,X2,
X3に振り分ける順序を入れ替えることもできる。これにより、それぞれの出力線DO1
〜DOiに供給されたデータ電位Vの供給の順序が1H毎に逆転する。また、データ電位
Vをデータ線Xに振り分ける順序を1本の走査線Yjが選択される期間(1H)毎に入れ
替えるのではなく、すべての走査線Y1〜Ynが選択される期間(1フィールド)毎に入
れ替えてもよく、また、1H毎かつ1フィールド毎に入れ替えを行うことも可能である。
Note that, unlike the above operation, the data potential V is changed to the data lines X1, X2, and X2 by changing the selection order of switches constituting the
The order of distribution to X3 can also be changed. As a result, each output line DO1
The order of supplying the data potential V supplied to .about.DOi is reversed every 1H. Further, the order in which the data potential V is distributed to the data line X is not changed every period (1H) in which one scanning line Yj is selected, but in a period (one field) in which all the scanning lines Y1 to Yn are selected. It may be switched every time, and it is also possible to replace every 1H and every field.
[実施形態]
次に、図7を参照して本発明に係る実施形態について説明する。本実施形態の基本構成
は上記基本構成例と同様に構成でき、また、その駆動方法についても基本的に上記の各動
作例と同様であるので、対応する部分には同一符号を付し、同様の部分については説明を
省略する。
[Embodiment]
Next, an embodiment according to the present invention will be described with reference to FIG. The basic configuration of the present embodiment can be configured in the same manner as in the above basic configuration example, and the driving method is basically the same as in each of the above-described operation examples. The description of this part is omitted.
本実施形態では、図6に示すように、表示部1を有する本体100Pと、この本体10
0Pに対して直接若しくは間接的に接続された回路基板(例えば、本体100Pに直接実
装されたフレキシブル回路基板や間接的に電子機器内に設置された基板など)100Fと
を有する。本体100Pには、上述の表示部1と、上記走査線駆動回路3と、上記データ
線駆動回路4と、表示部1の検査を行うための検査回路7とが設けられている。ここで、
走査線駆動回路3、データ線駆動回路4及び検査回路7は、例えば、それぞれ半導体集積
回路チップにて構成され、本体100Pに実装されてもよく、或いは、本体100Pに直
接(例えば基板上に)形成されてもよい。
In the present embodiment, as shown in FIG. 6, a main body 100 </ b> P having the
A circuit board (for example, a flexible circuit board directly mounted on the
The scanning
また、回路基板100Fには、上記制御回路5及び上記フレームメモリ6が設けられて
いる。また、この回路基板100Fには、制御回路5から導出される制御端子5a及びフ
レームメモリ6から導出されるデータ端子6aが設けられ、これらは本体100P上のデ
ータ線駆動回路4に接続されている。また、回路基板100Fには接地電位などの基準電
位を供給する基準端子8が設けられ、この基準端子8は上記本体100P上に設けられた
基準電位線9に導電接続されている。
The
本体100Pにおいて、表示部1の外縁には、上記基準電位線9に導電接続された基準
電位線11が設けられ、この基準電位線11は表示部1の外周に沿って伸びるように形成
されている。また、データ線駆動回路4と表示部1との間には、データ線X1〜Xmに沿
って複数のシールド線12が形成され、これらのシールド線12は上記基準電位線11に
導電接続されている。これらのシールド線12は複数のデータ線X1〜Xmの間に配置さ
れている。シールド線12は、データ線駆動回路4から表示部1に向けて伸びるデータ線
X1〜Xmに沿って、データ線駆動回路4と表示部1の間に限定された状態で形成されて
いる。
In the main body 100 </ b> P, a reference
また、データ線駆動回路4と表示部1の間には、データ線X1〜Xm(具体的には、デ
ータ線X1〜Xm及びこれらに導電接続された後述する接続電極14(図7乃至図9参照
))との間に負荷容量を形成する対向電極13が形成されている。この対向電極13は、
上記シールド線12に導電接続されている。
Further, between the data line driving
The
図7は、本実施形態におけるデータ線駆動回路4の時分割回路42から表示部1の外縁
までの構造を模式的に示す概略平面図である。時分割回路42には、複数の選択信号線S
S1〜SS8が導入され、これらの選択信号線と、ドライバIC41から導出される出力
線DO1〜DOiに接続されたスイッチング素子SW1〜SW8が設けられている。ここ
で、図7に示す例では、図1とは異なり、出力線DO1〜DOiのそれぞれに対して8つ
のデータ線X1〜X8が対応するように構成され、これに整合するように、8つの選択信
号線SS1〜SS8が設けられるとともに、各出力線と8つのデータ線毎に8つのスイッ
チング素子SW1〜SW8が設けられている。ただし、図1に示す基本構成例と同様に、
一つの出力線に幾つのデータ線を対応させるかは適宜に設定できる。なお、以下において
は、一つの出力線DO1と、これに対応するデータ線X1〜X8についてのみ説明し、出
力線DO2及びこれに対応するデータ線X9〜X16以降、出力線DOi及びこれに対応
するデータ線Xm−7〜Xmまでは全て同様に構成されるので、説明を省略する。
FIG. 7 is a schematic plan view schematically showing a structure from the
S1 to SS8 are introduced, and switching elements SW1 to SW8 connected to these selection signal lines and output lines DO1 to DOi derived from the
It is possible to appropriately set how many data lines correspond to one output line. In the following description, only one output line DO1 and the corresponding data lines X1 to X8 will be described, and the output line DO2 and the corresponding data lines X9 to X16 and thereafter, the output line DOi and the corresponding line. Since the data lines Xm-7 to Xm are all configured in the same manner, description thereof is omitted.
スイッチング素子SW1〜SW8は、半導体層15と、この半導体層15のソース領域
に導電接続されるソース電極16と、半導体層15のドレイン領域に導電接続されるドレ
イン電極17と、半導体層15のチャネル領域に対して、図8(a)に示す絶縁膜19を
介して対向するゲート電極18とを備えている。ソース電極16は上記出力線DO1に導
電接続され、ドレイン電極17は上記データ線X1〜X8のいずれかに導電接続される。
また、ゲート電極18は上記選択信号線SS1〜SS8のいずれかに導電接続されている
。
The switching elements SW1 to SW8 include a
The
これらのスイッチング素子SW1〜SW8は、表示部1の外縁に沿って一列に配列され
ており、隣接するスイッチング素子間において、ソース電極16同士、及び、ドレイン電
極17同士が常に隣接するように形成されている。これによって、隣接するスイッチング
素子間において、一方のスイッチング素子のソース電極16と、他方のスイッチング素子
のドレイン電極17とが隣接することによる、スイッチング素子間の容量結合の度合を低
減することができ、当該容量結合によるデータ電位の変動を抑制することができる。なお
、本実施形態において、スイッチング素子は各時分割回路42毎に8つずつ設けられてい
るが、これらの8×i個のスイッチング素子は上記と同様に全て一列に配列され、全ての
隣接するスイッチング素子間においてソース電極同士及びドレイン電極同士が隣接するよ
うになっている。
These switching elements SW1 to SW8 are arranged in a line along the outer edge of the
本実施形態では、データ線駆動回路4(具体的には時分割回路42)と表示部1との間
に、データ線X1〜Xmの間に配置されるシールド線12が設けられるとともに、当該シ
ールド線12に導電接続された負荷容量が設けられている。この負荷容量は、シールド線
12に導電接続された対向電極13と、データ線X1〜Xmに導電接続された接続電極1
4との間に図8(b)に示す絶縁膜19を介した態様で構成されている。ここで、図示例
の場合、対向電極13は、データ線X1〜X8と接続電極14とで上下から挟持された構
造を有し、これによって、負荷容量が対向電極13と接続電極14の間だけでなく、デー
タ線と対向電極13との間にも形成されるようになっている。これは、後述するように接
続電極14を半導体層で形成した場合でも、負荷容量の容量値を十分に確保する上で有効
である。
In the present embodiment, the
4 is configured in such a manner that an insulating
本実施形態では、対向電極13はシールド線12に導電接続され、その結果、基準電位
線9,11と同じ電位に保持されるようになっている。これによって、負荷容量の基準電
位がほぼ一定になるため、データ線X1〜X8の電位安定性を確実に得ることができる。
特に、液晶素子の駆動電圧−透過率特性では中間階調において最も傾きが急峻になるため
、中間階調において極めて高い電位安定性が要求されるが、本実施形態では中間階調にお
ける要求にも十分に応えうるデータ電位の安定性を実現できる。
In the present embodiment, the
In particular, the drive voltage-transmittance characteristics of the liquid crystal element have the steepest slope in the intermediate gradation, and therefore extremely high potential stability is required in the intermediate gradation. The stability of the data potential that can be fully satisfied can be realized.
また、負荷容量を構成する対向電極13がシールド線12を介して基準電位に接続され
ていることで、負荷容量周りの配線構造の複雑化を抑制することができるから、レイアウ
ト設計や製造が容易になるとともに、電気光学装置の高精細化にも容易に対応できるよう
になる。
In addition, since the
図示例の場合、対向電極13は、データ線毎に設けられる全ての負荷容量について一体
に構成されている。これによって、ライン反転駆動を行う際にも対向電極13の電位変動
を抑制することができるなど、各負荷容量の基準電位の更なる安定化を図ることができる
とともに、対向電極13の大面積化により負荷容量として必要な容量値を容易に確保でき
るという利点が生ずる。
In the case of the illustrated example, the
表示部1の近傍において、シールド線12は基準電位線11に接続されている。この様
子は、図8(c)の断面構造に示されている。図示のように基準電位線11がシールド線
12及びデータ線X1〜X8と重なるように伸び、各シールド線12が直下の基準電位線
11に導電接続されることで、シールド線12の電位の安定によりシールド効果をさらに
高めることができ、その結果、隣接するデータ線間の寄生容量を実質的にきわめて小さく
することができる。
In the vicinity of the
次に、図9を参照して、本実施形態のより具体的な構造について説明する。図9は、本
実施形態の表示部1内の拡大断面及び表示部1外のデータ線とシールド線の形成領域の格
段断面を共に示す拡大部分断面図である。
Next, a more specific structure of the present embodiment will be described with reference to FIG. FIG. 9 is an enlarged partial cross-sectional view showing both an enlarged cross-section inside the
図9に示すように、表示部1では、第1基板110と第2基板120とが図示しないシ
ール材で1〜10μm程度の所定の間隔を隔てて相互に固定され、その間に液晶103が
封入された構造を有する。ここで、図6に示す本体100Pは、上記のように第1基板1
10と第2基板120の間に液晶103が配置されたセル構造を有する表示部1の周りに
、第1基板110が第2基板120の外形よりも外側に張り出してなる張り出し領域が設
けられ、この張り出し領域上に種々の配線回路構造が形成されるとともに、その他の回路
を構成するICが実装された状態となっている。なお、本体100Pを形成するために第
1基板110と第2基板120とを接着固定する図示しないシール材の配置領域は、例え
ば、時分割回路42内の選択信号線SS1〜SS8の導入部分と、スイッチング素子SW
1〜SW8の形成部分との間に設定される。
As shown in FIG. 9, in the
An extended region in which the
1 to SW8 forming portion.
第1基板110においては、透明基板111上の画素間領域に配置される素子形成領域
に遮光層110Bが形成されている。この遮光層110Bは、透明基板111側から入射
する光が内部に入り込むのを遮断するための層である。この遮光層110Bは、本実施形
態においては、例えば、150nm〜300nmの膜厚を有したタングステンシリサイド
(WSi)で構成されている。
In the
透明基板111及び遮光層110B上には絶縁層112が形成されている。絶縁層11
2は、本実施形態においては、例えば、0.7μm〜1.1μmの膜厚を有した二酸化珪
素(SiO2)で構成されている。そして、絶縁層112上における遮光層110Bと対
向する位置(図中右側)には、本実施形態においては多結晶シリコン(ポリシリコン)で
構成された膜厚30nm〜60nmの島状の半導体層114が形成されている。半導体層
114は、図中左側から順に、高濃度ソース領域、低濃度ソース領域、チャネル領域、低
濃度ドレイン領域、高濃度ドレイン領域が形成されてなるLDD構造を有することが望ま
しい。
An insulating
In the present embodiment, 2 is made of silicon dioxide (SiO 2 ) having a film thickness of 0.7 μm to 1.1 μm, for example. Then, in the position facing the
半導体層114上にはゲート絶縁膜115が形成されている。このゲート絶縁膜115
は、本実施形態においては、例えば、40nm〜1000nmの膜厚を有した二酸化珪素
(SiO2)で構成されている。また、ゲート絶縁膜115上における半導体層114の
チャネル領域に対向する位置にはゲート電極116が形成されている。このゲート電極1
16は、本実施形態においては、例えば、300〜400nmの膜厚を有した多結晶シリ
コン(ポリシリコン)で構成されている。ゲート電極116は図示しない走査線Y1〜Y
nに接続されている。
A
In this embodiment, for example, it is made of silicon dioxide (SiO 2 ) having a film thickness of 40 nm to 1000 nm. A
In the present embodiment, 16 is made of, for example, polycrystalline silicon (polysilicon) having a film thickness of 300 to 400 nm. The
connected to n.
そして、絶縁層112、ゲート絶縁膜115及びゲート電極116上には、第1層間絶
縁層113が形成されている。第1層間絶縁層113は、例えば、400〜1000nm
の膜厚を有した二酸化珪素(SiO2)で構成されている。第1層間絶縁層113上の所
定の位置には、データ線117(例えば上記のX1)が形成されている。このデータ線1
17は、例えば、その膜厚が300nm〜700nm程度のアルミニウム(Al)と窒化
チタン(TiN)との積層体といった導電性材料で構成されている。このデータ線117
は、例えば、上記半導体層114の高濃度ソース領域に導電接続された多結晶シリコン(
ポリシリコン)などで形成されるソース電極に対して、第1層間絶縁層113を貫通する
コンタクトホールを介して導電接続されている。
A first
Silicon dioxide having a thickness of which is composed of (SiO 2). A data line 117 (for example, X1 described above) is formed at a predetermined position on the first
17 is made of a conductive material such as a laminate of aluminum (Al) and titanium nitride (TiN) having a thickness of about 300 nm to 700 nm. This
Is, for example, polycrystalline silicon (conductively connected to the high concentration source region of the semiconductor layer 114).
A source electrode formed of polysilicon or the like is conductively connected through a contact hole penetrating the first
また、上記データ線117の上には第2層間絶縁層118が形成されている。この第2
層間絶縁層118は、例えば、400〜1000nmの膜厚を有した二酸化珪素(SiO
2)で構成されている。この第2層間絶縁層118上には、ITO(インジウムスズ酸化
物)などの透明導電体で構成された画素電極119が形成されている。この画素電極11
9は、上記第1層間絶縁層113及び第2層間絶縁層118を貫通するコンタクトホール
を介して、上記半導体層114の高濃度ドレイン領域上に形成されたドレイン電極と導電
接続されている。なお、半導体層114、ゲート絶縁膜115、ゲート電極116、上記
ソース電極及びドレイン電極は、非線形素子である上記のTFT21を構成する。
A second
The interlayer insulating
2 ). A
9 is conductively connected to a drain electrode formed on the high concentration drain region of the
なお、絶縁層112上には、上記半導体層114と同一の層で構成され、上記半導体層
114の高濃度ドレイン領域と導電接続される接続電極24が設けられ、この接続電極2
4上には、上記ゲート絶縁膜115と同一の層で構成される絶縁膜25が形成され、さら
に、絶縁膜25の上には、図示しない容量線(例えば、走査線と平行に形成される。)に
導電接続された接続電極26が、上記ゲート電極116と同一の層で形成される。これら
の接続電極24、絶縁膜25及び接続電極26は、画素毎に液晶容量と並列に設けられる
保持容量(蓄積容量)23(図2参照)を構成している。
On the insulating
An insulating
第2層間絶縁層118及び画素電極119上には、ポリイミド樹脂などで構成される配
向膜110Rが形成され、この配向膜110Rによって液晶103が所定の初期配向状態
になるように規制される。
An
一方、第2基板120においては、上記と同様の透明基板121上の画素間領域に遮光
層120Bが形成されている。この遮光層120Bは、液晶103側から出射する光を遮
光するためのものであり、例えば、黒色樹脂や低反射クロム膜などで構成される。透明基
板121及び遮光層120B上にはITOなどの透明導電体で構成される共通電極122
が形成される。この共通電極122は、上記画素電極119との間に所定の電界を生じさ
せ、この電界により液晶103の配向状態を制御するものである。ここで、画素電極11
9と共通電極122とが平面的に重なり、しかも、遮光層110B,120Bによって覆
われていない領域が画素領域となる。また、共通電極122上には上記と同様の配向膜1
20Rが形成されている。
On the other hand, in the
Is formed. The
9 and the
20R is formed.
本実施形態に係る表示部1外のデータ線X1〜Xm、シールド線12及び負荷容量は、
図9に示すように、表示部1の内部構造(非線形素子であるTFTや保持容量など)を構
成する各層と同一の層で構成されている。例えば、上記接続電極14は、上記半導体層1
14や接続電極24と同一の層で構成される。また、上記絶縁膜19は、上記ゲート絶縁
膜115や絶縁膜25と同一の層で構成される。さらに、上記対向電極13は、上記ゲー
ト電極116や接続電極26と同一の層で構成される。また、データ線X1〜Xm及びシ
ールド線12は、上記データ線117と同一の層で構成される。
The data lines X1 to Xm, the
As shown in FIG. 9, it is composed of the same layers as those constituting the internal structure of the display unit 1 (TFTs, storage capacitors, etc., which are nonlinear elements). For example, the
14 and the same layer as the
以上のように、本実施形態の特徴であるシールド線12や負荷容量が本来の電気光学装
置の内部構造と同一の層で構成されることにより、製造工程における工数が増加すること
がなく、ほとんど従来の同様の製造コストで電気光学装置を製造することが可能になる。
As described above, since the
以上説明したように、本実施形態によれば、以下の効果を奏する。
(1)データ線間にシールド線を設けることにより、データ線間の容量結合を低減する
ことができるため、データ電位の変動を抑制することができる。
(2)データ線に負荷容量を接続することにより、容量結合によるデータ電位の変動を
低減することができる。
(3)シールド線に負荷容量が接続されていることにより、配線構造の複雑化を抑制で
き、レイアウト設計や製造を容易に行うことができるとともに、高精細化にも容易に対応
できる。
(4)スイッチング素子の配列態様に工夫を加えることによって、スイッチング素子間
の容量結合を低減することができるため、データ電位の変動を抑制できる。
(5)シールド線や負荷容量を非線形素子や保持容量(蓄積容量)と同一の層で構成す
ることにより、製造工数を増大させず、製造コストの増加を抑制できる。
As described above, according to the present embodiment, the following effects can be obtained.
(1) By providing a shield line between data lines, capacitive coupling between the data lines can be reduced, so that fluctuations in the data potential can be suppressed.
(2) By connecting a load capacitor to the data line, fluctuations in the data potential due to capacitive coupling can be reduced.
(3) Since the load capacitance is connected to the shield wire, the complexity of the wiring structure can be suppressed, layout design and manufacturing can be easily performed, and high definition can be easily handled.
(4) Since the capacitive coupling between the switching elements can be reduced by devising the arrangement of the switching elements, fluctuations in the data potential can be suppressed.
(5) By configuring the shield line and the load capacity with the same layer as the nonlinear element and the holding capacity (storage capacity), it is possible to suppress an increase in manufacturing cost without increasing the number of manufacturing steps.
なお、上記の実施形態は本発明を構成する場合の一例に過ぎず、本発明は上記実施形態
に限定されるものではない。例えば、上記実施形態では、時分割回路42と表示部1の間
にのみシールド線12を形成しているが、時分割回路42内や表示部1内にもシールド線
12を形成することができ、また、シールド線12を表示部1と検査回路7との間に設け
てもよい。
In addition, said embodiment is only an example in the case of comprising this invention, and this invention is not limited to the said embodiment. For example, in the above embodiment, the
また、上記実施形態では、負荷容量を時分割回路42と表示部1の間(具体的にはデー
タ線の時分割回路42側の端部)に形成しているが、時分割回路42とは反対側のデータ
線の端部(表示部1の反対側)に負荷容量を設けてもよく、データ線の両端部に共に設け
ても構わない。
In the above embodiment, the load capacitance is formed between the
さらに、上述の実施形態では、液晶素子を用いた場合を例に説明したが、本発明はこれ
に限定されるものではなく、有機EL素子、デジタルマイクロミラーデバイス(DMD)
、或いは、FED(Field Emission Display)やSED(Surface-Conduction Electron-
Emitter Display)等にも適用可能である。
Furthermore, in the above-described embodiment, the case where a liquid crystal element is used has been described as an example, but the present invention is not limited to this, and an organic EL element, a digital micromirror device (DMD)
Or, FED (Field Emission Display) and SED (Surface-Conduction Electron-
(Emitter Display) etc.
そして、上述した各実施形態に係る電気光学装置は、例えば、テレビジョン装置、プロ
ジェクタ装置、携帯電話機、携帯端末、モバイル型コンピュータ、パーソナルコンピュー
タ等を含む様々な電子機器に実装可能である。これらの電子機器に上述の電気光学装置を
実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品
訴求力の向上を図ることができる。
The electro-optical device according to each embodiment described above can be mounted on various electronic devices including, for example, a television device, a projector device, a mobile phone, a mobile terminal, a mobile computer, a personal computer, and the like. If the above-described electro-optical device is mounted on these electronic devices, the product value of the electronic device can be further increased, and the product appeal of the electronic device in the market can be improved.
1…表示部、2…画素、3…走査線駆動回路、4…データ線駆動回路、5…制御回路、6
…フレームメモリ、21…TFT、22…液晶容量、23…保持容量、41…ドライバI
C、42…時分割回路、DO1〜DOi…出力線、SS1〜SS8…選択信号線、X1〜
Xm…データ線、Y1〜Yn…走査線、SW1〜SW8…スイッチング素子、9,11…
基準電位線、12…シールド線、13…対向電極、14…接続電極、15…半導体層、1
6…ソース電極、17…ドレイン電極、18…ゲート電極、19…絶縁膜
DESCRIPTION OF
... Frame memory, 21 ... TFT, 22 ... Liquid crystal capacitor, 23 ... Retention capacitor, 41 ... Driver I
C, 42 ... time division circuit, DO1-DOi ... output line, SS1-SS8 ... selection signal line, X1-
Xm ... data line, Y1-Yn ... scanning line, SW1-SW8 ... switching element, 9, 11 ...
Reference potential line, 12 ... shield wire, 13 ... counter electrode, 14 ... connection electrode, 15 ... semiconductor layer, 1
6 ... Source electrode, 17 ... Drain electrode, 18 ... Gate electrode, 19 ... Insulating film
Claims (7)
前記画素の階調を規定する複数のデータ電位を時系列的に出力線に出力するデータ出力回
路と、
出力された前記出力線の前記データ電位を時分割して前記複数のデータ線に時系列的に書
き込む時分割回路とを備え、前記複数の画素の光学状態を電気的に制御する電気光学装置
において、
前記複数のデータ線間の少なくとも一部に配置され、所定電位に導電接続されたシール
ド線と、
前記複数のデータ線と前記シールド線との間にそれぞれ構成された負荷容量と、
を具備することを特徴とする電気光学装置。 A plurality of pixels and a plurality of data lines provided corresponding to each of the plurality of pixels;
A data output circuit for outputting a plurality of data potentials defining the gradation of the pixel to the output line in time series;
A time division circuit that time-divisionally writes the data potential of the output line output to the plurality of data lines, and electrically controls an optical state of the plurality of pixels. ,
A shield line disposed at least in part between the plurality of data lines and conductively connected to a predetermined potential;
A load capacity configured between each of the plurality of data lines and the shield line;
An electro-optical device comprising:
に設けられていることを特徴とする請求項1に記載の電気光学装置。 The electro-optical device according to claim 1, wherein the shield line is provided between the time division circuit and a drive region in which the plurality of pixels are arranged.
設けられていることを特徴とする請求項1又は2に記載の電気光学装置。 The electro-optical device according to claim 1, wherein the load capacitor is provided between the time division circuit and a driving region in which the plurality of pixels are arranged.
けられたスイッチング素子を含み、
当該複数のスイッチング素子は、前記出力線に導電接続された入力側電極部と、前記デ
ータ線に導電接続された出力側電極部とを有し、
前記複数のスイッチング素子は、前記入力側電極部同士、及び、前記出力側電極部同士
が相互に隣接する態様で配列されていることを特徴とする請求項1乃至3のいずれか一項
に記載の電気光学装置。 The time division circuit includes switching elements provided between the output line and the plurality of data lines corresponding thereto,
The plurality of switching elements include an input side electrode portion that is conductively connected to the output line, and an output side electrode portion that is conductively connected to the data line,
4. The plurality of switching elements are arranged in such a manner that the input side electrode portions and the output side electrode portions are adjacent to each other. 5. Electro-optic device.
続された非線形素子と、該非線形素の制御電極に接続される走査線とをさらに具備し、
前記負荷容量は、前記制御電極と同一の層を一方の電極とし、前記非線形素子の半導体
層と同一の層を他方の電極とし、前記制御電極と前記半導体層との間に設けられる絶縁膜
と同一の層を誘電体として構成されることを特徴とする請求項1乃至4のいずれか一項に
記載の電気光学装置。 A pixel electrode provided corresponding to the pixel; a non-linear element conductively connected between the pixel electrode and the data line; and a scanning line connected to the control electrode of the non-linear element,
The load capacitance includes a layer that is the same as the control electrode as one electrode, a layer that is the same as the semiconductor layer of the nonlinear element is the other electrode, and an insulating film provided between the control electrode and the semiconductor layer; The electro-optical device according to claim 1, wherein the same layer is configured as a dielectric.
前記負荷容量は、前記保持容量を構成する複数の要素とそれぞれ同一の層により形成さ
れていることを特徴とする請求項1乃至4のいずれか一項に記載の電気光学装置。 A storage capacitor provided in parallel with the pixel;
5. The electro-optical device according to claim 1, wherein the load capacitor is formed of the same layer as each of a plurality of elements constituting the storage capacitor.
器。
An electronic apparatus comprising the electro-optical device according to claim 1.
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