JP2016219714A - Semiconductor element, resin composition, and serge countermeasure member - Google Patents

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淳也 楠木
啓二 三戸手
Keiji Mitsutode
啓二 三戸手
雄大 山川
Yudai Yamakawa
雄大 山川
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Abstract

PROBLEM TO BE SOLVED: To achieve a countermeasure which has a simple structure, a small parasitic capacitance and has a high operation speed, as a serve countermeasure for a semiconductor element.SOLUTION: A semiconductor element has a transistor region 11 and a serge countermeasure region 12. The transistor region 11 has a first semiconductor layer formed on a substrate, a second semiconductor layer formed on the first semiconductor layer, and a gate electrode 31, a source electrode 32 and a drain electrode 33 which are formed on the second semiconductor layer. The serge countermeasure region 12 has serge countermeasure sections 41 which are connected to the drain electrode 33 and the source electrode 32 respectively and are formed of an insulating material with a varistor function.SELECTED DRAWING: Figure 1

Description

本発明は、半導体素子、樹脂組成物およびサージ対策部材に関する。   The present invention relates to a semiconductor element, a resin composition, and a surge countermeasure member.

従来から、例えばGaN、AlN、InN等の窒化物半導体やこれらの混晶からなる材料等は、広いバンドギャップを有していることから、高出力電子デバイスとして用いられている。
このような高出力電子デバイスとしては、電界効果型トランジスタ(FET:Field effect transistor)、特に、高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)が存在する(例えば特許文献1参照)。
このような窒化物半導体を用いたHEMTは、高効率スイッチング素子や、電気自動車用等における高耐圧電力デバイスに用いられている。
Conventionally, nitride semiconductors such as GaN, AlN, and InN, and materials made of mixed crystals of these have been used as high-power electronic devices because of their wide band gap.
As such a high-power electronic device, there is a field effect transistor (FET), particularly, a high electron mobility transistor (HEMT) (see, for example, Patent Document 1).
HEMTs using such nitride semiconductors are used in high-efficiency switching elements and high-voltage power devices for electric vehicles.

特開2013−197316号公報JP 2013-197316 A

ところで、半導体材料としてシリコンが用いられている電界効果型トランジスタにおいては、必然的にボディダイオードが存在しており、このボディダイオードは逆並列となるようにトランジスタに接続されている。このため、高いサージ電圧が発生した場合においても、アバランシェ崩壊を起こすことによって、十分なサージ耐性を有している。
しかしながら、GaN系のHEMTにおいては、このようなボディダイオードが必然的には存在していない。従って、高いサージ電圧が発生した場合には、HEMTが破壊され、故障等が生じる場合がある。このため、GaN系のHEMTにおいては、バリスタやRCサージ吸収回路等のサージ対策素子を別途設ける必要があった。
By the way, in a field effect transistor in which silicon is used as a semiconductor material, a body diode inevitably exists, and this body diode is connected to the transistor in antiparallel. For this reason, even when a high surge voltage is generated, it has sufficient surge resistance by causing avalanche collapse.
However, such a body diode does not necessarily exist in a GaN-based HEMT. Therefore, when a high surge voltage is generated, the HEMT may be destroyed and a failure may occur. For this reason, in the GaN-based HEMT, it is necessary to separately provide a surge countermeasure element such as a varistor or an RC surge absorption circuit.

通常、このようなサージ対策素子は、大きな寄生容量を有しているため、HEMT等を動作させた際の発熱により温度が高くなり動作効率の低下を招き、また、動作が遅くなるため、スイッチング素子に用いた場合にスイッチングロスを招く。
また、HEMTにおける動作速度は、サージ対策素子における動作速度よりも速い。その結果、サージ対策素子に電流が流れる前に、HEMTに電流が流れてしまい、HEMTが破壊等されてしまう場合もある。
Normally, such a surge countermeasure element has a large parasitic capacitance, so that the temperature is increased due to heat generated when the HEMT or the like is operated, resulting in a decrease in operation efficiency, and the operation is slowed down. When used in an element, switching loss is caused.
In addition, the operation speed in the HEMT is faster than the operation speed in the surge countermeasure element. As a result, before the current flows through the surge countermeasure element, the current flows through the HEMT, and the HEMT may be destroyed.

このため、半導体素子に対するサージ対策として、寄生容量が小さく、動作速度の速い対策が求められている。
このような対策として、上記特許文献1では半導体素子内にサージ対策領域を備えることも提案されているが、提案された構造は複雑であり、半導体素子の製造も手間がかかるものであった。
For this reason, as a countermeasure against a surge on a semiconductor element, a countermeasure with a small parasitic capacitance and a high operating speed is required.
As such countermeasure, Patent Document 1 proposes to provide a surge countermeasure region in the semiconductor element, but the proposed structure is complicated and it takes time to manufacture the semiconductor element.

本発明は、このような状況に鑑みてなされたものであり、半導体素子に対するサージ対策として、簡易な構成で、寄生容量が小さく、動作速度の速い対策を実現することを目的とする。   The present invention has been made in view of such circumstances, and an object of the present invention is to realize a countermeasure with a simple structure, a small parasitic capacitance, and a high operation speed as a countermeasure against a surge on a semiconductor element.

上記目的を達成するため、本発明の一態様の半導体素子は、
トランジスタ部とサージ対策部とを有する半導体素子であって、
前記トランジスタ部は、
基板の上に形成された第1の半導体層と、
前記第1の半導体層の上に形成された第2の半導体層と、
前記第2の半導体層の上に形成された、ゲート電極、ソース電極及びドレイン電極と、
を備え、
前記サージ対策部は、前記ゲート電極と前記ソース電極と前記ドレイン電極とのうち少なくとも2つに夫々接続される、電圧−電流特性がオームの法則に従わない非直線性を示す高電圧保護部材である、
ことを特徴とする。
In order to achieve the above object, a semiconductor element of one embodiment of the present invention includes:
A semiconductor element having a transistor part and a surge countermeasure part,
The transistor portion is
A first semiconductor layer formed on the substrate;
A second semiconductor layer formed on the first semiconductor layer;
A gate electrode, a source electrode, and a drain electrode formed on the second semiconductor layer;
With
The surge countermeasure unit is a high-voltage protection member that is connected to at least two of the gate electrode, the source electrode, and the drain electrode, and exhibits non-linearity in which voltage-current characteristics do not follow Ohm's law. is there,
It is characterized by that.

前記サージ対策部は、前記ドレイン電極と前記ソース電極とに夫々接続される、電圧−電流特性がオームの法則に従わない非直線性を示す高電圧保護部材である、   The surge countermeasure unit is a high-voltage protection member that is connected to the drain electrode and the source electrode, respectively, and exhibits non-linearity in which voltage-current characteristics do not follow Ohm's law.

前記サージ対策部は、前記第2の半導体層の上に、前記ドレイン電極と前記ソース電極とに夫々接続されるようにすることができる。   The surge countermeasure unit may be connected to the drain electrode and the source electrode on the second semiconductor layer, respectively.

前記サージ対策部は、前記ドレイン電極の端子と前記ソース電極の端子とに夫々接続される部材であるようにすることができる。   The surge countermeasure unit may be a member connected to each of the terminal of the drain electrode and the terminal of the source electrode.

前記第1の半導体層及び前記第2の半導体層は、III−V族化合物半導体であるようにすることができる。
具体的には例えば、前記第1の半導体層及び前記第2の半導体層は、窒化物半導体であるようにすることができる。
The first semiconductor layer and the second semiconductor layer may be III-V compound semiconductors.
Specifically, for example, the first semiconductor layer and the second semiconductor layer can be nitride semiconductors.

本発明の一態様は、
樹脂組成物であって、
熱硬化性樹脂と、半導体セラミックス粒子と、を含み、
前記半導体セラミック粒子は、粒界部と、前記粒界部によって離隔された複数の結晶部と、を有し、
前記樹脂組成物の硬化物は、電圧−電流特性がオームの法則に従わない非直線性を示し、
半導体素子のゲート電極とソース電極とドレイン電極とのうち少なくとも2つに夫々接続されるサージ対策部に成形されるために用いられる樹脂組成物である。
One embodiment of the present invention provides:
A resin composition comprising:
Including a thermosetting resin and semiconductor ceramic particles;
The semiconductor ceramic particles have a grain boundary part and a plurality of crystal parts separated by the grain boundary part,
The cured product of the resin composition exhibits non-linearity in which voltage-current characteristics do not follow Ohm's law,
It is a resin composition used for molding into a surge countermeasure part connected to at least two of a gate electrode, a source electrode and a drain electrode of a semiconductor element.

本発明の一態様は、
樹脂組成物から成形されたサージ対策部材であって、
前記樹脂組成物は、
熱硬化性樹脂と、半導体セラミックス粒子と、を含み、
前記半導体セラミック粒子は、粒界部と、前記粒界部によって離隔された複数の結晶部と、を有し、
前記サージ対策部材は、電圧−電流特性がオームの法則に従わない非直線性を示し、
半導体素子のゲート電極とソース電極とドレイン電極とのうち少なくとも2つに夫々接続されるサージ対策部材である。
One embodiment of the present invention provides:
A surge countermeasure member molded from a resin composition,
The resin composition is
Including a thermosetting resin and semiconductor ceramic particles;
The semiconductor ceramic particles have a grain boundary part and a plurality of crystal parts separated by the grain boundary part,
The surge countermeasure member exhibits non-linearity in which the voltage-current characteristic does not follow Ohm's law,
A surge countermeasure member connected to at least two of the gate electrode, the source electrode, and the drain electrode of the semiconductor element.

本発明によれば、半導体素子に対するサージ対策として、簡易な構成で、寄生容量が小さく、動作速度の速い対策を実現することができる。   According to the present invention, as a countermeasure against a surge on a semiconductor element, it is possible to realize a countermeasure with a simple configuration, a small parasitic capacitance, and a high operation speed.

本発明の一実施形態に係る半導体素子の上面図である。1 is a top view of a semiconductor device according to an embodiment of the present invention. 図1の半導体素子の断面図である。It is sectional drawing of the semiconductor element of FIG. 窒化物半導体層を形成する工程を説明する図である。It is a figure explaining the process of forming a nitride semiconductor layer. 図1の半導体素子の製造方法のうち、窒化物半導体層を形成する工程を説明する図である。It is a figure explaining the process of forming a nitride semiconductor layer among the manufacturing methods of the semiconductor element of FIG. 図1の半導体素子の製造方法のうち、ソース電極及びドレイン電極を形成する工程を説明する図である。It is a figure explaining the process of forming a source electrode and a drain electrode among the manufacturing methods of the semiconductor element of FIG. 図1の半導体素子の製造方法のうち、ゲート電極を形成する工程を説明する図である。It is a figure explaining the process of forming a gate electrode among the manufacturing methods of the semiconductor element of FIG. 図1の半導体素子の製造方法のうち、サージ対策部41を形成する工程を説明する図である。It is a figure explaining the process of forming the surge countermeasure part 41 among the manufacturing methods of the semiconductor element of FIG. 本発明の一実施形態であって、図1とは異なる実施形態に係る半導体素子の外観の構成例を示している。1 shows an example of the external configuration of a semiconductor element according to an embodiment of the present invention, which is different from FIG. 本実施形態に係る半導体セラミックス粒子の拡大断面図である。It is an expanded sectional view of the semiconductor ceramic particle concerning this embodiment. 本実施形態に係る構造体の一例を示す模式図である。It is a schematic diagram which shows an example of the structure which concerns on this embodiment. 本実施形態に係る構造体の一例を示す模式図である。It is a schematic diagram which shows an example of the structure which concerns on this embodiment.

以下、図面を参照しながら、本発明の実施形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図1は、本発明の一実施形態に係る半導体素子の上面図である。
図2は、図1の半導体素子の断面図である。具体的には、図2(a)は、図1における一点鎖線1A−1Bにおいて切断した断面図である。図2(b)は、図1における一点鎖線1C−1Dにおいて切断した断面図である。
本実施形態における半導体素子は、HEMTと呼ばれるトランジスタが形成されている。具体的には図1に示すように、本実施形態における半導体素子は、トランジスタとして機能するトランジスタ領域11と、サージ対策用素子と同機能を有するサージ対策領域12とを有している。
図1及び図2に示す半導体素子は、例えばミリ波帯(30G〜300GHz)で使用可能な10W出力の仕様であり、10mm×15mmのサイズを有している。なお、当該サイズは例示であり、仕様等に応じて各種各様のサイズの半導体素子を提供することができる。
FIG. 1 is a top view of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of the semiconductor device of FIG. Specifically, FIG. 2A is a cross-sectional view taken along the one-dot chain line 1A-1B in FIG. 2B is a cross-sectional view taken along the alternate long and short dash line 1C-1D in FIG.
In the semiconductor element in the present embodiment, a transistor called HEMT is formed. Specifically, as shown in FIG. 1, the semiconductor element according to the present embodiment includes a transistor region 11 that functions as a transistor, and a surge countermeasure region 12 that has the same function as the surge countermeasure element.
The semiconductor element shown in FIGS. 1 and 2 has a specification of 10 W output that can be used in, for example, a millimeter wave band (30 G to 300 GHz), and has a size of 10 mm × 15 mm. Note that the size is merely an example, and various sizes of semiconductor elements can be provided depending on specifications and the like.

本実施形態における半導体素子においては、図2に示すように、基板10の上に、窒化物半導体としての、バッファ層21、電子走行層22、及び電子供給層24が積層形成されている。なお、本実施形態では、電子走行層22と電子供給層24との間に中間層23が設けられている。
本実施形態では、バッファ層21はAlN等により形成されている。電子走行層22はi−GaN等により形成されている。電子供給層24はn−AlGaN等により形成されている。
これにより、電子走行層22と電子供給層24との界面近傍には2DEGが形成される。2DEGは、GaNにより形成される電子走行層22とAlGaNにより形成される電子供給層24との格子定数の相違に基づいて生成されるものである。
In the semiconductor device according to the present embodiment, as shown in FIG. 2, a buffer layer 21, an electron transit layer 22, and an electron supply layer 24 as a nitride semiconductor are stacked on a substrate 10. In the present embodiment, an intermediate layer 23 is provided between the electron transit layer 22 and the electron supply layer 24.
In the present embodiment, the buffer layer 21 is formed of AlN or the like. The electron transit layer 22 is formed of i-GaN or the like. The electron supply layer 24 is made of n-AlGaN or the like.
As a result, 2DEG is formed in the vicinity of the interface between the electron transit layer 22 and the electron supply layer 24. 2DEG is generated based on the difference in lattice constant between the electron transit layer 22 formed of GaN and the electron supply layer 24 formed of AlGaN.

基板10を形成する材料は、半絶縁性であってもよく、導電性を有するものであってもよい。例えば基板10を形成する材料としては、シリコン、サファイア、GaAs、SiC、GaN等、またそれらに不純物をドープした不純物半導体等を採用することができる。また例えば基板10を形成する材料としては、フッ素ドープ酸化スズ等ドープされた材
料等を採用することができる。
The material for forming the substrate 10 may be semi-insulating or conductive. For example, as a material for forming the substrate 10, silicon, sapphire, GaAs, SiC, GaN or the like, or an impurity semiconductor doped with impurities can be employed. For example, as a material for forming the substrate 10, a doped material such as fluorine-doped tin oxide can be employed.

トランジスタ領域11においては、電子供給層24の一部領域の上に、p型層25及びゲート電極31がその順番で積層されて形成されている。
また、トランジスタ領域11における電子供給層24の別の一部領域の上には、ソース電極32及びドレイン電極33が形成されている。
In the transistor region 11, the p-type layer 25 and the gate electrode 31 are stacked in that order on a partial region of the electron supply layer 24.
A source electrode 32 and a drain electrode 33 are formed on another partial region of the electron supply layer 24 in the transistor region 11.

ソース電極32及びドレイン電極33は、サージ対策領域12まで延続している。つまり、サージ対策領域12における電子供給層24の一部領域の上にも、ソース電極32及びドレイン電極33が形成されている。
さらに、サージ対策領域12における電子供給層24の一部領域の上には、サージ対策部41が形成されている。サージ対策部41は、ソース電極32とドレイン電極33とに夫々接続される、電圧−電流特性がオームの法則に従わない非直線性を示す高電圧保護部材から成形される。なお、本明細書において、「電圧−電流特性がオームの法則に従わない非直線性を示す高電圧保護部材」を「バリスタ機能付絶縁材料」ともいう。
バリスタ機能付絶縁材料は、所定電圧以下の電圧が印加されるまでは絶縁材料として機能するが、当該所定電圧を超えた電圧が印加されると導電材料として機能する。換言すると、バリスタ機能付絶縁材料は、電圧−電流特性がオームの法則に従わない非直線性を示す高電圧保護部材である。なお、バリスタ機能付絶縁材料のさらなる詳細については、図9乃至図11を参照して後述する。
ここで「接続される」とは、当該所定電圧を超えた電圧が印加された場合に電気的に接続されることを意味する。
The source electrode 32 and the drain electrode 33 extend to the surge countermeasure region 12. That is, the source electrode 32 and the drain electrode 33 are also formed on a partial region of the electron supply layer 24 in the surge countermeasure region 12.
Further, a surge countermeasure portion 41 is formed on a partial area of the electron supply layer 24 in the surge countermeasure area 12. The surge countermeasure unit 41 is formed from a high-voltage protection member that is connected to the source electrode 32 and the drain electrode 33 and exhibits non-linearity in which the voltage-current characteristics do not follow Ohm's law. In the present specification, “a high-voltage protection member exhibiting non-linearity in which voltage-current characteristics do not follow Ohm's law” is also referred to as “insulating material with varistor function”.
The insulating material with a varistor function functions as an insulating material until a voltage equal to or lower than a predetermined voltage is applied, but functions as a conductive material when a voltage exceeding the predetermined voltage is applied. In other words, the varistor function-equipped insulating material is a high-voltage protection member that exhibits nonlinearity in which the voltage-current characteristics do not follow Ohm's law. Further details of the insulating material with a varistor function will be described later with reference to FIGS.
Here, “connected” means electrically connected when a voltage exceeding the predetermined voltage is applied.

つまり、当該所定電圧を超えたサージ電圧が発生した場合に、トランジスタ領域11よりも先に、サージ対策領域12においてソース電極32とドレイン電極33との間に電流が流れる。これにより、本実施形態における半導体素子の破損を防止することができる。
このように、本実施形態の半導体素子においては、当該半導体素子の一領域としてサージ対策領域12が設けられているため、寄生容量が小さく、動作速度の速いサージ対策が可能になる。
さらに、サージ対策部41は、成形性に優れるバリスタ機能付絶縁材料からなるため、その他のソース電極32やドレイン電極33を特殊な形状にする必要がなくなり、簡易な構成でサージ対策を実現することができる。
つまり、その他のソース電極32やドレイン電極33を特殊な形状にする必要がなくなるため、その他のソース電極32やドレイン電極33の製造自体も容易になるし、これらを組み込み接続する作業等も容易になる。その結果として、半導体素子全体を簡易に製造することが可能になり、製造コストの低減も可能になる。
一方、各種仕様や要望に応じて、その他のソース電極32やドレイン電極33を特殊な形状にする必要が生じても、成形性に優れるバリスタ機能付絶縁材料を用いることで、これらを組み込み接続する作業等は、特許文献1等の従来技術と比較して容易になる。換言すると、成形性に優れるバリスタ機能付絶縁材料を用いることができるので、各種各様な設計の要求に応えることができ、その結果、半導体素子の設計の自由度が大きくなる。
That is, when a surge voltage exceeding the predetermined voltage occurs, a current flows between the source electrode 32 and the drain electrode 33 in the surge countermeasure region 12 before the transistor region 11. Thereby, damage of the semiconductor element in this embodiment can be prevented.
As described above, in the semiconductor element of the present embodiment, the surge countermeasure area 12 is provided as one area of the semiconductor element. Therefore, it is possible to take a surge countermeasure with a small parasitic capacitance and a high operating speed.
Furthermore, since the surge countermeasure unit 41 is made of an insulating material with a varistor function that is excellent in formability, it is not necessary to make the other source electrode 32 and drain electrode 33 in a special shape, and a surge countermeasure can be realized with a simple configuration. Can do.
That is, since it is not necessary to make the other source electrode 32 and drain electrode 33 into a special shape, the manufacture of the other source electrode 32 and drain electrode 33 is facilitated, and the work of incorporating and connecting them is also easy. Become. As a result, the entire semiconductor element can be easily manufactured, and the manufacturing cost can be reduced.
On the other hand, even if it is necessary to make other source electrode 32 and drain electrode 33 in a special shape according to various specifications and requests, these are incorporated and connected by using an insulating material with a varistor function that is excellent in formability. Work and the like are facilitated as compared with the prior art such as Patent Document 1. In other words, since an insulating material with a varistor function that is excellent in moldability can be used, various design requirements can be met, and as a result, the degree of freedom in designing the semiconductor element is increased.

(半導体素子の製造方法)
次に、本実施形態における半導体素子の製造方法について図3乃至図7を適宜参照して説明する。
(Semiconductor element manufacturing method)
Next, a method for manufacturing a semiconductor element in the present embodiment will be described with reference to FIGS. 3 to 7 as appropriate.

図3は、窒化物半導体層を形成する工程を説明する図である。
具体的には、図3(a)は、この工程における上面図である。図3(b)は、図3(a)における一点鎖線4A−4Bにおいて切断した断面図である。図3(c)は、図3(a)における一点鎖線4C−4Dにおいて切断した断面図である。
FIG. 3 is a diagram illustrating a process of forming a nitride semiconductor layer.
Specifically, FIG. 3A is a top view in this step. FIG. 3B is a cross-sectional view taken along the alternate long and short dash line 4A-4B in FIG. FIG.3 (c) is sectional drawing cut | disconnected by the dashed-dotted line 4C-4D in Fig.3 (a).

最初に、図3に示すように、基板10上に、バッファ層21、電子走行層22、中間層23、電子供給層24、p型膜25tf等からなる窒化物半導体層を有機金属気相成長(MOVPE:Metal−Organic Vapor Phase Epitaxy)法により形成する
なお、これらの窒化物半導体層は、MOVPEによるエピタキシャル成長により形成されているが、MOVPE以外の方法、例えば、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法により形成してもよい。
First, as shown in FIG. 3, a nitride semiconductor layer composed of a buffer layer 21, an electron transit layer 22, an intermediate layer 23, an electron supply layer 24, a p-type film 25 tf and the like is formed on the substrate 10 by metal organic vapor phase epitaxy. These nitride semiconductor layers are formed by epitaxial growth by MOVPE, but methods other than MOVPE, for example, molecular beam epitaxy (MBE), for example, are used. ) Method.

基板10としては、シリコン基板が用いられている。
バッファ層21は、厚さが0.1μmのAlNにより形成されている。
電子走行層22は、厚さが3μmのi−Ganにより形成されている。
中間層23は、厚さが5nmのi−AlGaNにより形成されている。
電子供給層24は、厚さが30nmのn−AlGaNにより形成されている。
p型膜25tfは、厚さが100nmのp−GaNにより形成されている。
p型膜25tfは後述するp型層25を形成するためのものである。
なお、電子供給層24の上の構造は、不図示のキャップ層を形成した構造であってもよい。
A silicon substrate is used as the substrate 10.
The buffer layer 21 is made of AlN having a thickness of 0.1 μm.
The electron transit layer 22 is formed of i-Gan having a thickness of 3 μm.
The intermediate layer 23 is made of i-AlGaN having a thickness of 5 nm.
The electron supply layer 24 is formed of n-AlGaN having a thickness of 30 nm.
The p-type film 25tf is formed of p-GaN having a thickness of 100 nm.
The p-type film 25tf is for forming a p-type layer 25 described later.
The structure on the electron supply layer 24 may be a structure in which a cap layer (not shown) is formed.

図4は、p型層25を形成する工程を説明する図である。
図4(a)は、この工程における上面図である。図4(b)は、図4(a)における一点鎖線5A−5Bにおいて切断した断面図である。図4(c)は、図4(a)における一点鎖線5C−5Dにおいて切断した断面図である。
FIG. 4 is a diagram illustrating a process for forming the p-type layer 25.
FIG. 4A is a top view in this step. FIG. 4B is a cross-sectional view taken along the alternate long and short dash line 5A-5B in FIG. FIG.4 (c) is sectional drawing cut | disconnected by the dashed-dotted line 5C-5D in Fig.4 (a).

図4に示すように、p型膜25tfを加工することによりp型層25を形成する。
具体的には、p型膜25tfの上に、フォトレジストを塗布し、露光装置が露光や現像を行なうことにより、p型層25が形成される領域に不図示のレジストパターンを形成する。
この後、RIE(Reactive Ion Etching)等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域のp型膜25tfを除去し、電子供給層24の表面を露出させて、p−GaNによりp型層25を形成する。
さらに、この後、不図示のレジストパターンは、有機溶剤等により除去する。
これにより、p型層25が、トランジスタ領域11に形成される。
As shown in FIG. 4, the p-type layer 25 is formed by processing the p-type film 25tf.
Specifically, a photoresist is applied on the p-type film 25tf, and an exposure apparatus performs exposure and development, thereby forming a resist pattern (not shown) in a region where the p-type layer 25 is formed.
Thereafter, dry etching such as RIE (Reactive Ion Etching) is performed to remove the p-type film 25tf in the region where the resist pattern is not formed, the surface of the electron supply layer 24 is exposed, and p-GaN is used. A p-type layer 25 is formed.
Thereafter, the resist pattern (not shown) is removed with an organic solvent or the like.
Thereby, the p-type layer 25 is formed in the transistor region 11.

図5は、ソース電極32及びドレイン電極33を形成する工程を説明する図である。
図5(a)は、この工程における上面図である。図5(b)は、図5(a)における一点鎖線6A−6Bにおいて切断した断面図である。図5(c)は、図5(a)における一点鎖線6C−6Dにおいて切断した断面図である。
FIG. 5 is a diagram illustrating a process of forming the source electrode 32 and the drain electrode 33.
FIG. 5A is a top view in this step. FIG.5 (b) is sectional drawing cut | disconnected by the dashed-dotted line 6A-6B in Fig.5 (a). FIG.5 (c) is sectional drawing cut | disconnected by the dashed-dotted line 6C-6D in Fig.5 (a).

図5に示すように、電子供給層24の上において、トランジスタ領域11及びサージ対策領域12に、ソース電極32及びドレイン電極33を形成する。
具体的には、電子供給層24及びp型層25の上に、フォトレジストを塗布し、露光装置が露光や現像を行なうことにより、不図示のレジストパターンを形成する。
この不図示のレジストパターンは、ソース電極32及びドレイン電極33が形成される領域に開口部を有するものである。
この後、ソース電極32やドレイン電極33等を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。
これにより、残存した金属膜によりソース電極32及びドレイン電極33が形成される。
As shown in FIG. 5, the source electrode 32 and the drain electrode 33 are formed in the transistor region 11 and the surge countermeasure region 12 on the electron supply layer 24.
Specifically, a photoresist is applied on the electron supply layer 24 and the p-type layer 25, and an exposure apparatus performs exposure and development to form a resist pattern (not shown).
The resist pattern (not shown) has an opening in a region where the source electrode 32 and the drain electrode 33 are formed.
Thereafter, a metal film for forming the source electrode 32, the drain electrode 33, and the like is formed by vacuum vapor deposition, and immersed in an organic solvent, so that the metal film formed on the resist pattern is combined with the resist pattern. Remove by lift-off.
Thereby, the source electrode 32 and the drain electrode 33 are formed by the remaining metal film.

図6は、ゲート電極31を形成する工程を説明する図である。
図6(a)は、この工程における上面図である。図6(b)は、図6(a)における一点鎖線7A−7Bにおいて切断した断面図である。図6(c)は、図6(a)における一点鎖線7C−7Dにおいて切断した断面図である。
FIG. 6 is a diagram illustrating a process of forming the gate electrode 31.
FIG. 6A is a top view in this step. FIG. 6B is a cross-sectional view taken along one-dot chain line 7A-7B in FIG. FIG.6 (c) is sectional drawing cut | disconnected in the dashed-dotted line 7C-7D in Fig.6 (a).

図6に示すように、p型層25の上のトランジスタ領域11に、ゲート電極31を形成する。
具体的には、電子供給層24、ソース電極32及びドレイン電極33の上にフォトレジストを塗布し、露光装置が露光や現像を行なうことにより、ゲート電極31が形成される領域に開口部を有する不図示のレジストパターンを形成する。
この後、ゲート電極31を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。
これにより、残存した金属膜によりゲート電極31が形成される。
As shown in FIG. 6, a gate electrode 31 is formed in the transistor region 11 on the p-type layer 25.
Specifically, a photoresist is applied on the electron supply layer 24, the source electrode 32, and the drain electrode 33, and the exposure apparatus performs exposure and development, thereby having an opening in a region where the gate electrode 31 is formed. A resist pattern (not shown) is formed.
Thereafter, a metal film for forming the gate electrode 31 is formed by vacuum vapor deposition and immersed in an organic solvent or the like, whereby the metal film formed on the resist pattern is removed together with the resist pattern by lift-off.
Thereby, the gate electrode 31 is formed by the remaining metal film.

図7は、サージ対策部41を形成する工程を説明する図である。
図7(a)は、この工程における上面図である。図7(b)は、図7(a)における一点鎖線8A−8Bにおいて切断した断面図である。図7(c)は、図7(a)における一点鎖線8C−8Dにおいて切断した断面図である。
FIG. 7 is a diagram illustrating a process of forming the surge countermeasure unit 41.
FIG. 7A is a top view in this step. FIG.7 (b) is sectional drawing cut | disconnected by the dashed-dotted line 8A-8B in Fig.7 (a). FIG.7 (c) is sectional drawing cut | disconnected in the dashed-dotted line 8C-8D in Fig.7 (a).

図7に示すように、サージ対策領域12において、ソース電極32とドレイン電極33との間に、バリスタ機能付絶縁材料からなるサージ対策部41を形成する。   As shown in FIG. 7, a surge countermeasure portion 41 made of an insulating material with a varistor function is formed between the source electrode 32 and the drain electrode 33 in the surge countermeasure region 12.

本実施形態における半導体素子は、上述した製造方法により作製される。
さらに、ゲート電極31、ソース電極32、及びドレイン電極33等の上に、不図示の絶縁膜を形成してもよい。この絶縁膜は、パッシベーション膜となるものであり、SiO2やSiN等の絶縁材料をプラズマCVD(Chemical Vapor Deposition)等により成膜することにより形成することができる。
The semiconductor element in this embodiment is manufactured by the manufacturing method described above.
Furthermore, an insulating film (not shown) may be formed on the gate electrode 31, the source electrode 32, the drain electrode 33, and the like. This insulating film serves as a passivation film, and can be formed by forming an insulating material such as SiO 2 or SiN by plasma CVD (Chemical Vapor Deposition) or the like.

以上のような半導体素子の製造方法により、本実施形態の半導体素子を製造することができる。   The semiconductor element of this embodiment can be manufactured by the semiconductor element manufacturing method as described above.

ここで、本発明が適用される半導体素子は、上述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。   Here, the semiconductor element to which the present invention is applied is not limited to the above-described embodiment, but includes modifications and improvements as long as the object of the present invention can be achieved.

例えば、上述の実施形態では、半導体素子のサージ対策領域12にサージ対策部41が形成された。
しかしながら、サージ対策部は、上述の実施形態に特に限定されず、ドレイン電極とソース電極とに夫々接続される、バリスタ機能付絶縁材料から成形されるような、様々な実施の形態を取ることができる。
For example, in the above-described embodiment, the surge countermeasure portion 41 is formed in the surge countermeasure area 12 of the semiconductor element.
However, the surge countermeasure unit is not particularly limited to the above-described embodiment, and may take various embodiments such as formed from an insulating material with a varistor function, which is connected to the drain electrode and the source electrode, respectively. it can.

図8は、本発明の一実施形態であって、上述の実施形態とは異なる実施形態に係る半導体素子の外観の構成例を示している。
図8の実施形態における半導体素子は、HEMTとして構成される半導体部(構造は図示しないが図2と同様である)、ゲート電極の端子G、ドレイン電極の端子D、及びソース電極の端子S、並びに、サージ対策部51を備える。
サージ対策部51は、ドレイン電極の端子Dとソース電極の端子Sとに夫々接続される、バリスタ機能付絶縁材料から成形される部材である。
トランジスタ領域11は、基板の上に形成された第1の半導体層と、第1の半導体層の
上に形成された第2の半導体層と、第2の半導体層の上に形成された、ゲート電極31、ソース電極32及びドレイン電極33とを備える。サージ対策領域12は、ドレイン電極33とソース電極32とに夫々接続される、バリスタ機能付絶縁材料から成形されるサージ対策部41を有する。
なお、図8に示す半導体素子は、例えばミリ波帯(30G〜300GHz)で使用可能な10w出力の仕様であり、10mm×15mmのサイズを有している。なお、当該サイズは例示であり、仕様等に応じて各種各様のサイズの半導体素子を提供することができる。
FIG. 8 shows an example of the external configuration of a semiconductor element according to an embodiment of the present invention, which is different from the above-described embodiment.
The semiconductor element in the embodiment of FIG. 8 includes a semiconductor part configured as a HEMT (the structure is not shown but is the same as that of FIG. 2), a terminal G of a gate electrode, a terminal D of a drain electrode, and a terminal S of a source electrode, In addition, a surge countermeasure unit 51 is provided.
The surge countermeasure 51 is a member formed of an insulating material with a varistor function, which is connected to the terminal D of the drain electrode and the terminal S of the source electrode.
The transistor region 11 includes a first semiconductor layer formed on the substrate, a second semiconductor layer formed on the first semiconductor layer, and a gate formed on the second semiconductor layer. An electrode 31, a source electrode 32, and a drain electrode 33 are provided. The surge countermeasure region 12 has a surge countermeasure portion 41 formed from an insulating material with a varistor function, which is connected to the drain electrode 33 and the source electrode 32, respectively.
The semiconductor element shown in FIG. 8 has a 10 w output specification that can be used in, for example, a millimeter wave band (30 G to 300 GHz), and has a size of 10 mm × 15 mm. Note that the size is merely an example, and various sizes of semiconductor elements can be provided depending on specifications and the like.

このように、図8の実施形態の半導体素子においては、当該半導体素子の端子にサージ対策部51が接続されているため、従来のサージ対策用素子を回路に別途設ける場合に比較して、寄生容量が小さく、動作速度の速いサージ対策が可能になる。
さらに、サージ対策部51は、成形性に優れるバリスタ機能付絶縁材料からなるため、図8に示すように簡易な構成で製造することができる。
ここで、図8に示すサージ対策部51は、ドレイン電極の端子Dとソース電極の端子Sとに対して着脱自在な構成を有していることから、半導体素子の一構成要素として当該半導体素子と共に製造することもできるし、半導体素子の一部品として当該半導体素子とは独立して製造することもできる。
つまり、サージ対策部51以外の部分に対して、サージ対策部51を単に嵌めこむだけで半導体素子が完成するので、半導体素子全体を簡易に製造することが可能になり、製造コストの低減も可能になる。
ここで、サージ対策部51以外の部分は、各種仕様や要望に応じて各種各様な形状となり得るが、成形性に優れるバリスタ機能付絶縁材料を用いることができるので、どのような形状に対しても適合するサージ対策部51を容易に製造することができる。その結果、半導体素子の設計の自由度が大きくなる。
Thus, in the semiconductor element of the embodiment of FIG. 8, the surge countermeasure 51 is connected to the terminal of the semiconductor element. Surge countermeasures with small capacity and fast operating speed are possible.
Furthermore, since the surge countermeasure 51 is made of an insulating material with a varistor function that is excellent in formability, it can be manufactured with a simple configuration as shown in FIG.
Here, the surge countermeasure 51 shown in FIG. 8 has a configuration that can be freely attached to and detached from the terminal D of the drain electrode and the terminal S of the source electrode. It can also be manufactured together, or can be manufactured independently of the semiconductor element as a part of the semiconductor element.
In other words, since the semiconductor element is completed simply by fitting the surge countermeasure part 51 into a part other than the surge countermeasure part 51, the entire semiconductor element can be easily manufactured, and the manufacturing cost can be reduced. become.
Here, the portions other than the surge countermeasure portion 51 can have various shapes according to various specifications and requests, but since an insulating material with a varistor function having excellent formability can be used, for any shape However, the suitable surge countermeasure part 51 can be manufactured easily. As a result, the degree of freedom in designing the semiconductor element is increased.

なお、本発明は、上述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。   In addition, this invention is not limited to the above-mentioned embodiment, The deformation | transformation in the range which can achieve the objective of this invention, improvement, etc. are included in this invention.

例えば上述の実施形態において、バリスタ機能付絶縁材料から成形されるサージ対策部は、ドレイン電極とソース電極とに夫々接続されるものとした。
しかしながら、サージ対策部の接続箇所は、特にこれに限定されない。即ち、対策用のサージの種類や特性等によっては、サージ対策部は、ゲート電極とドレイン電極とに夫々接続されてもよいし、ゲート電極とソース電極とに夫々接続されてもよいし、ゲート電極とドレイン電極とソース電極とに夫々接続されてもよい。
For example, in the above-described embodiment, the surge countermeasure portion molded from the varistor function insulating material is connected to the drain electrode and the source electrode, respectively.
However, the connection location of the surge countermeasure unit is not particularly limited to this. That is, depending on the type and characteristics of countermeasure surges, the surge countermeasure unit may be connected to the gate electrode and the drain electrode, respectively, to the gate electrode and the source electrode, or to the gate electrode. The electrode, the drain electrode, and the source electrode may be connected to each other.

また例えば上述の実施形態においては、第1の半導体層は電子走行層22であり、第2の半導体層は電子供給層24であり、第3の半導体層はp型層25であった。
しかしながら、第1の半導体層、第2の半導体層、及び第3の半導体層は、特にこれらに限定されず、全体としてトランジスタ機能を発揮させることが可能な任意の層を採用することができる。
For example, in the above-described embodiment, the first semiconductor layer is the electron transit layer 22, the second semiconductor layer is the electron supply layer 24, and the third semiconductor layer is the p-type layer 25.
However, the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are not particularly limited to these, and any layer that can exhibit the transistor function as a whole can be employed.

ただし、第1の半導体層及び第2の半導体層は、III−V族化合物半導体、具体的には上述の実施形態のように、窒化物半導体であると好適である。その理由は次の通りである。
即ち、窒化物半導体には、ボディダイオードが必然的には存在していないため、バリスタ機能付絶縁材料から成形されるサージ対策部を用いる効果がより顕著なものとなる。
つまり、発明が解決しようとする課題の欄で上述したように、第1の半導体層及び第2の半導体層が窒化物半導体である従来の半導体素子(例えばGaN系のHEMT)においては、バリスタ機能付絶縁材料から成形されるサージ対策部を有さないため、バリスタや
RCサージ吸収回路等のサージ対策素子を別途設ける必要があった。このようなサージ対策素子は、大きな寄生容量を有しているため、半導体素子を動作させた際の発熱により温度が高くなり動作効率の低下を招き、また、動作が遅くなるため、スイッチング素子に用いた場合にスイッチングロスを招く。
また、半導体素子における動作速度は、サージ対策素子における動作速度よりも速い。その結果、サージ対策素子に電流が流れる前に、半導体素子に電流が流れてしまい、半導体が破壊等されてしまう場合もある。
これに対して、バリスタ機能付絶縁材料から成形されるサージ対策部を半導体素子の要素とすることで、外部にサージ対策素子を設ける場合と比較して、寄生容量が小さくなるためスイッチングロスが少なくなり、また、動作速度も速くなるため半導体の破壊等のおそれも低減される。
However, the first semiconductor layer and the second semiconductor layer are preferably III-V compound semiconductors, specifically, nitride semiconductors as in the above-described embodiment. The reason is as follows.
That is, since a body diode is not necessarily present in a nitride semiconductor, the effect of using a surge countermeasure portion formed from an insulating material with a varistor function becomes more remarkable.
That is, as described above in the section of the problem to be solved by the invention, in the conventional semiconductor element (for example, GaN-based HEMT) in which the first semiconductor layer and the second semiconductor layer are nitride semiconductors, the varistor function is used. Since there is no surge countermeasure part molded from the attached insulating material, it is necessary to separately provide a surge countermeasure element such as a varistor or an RC surge absorption circuit. Since such a surge countermeasure element has a large parasitic capacitance, the temperature rises due to heat generated when the semiconductor element is operated, resulting in a decrease in operation efficiency, and the operation becomes slow. If used, it causes switching loss.
In addition, the operating speed of the semiconductor element is faster than the operating speed of the surge countermeasure element. As a result, the current flows through the semiconductor element before the current flows through the surge countermeasure element, and the semiconductor may be destroyed.
In contrast, by using a surge countermeasure part molded from an insulating material with a varistor function as an element of a semiconductor element, the parasitic capacitance is reduced and switching loss is reduced compared to the case where an external surge countermeasure element is provided. In addition, since the operation speed is increased, the possibility of destruction of the semiconductor is reduced.

また例えば、サージ対策部41の長さ(サージ電圧発生時の電流が流れる経路の長さ)は、特に上述の実施形態に限定されず、任意でよく、例えば動作速度の速いサージ対策を優先するならば短くするとよい。この場合、ソース電極32やドレイン電極33は、サージ対策領域12においてサージ対策部41に接続するような形状を有するとよい。   Further, for example, the length of the surge countermeasure unit 41 (the length of the path through which current flows when a surge voltage is generated) is not particularly limited to the above-described embodiment, and may be arbitrary. For example, priority is given to surge countermeasures having a high operating speed. If so, shorten it. In this case, the source electrode 32 and the drain electrode 33 are preferably configured to be connected to the surge countermeasure unit 41 in the surge countermeasure region 12.

また、バリスタ機能付絶縁材料から成形されるサージ対策部は、次のような熱樹脂組成物であれば足りる。
即ち、本発明に係る樹脂組成物は、熱硬化性樹脂、及び粒界部と、前記粒界部によって離隔された複数の結晶部とを有する半導体セラミックス粒子を含み、硬化物が電圧−電流特性がオームの法則に従わない非直線性を示す樹脂組成物であって、半導体素子のゲート電極とソース電極とドレイン電極とのうち少なくとも2つ(上述の実施形態の場合ドレイン電極とソース電極)とに夫々接続されるサージ対策部に成形されるために用いられる。上記樹脂組成物は、上記で一例を示したバリスタ機能付絶縁材料に相当するものである。
Moreover, the following thermal resin composition is enough for the surge countermeasure part molded from the varistor function insulating material.
That is, the resin composition according to the present invention includes a thermosetting resin, and semiconductor ceramic particles having a grain boundary part and a plurality of crystal parts separated by the grain boundary part, and the cured product has voltage-current characteristics. Is a resin composition exhibiting non-linearity that does not follow Ohm's law, and at least two of the gate electrode, the source electrode, and the drain electrode of the semiconductor element (the drain electrode and the source electrode in the above embodiment), It is used to form a surge countermeasure part connected to each. The resin composition corresponds to the insulating material with a varistor function shown as an example above.

かかる構成を採用した樹脂組成物を用いることによって、半導体素子内にサージ対策部を歩留りよく具備させることが可能となるため、従来のように、半導体素子と、サージ対策素子とを回路内に配置する必要がなくなり、結果的に、半導体素子に対するサージ対策として、簡易な構成で、寄生容量が小さく、動作速度の速い対策を実現させることができる。   By using a resin composition adopting such a configuration, it becomes possible to provide a surge countermeasure portion in the semiconductor element with a high yield, so that the semiconductor element and the surge countermeasure element are arranged in the circuit as in the past. As a result, as a countermeasure against a surge on a semiconductor element, it is possible to realize a countermeasure with a simple structure, a small parasitic capacitance, and a high operation speed.

ここで、本実施形態に係る製造方法により得られる構造体が有する、電圧−電流特性がオームの法則に従わない非直線性(バリスタ特性)とは、少なくとも2つの電極端子を備えた電子部品に対して徐々に増大する電圧を印加した際に、一般的にバリスタ素子と呼ばれている過電圧保護素子に流れる電流が非直線的に増大する特性のことを指す。本実施形態において、上記バリスタ特性を有した構造体とは、具体的には、第1の端子と第2の端子とを有する電子部品に搭載させる構造体であり、上記構造体を電子部品に搭載させた時、第1の端子と第2の端子との間の電圧が装置の耐電圧未満である場合には絶縁性を示し、かつ第1の端子と第2の端子との間の電圧が装置の駆動電圧以上である場合には導電性を示すものを指す。ここで、電子部品は、半導体素子に相当し、第1の端子及び第2の端子は、ゲート電極、ソース電極、及びドレイン電極から任意に選択される2つに相当する。なお、本実施形態に係る構造体の有する特性が、上述したように絶縁性から導電性に変換される電圧や、導電性から絶縁性に変換される電圧のことを、以下、バリスタ電圧と称する。   Here, the non-linearity (varistor characteristic) in which the voltage-current characteristic does not follow Ohm's law, which the structure obtained by the manufacturing method according to the present embodiment has, is an electronic component having at least two electrode terminals. On the other hand, when a voltage that gradually increases is applied, the current that flows through an overvoltage protection element generally called a varistor element increases nonlinearly. In the present embodiment, the structure having the varistor characteristics is specifically a structure that is mounted on an electronic component having a first terminal and a second terminal, and the structure is attached to the electronic component. When mounted, if the voltage between the first terminal and the second terminal is less than the withstand voltage of the device, it exhibits insulation and the voltage between the first terminal and the second terminal When the voltage is higher than the driving voltage of the device, it indicates the one showing conductivity. Here, the electronic component corresponds to a semiconductor element, and the first terminal and the second terminal correspond to two arbitrarily selected from a gate electrode, a source electrode, and a drain electrode. In addition, the voltage which the characteristic which the structure which concerns on this embodiment has is converted from insulation to electroconductivity as mentioned above, or the voltage converted from electroconductivity to insulation is hereafter called a varistor voltage. .

以下、本実施形態に係る樹脂組成物について、詳細に説明する。   Hereinafter, the resin composition according to the present embodiment will be described in detail.

従来は、上記発明が解決しようとする課題の項で述べたように、サージ対策として、半導体素子と、サージ対策素子とを回路内に配置する構成を採用することが通常であった。
そのため、従来は、サージ対策素子を配置する空間を確保する必要があった。それ故、近年、サージ対策として要求されている、簡易な構成、小さい寄生容量、及び速い動作速度の実現については、限界を有していた。こうした事情に鑑みて、本発明者は、半導体素子内に、サージ対策部を具備させることができれば、簡易な構成、小さい寄生容量、及び速い動作速度を実現できると考えた。具体的には、本発明者は、ゲート電極とソース電極とドレイン電極とを備えた半導体素子において、上記ゲート電極とソース電極とドレイン電極とのうち少なくとも2つと接するように配することの可能な、たとえば、膜状であり、かつバリスタ特性を示す部材を実現することが、設計指針として有効であることを見出した。
Conventionally, as described in the section of the problem to be solved by the present invention, it has been usual to employ a configuration in which a semiconductor element and a surge countermeasure element are arranged in a circuit as a surge countermeasure.
Therefore, conventionally, it has been necessary to secure a space for arranging the surge countermeasure element. Therefore, in recent years, there has been a limit in realizing a simple configuration, a small parasitic capacitance, and a high operating speed, which are required as a countermeasure against surges. In view of such circumstances, the present inventor has considered that a simple configuration, a small parasitic capacitance, and a high operating speed can be realized if a surge countermeasure can be provided in the semiconductor element. Specifically, the inventor can arrange a semiconductor element including a gate electrode, a source electrode, and a drain electrode so as to be in contact with at least two of the gate electrode, the source electrode, and the drain electrode. For example, it has been found that it is effective as a design guideline to realize a member having a film shape and exhibiting varistor characteristics.

しかし、上述したバリスタ特性を示す部材(構造体)を作製するためには、以下の3つの特性を有する樹脂組成物を作製する必要があった。上記樹脂組成物に要求される第1の特性は、バリスタ特性を示す部材の使用対象である半導体素子中に搭載されている電極端子の形状に対応できるように上記部材の形状を制御できる程度に優れた成形性である。上記樹脂組成物に要求される第2の特性は、従来の電子部品において電極端子を保護するために使用されていた封止材の有する機能、すなわち、耐熱性、耐温度サイクル性、絶縁信頼性などの耐久性、密着性、寸法安定性等の要求特性を保持していることである。上記樹脂組成物に要求される第3の特性は、当該樹脂組成物が十分なバリスタ特性を発現できることである。   However, in order to produce a member (structure) exhibiting the above-described varistor characteristics, it was necessary to produce a resin composition having the following three characteristics. The first characteristic required for the resin composition is such that the shape of the member can be controlled so as to be compatible with the shape of the electrode terminal mounted in the semiconductor element that is the target of use of the member exhibiting varistor characteristics. Excellent moldability. The second characteristic required for the resin composition is the function of the sealing material used to protect the electrode terminal in the conventional electronic component, that is, heat resistance, temperature cycle resistance, insulation reliability. The required characteristics such as durability, adhesion, and dimensional stability are maintained. The 3rd characteristic requested | required of the said resin composition is that the said resin composition can express sufficient varistor characteristic.

こうした事情に鑑みて、本発明者は、上述した3つの要求特性を満たす樹脂材料を作製するための設計指針について鋭意検討した結果、バリスタ特性を備えた半導体セラミックス粒子100を(図9参照)、樹脂組成物中に配合すれば、半導体素子内に、サージ電圧や外部環境から加わる応力の外的負荷から上記半導体素子を保護する機能を有した構成を具備させることのできる部材を歩留りよく作製することが可能であるとの知見を得た。くわえて、本発明者は、上述した第1の特性を満たす観点、すなわち、十分な成形性を実現する観点から、上述したバリスタ特性を示す部材を作製する方法としては、圧縮成形法またはトランスファー成形法を採用することが望ましいことも知見した。それ故、本樹脂組成物は、顆粒状、タブレット状またはシート状の形態に加工されたものであることが望ましい。   In view of such circumstances, the present inventor has intensively studied a design guideline for producing a resin material that satisfies the above-described three required characteristics. As a result, the semiconductor ceramic particles 100 having varistor characteristics (see FIG. 9), When compounded in the resin composition, a member capable of providing a structure having a function of protecting the semiconductor element from an external load of a stress applied from a surge voltage or an external environment in the semiconductor element is manufactured with a high yield. The knowledge that it was possible was obtained. In addition, from the viewpoint of satisfying the first characteristic described above, that is, from the viewpoint of realizing sufficient formability, the present inventor has employed a compression molding method or a transfer molding as a method for producing a member exhibiting the above varistor characteristics. We also found it desirable to adopt the law. Therefore, the present resin composition is desirably processed into a granular, tablet or sheet form.

<熱硬化性樹脂>
本発明に係る樹脂組成物に含まれる熱硬化性樹脂の具体例としては、フェノールノボラック樹脂、クレゾールノボラック樹脂、ビスフェノールAノボラック樹脂、トリアジン骨格含有フェノールノボラック樹脂などのノボラック型フェノール樹脂;未変性のレゾールフェノール樹脂、桐油、アマニ油、クルミ油などで変性した油変性レゾールフェノール樹脂などのレゾール型フェノール樹脂などのフェノール樹脂;ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ビスフェノールS型エポキシ樹脂、ビスフェノールE型エポキシ樹脂、ビスフェノールM型エポキシ樹脂、ビスフェノールP型エポキシ樹脂、ビスフェノールZ型エポキシ樹脂などのビスフェノール型エポキシ樹脂;フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂などのノボラック型エポキシ樹脂;ビフェニル型エポキシ樹脂、ビフェニルアラルキル型エポキシ樹脂、アリールアルキレン型エポキシ樹脂、ナフタレン型エポキシ樹脂、アントラセン型エポキシ樹脂、フェノキシ型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ノルボルネン型エポキシ樹脂、アダマンタン型エポキシ樹脂、フルオレン型エポキシ樹脂などのエポキシ樹脂;ユリア(尿素)樹脂、メラミン樹脂などのトリアジン環を有する樹脂;不飽和ポリエステル樹脂;ビスマレイミド化合物などのマレイミド樹脂;ポリウレタン樹脂;ジアリルフタレート樹脂;シリコーン樹脂;ベンゾオキサジン樹脂;シアネートエステル樹脂;ポリイミド樹脂;ポリアミドイミド樹脂;ベンゾシクロブテン樹脂、ノボラック型シアネート樹脂、ビスフェノールA型シアネート樹脂、ビスフェノールE型シアネート樹脂、テ
トラメチルビスフェノールF型シアネート樹脂等のビスフェノール型シアネート樹脂などが挙げられる。これらの中の1種類を単独で用いてもよいし、異なる重量平均分子量を有する2種類以上を併用してもよく、1種類または2種類以上と、それらのプレポリマーを併用してもよい。
<Thermosetting resin>
Specific examples of the thermosetting resin contained in the resin composition according to the present invention include novolak type phenol resins such as phenol novolak resin, cresol novolak resin, bisphenol A novolak resin, and triazine skeleton-containing phenol novolak resin; Phenolic resins such as phenolic resins, tung oil, linseed oil, walnut oil, and other resol type phenolic resins such as oil-modified resol phenolic resins; bisphenol A type epoxy resins, bisphenol F type epoxy resins, bisphenol S type epoxy resins, bisphenol E Type epoxy resin, bisphenol M type epoxy resin, bisphenol P type epoxy resin, bisphenol Z type epoxy resin and other bisphenol type epoxy resins; phenol novolac type epoxy resin, Novolec type epoxy resins such as resole novolac type epoxy resins; biphenyl type epoxy resins, biphenyl aralkyl type epoxy resins, arylalkylene type epoxy resins, naphthalene type epoxy resins, anthracene type epoxy resins, phenoxy type epoxy resins, dicyclopentadiene type epoxy resins , Epoxy resin such as norbornene type epoxy resin, adamantane type epoxy resin, fluorene type epoxy resin; resin having triazine ring such as urea (urea) resin, melamine resin; unsaturated polyester resin; maleimide resin such as bismaleimide compound; polyurethane Resin; diallyl phthalate resin; silicone resin; benzoxazine resin; cyanate ester resin; polyimide resin; polyamideimide resin; Resin, a novolac type cyanate resin, bisphenol A type cyanate resin, bisphenol E type cyanate resin, bisphenol type cyanate resin such as tetramethyl bisphenol F type cyanate resins. One of these may be used alone, two or more having different weight average molecular weights may be used in combination, and one or two or more thereof and a prepolymer thereof may be used in combination.

熱硬化性樹脂の含有量は、本発明に係る樹脂組成物全量に対して、好ましくは、1質量%以上38質量%以下であり、さらに好ましくは、1.5質量%以上35質量%以下であり、より好ましくは、2質量%以上30質量%以下であり、最も好ましくは、3質量%以上25質量%以下である。熱硬化性樹脂の含有量を上記数値範囲以上とすることにより、樹脂組成物の流動性を向上させることができる。また、熱硬化性樹脂の含有量を上記数値範囲以下とすることにより、樹脂組成物の熱放散性を向上させることができるとともに、本発明に係る樹脂組成物からなる構造体の備えるバリスタ特性を向上させることが可能である。   The content of the thermosetting resin is preferably 1% by mass or more and 38% by mass or less, and more preferably 1.5% by mass or more and 35% by mass or less with respect to the total amount of the resin composition according to the present invention. Yes, more preferably 2% by mass or more and 30% by mass or less, and most preferably 3% by mass or more and 25% by mass or less. By making content of a thermosetting resin more than the said numerical range, the fluidity | liquidity of a resin composition can be improved. In addition, by making the content of the thermosetting resin not more than the above numerical range, the heat dissipating property of the resin composition can be improved, and the varistor characteristics provided in the structure composed of the resin composition according to the present invention can be improved. It is possible to improve.

本発明に係る樹脂組成物に含まれる熱硬化性樹脂としては、エポキシ樹脂を用いることが好ましい。上記エポキシ樹脂としては、その分子量、分子構造に関係なく、1分子内にエポキシ基を2個以上有するモノマー、オリゴマー、ポリマー全般を使用することが可能である。このようなエポキシ樹脂の具体例としては、ビフェニル型エポキシ樹脂、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、スチルベン型エポキシ樹脂、ハイドロキノン型エポキシ樹脂等の結晶性エポキシ樹脂;クレゾールノボラック型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、ナフトールノボラック型エポキシ樹脂等のノボラック型エポキシ樹脂;フェニレン骨格含有フェノールアラルキル型エポキシ樹脂、ビフェニレン骨格含有フェノールアラルキル型エポキシ樹脂、フェニレン骨格含有ナフトールアラルキル型エポキシ樹脂等のフェノールアラルキル型エポキシ樹脂;トリフェノールメタン型エポキシ樹脂、アルキル変性トリフェノールメタン型エポキシ樹脂等の3官能型エポキシ樹脂;ジシクロペンタジエン変性フェノール型エポキシ樹脂、テルペン変性フェノール型エポキシ樹脂等の変性フェノール型エポキシ樹脂;トリアジン核含有エポキシ樹脂等の複素環含有エポキシ樹脂等が挙げられ、これらは1種類を単独で用いても2種類以上を組み合わせて用いてもよい。   As the thermosetting resin contained in the resin composition according to the present invention, an epoxy resin is preferably used. As said epoxy resin, it is possible to use the monomer, oligomer, and polymer in general which have 2 or more of epoxy groups in 1 molecule irrespective of the molecular weight and molecular structure. Specific examples of such epoxy resins include biphenyl type epoxy resins, bisphenol A type epoxy resins, bisphenol F type epoxy resins, stilbene type epoxy resins, hydroquinone type epoxy resins and the like; cresol novolac type epoxy resins, Novolak type epoxy resins such as phenol novolac type epoxy resin and naphthol novolak type epoxy resin; Phenol aralkyl type epoxy such as phenylene skeleton-containing phenol aralkyl type epoxy resin, biphenylene skeleton containing phenol aralkyl type epoxy resin, phenylene skeleton containing naphthol aralkyl type epoxy resin Resin; Trifunctional epoxy resin such as triphenolmethane type epoxy resin and alkyl-modified triphenolmethane type epoxy resin; Examples include modified phenolic epoxy resins such as diene-modified phenolic epoxy resins and terpene-modified phenolic epoxy resins; and heterocyclic-containing epoxy resins such as triazine nucleus-containing epoxy resins. These can be used alone or in two types. A combination of the above may also be used.

本樹脂組成物は、離型剤を含有してもよい。こうすることで、バリスタ特性を示す部材(構造体300)を更に歩留りよく作製することが可能となる。この理由は、以下の通りである。本樹脂組成物は、上述したように、好ましくは、圧縮成形法またはトランスファー成形法によりバリスタ特性を示す部材(構造体300)を作製するための原材料として使用することを想定したものである。上記圧縮成形法またはトランスファー成形法を採用する場合には樹脂金型を用いて上記部材(構造体300)を作製することになる。この場合、本樹脂組成物を用いて上記部材(構造体300)を成形した後、金型から成形物を離型する必要がある。そして、成形金型から成形物を離型する際の離型力が強くなると、得られた成形物が破損するという不都合が生じやすくなる傾向にある。そのため、離型剤を含む樹脂組成物を使用した場合には、上述した不都合が生じることを抑制することが可能であり、結果として、バリスタ特性を示す部材(構造体300)を歩留りよく作製することが可能となる。   The present resin composition may contain a release agent. By doing so, a member (structure 300) exhibiting varistor characteristics can be manufactured with higher yield. The reason for this is as follows. As described above, the present resin composition is preferably assumed to be used as a raw material for producing a member (structure 300) exhibiting varistor characteristics by a compression molding method or a transfer molding method. When the compression molding method or the transfer molding method is employed, the member (structure 300) is manufactured using a resin mold. In this case, after molding the member (structure 300) using the resin composition, it is necessary to release the molded product from the mold. And when the mold release force at the time of releasing a molding from a molding die becomes strong, there exists a tendency for the inconvenience that the obtained molding is damaged easily arises. Therefore, when a resin composition containing a release agent is used, it is possible to suppress the above-described inconvenience, and as a result, a member (structure 300) exhibiting varistor characteristics is manufactured with high yield. It becomes possible.

本実施形態に係る離型剤の具体例としては、天然ワックス、合成ワックス、高級脂肪酸もしくはその金属塩類、パラフィン、酸化ポリエチレン等が挙げられる。離型剤の含有量は、樹脂組成物全量に対して、好ましくは、0.01質量%以上1質量%以下であり、さらに好ましくは、0.03質量%以上0.8質量%以下である。   Specific examples of the release agent according to this embodiment include natural wax, synthetic wax, higher fatty acid or metal salt thereof, paraffin, polyethylene oxide and the like. The content of the release agent is preferably 0.01% by mass or more and 1% by mass or less, and more preferably 0.03% by mass or more and 0.8% by mass or less, based on the total amount of the resin composition. .

本発明に係る樹脂材料200(図10および図11参照)には、硬化剤を含有させてもよい。上記硬化剤は、熱硬化性樹脂と反応して硬化させるものであればよく、ここで、熱
硬化性樹脂としてエポキシ樹脂を用いる場合に使用可能な硬化剤の具体例としては、エチレンジアミン、トリメチレンジアミン、テトラメチレンジアミン、ヘキサメチレンジアミン等の炭素数2〜20の直鎖脂肪族ジアミン、メタフェニレンジアミン、パラフェニレンジアミン、パラキシレンジアミン、4,4'−ジアミノジフェニルメタン、4,4'−ジアミノジフェニルプロパン、4,4'−ジアミノジフェニルエーテル、4,4'−ジアミノジフェニルスルホン、4,4'−ジアミノジシクロヘキサン、ビス(4−アミノフェニル)
フェニルメタン、1,5−ジアミノナフタレン、メタキシレンジアミン、パラキシレンジアミン、1,1−ビス(4−アミノフェニル)シクロヘキサン、ジシアノジアミド等のアミノ類;アニリン変性レゾール樹脂やジメチルエーテルレゾール樹脂等のレゾール型フェノール樹脂;フェノールノボラック樹脂、クレゾールノボラック樹脂、tert−ブチルフェノールノボラック樹脂、ノニルフェノールノボラック樹脂等のノボラック型フェノール樹脂;フェニレン骨格含有フェノールアラルキル樹脂、ビフェニレン骨格含有フェノールアラルキル樹脂等のフェノールアラルキル樹脂;ナフタレン骨格やアントラセン骨格のような縮合多環構造を有するフェノール樹脂;ポリパラオキシスチレン等のポリオキシスチレン;ヘキサヒドロ無水フタル酸(HHPA)、メチルテトラヒドロ無水フタル酸(MTHPA)などの脂環族酸無水物、無水トリメリット酸(TMA)、無水ピロメリット酸(PMDA)、ベンゾフェノンテトラカルボン酸(BTDA)などの芳香族酸無水物などを含む酸無水物等;ポリサルファイド、チオエステル、チオエーテルなどのポリメルカプタン化合物;イソシアネートプレポリマー、ブロック化イソシアネートなどのイソシアネート化合物;カルボン酸含有ポリエステル樹脂などの有機酸類等が挙げられる。これらは1種類を単独で用いても2種類以上を組み合わせて用いてもよい。中でも構造体300の耐湿性、信頼性を向上させる観点から、1分子内に少なくとも2個のフェノール性水酸基を有する化合物が好ましく、その具体例としては、フェノールノボラック樹脂、クレゾールノボラック樹脂、tert−ブチルフェノールノボラック樹脂、ノニルフェノールノボラック樹脂等のノボラック型フェノール樹脂;レゾール型フェノール樹脂;ポリパラオキシスチレン等のポリオキシスチレン;フェニレン骨格含有フェノールアラルキル樹脂、ビフェニレン骨格含有フェノールアラルキル樹脂、フェニレン骨格含有ナフトールアラルキル型フェノール樹脂等が挙げられる。
The resin material 200 according to the present invention (see FIGS. 10 and 11) may contain a curing agent. The curing agent only needs to be cured by reacting with a thermosetting resin. Specific examples of curing agents that can be used when an epoxy resin is used as the thermosetting resin include ethylenediamine and trimethylene. C2-C20 linear aliphatic diamine such as diamine, tetramethylenediamine, hexamethylenediamine, metaphenylenediamine, paraphenylenediamine, paraxylenediamine, 4,4'-diaminodiphenylmethane, 4,4'-diaminodiphenyl Propane, 4,4'-diaminodiphenyl ether, 4,4'-diaminodiphenyl sulfone, 4,4'-diaminodicyclohexane, bis (4-aminophenyl)
Aminos such as phenylmethane, 1,5-diaminonaphthalene, metaxylenediamine, paraxylenediamine, 1,1-bis (4-aminophenyl) cyclohexane, dicyanodiamide; resol type such as aniline-modified resole resin and dimethyl ether resole resin Phenol resins: Novolak type phenol resins such as phenol novolak resin, cresol novolak resin, tert-butylphenol novolak resin, nonylphenol novolak resin; Phenol aralkyl resins such as phenylene skeleton-containing phenol aralkyl resin and biphenylene skeleton-containing phenol aralkyl resin; Phenolic resin having a condensed polycyclic structure such as a skeleton; polyoxystyrene such as polyparaoxystyrene; hexahydro anhydride Arocyclic acid anhydrides such as phosphoric acid (HHPA) and methyltetrahydrophthalic anhydride (MTHPA), aromatics such as trimellitic anhydride (TMA), pyromellitic anhydride (PMDA), and benzophenone tetracarboxylic acid (BTDA) Acid anhydrides including acid anhydrides, etc .; Polymercaptan compounds such as polysulfides, thioesters, and thioethers; Isocyanate compounds such as isocyanate prepolymers and blocked isocyanates; Organic acids such as carboxylic acid-containing polyester resins, and the like. These may be used alone or in combination of two or more. Among them, from the viewpoint of improving the moisture resistance and reliability of the structure 300, a compound having at least two phenolic hydroxyl groups in one molecule is preferable, and specific examples thereof include phenol novolac resin, cresol novolac resin, tert-butylphenol. Novolak type phenol resins such as novolak resins and nonylphenol novolak resins; resol type phenol resins; polyoxystyrenes such as polyparaoxystyrene; phenylene skeleton-containing phenol aralkyl resins, biphenylene skeleton-containing phenol aralkyl resins, phenylene skeleton-containing naphthol aralkyl type phenol resins Is mentioned.

本樹脂組成物中に含まれる樹脂材料200には、硬化促進剤を含有させてもよい。上記硬化促進剤は、たとえば、エポキシ基等の官能基と硬化剤との硬化反応を促進させるものであればよく、その具体例としては、1,8−ジアザビシクロ(5,4,0)ウンデセン−7等のジアザビシクロアルケン及びその誘導体;トリブチルアミン、ベンジルジメチルアミン等のアミン系化合物;2−メチルイミダゾール等のイミダゾール化合物;トリフェニルホスフィン、メチルジフェニルホスフィン等の有機ホスフィン類;テトラフェニルホスホニウム・テトラフェニルボレート、テトラフェニルホスホニウム・テトラ安息香酸ボレート、テトラフェニルホスホニウム・テトラナフトイックアシッドボレート、テトラフェニルホスホニウム・テトラナフトイルオキシボレート、テトラフェニルホスホニウム・テトラナフチルオキシボレート等のテトラ置換ホスホニウム・テトラ置換ボレート;ベンゾキノンをアダクトしたトリフェニルホスフィン等が挙げられる。これらは1種類を単独で用いても2種類以上を組み合わせて用いてもよい。   The resin material 200 included in the resin composition may contain a curing accelerator. The curing accelerator is not particularly limited as long as it accelerates the curing reaction between a functional group such as an epoxy group and the curing agent. Specific examples thereof include 1,8-diazabicyclo (5,4,0) undecene- Diazabicycloalkenes and derivatives thereof such as 7; amine compounds such as tributylamine and benzyldimethylamine; imidazole compounds such as 2-methylimidazole; organic phosphines such as triphenylphosphine and methyldiphenylphosphine; tetraphenylphosphonium tetra Phenylborate, tetraphenylphosphonium / tetrabenzoic acid borate, tetraphenylphosphonium / tetranaphthoic acid borate, tetraphenylphosphonium / tetranaphthoyloxyborate, tetraphenylphosphonium / tetranaphthyloxyborate Triphenylphosphine and the like that adduct benzoquinone; tetra-substituted phosphonium tetra-substituted borate over bets like. These may be used alone or in combination of two or more.

また、本樹脂組成物中に含まれる樹脂材料200には、上記の成分以外に、必要に応じて、γ−グリシドキシプロピルトリメトキシシラン等のカップリング剤;カーボンブラック等の着色剤;天然ワックス、合成ワックス、高級脂肪酸もしくはその金属塩類、パラフィン、酸化ポリエチレン等の離型剤;シリコーンオイル、シリコーンゴム等の低応力剤;ハイドロタルサイト等のイオン捕捉剤;水酸化アルミニウム等の難燃剤;酸化防止剤等の各種添加剤を配合させてもよい。   In addition to the above-described components, the resin material 200 contained in the resin composition includes a coupling agent such as γ-glycidoxypropyltrimethoxysilane; a colorant such as carbon black; Mold release agents such as waxes, synthetic waxes, higher fatty acids or metal salts thereof, paraffin and polyethylene oxide; low stress agents such as silicone oil and silicone rubber; ion scavengers such as hydrotalcite; flame retardants such as aluminum hydroxide; You may mix | blend various additives, such as antioxidant.

<半導体セラミックス粒子>
図9は、本実施形態に係る半導体セラミックス粒子の拡大断面図である。
図9に示すように、本実施形態に係る半導体セラミックス粒子100は、粒界部120と、上記粒界部120によって離隔された複数の結晶部110とを有する粒子である。言い換えれば、本実施形態に係る半導体セラミックス粒子100は、粒界部120と、上記粒界部120を介して互いに離間するように配置される2以上の結晶部110とからなる複数の結晶が凝集した粒子であるともいえる。かかる半導体セラミックス粒子100は、当該粒子に対してバリスタ電圧未満の電圧が印加された場合には、粒界部120が抵抗として作用するため電流を通さないが、バリスタ電圧以上の電圧が印加された場合には、トンネル効果が生じて図9に示す矢印のように電流を通すという特性を有する粒子である。なお、本実施形態に係る半導体セラミックス粒子100のようにバリスタ特性を備えた部材については、従来の電子部品において電子素子とともに同回路に搭載させる耐電圧保護素子(バリスタ素子等)中に含まれていた。しかし、以下の2つの要求特性を満たす上記半導体セラミックス粒子100を含む樹脂組成物からなる部材を歩留りよく製造する方法については、これまでに報告されていなかった。上述した1つ目の要求特性は、電子部品内に実装される回路中に搭載する電子素子自体の内部に具備させることが可能なことである。上述した2つ目の要求特性は、当該部材を電子素子自体の内部に具備させた場合に、静電気等の過電圧にくわえて、外部環境から加わる応力から上記電子素子を保護できる機能を備えていることである。
<Semiconductor ceramic particles>
FIG. 9 is an enlarged cross-sectional view of semiconductor ceramic particles according to the present embodiment.
As shown in FIG. 9, the semiconductor ceramic particle 100 according to the present embodiment is a particle having a grain boundary part 120 and a plurality of crystal parts 110 separated by the grain boundary part 120. In other words, in the semiconductor ceramic particle 100 according to the present embodiment, a plurality of crystals composed of the grain boundary part 120 and two or more crystal parts 110 arranged so as to be separated from each other via the grain boundary part 120 are aggregated. It can be said that it is a particle. When a voltage lower than the varistor voltage is applied to the particle, the semiconductor ceramic particle 100 does not pass a current because the grain boundary 120 acts as a resistance, but a voltage higher than the varistor voltage is applied. In some cases, the particles have a characteristic that a tunnel effect occurs and current flows as shown by an arrow in FIG. In addition, about the member provided with the varistor characteristic like the semiconductor ceramic particle 100 according to the present embodiment, it is included in a withstand voltage protection element (varistor element or the like) to be mounted on the same circuit together with the electronic element in the conventional electronic component. It was. However, a method for producing a member made of the resin composition containing the semiconductor ceramic particles 100 satisfying the following two required characteristics with high yield has not been reported so far. The first required characteristic described above is that it can be provided inside the electronic element itself mounted in the circuit mounted in the electronic component. The second required characteristic described above has a function of protecting the electronic element from stress applied from the external environment in addition to overvoltage such as static electricity when the member is provided inside the electronic element itself. That is.

半導体セラミックス粒子100の平均粒子径D50は、例えば、0.01μm以上、150μm以下であり、好ましくは、0.1μm以上、120μm以下であり、さらに好ましくは1μm以上、90μm以下であり、特に好ましくは5μm以上、60μm以下である。こうすることで、半導体セラミックス粒子100を含む樹脂組成物により形成された構造体300の形状に依存することなく、バリスタ特性を発現することが可能となる。   The average particle diameter D50 of the semiconductor ceramic particle 100 is, for example, 0.01 μm or more and 150 μm or less, preferably 0.1 μm or more and 120 μm or less, more preferably 1 μm or more and 90 μm or less, and particularly preferably. It is 5 μm or more and 60 μm or less. By doing so, it becomes possible to develop varistor characteristics without depending on the shape of the structure 300 formed of the resin composition including the semiconductor ceramic particles 100.

また、半導体セラミックス粒子100は、球状粒子であることが好ましい。これにより、バリスタ特性の制御を容易に行うことができる。   The semiconductor ceramic particles 100 are preferably spherical particles. Thereby, it is possible to easily control the varistor characteristics.

半導体セラミックス粒子100において結晶部110は、酸化亜鉛、炭化ケイ素、チタン酸ストロンチウム、および、チタン酸バリウムからなる群より選択される1種以上を含む材料により形成されていることが好ましい。中でも、酸化亜鉛を主成分として含む材料は、半導体セラミックス粒子100自体の非直線性係数やエネルギー耐量を向上させる観点から好ましい。炭化ケイ素を主成分として含む材料は、絶縁破壊電圧が高いため、バリスタ電圧を高電圧に設定する場合には好適である。また、チタン酸ストロンチウムを主成分として含む材料は、高電圧・高周波ノイズの吸収や抑制という点において、好適である。   In the semiconductor ceramic particle 100, the crystal part 110 is preferably formed of a material including at least one selected from the group consisting of zinc oxide, silicon carbide, strontium titanate, and barium titanate. Especially, the material which contains zinc oxide as a main component is preferable from a viewpoint of improving the nonlinear coefficient and energy tolerance of the semiconductor ceramic particle 100 itself. Since a material containing silicon carbide as a main component has a high dielectric breakdown voltage, it is suitable when the varistor voltage is set to a high voltage. A material containing strontium titanate as a main component is preferable in terms of absorption and suppression of high voltage / high frequency noise.

半導体セラミックス粒子100において粒界部120は、ビスマス、プラセオジム、アンチモン、マンガン、コバルトおよびニッケル、またはこれらの化合物からなる群より選択される1種以上を含む材料により形成されていることが好ましい。中でも、粒界部120は、非直線性抵抗特性が良好であるという観点から、ビスマス、プラセオジム、またはこれらの化合物からなる群より選択される1種以上を含む材料により形成されていることが好ましい。なお、上記これらの化合物としては、酸化物、窒化物、有機化合物、その他の無機化合物等の形態が挙げられるが、バリスタ特性を良好に発現させる観点から、酸化物であることが好ましい。   In the semiconductor ceramic particle 100, the grain boundary part 120 is preferably formed of a material containing at least one selected from the group consisting of bismuth, praseodymium, antimony, manganese, cobalt and nickel, or a compound thereof. Among these, the grain boundary portion 120 is preferably formed of a material containing at least one selected from the group consisting of bismuth, praseodymium, and these compounds from the viewpoint of good non-linear resistance characteristics. . Examples of these compounds include oxides, nitrides, organic compounds, and other inorganic compounds, but oxides are preferable from the viewpoint of satisfactorily expressing varistor characteristics.

半導体セラミックス粒子100の含有量は、確実に構造体300のバリスタ特性を発現させる観点から、本樹脂組成物全量に対して、好ましくは60質量%以上97質量%以下であり、さらに好ましくは、70質量%以上95質量%以下であり、特に好ましくは、75質量%以上95質量%以下である。半導体セラミックス粒子100の含有量を上記数値
範囲内となるよう制御することにより、図10に示す模式図のように、2つの電極端子130間が、複数の粒子同士が互いに接するように半導体セラミックス粒子100により埋め尽くされた構造体300を実現することができる。すなわち、半導体セラミックス粒子100の含有量を上記数値範囲内となるよう制御した場合には、構造体のバリスタ特性を確実に発現させることが可能となる。
The content of the semiconductor ceramic particles 100 is preferably 60% by mass or more and 97% by mass or less, and more preferably 70% by mass with respect to the total amount of the resin composition, from the viewpoint of surely expressing the varistor characteristics of the structure 300. It is not less than 95% by mass and particularly preferably not less than 75% by mass and not more than 95% by mass. By controlling the content of the semiconductor ceramic particles 100 to be within the above numerical range, the semiconductor ceramic particles are arranged such that a plurality of particles are in contact with each other between the two electrode terminals 130 as shown in the schematic diagram of FIG. A structure 300 filled with 100 can be realized. That is, when the content of the semiconductor ceramic particles 100 is controlled to be within the above numerical range, the varistor characteristics of the structure can be surely expressed.

本樹脂組成物中には、導電粒子を含有させることが好ましい。こうすることで、本樹脂組成物により形成された構造体300を備える半導体素子に対して、バリスタ電圧を超える高電圧が印加された際に、当該構造体300の電気伝導性をより一層良好なものとすることができる。具体的には、図11に示すように、2つの電極端子130間を埋め尽くすように配される複数の半導体セラミックス粒子100同士の隙間領域に、導電粒子150を入り込ませることが可能となる。これにより、構造体300のバリスタ特性をより一層良好なものとすることができる。   The resin composition preferably contains conductive particles. Thus, when a high voltage exceeding the varistor voltage is applied to a semiconductor element including the structure 300 formed of the present resin composition, the electrical conductivity of the structure 300 is further improved. Can be. Specifically, as shown in FIG. 11, the conductive particles 150 can enter the gap region between the plurality of semiconductor ceramic particles 100 arranged so as to fill the space between the two electrode terminals 130. Thereby, the varistor characteristic of the structure 300 can be further improved.

導電粒子150の含有量は、確実に構造体300のバリスタ特性を発現させる観点から、本樹脂組成物全量に対して、好ましくは、1質量%以上20質量%以下であり、さらに好ましくは、2質量%以上15質量%以下であり、最も好ましくは、2質量%以上10質量%以下である。導電粒子150の含有量を上記数値範囲内となるよう制御することにより、図10に示す模式図のように、2つの電極端子130間を埋め尽くすように配される複数の半導体セラミックス粒子100の隙間領域に、万遍なく導電粒子150を入り込ませることが可能となる。   The content of the conductive particles 150 is preferably 1% by mass or more and 20% by mass or less, more preferably 2% by mass with respect to the total amount of the resin composition, from the viewpoint of surely expressing the varistor characteristics of the structure 300. The content is from 15% to 15% by mass, and most preferably from 2% to 10% by mass. By controlling the content of the conductive particles 150 to be within the above numerical range, a plurality of semiconductor ceramic particles 100 arranged so as to fill the space between the two electrode terminals 130 as shown in the schematic diagram of FIG. It becomes possible to allow the conductive particles 150 to enter the gap region evenly.

導電粒子150の平均粒子径D50は、確実に構造体のバリスタ特性を発現させる観点から、例えば、0.01μm以上、50μm以下であり、好ましくは、0.02μm以上、40μm以下であり、さらに好ましくは0.05μm以上、30μm以下であり、特に好ましくは0.1μm以上、20μm以下である。   The average particle diameter D50 of the conductive particles 150 is, for example, 0.01 μm or more and 50 μm or less, preferably 0.02 μm or more and 40 μm or less, more preferably, from the viewpoint of surely expressing the varistor characteristics of the structure. Is 0.05 μm or more and 30 μm or less, and particularly preferably 0.1 μm or more and 20 μm or less.

導電粒子150を形成する材料の具体例としては、ニッケル、カーボンブラック、アルミニウム、銀、金、銅、グラファイト、亜鉛、鉄、ステンレス鋼、錫、黄銅、及び、それらの合金からなる群より選択される導電材料や、酸化亜鉛、炭化ケイ素、チタン酸ストロンチウム、および、チタン酸バリウムからなる群より選択される半導電材料等が挙げられる。   Specific examples of the material forming the conductive particles 150 are selected from the group consisting of nickel, carbon black, aluminum, silver, gold, copper, graphite, zinc, iron, stainless steel, tin, brass, and alloys thereof. And a semiconductive material selected from the group consisting of zinc oxide, silicon carbide, strontium titanate, and barium titanate.

また、本樹脂組成物に含まれる半導体セラミックス粒子100と、導電粒子150の大きさは、以下の条件を満たすものであることが好ましい。具体的には、半導体セラミックス粒子100の平均粒子径D50をXとし、導電粒子150の平均粒子径D50をYとした時、Y/Xの値が、0.05以上1未満であることが好ましく、0.1以上0.8以下であるとさらに好ましい。こうすることで、図11に示す模式図のように、2つの電極端子130間を埋め尽くすように配される複数の半導体セラミックス粒子100の隙間領域に、導電粒子150を入り込ませやすくなる。   Moreover, it is preferable that the magnitude | size of the semiconductor ceramic particle 100 contained in this resin composition and the electrically-conductive particle 150 satisfy | fills the following conditions. Specifically, when the average particle diameter D50 of the semiconductor ceramic particles 100 is X and the average particle diameter D50 of the conductive particles 150 is Y, the value of Y / X is preferably 0.05 or more and less than 1. More preferably, it is 0.1 or more and 0.8 or less. By doing so, as in the schematic diagram shown in FIG. 11, the conductive particles 150 can easily enter the gap regions of the plurality of semiconductor ceramic particles 100 arranged so as to fill the gap between the two electrode terminals 130.

本実施形態に係る樹脂組成物は、熱硬化性樹脂とともに、特定量のバリスタ特性を示す半導体セラミックス粒子を含む構成を採用している。かかる構成を採用した樹脂組成物を用いることによって、半導体素子内に、サージ電圧や外部環境から加わる応力の外的負荷から上記半導体素子を保護する機能を有した構成を具備させることが可能となるため、従来の電子部品のように、半導体素子と、サージ対策素子とを回路内に配置する必要がなくなり、結果的に、半導体素子に対するサージ対策として、簡易な構成で、寄生容量が小さく、動作速度の速い対策を実現させることができる。   The resin composition according to the present embodiment employs a configuration including semiconductor ceramic particles exhibiting a specific amount of varistor characteristics together with a thermosetting resin. By using the resin composition adopting such a configuration, it is possible to provide a semiconductor device with a configuration having a function of protecting the semiconductor device from an external load of a stress applied from a surge voltage or an external environment. Therefore, unlike conventional electronic components, there is no need to arrange a semiconductor element and a surge countermeasure element in the circuit. As a result, as a countermeasure against a surge on the semiconductor element, the parasitic capacitance is small and the operation is simple. A fast countermeasure can be realized.

以下、本実施形態に係る樹脂組成物を用いて、半導体素子中にサージ対策部(以下、「
バリスタ特性を示す部材」及び/又は「構造体300」ともいう。)を作製する方法について、説明する。
Hereinafter, using the resin composition according to the present embodiment, a surge countermeasure part (hereinafter, “
It is also referred to as “member exhibiting varistor characteristics” and / or “structure 300”. ) Will be described.

本実施形態に係る樹脂組成物を用いる場合、圧縮成形法およびトランスファー成形法のいずれかの樹脂成形方法により、バリスタ特性を示す部材(構造体300)を半導体素子中に歩留りよく作製することができる。そのため、電極端子の形状に対応した構造体300を作製することが可能である。ここで、構造体300を作製するために、樹脂組成物を圧縮成形する手法を採用する場合には、上記樹脂組成物は、顆粒状、粉末状またはシート状に加工されたものであることが好ましい。一方、構造体300を作製するために、樹脂組成物をトランスファー成形する手法を採用する場合には、上記樹脂組成物は、タブレット状に加工されたものであることが好ましい。   When the resin composition according to this embodiment is used, a member (structure 300) exhibiting varistor characteristics can be produced in a semiconductor element with a high yield by any one of the resin molding methods of the compression molding method and the transfer molding method. . Therefore, the structure 300 corresponding to the shape of the electrode terminal can be manufactured. Here, in the case of adopting a method of compressing and molding the resin composition in order to produce the structure 300, the resin composition may be processed into granules, powders, or sheets. preferable. On the other hand, in the case of adopting a transfer molding method of the resin composition for producing the structure 300, the resin composition is preferably processed into a tablet shape.

半導体素子中にバリスタ特性を示す部材(構造体300)を作製する方法の一例としては、たとえば、半導体素子に対して、上記半導体素子のゲート電極とソース電極とドレイン電極とのうち少なくとも2つに夫々接するように、本樹脂組成物を圧縮成形またはトランスファー成形することにより構造体300(高電圧保護部材)を形成する工程を含む方法が挙げられる。   As an example of a method for manufacturing a member (structure 300) exhibiting varistor characteristics in a semiconductor element, for example, at least two of the gate electrode, the source electrode, and the drain electrode of the semiconductor element are used for the semiconductor element. Examples include a method including a step of forming the structure 300 (high voltage protection member) by compression molding or transfer molding of the resin composition so as to contact each other.

以下、本実施形態に係る構造体300を半導体素子内に搭載させる方法の一例について、まずは、顆粒状の樹脂組成物を用いて圧縮成形することにより構造体300を製造する場合を例に挙げて説明する。ただし、本実施形態に係る構造体300を半導体素子内に搭載させる方法については、以下の例に限定されない。   Hereinafter, as an example of a method for mounting the structure 300 according to this embodiment in a semiconductor element, first, the case where the structure 300 is manufactured by compression molding using a granular resin composition will be described as an example. explain. However, the method of mounting the structure 300 according to the present embodiment in the semiconductor element is not limited to the following example.

まず、圧縮成形金型の上型と下型の間に、顆粒状の樹脂組成物が収容された樹脂材料供給容器を設置する。次いで、半導体素子を、クランプ、吸着のような固定手段により圧縮成型金型の上型と下型の一方に固定する。以下では、上記半導体素子のゲート電極とソース電極とドレイン電極とのうち少なくとも2つを有する面が樹脂材料供給容器に対面するように半導体素子を圧縮成型金型の上型に固定した場合を例に挙げて説明する。   First, a resin material supply container containing a granular resin composition is installed between an upper mold and a lower mold of a compression mold. Next, the semiconductor element is fixed to one of the upper mold and the lower mold of the compression mold by a fixing means such as clamping and suction. Hereinafter, an example in which the semiconductor element is fixed to the upper mold of the compression mold so that the surface having at least two of the gate electrode, the source electrode, and the drain electrode of the semiconductor element faces the resin material supply container will be described. Will be described.

次に、減圧下、金型の上型と下型の間隔を狭めながら、樹脂材料供給容器の底面を構成するシャッター等の樹脂材料供給機構により、秤量された顆粒状の樹脂組成物を下型が備える下型キャビティ内へ供給する。これにより、顆粒状の樹脂組成物は、下型キャビティ内で所定温度に加熱され、溶融状態となる。次いで、金型の上型と下型を結合させることにより、溶融状態の樹脂組成物を上型に固定された半導体素子に備わるゲート電極とソース電極とドレイン電極とのうち少なくとも2つに対して押し当てる。こうすることで、ゲート電極とソース電極とドレイン電極とのうち少なくとも2つの間に形成された間隔を溶融状態の樹脂組成物で埋めることができる。その後、金型の上型と下型を結合させた状態を保持しながら、所定時間をかけて樹脂組成物を硬化させる。これにより、樹脂組成物が確実にバリスタ特性を発現することができる。ここで、圧縮成形を行う場合には、金型内を減圧しながら樹脂封止を行うことが好ましく、真空条件下で行うとさらに好ましい。これにより、少なくとも、ゲート電極とソース電極とドレイン電極とのうち少なくとも2つを取り囲む領域については樹脂組成物の未充填部分を残さずに良好に充填することができる。   Next, under reduced pressure, while the interval between the upper and lower molds of the mold is reduced, the weighed granular resin composition is removed from the lower mold by a resin material supply mechanism such as a shutter that constitutes the bottom surface of the resin material supply container. Into the lower mold cavity. As a result, the granular resin composition is heated to a predetermined temperature in the lower mold cavity to be in a molten state. Next, by bonding the upper mold and the lower mold of the mold, at least two of the gate electrode, the source electrode, and the drain electrode provided in the semiconductor element in which the molten resin composition is fixed to the upper mold Press. By doing so, the gap formed between at least two of the gate electrode, the source electrode, and the drain electrode can be filled with the molten resin composition. Thereafter, the resin composition is cured over a predetermined time while maintaining the state in which the upper mold and the lower mold are bonded. Thereby, a resin composition can express a varistor characteristic reliably. Here, when performing compression molding, it is preferable to perform resin sealing while reducing the pressure inside the mold, and it is more preferable to perform the sealing under vacuum conditions. Accordingly, at least a region surrounding at least two of the gate electrode, the source electrode, and the drain electrode can be satisfactorily filled without leaving an unfilled portion of the resin composition.

また、顆粒状の樹脂組成物を用いて圧縮成形する場合における成形温度は、特に限定されるわけではないが、50〜250℃が好ましく、50〜200℃がさらに好ましく、80〜180℃が特に好ましい。また、成形圧力は、特に限定されるわけではないが、0.5〜12MPaであることが好ましく、1〜10MPaが特に好ましい。成形温度および圧力を上記範囲とすることで、溶融状態の樹脂組成物が充填されない部分が発生することと半導体素子が位置ずれしてしまうことの両方を防止することができる。   In addition, the molding temperature in the case of compression molding using a granular resin composition is not particularly limited, but is preferably 50 to 250 ° C, more preferably 50 to 200 ° C, and particularly preferably 80 to 180 ° C. preferable. The molding pressure is not particularly limited, but is preferably 0.5 to 12 MPa, and particularly preferably 1 to 10 MPa. By setting the molding temperature and pressure within the above ranges, it is possible to prevent both occurrence of a portion not filled with the molten resin composition and displacement of the semiconductor element.

次に、本実施形態に係る構造体300を半導体素子内に搭載させる方法の一例について、シート状の樹脂組成物を用いて圧縮成形することにより構造体300を製造する場合を例に挙げて説明する。   Next, an example of a method for mounting the structure 300 according to this embodiment in a semiconductor element will be described by taking as an example the case where the structure 300 is manufactured by compression molding using a sheet-like resin composition. To do.

まず、半導体素子を、クランプ、吸着のような固定手段により圧縮成形金型の上型と下型の一方に固定する。以下では、上記半導体素子のゲート電極とソース電極とドレイン電極とのうち少なくとも2つを有する面が樹脂材料供給容器に対面するように半導体素子を圧縮成型金型の上型に固定した場合を例に挙げて説明する。   First, a semiconductor element is fixed to one of an upper mold and a lower mold of a compression molding mold by a fixing means such as clamping and suction. Hereinafter, an example in which the semiconductor element is fixed to the upper mold of the compression mold so that the surface having at least two of the gate electrode, the source electrode, and the drain electrode of the semiconductor element faces the resin material supply container will be described. Will be described.

次に、金型の上型に固定した半導体素子のゲート電極とソース電極とドレイン電極とのうち少なくとも2つに対応する位置となるように、金型の下型キャビティ内にシート状の樹脂組成物を配置する。次いで、減圧下、金型の上型と下型の間隔を狭めることにより、シート状の樹脂組成物は、下型キャビティ内で所定温度に加熱され、溶融状態となる。その後、金型の上型と下型を結合させることにより、溶融状態の樹脂組成物を上型に固定された半導体素子に備わるゲート電極とソース電極とドレイン電極とのうち少なくとも2つに対して押し当てる。こうすることで、ゲート電極とソース電極とドレイン電極とのうち少なくとも2つの間に形成された間隔を溶融状態の樹脂組成物で埋めることができる。その後、金型の上型と下型を結合させた状態を保持しながら、所定時間をかけて樹脂組成物を硬化させる。これにより、樹脂組成物が確実にバリスタ特性を発現することができる。ここで、圧縮成形を行う場合には、金型内を減圧しながら樹脂封止を行うことが好ましく、真空条件下で行うとさらに好ましい。これにより、少なくとも、ゲート電極とソース電極とドレイン電極とのうち少なくとも2つを取り囲む領域については樹脂組成物の未充填部分を残さずに良好に充填することができる。   Next, a resin composition in the form of a sheet in the lower mold cavity of the mold so that the position corresponds to at least two of the gate electrode, the source electrode, and the drain electrode of the semiconductor element fixed to the upper mold of the mold Arrange things. Next, by reducing the distance between the upper mold and the lower mold of the mold under reduced pressure, the sheet-shaped resin composition is heated to a predetermined temperature in the lower mold cavity to be in a molten state. Thereafter, by bonding the upper mold and the lower mold of the mold, at least two of the gate electrode, the source electrode, and the drain electrode provided in the semiconductor element in which the molten resin composition is fixed to the upper mold Press. By doing so, the gap formed between at least two of the gate electrode, the source electrode, and the drain electrode can be filled with the molten resin composition. Thereafter, the resin composition is cured over a predetermined time while maintaining the state in which the upper mold and the lower mold are bonded. Thereby, a resin composition can express a varistor characteristic reliably. Here, when performing compression molding, it is preferable to perform resin sealing while reducing the pressure inside the mold, and it is more preferable to perform the sealing under vacuum conditions. Accordingly, at least a region surrounding at least two of the gate electrode, the source electrode, and the drain electrode can be satisfactorily filled without leaving an unfilled portion of the resin composition.

また、シート状の樹脂組成物を用いて圧縮成形する場合における成形温度は、特に限定されるわけではないが、50〜250℃が好ましく、50〜200℃がさらに好ましく、80〜180℃が特に好ましい。また、成形圧力は、特に限定されるわけではないが、0.5〜12MPaであることが好ましく、1〜10MPaが特に好ましい。成形温度および圧力を上記範囲とすることで、溶融状態の樹脂組成物が充填されない部分が発生することと半導体素子が位置ずれしてしまうことの両方を防止することができる。   The molding temperature in the case of compression molding using a sheet-shaped resin composition is not particularly limited, but is preferably 50 to 250 ° C, more preferably 50 to 200 ° C, and particularly preferably 80 to 180 ° C. preferable. The molding pressure is not particularly limited, but is preferably 0.5 to 12 MPa, and particularly preferably 1 to 10 MPa. By setting the molding temperature and pressure within the above ranges, it is possible to prevent both occurrence of a portion not filled with the molten resin composition and displacement of the semiconductor element.

次に、本実施形態に係る構造体300を半導体素子内に搭載させる方法の一例について、タブレット状の樹脂組成物を用いてトランスファー成形することにより構造体300を製造する場合を例に挙げて説明する。   Next, an example of a method for mounting the structure 300 according to this embodiment in a semiconductor element will be described by taking as an example the case where the structure 300 is manufactured by transfer molding using a tablet-like resin composition. To do.

まず、半導体素子を設置した成形金型を準備する。ここで準備する成形金型は、タブレット状の樹脂組成物を仕込むポットと、その後、圧力をかけて樹脂組成物を溶融させるためにポットに挿入する補助ラムを備えたプランジャーと、溶融させた樹脂組成物を成形空間内に送り込むスプルーとが設けられているものである。   First, a molding die provided with a semiconductor element is prepared. The molding die prepared here was melted with a pot charged with a tablet-shaped resin composition, and then a plunger with an auxiliary ram inserted into the pot to melt the resin composition by applying pressure. A sprue for feeding the resin composition into the molding space is provided.

次いで、成形金型を閉じた状態で、ポット内にタブレット状の樹脂組成物を仕込む。ここで、ポット内に仕込む樹脂組成物の形態は、予め、プレヒーター等によって予熱することにより半溶融の状態にされていてもよい。次に、ポット内に仕込んだ樹脂組成物を溶融させるために、樹脂組成物に対して、補助ラムを備えたプランジャーをポットに挿入して圧力をかける。その後、溶融した樹脂組成物を、スプルーを介して成形空間内に導入する。次に、成形空間内に充填された樹脂組成物は、加熱加圧されることにより硬化する。樹脂組成物が硬化した後、成形金型を開くことにより、樹脂組成物が確実にバリスタ特性を発現する構造体300を備えた半導体素子を得ることができる。   Next, the tablet-shaped resin composition is charged into the pot with the molding die closed. Here, the form of the resin composition charged in the pot may be in a semi-molten state by preheating with a preheater or the like in advance. Next, in order to melt the resin composition charged in the pot, a plunger having an auxiliary ram is inserted into the pot to apply pressure to the resin composition. Thereafter, the molten resin composition is introduced into the molding space through a sprue. Next, the resin composition filled in the molding space is cured by being heated and pressurized. After the resin composition is cured, a semiconductor element including the structure 300 in which the resin composition surely exhibits varistor characteristics can be obtained by opening the molding die.

また、トランスファー成形における成形温度は、特に限定されるわけではないが、50〜250℃が好ましく、50〜200℃がさらに好ましく、80〜180℃が特に好ましい。成形温度を上記範囲とすることで、溶融状態の樹脂組成物が充填されない部分が発生することと半導体素子が位置ずれしてしまうことの両方を防止することができる。   The molding temperature in transfer molding is not particularly limited, but is preferably 50 to 250 ° C, more preferably 50 to 200 ° C, and particularly preferably 80 to 180 ° C. By setting the molding temperature within the above range, it is possible to prevent both occurrence of a portion not filled with the molten resin composition and displacement of the semiconductor element.

本発明に係るサージ対策部材は、熱硬化性樹脂及び粒界部と、前記粒界部によって離隔された複数の結晶部とを有する半導体セラミックス粒子を含む樹脂組成物から成形され、電圧−電流特性がオームの法則に従わない非直線性を示し、半導体素子のゲート電極とソース電極とドレイン電極とのうち少なくとも2つ(上述の実施形態の場合ドレイン電極とソース電極)に夫々接続される。上記樹脂組成物としては、本発明に係る樹脂組成物を用いることができる。   The surge countermeasure member according to the present invention is molded from a resin composition containing semiconductor ceramic particles having a thermosetting resin and a grain boundary part, and a plurality of crystal parts separated by the grain boundary part, and has a voltage-current characteristic. Indicates non-linearity that does not follow Ohm's law and is connected to at least two of the gate electrode, the source electrode, and the drain electrode of the semiconductor element (in the above embodiment, the drain electrode and the source electrode). As the resin composition, the resin composition according to the present invention can be used.

本発明に係るサージ対策部材は、本実施形態に係る樹脂組成物を用いて、半導体素子中にサージ対策部を作製する上述の方法と同様にして、製造することができる。   The surge countermeasure member according to the present invention can be manufactured using the resin composition according to the present embodiment in the same manner as described above for producing a surge countermeasure portion in a semiconductor element.

10・・・基板
11・・・トランジスタ領域
12・・・サージ対策領域
21・・・バッファ層
22・・・電子走行層
24・・・電子供給層
31・・・ゲート電極
32・・・ソース電極
33・・・ドレイン電極
41・・・サージ対策部
51・・・サージ対策部
100・・・半導体セラミックス粒子
110・・・結晶部
120・・・粒界部
130・・・電極端子
150・・・導電粒子
200・・・樹脂材料
300・・・バリスタ特性を示す部材(構造体)
DESCRIPTION OF SYMBOLS 10 ... Board | substrate 11 ... Transistor area | region 12 ... Surge countermeasure area | region 21 ... Buffer layer 22 ... Electron travel layer 24 ... Electron supply layer 31 ... Gate electrode 32 ... Source electrode 33 ... Drain electrode 41 ... Surge countermeasure part 51 ... Surge countermeasure part 100 ... Semiconductor ceramic particle 110 ... Crystal part 120 ... Grain boundary part 130 ... Electrode terminal 150 ... Conductive particles 200 ... resin material 300 ... member showing varistor characteristics (structure)

Claims (8)

トランジスタ部とサージ対策部とを有する半導体素子であって、
前記トランジスタ部は、
基板の上に形成された第1の半導体層と、
前記第1の半導体層の上に形成された第2の半導体層と、
前記第2の半導体層の上に形成された、ゲート電極、ソース電極及びドレイン電極と、
を備え、
前記サージ対策部は、前記ゲート電極と前記ソース電極と前記ドレイン電極とのうち少なくとも2つに夫々接続される、電圧−電流特性がオームの法則に従わない非直線性を示す高電圧保護部材である、
半導体素子。
A semiconductor element having a transistor part and a surge countermeasure part,
The transistor portion is
A first semiconductor layer formed on the substrate;
A second semiconductor layer formed on the first semiconductor layer;
A gate electrode, a source electrode, and a drain electrode formed on the second semiconductor layer;
With
The surge countermeasure unit is a high-voltage protection member that is connected to at least two of the gate electrode, the source electrode, and the drain electrode, and exhibits non-linearity in which voltage-current characteristics do not follow Ohm's law. is there,
Semiconductor element.
前記サージ対策部は、前記ドレイン電極と前記ソース電極とに夫々接続される、電圧−電流特性がオームの法則に従わない非直線性を示す高電圧保護部材である、
半導体素子。
The surge countermeasure unit is a high-voltage protection member that is connected to the drain electrode and the source electrode, respectively, and exhibits non-linearity in which voltage-current characteristics do not follow Ohm's law.
Semiconductor element.
前記サージ対策部は、前記第2の半導体層の上に、前記ドレイン電極と前記ソース電極とに夫々接続される部材である、
請求項2に記載の半導体素子。
The surge countermeasure portion is a member connected to the drain electrode and the source electrode, respectively, on the second semiconductor layer.
The semiconductor device according to claim 2.
前記サージ対策部は、前記ドレイン電極の端子と前記ソース電極の端子とに夫々接続される部材である、
請求項2に記載の半導体素子。
The surge countermeasure portion is a member connected to the terminal of the drain electrode and the terminal of the source electrode, respectively.
The semiconductor device according to claim 2.
前記第1の半導体層及び前記第2の半導体層は、III−V族化合物半導体である、
請求項1乃至4のうち何れか一項に記載の半導体素子。
The first semiconductor layer and the second semiconductor layer are III-V compound semiconductors,
The semiconductor element as described in any one of Claims 1 thru | or 4.
前記第1の半導体層及び前記第2の半導体層は、窒化物半導体である
請求項1乃至5のうち何れか一項に記載の半導体素子。
The semiconductor device according to claim 1, wherein the first semiconductor layer and the second semiconductor layer are nitride semiconductors.
樹脂組成物であって、
熱硬化性樹脂と、半導体セラミックス粒子と、を含み、
前記半導体セラミック粒子は、粒界部と、前記粒界部によって離隔された複数の結晶部と、を有し、
前記樹脂組成物の硬化物は、電圧−電流特性がオームの法則に従わない非直線性を示し、
半導体素子のゲート電極とソース電極とドレイン電極とのうち少なくとも2つに夫々接続されるサージ対策部に成形されるために用いられる樹脂組成物。
A resin composition comprising:
Including a thermosetting resin and semiconductor ceramic particles;
The semiconductor ceramic particles have a grain boundary part and a plurality of crystal parts separated by the grain boundary part,
The cured product of the resin composition exhibits non-linearity in which voltage-current characteristics do not follow Ohm's law,
A resin composition used for forming a surge countermeasure portion connected to at least two of a gate electrode, a source electrode, and a drain electrode of a semiconductor element.
樹脂組成物から成形されたサージ対策部材であって、
前記樹脂組成物は、
熱硬化性樹脂と、半導体セラミックス粒子と、を含み、
前記半導体セラミック粒子は、粒界部と、前記粒界部によって離隔された複数の結晶部と、を有し、
前記サージ対策部材は、電圧−電流特性がオームの法則に従わない非直線性を示し、
半導体素子のゲート電極とソース電極とドレイン電極とのうち少なくとも2つに夫々接続されるサージ対策部材。
A surge countermeasure member molded from a resin composition,
The resin composition is
Including a thermosetting resin and semiconductor ceramic particles;
The semiconductor ceramic particles have a grain boundary part and a plurality of crystal parts separated by the grain boundary part,
The surge countermeasure member exhibits non-linearity in which the voltage-current characteristic does not follow Ohm's law,
A surge countermeasure member connected to at least two of a gate electrode, a source electrode and a drain electrode of a semiconductor element.
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