JP2016207232A5 - プロセッサ - Google Patents
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- 230000000875 corresponding Effects 0.000 claims 1
Claims (19)
- プロセッサであって、
複数の論理プロセッサと、
前記複数の論理プロセッサのうちの第１の論理プロセッサであって、前記第１の論理プロセッサは、１以上の条件付きメモリ・アクセス命令を含むソフトウェアを実行する、前記第１の論理プロセッサと、
前記第１の論理プロセッサの復号化ユニットであって、前記復号化ユニットは、前記プロセッサが緩和メモリ・アクセス同期モードである場合、前記１以上の条件付きメモリ・アクセス命令を１以上の無条件メモリ・アクセス操作に変換する、前記復号化ユニットと、を備え、
前記プロセッサが前記緩和メモリ・アクセス同期モードであるときに、前記第１の論理プロセッサは、同期を考慮せずにメモリの少なくとも第１の部分にアクセスする
プロセッサ。 - 前記１以上の条件付きメモリ・アクセス命令は、条件付きストア命令を有し、
前記１以上の無条件メモリ・アクセス操作は、無条件ストア操作を有する
請求項１に記載のプロセッサ。 - 前記１以上の条件付きメモリ・アクセス命令は、条件付きロード命令を有し、
前記１以上の無条件メモリ・アクセス操作は、無条件ロード操作を有する
請求項１に記載のプロセッサ。 - 前記１以上の条件付きメモリ・アクセス命令は、ロードリンク命令とストアコンディショナル命令による対を有し、
前記１以上の無条件メモリ・アクセス操作は、単一の無条件ストア操作を有する
請求項１に記載のプロセッサ。 - 前記１以上の条件付きメモリ・アクセス命令は、リード・モディファイ・ライト命令を有し、
前記１以上の無条件メモリ・アクセス操作は、単一の無条件ライト操作を有する
請求項１に記載のプロセッサ。 - 前記プロセッサは、前記プロセッサが前記緩和メモリ・アクセス同期モードであることを示す、１以上のアーキテクチャ可視ビットを有する
請求項１から５のいずれか１項に記載のプロセッサ。 - 前記１以上のアーキテクチャ可視ビットは、ソフトウェアに基づき修正可能である
請求項６に記載のプロセッサ。 - 前記１以上のアーキテクチャ可視ビットは、前記メモリの前記第１の部分に対応し、
前記プロセッサは、前記メモリの他の第２の部分に対応する１以上のアーキテクチャ可視ビットの別の組をさらに備える
請求項６または７に記載のプロセッサ。 - 前記プロセッサは、ソフトウェアに基づき、ランタイムにおいて前記緩和メモリ・アクセス同期モードにされる
請求項１から８のいずれか１項に記載のプロセッサ。 - 前記プロセッサは、（１）単一のスレッドのみが実行されている場合、（２）１つのスレッドのみが関連する共有メモリにアクセスする場合、および（３）他のスレッドが前記関連する共有メモリを監視していない場合のうちの少なくとも１つの場合に、前記緩和メモリ・アクセス同期モードになる
請求項１から９のいずれか１項に記載のプロセッサ。 - プロセッサであって、
複数の論理プロセッサと、
前記複数の論理プロセッサのうちの第１の論理プロセッサであって、前記第１の論理プロセッサは、１以上の条件付きメモリ・アクセス命令を含むソフトウェアを実行する、前記第１の論理プロセッサと、
前記第１の論理プロセッサの復号化ユニットであって、前記復号化ユニットは、前記プロセッサが緩和メモリ・アクセス同期モードである場合、前記１以上の条件付きメモリ・アクセス命令を１以上の無条件メモリ・アクセス操作に変換する、前記復号化ユニットと、
前記プロセッサが前記緩和メモリ・アクセス同期モードであることを示す、１以上のアーキテクチャ可視ビットと、を備え、
前記プロセッサが前記緩和メモリ・アクセス同期モードであるときに、前記第１の論理プロセッサは、同期を考慮せずにメモリの少なくとも一部にアクセスし、
前記１以上のアーキテクチャ可視ビットは、ソフトウェアに基づき修正可能であり、
前記プロセッサが前記緩和メモリ・アクセス同期モードであることを示すべく、前記１以上のアーキテクチャ可視ビットは、前記ソフトウェアに基づき、ランタイムの間に修正され、
（１）単一のスレッドのみが実行されている場合、（２）１つのスレッドのみが関連する共有メモリにアクセスする場合、および（３）他のスレッドが前記関連する共有メモリを監視していない場合のうちの少なくとも１つの場合に、前記プロセッサが前記緩和メモリ・アクセス同期モードであることが、前記ソフトウェアに基づき示される、
プロセッサ。 - 前記１以上の条件付きメモリ・アクセス命令は、条件付きストア命令を有し、
前記１以上の無条件メモリ・アクセス操作は、無条件ストア操作を有する
請求項１１に記載のプロセッサ。 - 前記１以上の条件付きメモリ・アクセス命令は、条件付きロード命令を有し、
前記１以上の無条件メモリ・アクセス操作は、無条件ロード操作を有する
請求項１１に記載のプロセッサ。 - 前記１以上の条件付きメモリ・アクセス命令は、ロードリンク命令とストアコンディショナル命令による対を有し、
前記１以上の無条件メモリ・アクセス操作は、単一の無条件ストア操作を有する
請求項１１に記載のプロセッサ。 - 前記１以上の条件付きメモリ・アクセス命令は、リード・モディファイ・ライト命令を有し、
前記１以上の無条件メモリ・アクセス操作は、単一の無条件ライト操作を有する
請求項１１に記載のプロセッサ。 - プロセッサであって、
複数の論理プロセッサと、
前記複数の論理プロセッサのうちの第１の論理プロセッサであって、前記第１の論理プロセッサは、リード・モディファイ・ライト命令、コンペア・アンド・スワップ命令、テスト・アンド・セット命令、およびロードリンク命令とストアコンディショナル命令による対のうちのストアコンディショナル命令のうちの１つである、第１の命令を含むソフトウェアを実行する、前記第１の論理プロセッサと、
前記第１の論理プロセッサの復号化ユニットであって、前記復号化ユニットは、前記プロセッサが緩和メモリ・アクセス同期モードである場合、前記第１の命令を、ストア操作およびライト操作のうちの一方の操作に変換する、前記復号化ユニットと、を備え、
前記プロセッサが前記緩和メモリ・アクセス同期モードであるときに、前記第１の論理プロセッサは、同期を考慮せずにメモリの少なくとも一部にアクセスする
プロセッサ。 - 前記プロセッサは、（１）単一のスレッドのみが実行されている場合、（２）１つのスレッドのみが関連する共有メモリにアクセスする場合、および（３）他のスレッドが前記関連する共有メモリを監視していない場合のうちの少なくとも１つの場合に、前記緩和メモリ・アクセス同期モードになる
請求項１６に記載のプロセッサ。 - 前記プロセッサは、前記プロセッサが前記緩和メモリ・アクセス同期モードであることを示す、１以上のアーキテクチャ可視ビットを有し、
前記１以上のアーキテクチャ可視ビットは、ソフトウェアに基づき修正可能である
請求項１６または１７に記載のプロセッサ。 - 前記プロセッサは、ソフトウェアに基づき、ランタイムにおいて前記緩和メモリ・アクセス同期モードにされる
請求項１６から１８のいずれか１項に記載のプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/844,729 US9304940B2 (en) | 2013-03-15 | 2013-03-15 | Processors, methods, and systems to relax synchronization of accesses to shared memory |
| US13/844,729 | 2013-03-15 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014028277A Division JP6006247B2 (ja) | 2013-03-15 | 2014-02-18 | 共有メモリへのアクセスの同期を緩和するプロセッサ、方法、システム、及びプログラム |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2016207232A JP2016207232A (ja) | 2016-12-08 |
| JP2016207232A5 true JP2016207232A5 (ja) | 2017-03-30 |
| JP6526609B2 JP6526609B2 (ja) | 2019-06-05 |
Family
ID=50482493
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014028277A Active JP6006247B2 (ja) | 2013-03-15 | 2014-02-18 | 共有メモリへのアクセスの同期を緩和するプロセッサ、方法、システム、及びプログラム |
| JP2016175998A Expired - Fee Related JP6526609B2 (ja) | 2013-03-15 | 2016-09-08 | プロセッサ |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014028277A Active JP6006247B2 (ja) | 2013-03-15 | 2014-02-18 | 共有メモリへのアクセスの同期を緩和するプロセッサ、方法、システム、及びプログラム |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US9304940B2 (ja) |
| JP (2) | JP6006247B2 (ja) |
| KR (1) | KR101594090B1 (ja) |
| CN (1) | CN104050026B (ja) |
| BR (1) | BR102014006021A2 (ja) |
| DE (1) | DE102014003671A1 (ja) |
| GB (2) | GB2548511B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9304940B2 (en) | 2013-03-15 | 2016-04-05 | Intel Corporation | Processors, methods, and systems to relax synchronization of accesses to shared memory |
| US10452316B2 (en) | 2013-04-17 | 2019-10-22 | Apeiron Data Systems | Switched direct attached shared storage architecture |
| US9756128B2 (en) * | 2013-04-17 | 2017-09-05 | Apeiron Data Systems | Switched direct attached shared storage architecture |
| GB2529899B (en) * | 2014-09-08 | 2021-06-23 | Advanced Risc Mach Ltd | Shared Resources in a Data Processing Apparatus for Executing a Plurality of Threads |
| US10489158B2 (en) | 2014-09-26 | 2019-11-26 | Intel Corporation | Processors, methods, systems, and instructions to selectively fence only persistent storage of given data relative to subsequent stores |
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| JP6146508B1 (ja) | 2016-03-31 | 2017-06-14 | 日本電気株式会社 | 同期処理ユニット、デバイス、システムおよび方法 |
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| US6065086A (en) | 1998-02-17 | 2000-05-16 | International Business Machines Corporation | Demand based sync bus operation |
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| JP5270268B2 (ja) | 2008-09-05 | 2013-08-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 共有データへの排他的アクセスを許すためのコンピュータ・システム、並びにその方法及びコンピュータ読み取り可能な記録媒体 |
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| JP5088754B2 (ja) | 2009-12-18 | 2012-12-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | システム、方法、プログラムおよびコード生成装置 |
| US9069545B2 (en) | 2011-07-18 | 2015-06-30 | International Business Machines Corporation | Relaxation of synchronization for iterative convergent computations |
| US8607247B2 (en) | 2011-11-03 | 2013-12-10 | Advanced Micro Devices, Inc. | Method and system for workitem synchronization |
| US20140281429A1 (en) * | 2013-03-14 | 2014-09-18 | Qualcomm Incorporated | Eliminating redundant synchronization barriers in instruction processing circuits, and related processor systems, methods, and computer-readable media |
| US9304940B2 (en) | 2013-03-15 | 2016-04-05 | Intel Corporation | Processors, methods, and systems to relax synchronization of accesses to shared memory |
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2013
- 2013-03-15 US US13/844,729 patent/US9304940B2/en active Active
-
2014
- 2014-02-18 JP JP2014028277A patent/JP6006247B2/ja active Active
- 2014-02-20 GB GB1709375.8A patent/GB2548511B/en not_active Expired - Fee Related
- 2014-02-20 GB GB1402964.9A patent/GB2512478B/en not_active Expired - Fee Related
- 2014-03-13 KR KR1020140029403A patent/KR101594090B1/ko active IP Right Grant
- 2014-03-14 BR BR102014006021A patent/BR102014006021A2/pt active Search and Examination
- 2014-03-14 DE DE102014003671.5A patent/DE102014003671A1/de active Pending
- 2014-03-17 CN CN201410097357.6A patent/CN104050026B/zh active Active
-
2016
- 2016-04-04 US US15/089,883 patent/US10235175B2/en active Active
- 2016-09-08 JP JP2016175998A patent/JP6526609B2/ja not_active Expired - Fee Related
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