JP2016195235A - Semiconductor inspection device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体検査装置及びその製造方法に関する。 The present invention relates to a semiconductor inspection apparatus and a manufacturing method thereof.
最近、半導体回路の集積技術開発による半導体の小型化に伴い、半導体チップの検査装置にも高精度が求められている。ウエハ組立工程(Wafer Fabrication Process)を経て半導体ウエハに形成された集積回路チップは、ウエハ状態で進行される電気的特性検査(Electrical Die Sorting;EDS)によって良品と不良品に分類される。 Recently, with the miniaturization of semiconductors due to the development of semiconductor circuit integration technology, high precision is also required for semiconductor chip inspection devices. An integrated circuit chip formed on a semiconductor wafer through a wafer fabrication process is classified into a non-defective product and a defective product by an electrical property inspection (EDS) performed in a wafer state.
電気的特性検査には、通常、検査信号の発生と検査結果の判定を担当するテスタ(Tester)と、半導体ウエハのローディング(Loading)とアンローディング(Unloading)を担当するプローブステーション(Probe Station)と、半導体ウエハとテスタの電気的連結を担当するプローブカード(Probe Card)で構成された検査装置が主に用いられている。 In the electrical characteristic inspection, a tester (Tester) in charge of generation of inspection signals and determination of inspection results, and a probe station (Probe Station) in charge of loading and unloading of a semiconductor wafer are usually used. An inspection apparatus composed of a probe card that is in charge of electrical connection between a semiconductor wafer and a tester is mainly used.
このうち、プローブカードは、通常、セラミックグリーンシートに回路パターンと電極パッド、ビア電極などを形成して積層した後、これを焼成させて製造したセラミック基板にプローブピンを接合した形で主に用いられる。 Of these, the probe card is usually used mainly in the form that a circuit pattern, an electrode pad, a via electrode, etc. are formed on a ceramic green sheet and laminated, and then the probe pin is bonded to a ceramic substrate manufactured by firing the circuit pattern. It is done.
本発明の目的は、半導体検査装置及びその製造方法を提供することであり、より具体的には、基板の内部に電極を埋め込むことにより安定した形態の薄膜構造を有する半導体検査装置及びその製造方法を提供することである。 An object of the present invention is to provide a semiconductor inspection apparatus and a manufacturing method thereof, and more specifically, a semiconductor inspection apparatus having a stable thin film structure by embedding an electrode in a substrate and a manufacturing method thereof Is to provide.
一実施例による半導体検査装置は、少なくとも一部が埋設される複数の電極パッドが形成された基板と、上記複数の電極パッドの上部にそれぞれ接合される複数のプローブピンと、を含む。 A semiconductor inspection apparatus according to an embodiment includes a substrate on which a plurality of electrode pads, at least a part of which are embedded, and a plurality of probe pins respectively joined to the upper portions of the plurality of electrode pads.
上記基板は、セラミック基板と、上記セラミック基板の上部に形成される高分子層と、を含み、上記複数の電極パッドは、上記高分子層の内部に埋設されることができる。 The substrate may include a ceramic substrate and a polymer layer formed on the ceramic substrate, and the plurality of electrode pads may be embedded in the polymer layer.
上記高分子層は、ポリイミド(Polyimide)素材からなることができる。 The polymer layer may be made of a polyimide material.
上記基板は、ビルドアップ(build up)の多層薄膜構造を有することができる。 The substrate may have a build-up multilayer thin film structure.
上記複数の電極パッドの表面には、レーザーハンダ(Laser Solder)のためのハンダ層が形成されることができる。 A solder layer for laser solder may be formed on the surface of the plurality of electrode pads.
上記電極パッドと上記プローブピンが分離される場合、上記ハンダ層によってレーザー再ボンディング(Laser re−bonding)されることができる。 When the electrode pad and the probe pin are separated, laser re-bonding can be performed by the solder layer.
他の実施例による半導体検査装置を製造する方法は、セラミック基板上に高分子材料を塗布して高分子層を形成し硬化させる段階と、上記高分子層の少なくとも一部を加工して複数の空間部を形成する段階と、上記複数の空間部をメッキによって満たして上記高分子層に複数の電極パッドを形成する段階と、上記複数の電極パッドの上部に複数のプローブピンをそれぞれ接合する段階と、を含む。 A method of manufacturing a semiconductor inspection apparatus according to another embodiment includes a step of applying a polymer material on a ceramic substrate to form a polymer layer and curing, and processing at least a part of the polymer layer to form a plurality of layers. Forming a space portion, filling the plurality of space portions by plating to form a plurality of electrode pads on the polymer layer, and bonding a plurality of probe pins on the plurality of electrode pads, respectively. And including.
上記複数の空間部を形成する段階は、フォトリソグラフィー(Photo Lithography)によって上記高分子層の表面に上記複数の電極パッドを埋め込む上記複数の空間部を形成することができる。 In the step of forming the plurality of space portions, the plurality of space portions for embedding the plurality of electrode pads on the surface of the polymer layer can be formed by photolithography (Photo Lithography).
さらに他の実施例による半導体検査装置を製造する方法は、セラミック基板上に厚メッキによって複数の電極パッドを形成する段階と、上記セラミック基板上に上記複数の電極パッドを埋設するように高分子材料を塗布して高分子層を形成し硬化させる段階と、表面加工によって上記複数の電極パッドの表面を露出させる段階と、上記複数の電極パッドの上部に複数のプローブピンをそれぞれ接合する段階と、を含む。 According to still another embodiment of the present invention, there is provided a method of manufacturing a semiconductor inspection apparatus comprising: forming a plurality of electrode pads by thick plating on a ceramic substrate; and a polymer material so as to embed the plurality of electrode pads on the ceramic substrate. Coating and forming a polymer layer and curing, exposing the surfaces of the plurality of electrode pads by surface processing, bonding a plurality of probe pins to the top of the plurality of electrode pads, including.
上記複数のプローブピンをそれぞれ接合する段階は、上記複数の電極パッドの表面にレーザーハンダ付け(Laser Soldering)によって上記複数のプローブピンを接合することができる。 In the step of joining the plurality of probe pins, the plurality of probe pins can be joined to the surfaces of the plurality of electrode pads by laser soldering.
上記電極パッドと上記プローブピンが分離される場合、ハンダ層によってレーザー再ボンディング(Laser re−bonding)する段階をさらに含むことができる。 When the electrode pad and the probe pin are separated, the method may further include laser re-bonding with a solder layer.
本発明によれば、基板の内部に電極パッドを埋め込むことにより、安定した形態の薄膜構造を有し、基板と電極パッド間の固着力を向上させることができる。 According to the present invention, by embedding the electrode pad inside the substrate, it is possible to have a stable thin film structure and to improve the adhesion between the substrate and the electrode pad.
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。 Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for a clearer description.
図1は、一実施例による半導体検査装置の概略的な構造を示す斜視図である。 FIG. 1 is a perspective view showing a schematic structure of a semiconductor inspection apparatus according to an embodiment.
図1を参照すると、半導体検査装置100は、基板110及びプローブピン120を含む。上記半導体検査装置100は、プローブカード(Probe Card)であり、回路パターン116及び電極パッド113が形成された基板110にプローブピン120が接合されて半導体ウエハとテスタを電気的に連結する。
Referring to FIG. 1, the
基板110は複数の電極パッド113を含み、複数の電極パッド113は基板110内に少なくとも一部が埋設される形で形成される。また、基板110は、セラミックなどの材質からなるセラミック層を含み、多層基板又は両面基板などであればよい。
The
上記基板110は、セラミック基板111と高分子層112を含み、支持層として下端にセラミック基板111が形成され、セラミック基板111の上部に高分子層112が形成されることができる。このとき、高分子層112の内部に複数の電極パッド113が埋設されることができる。
The
プローブピン120は、複数個設けられ、複数の電極パッド113の上部にそれぞれ接合される。上記プローブピン120は、ウエハ(Wafer)の表面と接するほどにその位置の精度が重要である。例えば、レーザーハンダ付け(Laser Soldering)作業の時にプローブピン120がわずかにずれている場合は、位置がずれているプローブピン120を除去し、再度レーザーハンダ付け過程を経る。このとき、電極パッド113と基板110間の接着力(adhesion)が良くないと、基板110の表面から電極パッド113が脱落し、この場合は、基板110全体をこれ以上用いることができなくなって廃棄する。よって、基板110の表面と電極パッド113間の接着力を向上させるために基板の表面処理の研究及び電極界面間の研究が活発に進行されている。
A plurality of
プローブピン120は、例えば、片持ち梁型であり、接合部121、本体部122、及び接触部123を含み、半導体製造に応用される微細薄板技術を用いて製造されることができる。
The
接合部121は、四角板の形状を有し、一端が基板110の電極パッド113と接合されて電気的に連結され、他端が本体部122の一端と連結されることができる。
The joining
本体部122は、カンチレバー構造を有し、他端が接触部123の一端と連結されることができる。
The
接触部123は、本体部122の他端に垂直に形成され、他端が被検査体(図示せず)と接触することができる。
The
なお、図1にはプローブピン120が片持ち梁型であることが示されているが、これに限定されず、垂直に接合されるストレート状に形成されるなど、多様な形状に変形されることができる。
Although FIG. 1 shows that the
図2は、一実施例による半導体検査装置の基板を示す平面図である。 FIG. 2 is a plan view showing a substrate of a semiconductor inspection apparatus according to an embodiment.
図2を参照すると、基板110の一面には、回路パターン116及び複数の電極パッド113が形成されることができる。回路パターン116は、基板110の内部に連結される導電性ビア114と、基板110の一面に配置された電極パッド113を電気的に連結することができる。
Referring to FIG. 2, a
また、複数の電極パッド113の上部には、後述する複数のプローブピン120がそれぞれ接合されて物理的及び電気的に連結される。
In addition, a plurality of
ここで、電極パッド113は、基板110がセラミック素材などからなることにより付加的に構成されることができるものであり、基板110は、セラミックグリーンシートに配線パターン115とビア電極などを形成して積層した後にこれを焼成させて製造されることができる。しかしながら、基板110が焼成される過程で、セラミックグリーンシートには収縮が発生し、ビア電極はその位置が一部変わる。このため、焼成が終わった基板110のビア電極は、配置位置の精度が低い。
Here, the
よって、基板110の一面に別途の電極パッド113を形成し、回路パターン116を用いてビア電極と電極パッド113を電気的に連結することができる。
Therefore, a
図3は、図1のA−A'切断面を示す部分断面図である。 FIG. 3 is a partial cross-sectional view showing the AA ′ cut surface of FIG. 1.
図3を参照すると、複数の電極パッド113が形成された基板110及び複数のプローブピン120を含めて半導体検査装置100を形成する。
Referring to FIG. 3, the
基板110は複数の電極パッド113を含み、複数の電極パッド113は基板110内に少なくとも一部が埋設される形で形成される。ここで、複数の電極パッド113は、基板110内に全体が埋設され、表面が露出することができる。また、基板110は、セラミックなどの材質からなる層を含み、多層基板又は両面基板などであればよい。例えば、基板110は、ビルドアップ(build up)の多層薄膜構造を有することができる。
The
例えば、セラミック層は、複数のセラミックグリーンシートを積層した後、これを焼成して製造されることができる。このような基板110には、セラミックグリーンシートによって多数のセラミック層が形成され、それぞれのセラミック層には、配線パターン115とこれを垂直に連結する導電性ビア114などが形成されることができる。
For example, the ceramic layer can be manufactured by laminating a plurality of ceramic green sheets and firing them. A large number of ceramic layers are formed on the
基板110の一面には、回路パターン116及び複数の電極パッド113が形成されることができる。回路パターン116は、基板110の内部に連結される導電性ビア114と、基板110の一面に配置された電極パッド113を電気的に連結することができる。
A
また、基板110は、セラミック基板111と高分子層112を含み、支持層としてセラミック基板111が形成され、上記セラミック基板111の上部に高分子層112が形成されることができる。このとき、高分子層112の内部に複数の電極パッド113が埋設されることができる。
The
例えば、高分子層112の材質は、ポリイミド(Polyimide)からなることができる。ポリイミドは、耐熱性がよく、高温での特性変化が少ない。したがって、これを用いる場合、プローブピン120を接合するなどの工程で接合パッドに熱が加わっても高分子層112が損傷されることを防止することができる。また、ポリイミドを用いる場合、高分子層112の厚さを薄くすることができるため、基板110の厚さが大きく増加しない。
For example, the material of the
電極パッド113は、導電性物質で形成されることができる。電極パッド113は、例えば、Ag、Au、Pd、Pt、Rh、Cu、Ti、W、Mo、Ni及びこれらの合金を材料として用いることができるが、これに限定されるものではない。このような複数の電極パッド113は、基板110の一面において互いに一定距離離隔して配置されることができる。また、電極パッド113は、メッキ、基板の回路パターン116形成工程、スクリーン印刷工法などの多様な方法により形成されることができるが、これに限定されない。
The
複数の電極パッド113の上部には、後述する複数のプローブピン120がそれぞれ接合されて物理的及び電気的に連結される。
A plurality of probe pins 120, which will be described later, are joined and physically and electrically connected to the top of the plurality of
電極パッド113の基板110の表面との固着力は、プローブカード用スペーストランスフォーマ(Space Transformer)の重要な品質特性である。
The adhesion force between the
電極パッド113は、レーザーハンダ方法などを用いてプローブピン120が接合される電極パッドである。このように接合されたプローブピン120は、半導体ウエハの表面に実際に接触して電気的な信号をやり取りする通路となる。
The
プローブピン120は、複数個設けられ、複数の電極パッド113の上部にそれぞれ接合される。プローブピン120と電極パッド113間には金属結合がなされるため、通常、プローブピン120と電極パッド113間の結合力が電極パッド113と基板110間の結合力より大きい。
A plurality of probe pins 120 are provided and bonded to the upper portions of the plurality of
このため、プローブピン120を加圧する過程で、意図した通りにプローブピン120が電極パッド113から分離されず、電極パッド113がプローブピン120と共に基板110から分離される可能性がある。
For this reason, in the process of pressurizing the
よって、電極パッド113を基板110の内部に埋設することにより、電極パッド113と基板110間の固着力を増加させることができる。
Therefore, the embedding force between the
また、電極パッド113の表面には、レーザーハンダ(Laser Solder)のためのハンダ層130が形成されることができる。上記ハンダ層130によって、電極パッド113とプローブピン120が分離される場合、レーザー再ボンディング(Laser re−bonding)が可能となる。
A
ハンダ層130の材料としては、例えば、SnPb、SnAgCu、AuSnなどのハンダペースト(Solder Paste)や伝導性エポキシなどを用いることができる。しかしながら、プローブピン120を電極パッド113に結合させる方法はこれに限定されず、電極パッド113とプローブピン120の素材によって熱圧着などでプローブピン120の接合部を電極パッド113に直接接合させてもよい。
As a material of the
図4は、一実施例による半導体検査装置のレーザー再ボンディングを説明するための図である。 FIG. 4 is a diagram for explaining laser rebonding of a semiconductor inspection apparatus according to an embodiment.
図4を参照すると、基板110に複数の電極パッド113が埋設され、複数の電極パッド113の上部に複数のプローブピン120が接合される。プローブピン120と電極パッド113間には金属結合がなされるため、通常、プローブピン120と電極パッド113間の結合力が電極パッド113と基板110間の結合力より大きい。
Referring to FIG. 4, a plurality of
例えば、レーザー条件の確保に有利となるように、電極パッド113の厚さを20〜25μm程度に厚くすることができる。基板110の表面に薄膜を形成する場合、電極パッド113の上部にプローブピン120をレーザーハンダ付けによって置くが、このとき、位置補正のためにプローブピン120にせん断力(shear force)を加えると、基板110の表面と電極パッド113の界面にストレス(stress)が集中して電極パッド113が基板110の表面から離脱する場合が発生する。
For example, the thickness of the
これを防止するために、基板110内に電極パッド113を埋設して基板110が垂直壁面の役割をすることにより、電極パッド113と基板110間の固着力を向上させることができる。
In order to prevent this, the
即ち、基板110内に電極パッド113を埋設し、電極パッド113の上部にプローブピン120を置いた後、位置補正のためにせん断力(shear force)が加わる場合、電極パッド113と基板110の表面からの分離ではなく、プローブピン120とハンダ層130間の分離が発生する構造を有するようになる。また、電極パッド113を基板110内に埋設することにより、底面のみでの結合力に加えて周りの壁面との結合力も形成されるため、基板110とプローブピン120間にはより堅固な結合力が形成される。
That is, when the
また、プローブピン120と電極パッド113との分離が発生する場合にはハンダ層130によってさらにレーザー再ボンディングが可能となるため、プローブピン120と電極パッド113を容易に再結合させることができる。
Further, when separation between the
以下、一実施形態による半導体検査装置を製造する方法を実施例を挙げて詳細に説明する。 Hereinafter, a method for manufacturing a semiconductor inspection apparatus according to an embodiment will be described in detail with reference to examples.
図5〜図7は、一実施例による半導体検査装置を製造する方法を順次示す工程断面図である。 5 to 7 are process cross-sectional views sequentially showing a method of manufacturing a semiconductor inspection apparatus according to an embodiment.
図5〜図7を参照すると、一実施例による半導体検査装置を製造する方法は、セラミック基板111上に高分子材料を塗布して高分子層112を形成し硬化させる段階と、高分子層112の少なくとも一部を加工して複数の空間部を形成する段階と、複数の空間部をメッキによって満たして高分子層112に複数の電極パッド113を形成する段階と、複数の電極パッド113の上部に複数のプローブピン120をそれぞれ接合する段階と、を含むことができる。
Referring to FIGS. 5 to 7, a method of manufacturing a semiconductor inspection apparatus according to an embodiment includes a step of applying a polymer material on a
また、電極パッド113とプローブピン120が分離される場合、ハンダ層130によってレーザー再ボンディング(Laser re−bonding)する段階をさらに含むことができる。
In addition, when the
このような実施例によれば、基板110の内部に電極パッド113を埋め込むことにより、安定した形態の薄膜構造を有し、基板110と電極パッド113間の固着力を向上させることができる。また、電極パッド113を形成するためのメッキの厚さ及び高分子層112の厚さを厚くしなくてもよい。
According to such an embodiment, by embedding the
以下、図5〜図7を参照して一実施例の各工程についてより詳細に説明する。 Hereafter, each process of one Example is demonstrated in detail with reference to FIGS.
一実施例による半導体検査装置を製造する方法は、まず、図5に示されているように、セラミック基板111上に高分子材料を塗布して高分子層112を形成し、これを硬化させる。このとき、セラミック基板111は、複数のセラミック層が積層されて焼結されることができる。
In the method of manufacturing a semiconductor inspection apparatus according to one embodiment, as shown in FIG. 5, first, a polymer material is applied on a
例えば、高分子層112を形成する高分子材料は、ポリイミド(Polyimide)からなることができる。ポリイミドは、耐熱性がよく、高温での特性変化が少ない。したがって、これを用いる場合、プローブピン120を接合するなどの工程で接合パッドに熱が加わっても高分子層112が損傷されることを防止することができる。しかしながら、高分子層112を形成する材料はこれに限定されない。
For example, the polymer material forming the
このように形成された高分子層112の少なくとも一部を加工して、電極パッド113が形成されることができる複数の空間部を形成する。例えば、複数の空間部を形成するために、フォトリソグラフィー(Photo Lithography)によって高分子層112の表面に複数の電極パッド113を埋め込むことができる複数の空間部を形成することができる。しかしながら、複数の空間部を形成する方法はこれに制限されない。
A plurality of space portions in which the
上記複数の空間部をメッキによって満たして高分子層112に複数の電極パッド113を形成する。電極パッド113は、導電性物質で形成され、例えば、Ag、Au、Pd、Pt、Rh、Cu、Ti、W、Mo、Ni及びこれらの合金を材料として用いることができる。電極パッド113は、メッキのみならず、基板110の回路パターン形成工程、スクリーン印刷工法などによっても形成されることができる。
A plurality of
セラミック基板111を構成する複数のセラミック層には、配線パターン115、導電性ビア114、及びビア電極(図示せず)などが形成されることができる。また、基板110の一面、即ち、上部面には、回路パターンと、少なくとも一つの電極パッド113が形成されることができる。ここで、電極パッド113は、回路パターンによってビア電極と電気的に連結されることができる。
A
図7を参照すると、複数の電極パッド113の上部に複数のプローブピン120をそれぞれ接合させて電極パッド113とプローブピン120を物理的及び電気的に連結する。
Referring to FIG. 7, a plurality of probe pins 120 are joined to the top of the plurality of
複数のプローブピン120をそれぞれ接合するとき、図6に示されているように、複数の電極パッド113の表面にレーザーハンダ付け(Laser Soldering)によって複数のプローブピン120を接合することができる。
When bonding a plurality of probe pins 120, as shown in FIG. 6, the plurality of probe pins 120 can be bonded to the surface of the plurality of
このようなハンダ層130の材料としては、例えば、SnPb、SnAgCu、AuSnなどのハンダペースト(Solder Paste)や伝導性エポキシなどを用いることができる。しかしながら、プローブピン120を電極パッド113に結合させる方法はこれに限定されず、電極パッド113とプローブピン120の素材によって熱圧着などでプローブピン120の接合部を電極パッド113に直接接合させてもよい。
As a material of such a
電極パッド113の上部にプローブピン120を置いた後、位置補正のためにせん断力(shear force)が加わる場合、電極パッド113と基板110の表面からの分離ではなく、プローブピン120とハンダ層130間の分離が発生する構造を有するようになる。また、底面のみでの結合力に加えて周りの壁面との結合力も形成されるため、基板110とのより堅固な結合力が形成される。
When a shear force is applied to correct the position after placing the
また、電極パッド113とプローブピン120が分離される場合にも、ハンダ層130によってレーザー再ボンディング(Laser re−bonding)が可能となる。
In addition, even when the
以下、他の実施形態による半導体検査装置を製造する方法を実施例を挙げて詳細に説明する。 Hereinafter, a method for manufacturing a semiconductor inspection apparatus according to another embodiment will be described in detail with reference to examples.
図8〜図11は、他の実施例による半導体検査装置を製造する方法を順次示す工程断面図である。 8 to 11 are process cross-sectional views sequentially showing a method of manufacturing a semiconductor inspection apparatus according to another embodiment.
図8〜図11を参照すると、他の実施例による半導体検査装置を製造する方法は、セラミック基板211上に厚メッキによって複数の電極パッド213を形成する段階と、セラミック基板211上に複数の電極パッド213を埋設するように高分子材料を塗布して高分子層212を形成し硬化させる段階と、表面加工によって複数の電極パッド213の表面を露出させる段階と、複数の電極パッド213の上部に複数のプローブピン220をそれぞれ接合する段階と、を含む。
8 to 11, a method of manufacturing a semiconductor inspection apparatus according to another embodiment includes a step of forming a plurality of
また、電極パッド213とプローブピン220が分離される場合、ハンダ層230によってレーザー再ボンディング(Laser re−bonding)する段階をさらに含むことができる。
In addition, when the
このような実施例によれば、基板210の内部に電極パッド213を埋め込むことにより、安定した形態の薄膜構造を有し、基板210と電極パッド213間の固着力を向上させることができる。
According to such an embodiment, by embedding the
以下、図8〜図11を参照して他の実施例の各工程についてより詳細に説明する。 Hereinafter, each process of another Example is demonstrated in detail with reference to FIGS.
図8を参照すると、他の実施例による半導体検査装置を製造する方法は、まず、セラミック基板211上に厚メッキによって複数の電極パッド213を形成する。それ以降の工程でメッキされた電極パッド213の一部が切り取られるため、厚くメッキして電極パッド213を形成する。
Referring to FIG. 8, in a method of manufacturing a semiconductor inspection apparatus according to another embodiment, first, a plurality of
セラミック基板211は、複数のセラミック層が積層されて焼結され、セラミック基板111を構成する複数のセラミック層には、配線パターン、導電性ビア214、及びビア電極などが形成されることができる。ここで、電極パッド213は、回路パターンによってビア電極と電気的に連結されることができる。
The
図9を参照すると、セラミック基板211上に複数の電極パッド213を埋設するように高分子材料を十分に塗布して高分子層212を形成し、これを硬化させる。
Referring to FIG. 9, a polymer material is sufficiently applied to embed a plurality of
図10を参照すると、基板210に表面加工を施して複数の電極パッド213の表面を露出させる。例えば、表面加工では、半導体研磨装備(CMP)を用いて高分子層212及び電極パッド213を研磨することにより、電極パッド213の表面を露出させることができる。しかしながら、表面加工の方法はこれに制限されない。
Referring to FIG. 10, the
図11に示されているように、複数の電極パッド213の上部に複数のプローブピン220をそれぞれ接合して半導体検査装置を完成する。
As shown in FIG. 11, a plurality of probe pins 220 are joined to the upper portions of the plurality of
ここで、複数のプローブピン220を接合するとき、複数の電極パッド213の表面にレーザーハンダ付け(Laser Soldering)によって複数のプローブピン220を接合することができる。このときに形成されるハンダ層230は、メッキによって形成されることができる。
Here, when the plurality of probe pins 220 are joined, the plurality of probe pins 220 can be joined to the surfaces of the plurality of
また、電極パッド213とプローブピン220が分離される場合には、ハンダ層230によって容易にレーザー再ボンディング(Laser re−bonding)することができる。
In addition, when the
したがって、実施例によれば、基板の内部に電極パッドを埋め込むことにより、安定した形態の薄膜構造を有し、基板と電極パッド間の固着力を向上させることができ、電極パッドとプローブピンが分離される場合にもハンダ層によって容易にレーザー再ボンディング(Laser re−bonding)することができる。 Therefore, according to the embodiment, by embedding the electrode pad inside the substrate, it has a stable thin film structure, and can improve the adhesion between the substrate and the electrode pad. Even in the case of separation, laser re-bonding can be easily performed by the solder layer.
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。 Although the embodiment of the present invention has been described in detail above, the scope of the right of the present invention is not limited to this, and various modifications and modifications can be made without departing from the technical idea of the present invention described in the claims. It will be apparent to those skilled in the art that variations are possible.
100 半導体検査装置
110、210 基板
111、211 セラミック基板
112、212 高分子層
113、213 電極パッド
120、220 プローブピン
130、230 ハンダ層
100
Claims (13)
少なくとも一部が埋設される複数の電極パッドが形成された基板と、
前記複数の電極パッドの上部にそれぞれ接合される複数のプローブピンと、
を含む半導体検査装置。 In semiconductor inspection equipment,
A substrate on which a plurality of electrode pads at least partially embedded are formed;
A plurality of probe pins respectively bonded to the top of the plurality of electrode pads;
Semiconductor inspection equipment including
セラミック基板と、
前記セラミック基板の上部に形成される高分子層と、
を含み、
前記複数の電極パッドは前記高分子層の内部に埋設される請求項1に記載の半導体検査装置。 The substrate is
A ceramic substrate;
A polymer layer formed on the ceramic substrate;
Including
The semiconductor inspection apparatus according to claim 1, wherein the plurality of electrode pads are embedded in the polymer layer.
セラミック基板上に高分子材料を塗布して高分子層を形成し硬化させる段階と、
前記高分子層の少なくとも一部を加工して複数の空間部を形成する段階と、
前記複数の空間部をメッキによって満たして前記高分子層に複数の電極パッドを形成する段階と、
前記複数の電極パッドの上部に複数のプローブピンをそれぞれ接合する段階と、
を含む半導体検査装置の製造方法。 In a method of manufacturing a semiconductor inspection apparatus,
Applying a polymer material on a ceramic substrate to form a polymer layer and curing;
Processing at least a portion of the polymer layer to form a plurality of spaces;
Filling the plurality of spaces with plating to form a plurality of electrode pads on the polymer layer; and
Bonding a plurality of probe pins respectively to the top of the plurality of electrode pads;
A method for manufacturing a semiconductor inspection apparatus including:
セラミック基板上に厚メッキによって複数の電極パッドを形成する段階と、
前記セラミック基板上に前記複数の電極パッドを埋設するように高分子材料を塗布して高分子層を形成し硬化させる段階と、
表面加工によって前記複数の電極パッドの表面を露出させる段階と、
前記複数の電極パッドの上部に複数のプローブピンをそれぞれ接合する段階と、
を含む半導体検査装置の製造方法。 In a method of manufacturing a semiconductor inspection apparatus,
Forming a plurality of electrode pads on the ceramic substrate by thick plating;
Applying a polymer material to embed the plurality of electrode pads on the ceramic substrate to form a polymer layer and curing the polymer layer;
Exposing the surfaces of the plurality of electrode pads by surface processing;
Bonding a plurality of probe pins respectively to the top of the plurality of electrode pads;
A method for manufacturing a semiconductor inspection apparatus including:
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---|---|---|---|---|
JPH11337575A (en) * | 1998-05-26 | 1999-12-10 | Takeda Sangyo Kk | Manufacture of probe needle and spring for spring probe |
JP2007171138A (en) * | 2005-12-26 | 2007-07-05 | Apex Inc | Probe, probe card, probe manufacturing method, and method for manufacturing probe support substrate |
JP2007534947A (en) * | 2004-04-26 | 2007-11-29 | フォームファクター, インコーポレイテッド | How to create a robust mechanical structure on a substrate surface |
JP2010532473A (en) * | 2007-07-02 | 2010-10-07 | イ・チェハ | Probe assembly and manufacturing method thereof |
JP2013134249A (en) * | 2011-12-22 | 2013-07-08 | Samsung Electro-Mechanics Co Ltd | Probe card and method for manufacturing the same |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11337575A (en) * | 1998-05-26 | 1999-12-10 | Takeda Sangyo Kk | Manufacture of probe needle and spring for spring probe |
JP2007534947A (en) * | 2004-04-26 | 2007-11-29 | フォームファクター, インコーポレイテッド | How to create a robust mechanical structure on a substrate surface |
JP2007171138A (en) * | 2005-12-26 | 2007-07-05 | Apex Inc | Probe, probe card, probe manufacturing method, and method for manufacturing probe support substrate |
JP2010532473A (en) * | 2007-07-02 | 2010-10-07 | イ・チェハ | Probe assembly and manufacturing method thereof |
JP2013134249A (en) * | 2011-12-22 | 2013-07-08 | Samsung Electro-Mechanics Co Ltd | Probe card and method for manufacturing the same |
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