JP2016189233A - Nonvolatile sram memory cell and nonvolatile semiconductor storage device - Google Patents

Nonvolatile sram memory cell and nonvolatile semiconductor storage device Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide a nonvolatile SRAM memory cell and a nonvolatile semiconductor storage device which can achieve a high-speed operation of an SRAM capable of writing data in a nonvolatile memory part.SOLUTION: In a nonvolatile semiconductor storage device 1, since a voltage required for a program operation of writing SRAM data in a nonvolatile memory part 16 can be decreased, a first access transistor 21a, a second access transistor 21b, a first load transistor 22a, a second load transistor 22b, a first drive transistor 23a and a second drive transistor 23b which compose an SRAM 15 connected to the nonvolatile memory part 16 can be formed to have a film thickness of a gate insulator thereof equal to or less than 4[nm], the SRAM 15 can achieve a high-speed operation at a lower power supply voltage, and in this way, SRAM data of the SRAM 15 can be written in the nonvolatile memory part 16 and a high-speed operation at the SRAM 15 can be achieved.SELECTED DRAWING: Figure 2

Description

本発明は、不揮発性ＳＲＡＭメモリセル、および不揮発性半導体記憶装置に関する。   The present invention relates to a nonvolatile SRAM memory cell and a nonvolatile semiconductor memory device.

近年、スマートフォン等の電気機器の普及に伴い、音声や画像等の大容量の信号を高速に処理するためのＳＲＡＭ（Static Random Access Memory）の重要性が高まっている（例えば、非特許文献1参照）。一般的に、ＳＲＡＭでは、高速化、小面積化、低電力化が重要であり、近年、新規な回路構成の開発も行われている。また、ＳＲＡＭは、揮発性メモリであることから、ストレージノードに書き込まれた外部データを電力供給停止後でも記憶させておくことも望まれており、電力停止後にもデータを保持可能な不揮発メモリ部へＳＲＡＭデータを書き込み、電力の再投入後に不揮発メモリ部からストレージノードにデータを再び読み出すことも望まれている。   In recent years, with the widespread use of electrical devices such as smartphones, the importance of SRAM (Static Random Access Memory) for high-speed processing of large-capacity signals such as voice and images has increased (for example, see Non-Patent Document 1). ). In general, in SRAMs, it is important to increase speed, reduce area, and reduce power, and in recent years, new circuit configurations have been developed. In addition, since the SRAM is a volatile memory, it is also desired to store the external data written in the storage node even after the power supply is stopped. The nonvolatile memory unit can retain the data even after the power is stopped. It is also desired to write the SRAM data to the memory and read the data from the nonvolatile memory unit to the storage node again after the power is turned on again.

「ウィキペディア Static Random Access Memory」、[online]、平成２６年３月２４日検索、インターネット（URL: http://ja.wikipedia.org/wiki/Static_Random_Access_Memory）"Wikipedia Static Random Access Memory", [online], March 24, 2014 search, Internet (URL: http://en.wikipedia.org/wiki/Static_Random_Access_Memory)

ところで、一般的な不揮発メモリ部では、データの書き込み動作時に必要となる電圧値と、データの書き込みを行わない非書き込み動作時に必要となる電圧値との電圧差が大きい。そのため、このような従来の不揮発メモリ部との間でデータをやり取りするＳＲＡＭも、不揮発メモリ部へのデータの書き込み動作や、非書き込み動作に必要な電圧に合わせてＳＲＡＭに印加される電圧も大きくなる。そのため、不揮発メモリ部に設けられるＳＲＡＭは、当該ＳＲＡＭを構成するトランジスタのゲート絶縁膜の膜厚が厚くなってしまい、その分、ＳＲＡＭでの高速動作を実現し難いという問題があった。   By the way, in a general non-volatile memory portion, a voltage difference between a voltage value required during a data write operation and a voltage value required during a non-write operation in which no data is written is large. For this reason, the SRAM that exchanges data with the conventional nonvolatile memory unit also has a large voltage applied to the SRAM in accordance with the voltage required for the data write operation or non-write operation to the nonvolatile memory unit. Become. For this reason, the SRAM provided in the nonvolatile memory portion has a problem that the gate insulating film of the transistor constituting the SRAM becomes thick, and it is difficult to realize high-speed operation in the SRAM.

そこで、本発明は以上の点を考慮してなされたもので、不揮発メモリ部にデータを書き込み可能なＳＲＡＭの高速動作を実現し得る不揮発性ＳＲＡＭメモリセル、および不揮発性半導体記憶装置を提案することを目的とする。   The present invention has been made in consideration of the above points, and proposes a nonvolatile SRAM memory cell and a nonvolatile semiconductor memory device capable of realizing a high-speed operation of an SRAM capable of writing data in the nonvolatile memory portion. With the goal.

かかる課題を解決するため本発明の不揮発性ＳＲＡＭメモリセルは、ＳＲＡＭ（Static Random Access Memory）と不揮発メモリ部とにより構成される不揮発性ＳＲＡＭメモリセルであって、前記ＳＲＡＭは、第1アクセストランジスタと、第2アクセストランジスタと、第1ロードトランジスタと、第2ロードトランジスタと、第1ドライブトランジスタと、第2ドライブトランジスタとを備え、前記第1ロードトランジスタの一端と前記第1ドライブトランジスタの一端とが接続され、直列接続された前記第1ロードトランジスタおよび前記第1ドライブトランジスタ間に第1ストレージノードを有し、前記第2ロードトランジスタの一端と前記第2ドライブトランジスタの一端とが接続され、直列接続された前記第2ロードトランジスタおよび前記第2ドライブトランジスタ間に第2ストレージノードを有し、前記第1ロードトランジスタおよび前記第2ロードトランジスタの他端が電源線に接続され、前記第1ドライブトランジスタおよび前記第2ドライブトランジスタの他端が基準電圧線に接続され、前記第1アクセストランジスタは、一端に前記第1ストレージノードと前記第2ロードトランジスタおよび前記第2ドライブトランジスタの各ゲートとが接続され、他端に相補型第1ビット線が接続され、ゲートにワード線が接続されており、前記第2アクセストランジスタは、一端に前記第2ストレージノードと前記第1ロードトランジスタおよび前記第1ドライブトランジスタの各ゲートとが接続され、他端に相補型第2ビット線が接続され、ゲートに前記ワード線が接続されており、前記不揮発メモリ部は、第1メモリセルと第2メモリセルとを備え、前記第1メモリセルは、第1ドレイン側選択トランジスタおよび第1ソース側選択トランジスタ間に第1メモリトランジスタが直列接続され、前記第1ドレイン側選択トランジスタの一端に前記第1ストレージノードが接続され、前記第2メモリセルは、第2ドレイン側選択トランジスタおよび第2ソース側選択トランジスタ間に第2メモリトランジスタが直列接続され、前記第2ドレイン側選択トランジスタの一端に前記第2ストレージノードが接続され、前記第1ソース側選択トランジスタおよび前記第2ソース側選択トランジスタの各一端がソース線に接続され、前記第1メモリトランジスタおよび前記第2メモリトランジスタには、メモリゲート電極に印加される電荷蓄積ゲート電圧を基に生じる量子トンネル効果により電荷を注入可能な電荷蓄積層が設けられており、前記ＳＲＡＭにおいて、前記第1アクセストランジスタ、前記第2アクセストランジスタ、前記第1ロードトランジスタ、前記第2ロードトランジスタ、前記第1ドライブトランジスタ、および前記第2ドライブトランジスタの各ゲート絶縁膜の膜厚が4［nm］以下に形成されており、前記不揮発性メモリ部において、前記第1ドレイン側選択トランジスタと前記第1メモリトランジスタとの間にはドレイン領域およびソース領域のいずれも形成されておらず、前記第1ソース側選択トランジスタと前記第1メモリトランジスタとの間にはドレイン領域およびソース領域のいずれも形成されておらず、前記第2ドレイン側選択トランジスタと前記第2メモリトランジスタとの間にはドレイン領域およびソース領域のいずれも形成されておらず、前記第2ソース側選択トランジスタと前記第2メモリトランジスタとの間にはドレイン領域およびソース領域のいずれも形成されておらず、前記第1メモリトランジスタまたは前記第2メモリトランジスタのいずれか一方の前記電荷蓄積層に電荷を注入する際には、前記ソース線に0[V]の電圧を印加し、前記第1ソース側選択トランジスタのゲートおよび前記第2ソース側選択トランジスタのゲートに0[V]の電圧を印加し、前記第1ソース側選択トランジスタおよび前記第2ソース側選択トランジスタをオフ動作させるとともに、前記第1ドレイン側選択トランジスタのゲートおよび前記第2ドレイン側選択トランジスタのゲートに、1.5[V]以下の電圧である電源電圧VDDを印加し、前記第1ストレージノードおよび前記第2ストレージノードの電圧の違いにより、前記第1ドレイン側選択トランジスタまたは前記第2ドレイン側選択トランジスタのいずれか一方をオン動作させ、前記第1ストレージノードまたは前記第2ストレージノードの電圧を、前記第1ドレイン側選択トランジスタまたは前記第2ドレイン側選択トランジスタのいずれか一方を介して前記第1メモリトランジスタまたは前記第2メモリトランジスタに印加し、前記第1メモリトランジスタまたは前記第2メモリトランジスタの一方で量子トンネル効果により電荷蓄積層に電荷を注入させるとともに、前記第2メモリトランジスタまたは前記第1メモリトランジスタの他方で前記電荷蓄積層への電荷注入が阻止されることを特徴とする。   In order to solve this problem, a nonvolatile SRAM memory cell according to the present invention is a nonvolatile SRAM memory cell including an SRAM (Static Random Access Memory) and a nonvolatile memory unit, and the SRAM includes a first access transistor and A second access transistor, a first load transistor, a second load transistor, a first drive transistor, and a second drive transistor, wherein one end of the first load transistor and one end of the first drive transistor are A first storage node is connected between the first load transistor and the first drive transistor connected in series, and one end of the second load transistor and one end of the second drive transistor are connected in series. The second load transistor and the second drive transistor A second storage node between the first and second load transistors, the other ends of the first and second load transistors are connected to a power supply line, and the other ends of the first and second drive transistors are connected to a reference voltage line. The first access transistor has one end connected to the first storage node and each gate of the second load transistor and the second drive transistor, and the other end connected to a complementary first bit line. A word line is connected to the gate, and the second access transistor has one end connected to the second storage node and each gate of the first load transistor and the first drive transistor, and the other end is complementary. The second bit line is connected, the gate is connected to the word line, and the nonvolatile memory unit is connected to the first memory cell. And a second memory cell, wherein the first memory cell includes a first memory transistor connected in series between a first drain-side selection transistor and a first source-side selection transistor, and one end of the first drain-side selection transistor The first storage node is connected, and the second memory cell has a second memory transistor connected in series between a second drain side selection transistor and a second source side selection transistor, and is connected to one end of the second drain side selection transistor. The second storage node is connected, one end of each of the first source side select transistor and the second source side select transistor is connected to a source line, and a memory gate is connected to the first memory transistor and the second memory transistor. Charge is generated by the quantum tunneling effect based on the charge storage gate voltage applied to the electrode. In the SRAM, the first access transistor, the second access transistor, the first load transistor, the second load transistor, the first drive transistor, and the second storage transistor are provided. The thickness of each gate insulating film of the drive transistor is 4 nm or less, and in the nonvolatile memory portion, a drain region and a first memory transistor are provided between the first drain side select transistor and the first memory transistor. No source region is formed, and neither the drain region nor the source region is formed between the first source side select transistor and the first memory transistor, and the second drain side select transistor Between the drain region and the second memory transistor. Neither a drain region nor a source region is formed between the second source-side selection transistor and the second memory transistor, and the first memory transistor or the second memory transistor is not formed. When injecting charge into any one of the charge storage layers, a voltage of 0 [V] is applied to the source line, and the gate of the first source side select transistor and the second source side select transistor are A voltage of 0 [V] is applied to the gate to turn off the first source side selection transistor and the second source side selection transistor, and the gate of the first drain side selection transistor and the second drain side selection transistor A power supply voltage VDD which is a voltage of 1.5 [V] or less is applied to the gate of the first storage node and the second storage node To turn on one of the first drain side selection transistor and the second drain side selection transistor, and the voltage of the first storage node or the second storage node is set to the first drain side. Applied to the first memory transistor or the second memory transistor via either the selection transistor or the second drain side selection transistor, and by one of the first memory transistor or the second memory transistor due to a quantum tunnel effect Charges are injected into the charge storage layer, and charge injection into the charge storage layer is blocked by the other of the second memory transistor or the first memory transistor.

また、本発明の不揮発性半導体記憶装置は、上記不揮発性ＳＲＡＭメモリセルが行列状に配置されていることを特徴とする。   The nonvolatile semiconductor memory device of the present invention is characterized in that the nonvolatile SRAM memory cells are arranged in a matrix.

本発明によれば、ＳＲＡＭから不揮発メモリ部にデータを書き込む際、第1ソース側選択トランジスタおよび第2ソース側選択トランジスタをオフ動作させるとともに、第1ストレージノードおよび第2ストレージノードの電圧の違いを基に第1ドレイン側選択トランジスタまたは第2ドレイン側選択トランジスタのいずれか一方をオフ動作させることができる。   According to the present invention, when data is written from the SRAM to the nonvolatile memory unit, the first source side select transistor and the second source side select transistor are turned off, and the voltage difference between the first storage node and the second storage node is determined. Based on this, either the first drain side selection transistor or the second drain side selection transistor can be turned off.

これにより、不揮発性ＳＲＡＭメモリセルでは、オフ動作した第1ドレイン側選択トランジスタまたは第2ドレイン側選択トランジスタと接続した第1メモリトランジスタまたは第2メモリトランジスタにて、電荷蓄積ゲート電圧に基づいてメモリウェルの電位を上昇させ、メモリゲート電極とメモリウェル表面との電圧差を小さくして電荷蓄積層内への電荷注入を阻止し得、一方、オン動作した第2ドレイン側選択トランジスタまたは第1ドレイン側選択トランジスタを基に第2ストレージノードまたは第1ストレージノードの電圧を第2メモリトランジスタまたは第1メモリトランジスタに印加し、メモリゲート電極とメモリウェル表面との電圧差を大きくして量子トンネル効果により電荷蓄積層に電荷を注入できる。   As a result, in the nonvolatile SRAM memory cell, the memory well is formed on the basis of the charge accumulation gate voltage in the first memory transistor or the second memory transistor connected to the first drain side selection transistor or the second drain side selection transistor that has been turned off. The potential difference between the memory gate electrode and the memory well surface can be reduced to prevent charge injection into the charge storage layer, while the second drain side select transistor or the first drain side that has been turned on Based on the selection transistor, the voltage of the second storage node or the first storage node is applied to the second memory transistor or the first memory transistor, and the voltage difference between the memory gate electrode and the memory well surface is increased to charge by the quantum tunnel effect. Charges can be injected into the storage layer.

このように、不揮発性ＳＲＡＭメモリセルでは、第1ドレイン側選択トランジスタや、第1ソース側選択トランジスタ、第2ドレイン側選択トランジスタ、第2ソース側選択トランジスタをオンオフ動作させるだけで、電荷蓄積ゲート電圧に拘束されることなく、第1ストレージノードおよび第2ストレージノードの電圧を基にＳＲＡＭから不揮発メモリ部にデータを書き込むことができる。   As described above, in the nonvolatile SRAM memory cell, the charge storage gate voltage is obtained simply by turning on and off the first drain side selection transistor, the first source side selection transistor, the second drain side selection transistor, and the second source side selection transistor. The data can be written from the SRAM to the nonvolatile memory unit based on the voltages of the first storage node and the second storage node without being restricted by the above.

かくして、不揮発性ＳＲＡＭメモリセルでは、各部位の電圧値を下げることができるので、これら電圧低減に合わせて、不揮発メモリ部と接続させたＳＲＡＭを構成する第1アクセストランジスタ、第2アクセストランジスタ、第1ロードトランジスタ、第2ロードトランジスタ、第1ドライブトランジスタ、および第2ドライブトランジスタの各ゲート絶縁膜の膜厚を4［nm］以下に形成でき、その分、ＳＲＡＭを低い電源電圧によって高速動作させることができ、不揮発メモリ部にデータを書き込み可能なＳＲＡＭでの高速動作を実現し得る。   Thus, in the nonvolatile SRAM memory cell, the voltage value of each part can be lowered, so that the first access transistor, the second access transistor, the second access transistor, and the like constituting the SRAM connected to the nonvolatile memory unit are adjusted in accordance with the voltage reduction. The film thickness of each gate insulating film of the 1 load transistor, the 2nd load transistor, the 1st drive transistor, and the 2nd drive transistor can be formed to 4 [nm] or less, and accordingly, the SRAM can be operated at a high speed with a low power supply voltage. Thus, a high-speed operation in an SRAM capable of writing data in the nonvolatile memory portion can be realized.

本発明の不揮発性半導体記憶装置の回路構成を示す概略図である。It is the schematic which shows the circuit structure of the non-volatile semiconductor memory device of this invention. 不揮発性ＳＲＡＭメモリセルの回路構成を示す概略図である。It is the schematic which shows the circuit structure of a non-volatile SRAM memory cell. 図２に示した不揮発性ＳＲＡＭメモリセルの回路構成のレイアウトパターンを示す概略図である。FIG. 3 is a schematic diagram showing a layout pattern of a circuit configuration of the nonvolatile SRAM memory cell shown in FIG. 2. 第1メモリセルまたは第2メモリセルの側断面構成を示す断面図である。4 is a cross-sectional view showing a side cross-sectional configuration of a first memory cell or a second memory cell. FIG. ＳＲＡＭのＳＲＡＭデータを不揮発メモリ部に書き込むプログラム動作時、不揮発メモリ部でのメモリデータ消去動作時、外部からＳＲＡＭへ外部データを書き込む書き込み動作時、およびＳＲＡＭのＳＲＡＭデータを外部に読み出す読み出し動作時における各部位の電圧値を示す表である。During a program operation to write SRAM data of the SRAM to the nonvolatile memory unit, a memory data erase operation in the nonvolatile memory unit, a write operation to write external data to the SRAM from the outside, and a read operation to read SRAM data of the SRAM to the outside It is a table | surface which shows the voltage value of each site | part. 図６Ａは、チャネル層を形成せずに電荷蓄積層への電荷注入を阻止するときの説明に供する断面図であり、図６Ｂは、チャネル層を形成して電荷蓄積層への電荷注入を阻止するときの説明に供する断面図である。FIG. 6A is a cross-sectional view for explaining the case where charge injection into the charge storage layer is prevented without forming the channel layer, and FIG. 6B is a diagram illustrating formation of the channel layer to prevent charge injection into the charge storage layer. It is sectional drawing with which it uses for description when doing.

以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
＜１．不揮発性半導体記憶装置の全体構成＞
＜２．不揮発性ＳＲＡＭメモリセルの構成＞
＜３．ＳＲＡＭへ外部データを書き込む外部データ書き込み動作＞
＜４．ＳＲＡＭからＳＲＡＭデータを読み出す読み出し動作＞
＜５．ＳＲＡＭのＳＲＡＭデータを不揮発メモリ部に書き込むプログラム動作＞
５−１．チャネル層を形成せずに電荷蓄積層への電荷注入を阻止する場合
５−１−１．プログラム動作前に行われるキャリア排除動作について
５−１−２．キャリア排除動作後におけるプログラム動作について
５−２．チャネル層を形成して電荷蓄積層への電荷注入を阻止する場合
＜６．不揮発メモリ部におけるメモリデータの消去動作
＜７．不揮発メモリ部のメモリデータをＳＲＡＭに書き込むメモリデータ書き込み動作＞
＜８．作用および効果＞
＜９．他の実施の形態＞ Hereinafter, modes for carrying out the present invention will be described. The description will be in the following order.
<1. Overall Configuration of Nonvolatile Semiconductor Memory Device>
<2. Configuration of Nonvolatile SRAM Memory Cell>
<3. External Data Write Operation for Writing External Data to SRAM>
<4. Read operation for reading SRAM data from SRAM>
<5. Program Operation to Write SRAM SRAM Data to Non-Volatile Memory Unit>
5-1. When blocking charge injection into the charge storage layer without forming a channel layer 5-1-1. Carrier exclusion operation performed before program operation 5-1-2. Program operation after carrier exclusion operation 5-2. When channel layer is formed to prevent charge injection into charge storage layer <6. Memory data erasing operation in nonvolatile memory section <7. Memory Data Writing Operation for Writing Memory Data in Nonvolatile Memory Part to SRAM>
<8. Action and Effect>
<9. Other embodiments>

（１）不揮発性半導体記憶装置の全体構成
図１において、1は本発明の不揮発性半導体記憶装置を示し、複数の不揮発性ＳＲＡＭメモリセル2が行列状に配置された構成を有している。不揮発性半導体記憶装置1には、アドレス入力と制御信号とが入出力インターフェース回路3に入力され得るとともに、当該入出力インターフェース回路3と外部回路（図示せず）との間でデータ入出力が行われ得る。入出力インターフェース回路3は、これらアドレス入力や、データ入力、制御信号に基づいて所定の動作信号を生成し、ビット情報反転回路4や、行デコーダ6、列デコーダ7、ＳＲＡＭ電源制御回路8、入出力制御回路10、メモリゲート電圧制御回路11、選択ゲート電圧・ソース電圧制御回路12に当該動作信号を適宜送出し得る。これによりビット情報反転回路4、行デコーダ6、列デコーダ7、ＳＲＡＭ電源制御回路8、入出力制御回路10、メモリゲート電圧制御回路11、および選択ゲート電圧・ソース電圧制御回路12は、入出力インターフェース回路3からの動作信号により制御され、所定の動作を実行し得る。 (1) Overall Configuration of Nonvolatile Semiconductor Memory Device In FIG. 1, reference numeral 1 denotes a nonvolatile semiconductor memory device of the present invention, which has a configuration in which a plurality of nonvolatile SRAM memory cells 2 are arranged in a matrix. In the nonvolatile semiconductor memory device 1, an address input and a control signal can be input to the input / output interface circuit 3, and data input / output is performed between the input / output interface circuit 3 and an external circuit (not shown). Can be broken. The input / output interface circuit 3 generates predetermined operation signals based on these address inputs, data inputs, and control signals, and generates a bit information inversion circuit 4, a row decoder 6, a column decoder 7, an SRAM power control circuit 8, The operation signal can be appropriately transmitted to the output control circuit 10, the memory gate voltage control circuit 11, and the selection gate voltage / source voltage control circuit 12. Thereby, the bit information inversion circuit 4, the row decoder 6, the column decoder 7, the SRAM power supply control circuit 8, the input / output control circuit 10, the memory gate voltage control circuit 11, and the selection gate voltage / source voltage control circuit 12 It is controlled by an operation signal from the circuit 3 and can execute a predetermined operation.

実際上、行デコーダ6には、複数のワード線WL0,WL1,WL2,WL3が設けられており、各ワード線WL0,WL1,WL2,WL3毎に複数の不揮発性ＳＲＡＭメモリセル2が接続されている。これにより、行デコーダ6は、動作信号に含まれる行アドレスに基づいて、ワード線WL0,WL1,WL2,WL3単位で不揮発性ＳＲＡＭメモリセル2に対し所定の電圧を印加し得るようになされている。列デコーダ7は、配線YG0,YG1を介して入出力制御回路10と接続されており、入出力制御回路10に設けられたトランジスタ9aをオンオフ動作させ得るようになされている。   In practice, the row decoder 6 is provided with a plurality of word lines WL0, WL1, WL2, WL3, and a plurality of nonvolatile SRAM memory cells 2 are connected to each word line WL0, WL1, WL2, WL3. Yes. Thereby, the row decoder 6 can apply a predetermined voltage to the nonvolatile SRAM memory cell 2 in units of word lines WL0, WL1, WL2, WL3 based on the row address included in the operation signal. . The column decoder 7 is connected to the input / output control circuit 10 via wirings YG0 and YG1, and can turn on / off the transistor 9a provided in the input / output control circuit 10.

入出力制御回路10は、不揮発性ＳＲＡＭメモリセル2の列毎に設けられた対のトランジスタ9aがオンオフ動作されることにより、行列状に配置された不揮発性ＳＲＡＭメモリセル2のうち、所定の不揮発性ＳＲＡＭメモリセル2からの読み出しビット電圧を、センスアンプ・データ入力回路9bにより検知し得る。センスアンプ・データ入力回路9bは、例えば対の相補型第1ビット線BLT1および相補型第2ビット線BLB1に接続された対のトランジスタ9aがオン動作すると、これら相補型第1ビット線BLT1および相補型第2ビット線BLB1の電圧差を検知し、電圧が高い一方の相補型第1ビット線BLT1（または相補型第2ビット線BLB1）をHighレベルの電圧と判断し、電圧が低い他方の相補型第2ビット線BLB1（または相補型第1ビット線BLT1）をLowレベルの電圧と判断し得る。   The input / output control circuit 10 turns on or off a pair of transistors 9a provided for each column of the nonvolatile SRAM memory cells 2 to turn on or off a predetermined nonvolatile memory cell among the nonvolatile SRAM memory cells 2 arranged in a matrix. The read bit voltage from the static SRAM memory cell 2 can be detected by the sense amplifier / data input circuit 9b. For example, when the pair of transistors 9a connected to the complementary first bit line BLT1 and the complementary second bit line BLB1 are turned on, the sense amplifier / data input circuit 9b is connected to the complementary first bit line BLT1 and the complementary first bit line BLT1. The voltage difference of the second bit line BLB1 of the type is detected, one complementary first bit line BLT1 (or the complementary second bit line BLB1) having a higher voltage is determined as a high level voltage, and the other complementary having the lower voltage is detected. The type second bit line BLB1 (or the complementary first bit line BLT1) can be determined as a low level voltage.

ビット情報反転回路4には、対でなる相補型第1ビット線BLT0（BLT1,BLT2,BLT3）および相補型第2ビット線BLB0（BLB1,BLB2,BLB3）が接続されており、これら相補型第1ビット線BLT0（BLT1,BLT2,BLT3）および相補型第2ビット線BLB0（BLB1,BLB2,BLB3）により列単位で不揮発性ＳＲＡＭメモリセル2に対して所定の電圧を印加し得るようになされている。   The bit information inversion circuit 4 is connected to a pair of complementary first bit lines BLT0 (BLT1, BLT2, BLT3) and complementary second bit lines BLB0 (BLB1, BLB2, BLB3). A predetermined voltage can be applied to nonvolatile SRAM memory cell 2 in units of columns by 1 bit line BLT0 (BLT1, BLT2, BLT3) and complementary second bit line BLB0 (BLB1, BLB2, BLB3). Yes.

また、ビット情報反転回路4は、不揮発性ＳＲＡＭメモリセル2を構成するＳＲＡＭ（図２において後述する）のHighレベルおよびLowレベルを読み出し、論理反転処理により論理を反転させ、HighレベルをLowレベルとし、LowレベルをHighレベルとし、これを反転データとしてＳＲＡＭに書き込ませる。   The bit information inversion circuit 4 reads the high level and low level of the SRAM (described later in FIG. 2) constituting the nonvolatile SRAM memory cell 2, inverts the logic by logic inversion processing, and sets the high level to the low level. The low level is set to the high level, and this is written into the SRAM as inverted data.

因みに、この実施の形態の場合においては、ビット情報反転回路4と、センスアンプ・データ入力回路9bとを別々に設けた場合について述べたが、本発明はこれに限らず、例えばビット情報反転回路4を、センスアンプ・データ入力回路9bの中に配置して、不揮発性ＳＲＡＭメモリセル2のHighレベルおよびLowレベルの情報をセンスアンプで読み出した後に、論理を反転し、これを反転データとしてＳＲＡＭに再度書き込む方式でも良い。   Incidentally, in the case of this embodiment, the case where the bit information inverting circuit 4 and the sense amplifier / data input circuit 9b are provided separately has been described, but the present invention is not limited to this, for example, the bit information inverting circuit 4 is arranged in the sense amplifier / data input circuit 9b, and after reading the high level and low level information of the nonvolatile SRAM memory cell 2 with the sense amplifier, the logic is inverted, and this is used as the inverted data for the SRAM. It is also possible to use a method of rewriting to

一方、ＳＲＡＭ電源制御回路8には、複数の電源線VSp0,VSp1,VSp2,VSp3と、複数の基準電圧線VSn0,VSn1,VSn2,VSn3とが接続されており、一の電源線VSp0（VSp1,VSp2,VSp3）と、一の基準電圧線VSn0（VSn1,VSn2,VSn3）とを対とし、電源線VSp0（VSp1,VSp2,VSp3）および基準電圧線VSn0（VSn1,VSn2,VSn3）に沿って複数の不揮発性ＳＲＡＭメモリセル2が接続されている。これによりＳＲＡＭ電源制御回路8は、各電源線VSp0,VSp1,VSp2,VSp3にそれぞれ電源電圧VDDを印加することにより、当該電源線VSp0,VSp1,VSp2,VSp3単位で複数の不揮発性ＳＲＡＭメモリセル2に対し電源電圧VDDを一律に印加し得るようになされている。また、基準電圧線VSn0,VSn1,VSn2,VSn3は、基準電圧線VSn0,VSn1,VSn2,VSn3単位で、複数の不揮発性ＳＲＡＭメモリセル2に対し0［V］の電圧を一律に印加し得るようになされている。   On the other hand, a plurality of power supply lines VSp0, VSp1, VSp2, and VSp3 and a plurality of reference voltage lines VSn0, VSN1, VSn2, and VSn3 are connected to the SRAM power supply control circuit 8, and one power supply line VSp0 (VSp1, VSp2, VSp3) and one reference voltage line VSn0 (VSn1, VSn2, VSn3) as a pair, multiple along power supply line VSp0 (VSp1, VSp2, VSp3) and reference voltage line VSn0 (VSn1, VSn2, VSn3) Nonvolatile SRAM memory cell 2 is connected. Thereby, the SRAM power supply control circuit 8 applies the power supply voltage VDD to the power supply lines VSp0, VSp1, VSp2, and VSp3, respectively, so that a plurality of nonvolatile SRAM memory cells 2 are provided in units of the power supply lines VSp0, VSp1, VSp2, and VSp3. In contrast, the power supply voltage VDD can be applied uniformly. The reference voltage lines VSn0, VSn1, VSn2, and VSn3 can uniformly apply a voltage of 0 [V] to the plurality of nonvolatile SRAM memory cells 2 in units of the reference voltage lines VSn0, VSn1, VSn2, and VSn3. Has been made.

この実施の形態の場合、メモリゲート電圧制御回路11は、全ての不揮発性ＳＲＡＭメモリセル2で共有しているメモリゲート線MGLが接続された構成を有しており、当該メモリゲート線MGLによって全ての不揮発性ＳＲＡＭメモリセル2に所定電圧を一律に印加し得る。また、この実施の形態の場合、不揮発性半導体記憶装置1は、1本のドレイン側選択ゲート線DGLと、1本のソース側選択ゲート線SGLと、1本のソース線SLとを全ての不揮発性ＳＲＡＭメモリセル2で共有しており、これらドレイン側選択ゲート線DGL、ソース側選択ゲート線SGL、およびソース線SLが選択ゲート電圧・ソース電圧制御回路12に接続されている。選択ゲート電圧・ソース電圧制御回路12は、各ドレイン側選択ゲート線DGL、ソース側選択ゲート線SGL、およびソース線SL毎に所定の電圧を全ての不揮発性ＳＲＡＭメモリセル2に対し一律に印加し得る。   In this embodiment, the memory gate voltage control circuit 11 has a configuration in which the memory gate line MGL shared by all the nonvolatile SRAM memory cells 2 is connected. A predetermined voltage can be uniformly applied to the non-volatile SRAM memory cell 2. In this embodiment, the nonvolatile semiconductor memory device 1 includes one drain-side selection gate line DGL, one source-side selection gate line SGL, and one source line SL. The common SRAM memory cell 2 shares the drain side selection gate line DGL, the source side selection gate line SGL, and the source line SL to the selection gate voltage / source voltage control circuit 12. The selection gate voltage / source voltage control circuit 12 applies a predetermined voltage uniformly to all the nonvolatile SRAM memory cells 2 for each drain side selection gate line DGL, source side selection gate line SGL, and source line SL. obtain.

（２）不揮発性ＳＲＡＭメモリセルの構成
次に、不揮発性半導体記憶装置1に設けられた不揮発性ＳＲＡＭメモリセル2について説明する。なお、行列状に配置された不揮発性ＳＲＡＭメモリセル2は全て同一構成でなることから、例えば2行2列目（2列目の相補型第1ビット線BLT1および相補型第2ビット線BLB1と、2行目のワード線WL1との交差箇所）の不揮発性ＳＲＡＭメモリセル2にだけ着目して以下説明する。図２に示すように、不揮発性ＳＲＡＭメモリセル2は、ＳＲＡＭ15と、不揮発メモリ部16とにより構成されており、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBに不揮発メモリ部16が接続された構成を有する。 (2) Configuration of Nonvolatile SRAM Memory Cell Next, the nonvolatile SRAM memory cell 2 provided in the nonvolatile semiconductor memory device 1 will be described. Since all the non-volatile SRAM memory cells 2 arranged in a matrix have the same configuration, for example, the second row and the second column (the complementary first bit line BLT1 and the complementary second bit line BLB1 in the second column) The following description will focus on the non-volatile SRAM memory cell 2 at the intersection with the word line WL1 in the second row. As shown in FIG. 2, the nonvolatile SRAM memory cell 2 includes an SRAM 15 and a nonvolatile memory unit 16, and the nonvolatile memory unit 16 is connected to the first storage node SNT and the second storage node SNB of the SRAM 15. Have a configuration.

ＳＲＡＭ15は、Ｎ型ＭＯＳ（Metal-Oxide-Semiconductor)トランジスタからなる第1アクセストランジスタ21aおよび第2アクセストランジスタ21bと、Ｐ型ＭＯＳトランジスタからなる第1ロードトランジスタ22aおよび第2ロードトランジスタ22bと、Ｎ型ＭＯＳトランジスタからなる第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bとを備え、合計6個のＭＯＳトランジスタで構成されている。   The SRAM 15 includes a first access transistor 21a and a second access transistor 21b made of an N-type MOS (Metal-Oxide-Semiconductor) transistor, a first load transistor 22a and a second load transistor 22b made of a P-type MOS transistor, and an N-type transistor. A first drive transistor 23a and a second drive transistor 23b made of MOS transistors are provided, and a total of six MOS transistors are formed.

この場合、ＳＲＡＭ15は、一方の第1ロードトランジスタ22aの一端と、第1ドライブトランジスタ23aの一端とが接続された構成を有し、直列接続された第1ロードトランジスタ22aおよび第1ドライブトランジスタ23a間に第1ストレージノードSNTを有している。また、ＳＲＡＭ15は、他方の第2ロードトランジスタ22bの一端と、第2ドライブトランジスタ23bの一端とが接続された構成を有し、直列接続された第2ロードトランジスタ22bおよび第2ドライブトランジスタ23b間に第2ストレージノードSNBを有している。そして、第1ロードトランジスタ22aおよび第2ロードトランジスタ22bの他端は電源線VSp1に接続され、第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bの他端は基準電圧線VSn1に接続されている。   In this case, the SRAM 15 has a configuration in which one end of the first load transistor 22a and one end of the first drive transistor 23a are connected, and the first load transistor 22a and the first drive transistor 23a connected in series are connected. Has a first storage node SNT. The SRAM 15 has a configuration in which one end of the other second load transistor 22b and one end of the second drive transistor 23b are connected to each other, and is connected between the second load transistor 22b and the second drive transistor 23b connected in series. It has a second storage node SNB. The other ends of the first load transistor 22a and the second load transistor 22b are connected to the power supply line VSp1, and the other ends of the first drive transistor 23a and the second drive transistor 23b are connected to the reference voltage line VSn1.

第1アクセストランジスタ21aは、一方の第1ストレージノードSNTと、他方の第2ロードトランジスタ22bおよび第2ドライブトランジスタ23bの各ゲートとに一端が接続されているとともに、他端が相補型第1ビット線BLT1に接続されている。また、第2アクセストランジスタ21bは、他方の第2ストレージノードSNBと、一方の第1ロードトランジスタ22aおよび第1ドライブトランジスタ23aの各ゲートとに一端が接続されているとともに、他端が相補型第2ビット線BLB1に接続されている。   The first access transistor 21a has one end connected to one first storage node SNT and the other gates of the second load transistor 22b and the second drive transistor 23b, and the other end being a complementary first bit. Connected to line BLT1. The second access transistor 21b has one end connected to the other second storage node SNB and one gate of the first load transistor 22a and the first drive transistor 23a, and the other end complementary to the second storage node SNB. Connected to 2-bit line BLB1.

第1アクセストランジスタ21aおよび第2アクセストランジスタ21bは、各ゲートが共通のワード線WL1に接続されている。第1アクセストランジスタ21aは、相補型第1ビット線BLT1とワード線WL1との電圧差や、第1ストレージノードSNTとワード線WL1との電圧差によりオンオフ動作し得るようになされている。また、第2アクセストランジスタ21bは、相補型第2ビット線BLB1とワード線WL1との電圧差や、第2ストレージノードSNBとワード線WL1との電圧差によりオンオフ動作し得るようになされている。   The gates of the first access transistor 21a and the second access transistor 21b are connected to a common word line WL1. The first access transistor 21a can be turned on / off by a voltage difference between the complementary first bit line BLT1 and the word line WL1 or a voltage difference between the first storage node SNT and the word line WL1. The second access transistor 21b can be turned on / off by a voltage difference between the complementary second bit line BLB1 and the word line WL1 or a voltage difference between the second storage node SNB and the word line WL1.

このような構成でなるＳＲＡＭ15には、後述する外部データ書き込み動作によって、外部データをHighレベルおよびLowレベルの電圧として第1ストレージノードSNTおよび第2ストレージノードSNBに印加することにより、外部データを書き込むことができ、当該外部データをＳＲＡＭデータとして第1ストレージノードSNTおよび第2ストレージノードSNBに保持し得る。   In the SRAM 15 having such a configuration, external data is written by applying external data to the first storage node SNT and the second storage node SNB as high level and low level voltages by an external data write operation described later. The external data can be held in the first storage node SNT and the second storage node SNB as SRAM data.

ＳＲＡＭ15に接続された不揮発メモリ部16は、第1メモリセル17aと第2メモリセル17bとを有し、これら第1メモリセル17aおよび第2メモリセル17bにより、2セル/1ビットの相補型セルを構成している。実際上、不揮発メモリ部16には、ＳＲＡＭ15の一方の第1ストレージノードSNTが、第1メモリセル17aにおける第1ドレイン側選択トランジスタ18aの一端に接続されているとともに、ＳＲＡＭ15の他方の第2ストレージノードSNBが、第2メモリセル17bにおける第2ドレイン側選択トランジスタ18bの一端に接続されている。   The non-volatile memory unit 16 connected to the SRAM 15 includes a first memory cell 17a and a second memory cell 17b, and the first memory cell 17a and the second memory cell 17b are used to form a 2-cell / 1-bit complementary cell. Is configured. In practice, in the nonvolatile memory unit 16, one first storage node SNT of the SRAM 15 is connected to one end of the first drain side select transistor 18a in the first memory cell 17a, and the other second storage of the SRAM 15 is stored. The node SNB is connected to one end of the second drain side select transistor 18b in the second memory cell 17b.

ここで、この実施の形態の場合、第1メモリセル17aは、Ｎ型ＭＯＳトランジスタでなる第1ドレイン側選択トランジスタ18aと、Ｎ型ＭＯＳトランジスタでなる第1ソース側選択トランジスタ20aと、これら第1ドレイン側選択トランジスタ18aの他端および第1ソース側選択トランジスタ20aの他端に直列接続されたＮ型のトランジスタでなる第1メモリトランジスタ19aとを有しており、絶縁部材に囲まれた電荷蓄積層が当該第1メモリトランジスタ19aに設けられた構成を有する。   In this embodiment, the first memory cell 17a includes a first drain side select transistor 18a made of an N-type MOS transistor, a first source side select transistor 20a made of an N-type MOS transistor, and the first memory cell 17a. A first memory transistor 19a made of an N-type transistor connected in series to the other end of the drain-side selection transistor 18a and the other end of the first source-side selection transistor 20a, and charge storage surrounded by an insulating member The layer has a configuration provided in the first memory transistor 19a.

また、第2メモリセル17bも、同じくＮ型ＭＯＳトランジスタでなる第2ドレイン側選択トランジスタ18bと、Ｎ型ＭＯＳトランジスタでなる第2ソース側選択トランジスタ20bと、これら第2ドレイン側選択トランジスタ18bの他端および第2ソース側選択トランジスタ20bの他端に直列接続されたＮ型のトランジスタでなる第2メモリトランジスタ19bとを有しており、絶縁部材に囲まれた電荷蓄積層が当該第2メモリトランジスタ19bに設けられた構成を有する。   The second memory cell 17b also includes a second drain side selection transistor 18b, which is also an N-type MOS transistor, a second source side selection transistor 20b, which is an N-type MOS transistor, and the second drain side selection transistor 18b. And a second memory transistor 19b made of an N-type transistor connected in series to the other end of the second source-side selection transistor 20b, and the charge storage layer surrounded by the insulating member is the second memory transistor It has the structure provided in 19b.

そして、この不揮発メモリ部16は、第1ドレイン側選択トランジスタ18aのゲートと、第2ドレイン側選択トランジスタ18bのゲートとに共通のドレイン側選択ゲート線DGLが接続されている。これにより、不揮発メモリ部16は、ドレイン側選択ゲート線DGLから、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bの各ゲートに同じゲート電圧を印加し得、ゲートと一端との電圧差により第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bをそれぞれオンオフ動作し得るように構成されている。   In the nonvolatile memory unit 16, a common drain-side selection gate line DGL is connected to the gate of the first drain-side selection transistor 18a and the gate of the second drain-side selection transistor 18b. Thereby, the nonvolatile memory unit 16 can apply the same gate voltage from the drain-side selection gate line DGL to the gates of the first drain-side selection transistor 18a and the second drain-side selection transistor 18b, and the voltage between the gate and one end The first drain side select transistor 18a and the second drain side select transistor 18b can be turned on and off by the difference.

第1ドレイン側選択トランジスタ18aは、オン動作することにより、一端に接続されたＳＲＡＭ15の第1ストレージノードSNTと、他端に接続された第1メモリトランジスタ19aの一端とを電気的に接続し得る。一方、第1ドレイン側選択トランジスタ18aは、オフ動作することにより、第1ストレージノードSNTと、第1メモリトランジスタ19aとの電気的な接続を遮断し得る。   The first drain side select transistor 18a can be turned on to electrically connect the first storage node SNT of the SRAM 15 connected to one end and one end of the first memory transistor 19a connected to the other end. . On the other hand, the first drain side select transistor 18a can turn off the electrical connection between the first storage node SNT and the first memory transistor 19a.

また、第2ドレイン側選択トランジスタ18bも同様に、オン動作することにより、一端に接続されたＳＲＡＭ15の第2ストレージノードSNBと、他端に接続された第2メモリトランジスタ19bの一端とを電気的に接続し得、一方、オフ動作することにより、当該第2ストレージノードSNBと、当該第2メモリトランジスタ19bとの電気的な接続を遮断し得る。   Similarly, the second drain side select transistor 18b is turned on to electrically connect the second storage node SNB of the SRAM 15 connected to one end and one end of the second memory transistor 19b connected to the other end. On the other hand, by turning off, the electrical connection between the second storage node SNB and the second memory transistor 19b can be cut off.

このような不揮発性ＳＲＡＭメモリセル2は、ＳＲＡＭ15と不揮発メモリ部16との電気的な接続状態を、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bにより遮断できるため、外部からＳＲＡＭ15への外部データの書き込み動作時や、ＳＲＡＭ15に保持されたＳＲＡＭデータの読み出し動作時に、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bをオフ動作させることで、不揮発メモリ部16をＳＲＡＭ15から電気的に切り離し、一般的なＳＲＡＭ15として使用することができる。   In such a nonvolatile SRAM memory cell 2, the electrical connection state between the SRAM 15 and the nonvolatile memory unit 16 can be cut off by the first drain side selection transistor 18 a and the second drain side selection transistor 18 b, so that the SRAM 15 is externally connected to the SRAM 15. The first drain side select transistor 18a and the second drain side select transistor 18b are turned off during the external data write operation or the SRAM data read operation held in the SRAM 15, so that the nonvolatile memory unit 16 is removed from the SRAM 15. It can be electrically disconnected and used as a general SRAM 15.

第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bには、各ゲートに共通のソース側選択ゲート線SGLが接続されており、当該ソース側選択ゲート線SGLから各ゲートに同じゲート電圧が印加され得る。また、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bには、一端に共通のソース線SLが接続されており、当該ソース線SLから各一端に同じソース電圧が印加され得る。   A common source side select gate line SGL is connected to each gate of the first source side select transistor 20a and the second source side select transistor 20b, and the same gate voltage is applied to each gate from the source side select gate line SGL. Can be applied. Further, a common source line SL is connected to one end of the first source side selection transistor 20a and the second source side selection transistor 20b, and the same source voltage can be applied to each one end from the source line SL.

このような第1ソース側選択トランジスタ20aは、オン動作することにより、一端に接続されたソース線SLと、他端に接続された第1メモリトランジスタ19aの他端とを電気的に接続し得る。一方、第1ソース側選択トランジスタ20aは、オフ動作することにより、ソース線SLと第1メモリトランジスタ19aとの電気的な接続を遮断し得る。   Such a first source side select transistor 20a can be turned on to electrically connect the source line SL connected to one end and the other end of the first memory transistor 19a connected to the other end. . On the other hand, the first source side selection transistor 20a can cut off the electrical connection between the source line SL and the first memory transistor 19a by turning off.

また、第2ソース側選択トランジスタ20bも同様に、オン動作することにより、一端に接続されたソース線SLと、他端に接続された第2メモリトランジスタ19bの他端とを電気的に接続し得、一方、オフ動作することにより、当該ソース線SLと、当該第2メモリトランジスタ19bとの電気的な接続を遮断し得る。   Similarly, the second source side select transistor 20b is also turned on to electrically connect the source line SL connected to one end and the other end of the second memory transistor 19b connected to the other end. On the other hand, by performing the off operation, the electrical connection between the source line SL and the second memory transistor 19b can be cut off.

第1メモリトランジスタ19aおよび第2メモリトランジスタ19bには、メモリゲート電極にメモリゲート線MGLが接続されており、当該メモリゲート線MGLから各メモリゲート電極に同じメモリゲート電圧が一律に印加され得る。これら第1メモリトランジスタ19aおよび第2メモリトランジスタ19bでは、メモリゲート電極と、当該メモリゲート電極と対向したメモリウェルとに大きな電圧差が生じることで量子トンネル効果が発生し、メモリウェル内の電荷を電荷蓄積層に注入し得るようになされている。   The memory gate line MGL is connected to the memory gate electrode of the first memory transistor 19a and the second memory transistor 19b, and the same memory gate voltage can be uniformly applied from the memory gate line MGL to each memory gate electrode. In the first memory transistor 19a and the second memory transistor 19b, a large voltage difference is generated between the memory gate electrode and the memory well facing the memory gate electrode, so that a quantum tunnel effect is generated, and the charge in the memory well is reduced. It can be injected into the charge storage layer.

ここで、図３は、図２に示した不揮発性ＳＲＡＭメモリセル2の回路構成を実現するレイアウトパターンの一例を示す概略図である。この場合、不揮発性ＳＲＡＭメモリセル2は、例えばＮ型のウェルNW（図３中、「n‐well」とも表記）に、ＳＲＡＭ15の第1ロードトランジスタ22aおよび第2ロードトランジスタ22bが形成されている。また、不揮発性ＳＲＡＭメモリセル2は、ウェルNWと異なる導電型でなる、例えばＰ型のメモリウェルMPW（図３中、「p‐well」とも表記）に、不揮発メモリ部16を構成する各トランジスタ（すなわち、第1ドレイン側選択トランジスタ18a、第2ドレイン側選択トランジスタ18b、第1メモリトランジスタ19a、第2メモリトランジスタ19b、第1ソース側選択トランジスタ20a、第2ソース側選択トランジスタ20b（図示せず））が形成されている。   Here, FIG. 3 is a schematic diagram showing an example of a layout pattern for realizing the circuit configuration of the nonvolatile SRAM memory cell 2 shown in FIG. In this case, in the nonvolatile SRAM memory cell 2, the first load transistor 22a and the second load transistor 22b of the SRAM 15 are formed in, for example, an N-type well NW (also expressed as “n-well” in FIG. 3). . The non-volatile SRAM memory cell 2 has a conductivity type different from that of the well NW, for example, a P-type memory well MPW (also expressed as “p-well” in FIG. 3), and each transistor constituting the non-volatile memory unit 16. (That is, the first drain side selection transistor 18a, the second drain side selection transistor 18b, the first memory transistor 19a, the second memory transistor 19b, the first source side selection transistor 20a, the second source side selection transistor 20b (not shown) )) Is formed.

また、このメモリウェルMPWには、不揮発メモリ部16に加えて、ＳＲＡＭ15の第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bと、第1アクセストランジスタ21aおよび第2アクセストランジスタ21bも形成されている。このように不揮発性ＳＲＡＭメモリセル2は、ＳＲＡＭ15を構成するトランジスタのうち、不揮発メモリ部16と同じ導電型でなる第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bと、第1アクセストランジスタ21aおよび第2アクセストランジスタ21bとが、不揮発メモリ部16が形成されたメモリウェルMPWに形成されている。このため、不揮発性ＳＲＡＭメモリセル2は、ＳＲＡＭ15を形成する際に、不揮発メモリ部16を形成するメモリウェルMPWを流用し、別途、ＳＲＡＭ15専用の半導体領域を形成する必要がない分、全体として小型化を実現し得る。   In addition to the nonvolatile memory section 16, the memory well MPW is also formed with a first drive transistor 23a and a second drive transistor 23b of the SRAM 15, and a first access transistor 21a and a second access transistor 21b. As described above, the nonvolatile SRAM memory cell 2 includes the first drive transistor 23a and the second drive transistor 23b, the first access transistor 21a, and the second access transistor 21b having the same conductivity type as the nonvolatile memory unit 16 among the transistors constituting the SRAM 15. The access transistor 21b is formed in the memory well MPW in which the nonvolatile memory unit 16 is formed. For this reason, the nonvolatile SRAM memory cell 2 has a small size as a whole because there is no need to divert the memory well MPW forming the nonvolatile memory portion 16 and separately form a semiconductor region dedicated to the SRAM 15 when the SRAM 15 is formed. Can be realized.

実際上、ウェルNWには、ＳＲＡＭ15の第1ロードトランジスタ22aおよび第2ロードトランジスタ22bが一方向に並んで形成されており、メモリウェルMPWが、これら第1ロードトランジスタ22aおよび第2ロードトランジスタ22bと隣接するように配置されている。メモリウェルMPWには、ウェルNWと隣接した領域にＳＲＡＭ15の第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bが一方向に並んで形成されており、さらに、ＳＲＡＭ15の第1アクセストランジスタ21aおよび第2アクセストランジスタ21bと、不揮発メモリ部16とが、ウェルNWと離れる他方向（この場合、第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bが並んだ一方向と直交する他方向）に向け、ＳＲＡＭ15の他方の第2アクセストランジスタ21b、不揮発メモリ部16、およびＳＲＡＭ15の一方の第1アクセストランジスタ21aの順に形成されている。   Actually, the first load transistor 22a and the second load transistor 22b of the SRAM 15 are arranged in one direction in the well NW, and the memory well MPW includes the first load transistor 22a and the second load transistor 22b. It is arranged to be adjacent. In the memory well MPW, a first drive transistor 23a and a second drive transistor 23b of the SRAM 15 are formed side by side in a region adjacent to the well NW, and further, the first access transistor 21a and the second access transistor of the SRAM 15 are formed. The other direction of the SRAM 15 is directed toward the other direction in which the transistor 21b and the nonvolatile memory unit 16 are separated from the well NW (in this case, the other direction orthogonal to the one direction in which the first drive transistor 23a and the second drive transistor 23b are arranged). The second access transistor 21b, the non-volatile memory portion 16, and the first access transistor 21a of the SRAM 15 are formed in this order.

因みに、図３において、28のドット領域はメタル層を示し、29aの斜線領域は第1層ポリシリコンを示し、29bの逆斜線領域は第2層ポリシリコンを示し、31の枠はＭＯＳトランジスタおよび拡散層が形成される活性領域を示し、32の四角領域はコンタクトを示す。この実施の形態の場合、ウェルNWの第1ロードトランジスタ22aおよび第2ロードトランジスタ22bにはメタル層28が電源線VSp1として接続されている。第1ロードトランジスタ22aに接続された他のメタル層28は、メモリウェルMPWに向かって延びており、当該メモリウェルMPWに形成された第1ドライブトランジスタ23a、不揮発メモリ部16、および第1アクセストランジスタ21aの順に接続され、その一部が第1ストレージノードSNTとして機能し得る。また、第2ロードトランジスタ22bに接続された他のメタル層28は、同じくメモリウェルMPWに向かって延びており、メモリウェルMPWに形成された第2ドライブトランジスタ23b、第2アクセストランジスタ21b、および不揮発メモリ部16の順に接続され、その一部が第2ストレージノードSNBとして機能し得る。   Incidentally, in FIG. 3, 28 dot regions indicate metal layers, 29a hatched regions indicate first layer polysilicon, 29b reverse hatched regions indicate second layer polysilicon, and 31 frames indicate MOS transistors and The active region where the diffusion layer is formed is shown, and the 32 square regions show contacts. In this embodiment, the metal layer 28 is connected to the first load transistor 22a and the second load transistor 22b of the well NW as the power supply line VSp1. The other metal layer 28 connected to the first load transistor 22a extends toward the memory well MPW, and the first drive transistor 23a, the nonvolatile memory unit 16, and the first access transistor formed in the memory well MPW. 21a are connected in this order, and a part of them can function as the first storage node SNT. The other metal layer 28 connected to the second load transistor 22b also extends toward the memory well MPW, and includes the second drive transistor 23b, the second access transistor 21b, and the nonvolatile memory formed in the memory well MPW. The memory units 16 are connected in this order, and a part thereof can function as the second storage node SNB.

メモリウェルMPWには、ウェルNWから遠ざかる方向に向けて、第2アクセストランジスタ21b、不揮発メモリ部16、および第1アクセストランジスタ21aの配置順に合わせて、相補型第2ビット線BLB1、ワード線WL1、ドレイン側選択ゲート線DGL、メモリゲート線MGL、ソース側選択ゲート線SGL、メモリゲート線MGL、ドレイン側選択ゲート線DGL、ワード線WL1、および相補型第1ビット線BLT1が順に配置されている。また、メモリウェルMPWには、メモリゲート線MGL間に2本のソース側選択ゲート線SGLがあり、これら2本のソース側選択ゲート線SGL間にソース線SLが配置され得る。不揮発性ＳＲＡＭメモリセル2は、このような配置構成とすることにより、ＳＲＡＭ15および不揮発メモリ部16を最少面積で効率良く配置形成し得る。   In the memory well MPW, in the direction away from the well NW, in accordance with the arrangement order of the second access transistor 21b, the nonvolatile memory unit 16, and the first access transistor 21a, the complementary second bit line BLB1, the word line WL1, A drain side selection gate line DGL, a memory gate line MGL, a source side selection gate line SGL, a memory gate line MGL, a drain side selection gate line DGL, a word line WL1, and a complementary first bit line BLT1 are sequentially arranged. Further, in the memory well MPW, there are two source side selection gate lines SGL between the memory gate lines MGL, and the source line SL can be arranged between these two source side selection gate lines SGL. By adopting such an arrangement configuration, the nonvolatile SRAM memory cell 2 can efficiently arrange and form the SRAM 15 and the nonvolatile memory unit 16 with a minimum area.

次に、不揮発メモリ部16を構成する第1メモリセル17aおよび第2メモリセル17bの側断面構成について以下説明する。なお、ここでは、第1メモリセル17aおよび第2メモリセル17bが同一構成であることから、そのうち主として第2メモリセル17bに着目して以下説明する。この実施の形態の場合、図４に示すように、第2メモリセル17bは、半導体基板SS上にＮ型のディープウェルDNWを介してＰ型のメモリウェルMPWが形成されており、Ｎ型のトランジスタ構造でなる第2メモリトランジスタ19bと、Ｎ型のＭＯＳトランジスタ構造でなる第2ドレイン側選択トランジスタ18bと、同じくＮ型のＭＯＳトランジスタ構造でなる第2ソース側選択トランジスタ20bとが当該メモリウェルMPWに形成されている。   Next, side sectional configurations of the first memory cell 17a and the second memory cell 17b constituting the nonvolatile memory unit 16 will be described below. Here, since the first memory cell 17a and the second memory cell 17b have the same configuration, the following description will be given mainly focusing on the second memory cell 17b. In the case of this embodiment, as shown in FIG. 4, in the second memory cell 17b, a P-type memory well MPW is formed on a semiconductor substrate SS via an N-type deep well DNW. A second memory transistor 19b having a transistor structure, a second drain side selection transistor 18b having an N type MOS transistor structure, and a second source side selection transistor 20b having an N type MOS transistor structure are connected to the memory well MPW. Is formed.

実際上、メモリウェルMPWの表面には、第2ドレイン側選択トランジスタ18bの一端にあるドレイン領域31と、第2ソース側選択トランジスタ20bの一端にあるソース領域34とが所定距離を空けて形成されており、ドレイン領域31にＳＲＡＭ15の第2ストレージノードSNBが接続されているとともに、ソース領域34にソース線SLが接続されている。なお、この実施の形態の場合、ドレイン領域31およびソース領域34は、不純物濃度が1.0E20/cm3以上に選定されており、一方、メモリウェルMPWは、チャネル層が形成される表面領域（例えば、表面から50［nm］までの領域）の不純物濃度が1.0E19/cm3以下、好ましくは3.0E18/cm3以下に選定されている。 In practice, the drain region 31 at one end of the second drain side select transistor 18b and the source region 34 at one end of the second source side select transistor 20b are formed on the surface of the memory well MPW with a predetermined distance. The drain region 31 is connected to the second storage node SNB of the SRAM 15, and the source region 34 is connected to the source line SL. In this embodiment, the drain region 31 and the source region 34 are selected to have an impurity concentration of 1.0E20 / cm 3 or more, while the memory well MPW has a surface region (for example, a channel layer) (for example, , the impurity concentration of the region) from the surface to 50 [nm] is 1.0E19 / cm 3 or less, preferably is selected to be 3.0E18 / cm 3 or less.

第2メモリトランジスタ19bは、ドレイン領域31およびソース領域34間のメモリウェルMPW上に、SiO2等の絶縁部材からなる下部ゲート絶縁膜24aを介して、例えば窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)等でなる電荷蓄積層ECを有しており、さらに、この電荷蓄積層EC上に、同じく絶縁部材でなる上部ゲート絶縁膜24bを介してメモリゲート電極MGを有している。これにより第2メモリトランジスタ19bは、下部ゲート絶縁膜24aおよび上部ゲート絶縁膜24bによって、電荷蓄積層ECがメモリウェルMPWおよびメモリゲート電極MGから絶縁された構成を有する。 The second memory transistor 19b is formed on the memory well MPW between the drain region 31 and the source region 34 via a lower gate insulating film 24a made of an insulating member such as SiO 2 , for example, silicon nitride (Si 3 N 4 ), It has a charge storage layer EC made of silicon oxynitride (SiON), alumina (Al 2 O 3 ), etc., and further on the charge storage layer EC via an upper gate insulating film 24b also made of an insulating member. It has a memory gate electrode MG. Thus, the second memory transistor 19b has a configuration in which the charge storage layer EC is insulated from the memory well MPW and the memory gate electrode MG by the lower gate insulating film 24a and the upper gate insulating film 24b.

第2メモリトランジスタ19bには、下部ゲート絶縁膜24a、電荷蓄積層EC、上部ゲート絶縁膜24b、およびメモリゲート電極MGでメモリゲート構造体44を構成しており、当該メモリゲート構造体44の一方の側壁に沿って、絶縁部材でなる側壁スペーサ28aが形成され、当該側壁スペーサ28aを介して第2ドレイン側選択トランジスタ18bのドレイン側選択ゲート構造体45が隣接されている。このようなメモリゲート構造体44とドレイン側選択ゲート構造体45との間に形成された側壁スペーサ28aは、所定の膜厚により形成されており、メモリゲート構造体44と、ドレイン側選択ゲート構造体45とを絶縁し得るようになされている。   In the second memory transistor 19b, a lower gate insulating film 24a, a charge storage layer EC, an upper gate insulating film 24b, and a memory gate electrode MG constitute a memory gate structure 44, and one of the memory gate structures 44 A side wall spacer 28a made of an insulating member is formed along the side wall, and the drain side select gate structure 45 of the second drain side select transistor 18b is adjacent to the side wall spacer 28a. The side wall spacer 28a formed between the memory gate structure 44 and the drain side selection gate structure 45 is formed with a predetermined film thickness, and the memory gate structure 44 and the drain side selection gate structure The body 45 can be insulated.

ここで、メモリゲート構造体44およびドレイン側選択ゲート構造体45間が5[nm]未満のときには、メモリゲート電極MGや、ドレイン側選択ゲート構造体45のドレイン側選択ゲート電極DGに所定電圧が印加された際に側壁スペーサ28aに耐圧不良が生じる虞があり、一方、メモリゲート構造体44およびドレイン側選択ゲート構造体45間が40[nm]を超えたときには、メモリゲート電極MGおよびドレイン側選択ゲート電極DG間でメモリウェルMPWでの抵抗が上がり、後述するデータ読み出し時に、メモリゲート構造体44およびドレイン側選択ゲート構造体45間で読み出し電流が生じ難くなる。よって、この実施の形態の場合、メモリゲート構造体44およびドレイン側選択ゲート構造体45間の側壁スペーサ28aは、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。   Here, when the distance between the memory gate structure 44 and the drain side selection gate structure 45 is less than 5 nm, a predetermined voltage is applied to the memory gate electrode MG or the drain side selection gate electrode DG of the drain side selection gate structure 45. When applied, there is a risk that a breakdown voltage failure may occur in the side wall spacer 28a. On the other hand, when the distance between the memory gate structure 44 and the drain side select gate structure 45 exceeds 40 [nm], the memory gate electrode MG and the drain side The resistance in the memory well MPW increases between the select gate electrodes DG, and a read current hardly occurs between the memory gate structure 44 and the drain side select gate structure 45 at the time of data reading described later. Therefore, in the case of this embodiment, it is desirable that the side wall spacer 28a between the memory gate structure 44 and the drain side selection gate structure 45 is selected to have a width of 5 [nm] or more and 40 [nm] or less.

なお、ドレイン側選択ゲート構造体45は、側壁スペーサ28aとドレイン領域31間のメモリウェルMPW上に、膜厚が9［nm］以下、好ましくは4［nm］以下で絶縁部材からなる選択ゲート絶縁膜30が形成されており、ドレイン側選択ゲート線DGLが接続されたドレイン側選択ゲート電極DGが、当該選択ゲート絶縁膜30上に形成されている。   The drain-side selection gate structure 45 is formed on the memory well MPW between the side wall spacer 28a and the drain region 31, and has a thickness of 9 [nm] or less, preferably 4 [nm] or less, and is a selection gate insulation made of an insulating member. A film 30 is formed, and a drain side select gate electrode DG to which the drain side select gate line DGL is connected is formed on the select gate insulating film 30.

一方、メモリゲート構造体44の他の側壁にも、絶縁部材でなる側壁スペーサ28bが形成されており、当該側壁スペーサ28bを介して第2ソース側選択トランジスタ20bのソース側選択ゲート構造体46が隣接されている。このようなメモリゲート構造体44と、ソース側選択ゲート構造体46との間に形成された側壁スペーサ28bも、一方の側壁スペーサ28aと同じ膜厚に形成されており、メモリゲート構造体44と、ソース側選択ゲート構造体46とを絶縁し得るようになされている。   On the other hand, a sidewall spacer 28b made of an insulating member is formed on the other sidewall of the memory gate structure 44, and the source side select gate structure 46 of the second source side select transistor 20b is formed via the sidewall spacer 28b. Adjacent. The side wall spacer 28b formed between the memory gate structure 44 and the source side selection gate structure 46 is also formed with the same film thickness as the one side wall spacer 28a. The source side select gate structure 46 can be insulated.

ここで、メモリゲート構造体44とソース側選択ゲート構造体46との間が5[nm]未満のときには、メモリゲート電極MGや、ソース側選択ゲート構造体46のソース側選択ゲート電極SGに所定電圧が印加された際に側壁スペーサ28bに耐圧不良が生じる虞があり、一方、メモリゲート構造体44およびソース側選択ゲート構造体46間が40[nm]を超えたときには、メモリゲート電極MGおよびソース側選択ゲート電極SG間でメモリウェルMPWでの抵抗が上がり、後述するデータ読み出し時に、メモリゲート構造体44およびソース側選択ゲート構造体46間で読み出し電流が生じ難くなる。よって、この実施の形態の場合、メモリゲート構造体44およびソース側選択ゲート構造体46間の側壁スペーサ28aも、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。   Here, when the distance between the memory gate structure 44 and the source side selection gate structure 46 is less than 5 [nm], the memory gate electrode MG and the source side selection gate electrode SG of the source side selection gate structure 46 are predetermined. When the voltage is applied, there is a risk that a breakdown voltage failure occurs in the side wall spacer 28b. On the other hand, when the distance between the memory gate structure 44 and the source side selection gate structure 46 exceeds 40 [nm], the memory gate electrode MG and The resistance in the memory well MPW increases between the source side select gate electrodes SG, and a read current hardly occurs between the memory gate structure 44 and the source side select gate structure 46 at the time of data reading described later. Therefore, in this embodiment, it is desirable that the side wall spacer 28a between the memory gate structure 44 and the source side selection gate structure 46 is also selected to have a width of 5 [nm] or more and 40 [nm] or less.

なお、ソース側選択ゲート構造体46も、側壁スペーサ28bとソース領域34間のメモリウェルMPW上に、膜厚が9［nm］以下、好ましくは4［nm］以下で絶縁部材からなる選択ゲート絶縁膜33が形成されており、ソース側選択ゲート線SGLが接続されたソース側選択ゲート電極SGが、当該選択ゲート絶縁膜33上に形成されている。   Note that the source side select gate structure 46 is also formed on the memory well MPW between the side wall spacer 28b and the source region 34 and has a thickness of 9 [nm] or less, preferably 4 [nm] or less and is made of a select gate insulating material. A film 33 is formed, and a source side select gate electrode SG to which the source side select gate line SGL is connected is formed on the select gate insulating film 33.

因みに、この実施の形態の場合、側壁スペーサ28a,28bを介してメモリゲート電極MGの側壁に沿って形成されたドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGは、それぞれメモリゲート電極MGから離れるに従って頂上部がメモリウェルMPWに向けて下降してゆくようなサイドウォール状に形成されている。   Incidentally, in the case of this embodiment, the drain side selection gate electrode DG and the source side selection gate electrode SG formed along the side wall of the memory gate electrode MG via the side wall spacers 28a and 28b are respectively connected to the memory gate electrode MG. As the distance increases, the top is formed in a side wall shape that descends toward the memory well MPW.

ここで、図５は、不揮発性ＳＲＡＭメモリセル2において、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時（図５中、「Program(sram to flash)」と表記）と、不揮発メモリ部16のデータ消去動作時（図５中、「Erase(reset data in flash)」と表記）と、外部からＳＲＡＭ15に外部データを書き込む外部データ書き込み動作時（図５中、「Write(external data to sram)」と表記）と、ＳＲＡＭ15からＳＲＡＭデータを読み出す読み出し動作時（図５中、「Read(output sram data)」と表記）における各部位での電圧値の一例をそれぞれ示している。なお、図５中、任意の電圧値に設定できる部位には「Don´t care」と表記している。以下、これら外部データ書き込み動作、読み出し動作、プログラム動作、データ消去動作について説明し、さらに不揮発メモリ部16に保持したメモリデータをＳＲＡＭ15に書き込むメモリデータ書き込み動作についても順に説明する。   Here, FIG. 5 shows the nonvolatile memory unit 2 in the nonvolatile SRAM memory cell 2 during a program operation (indicated as “Program (sram to flash)” in FIG. 5) for writing the SRAM data of the SRAM 15 to the nonvolatile memory unit 16. 16 data erase operation (indicated as “Erase (reset data in flash)” in FIG. 5) and external data write operation to write external data to the SRAM 15 from the outside (in FIG. 5, “Write (external data to sram ) ”And an example of a voltage value at each part during a read operation for reading SRAM data from the SRAM 15 (indicated as“ Read (output sram data) ”in FIG. 5). In FIG. 5, a portion that can be set to an arbitrary voltage value is represented as “Don't care”. Hereinafter, the external data write operation, read operation, program operation, and data erase operation will be described, and the memory data write operation for writing the memory data held in the nonvolatile memory unit 16 to the SRAM 15 will be described in order.

（３）ＳＲＡＭへ外部データを書き込む外部データ書き込み動作
先ず始めに、図２に示したＳＲＡＭ15における外部データ書き込み動作について以下説明する。外部からＳＲＡＭ15への外部データの書き込みは、ワード線WL1に所定の電源電圧VDD（例えば、1.5[V]以下）が印加され、ワード線WL1に接続された第1アクセストランジスタ21aおよび第2アクセストランジスタ21bを双方ともオン動作させる。また、この際、電源線VSp1にも電源電圧VDDが印加され、基準電圧線VSn1はグランドに接続される。ここで、図２に示すＳＲＡＭ15では、例えば一方の相補型第1ビット線BLT1に電源電圧VDDが印加されると、他方の相補型第2ビット線BLB1に0［V］が印加され得る。 (3) External Data Write Operation for Writing External Data to SRAM First, an external data write operation in the SRAM 15 shown in FIG. 2 will be described below. When external data is written to the SRAM 15 from the outside, a predetermined power supply voltage VDD (for example, 1.5 [V] or less) is applied to the word line WL1, and the first access transistor 21a and the second access transistor connected to the word line WL1. Both 21b are turned on. At this time, the power supply voltage VDD is also applied to the power supply line VSp1, and the reference voltage line VSn1 is connected to the ground. In the SRAM 15 shown in FIG. 2, for example, when the power supply voltage VDD is applied to one complementary first bit line BLT1, 0 [V] can be applied to the other complementary second bit line BLB1.

これにより、一方の第1ロードトランジスタ22aおよび第1ドライブトランジスタ23aでは、他方の第2アクセストランジスタ21bを介して、相補型第2ビット線BLB1と各ゲートとが電気的に接続することにより、各ゲートに相補型第2ビット線BLB1の0[V]が印加される。その結果、第1ロードトランジスタ22aはオン動作し、第1ドライブトランジスタ23aはオフ動作する。かくして、これら第1ロードトランジスタ22aおよび第1ドライブトランジスタ23a間の第1ストレージノードSNTは、第1ロードトランジスタ22aを介して電源線VSp1と電気的に接続し、電源線VSp1に流れる電源電圧VDDによって電圧がHigh（「1」）レベルとなる。   Thereby, in the first load transistor 22a and the first drive transistor 23a on one side, the complementary second bit line BLB1 and each gate are electrically connected via the other second access transistor 21b. 0 [V] of the complementary second bit line BLB1 is applied to the gate. As a result, the first load transistor 22a is turned on, and the first drive transistor 23a is turned off. Thus, the first storage node SNT between the first load transistor 22a and the first drive transistor 23a is electrically connected to the power supply line VSp1 through the first load transistor 22a, and is supplied by the power supply voltage VDD flowing through the power supply line VSp1. The voltage becomes High (“1”) level.

このとき、他方の第2ロードトランジスタ22bおよび第2ドライブトランジスタ23bでは、一方の第1アクセストランジスタ21aを介して、相補型第1ビット線BLT1と各ゲートとが電気的に接続することにより、各ゲートに電圧（VDD-Vt（Vtは、第1アクセストランジスタ21aの閾値電圧））が印加される。このとき、第1ストレージノードSNTの電位は前述の如く電源電圧VDDになるから、最終的にアクセストランジスタ21aはオフ動作となる。その結果、第2ロードトランジスタ22bはオフ動作し、第2ドライブトランジスタ23bはオン動作する。かくして、これら第2ロードトランジスタ22bおよび第2ドライブトランジスタ23b間の第2ストレージノードSNBは、第2ドライブトランジスタ23bを介して基準電圧線VSn1と電気的に接続して、基準電圧線VSn1によって電圧がLow（「0」）レベルとなる。   At this time, in the other second load transistor 22b and second drive transistor 23b, the complementary first bit line BLT1 and each gate are electrically connected through one first access transistor 21a, A voltage (VDD-Vt (Vt is the threshold voltage of the first access transistor 21a)) is applied to the gate. At this time, since the potential of the first storage node SNT becomes the power supply voltage VDD as described above, the access transistor 21a is finally turned off. As a result, the second load transistor 22b is turned off and the second drive transistor 23b is turned on. Thus, the second storage node SNB between the second load transistor 22b and the second drive transistor 23b is electrically connected to the reference voltage line VSn1 via the second drive transistor 23b, and the voltage is supplied by the reference voltage line VSn1. Low (“0”) level.

以上によりＳＲＡＭ15は、第1ストレージノードSNTおよび第2ストレージノードSNBに外部データが書き込まれ、当該外部データをＳＲＡＭデータとして第1ストレージノードSNTおよび第2ストレージノードSNBに保持した状態となる。なお、この際、不揮発メモリ部16は、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bがオフ動作しておおり、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBと電気的な接続が遮断され、ＳＲＡＭ15のみを動作させ得る。   As described above, the SRAM 15 is in a state in which external data is written to the first storage node SNT and the second storage node SNB, and the external data is held in the first storage node SNT and the second storage node SNB as SRAM data. At this time, in the nonvolatile memory unit 16, the first drain side selection transistor 18a and the second drain side selection transistor 18b are turned off, and the nonvolatile memory unit 16 is electrically connected to the first storage node SNT and the second storage node SNB of the SRAM 15. Therefore, only the SRAM 15 can be operated.

因みに、ＳＲＡＭ15へ外部データを書き込まない場合には、ワード線WL1に0［V］が印加され、第1アクセストランジスタ21aおよび第2アクセストランジスタ21bをオフ動作させる。これにより、ＳＲＡＭ15は、相補型第1ビット線BLT1および相補型第2ビット線BLB1と電気的な接続が遮断され、ＳＲＡＭ15への外部データの書き込みを防止し得る。   Incidentally, when external data is not written to the SRAM 15, 0 [V] is applied to the word line WL1 to turn off the first access transistor 21a and the second access transistor 21b. Thereby, the SRAM 15 is disconnected from the complementary first bit line BLT1 and the complementary second bit line BLB1, and can prevent external data from being written to the SRAM 15.

（４）ＳＲＡＭからＳＲＡＭデータを読み出す読み出し動作
次にＳＲＡＭ15に保持されているＳＲＡＭデータを読み出す読み出し動作について以下説明する。ＳＲＡＭ15のＳＲＡＭデータを読み出す際は、ワード線WL1に電源電圧VDDが印加され、ワード線WL1に接続された第1アクセストランジスタ21aおよび第2アクセストランジスタ21bを双方ともオン動作させる。これにより不揮発性ＳＲＡＭメモリセル2では、相補型第1ビット線BLT1を介して一方の第1ストレージノードSNTの電圧を読み出すとともに、相補型第2ビット線BLB1を介して他方の第2ストレージノードSNBの電圧を読み出すことで、相補型第1ビット線BLT1および相補型第2ビット線BLB1に接続したセンスアンプ・データ入力回路9b（図１）によって、第1ストレージノードSNTおよび第2ストレージノードSNBに保持されたＳＲＡＭデータをLow（「0」）レベル、High（「1」）レベルの電圧として判定し得る。 (4) Read Operation for Reading SRAM Data from SRAM Next, a read operation for reading SRAM data held in the SRAM 15 will be described below. When reading the SRAM data of the SRAM 15, the power supply voltage VDD is applied to the word line WL1, and both the first access transistor 21a and the second access transistor 21b connected to the word line WL1 are turned on. As a result, in the nonvolatile SRAM memory cell 2, the voltage of one first storage node SNT is read via the complementary first bit line BLT1, and the other second storage node SNB via the complementary second bit line BLB1. Is read out to the first storage node SNT and the second storage node SNB by the sense amplifier / data input circuit 9b (FIG. 1) connected to the complementary first bit line BLT1 and the complementary second bit line BLB1. The held SRAM data can be determined as a low (“0”) level and high (“1”) level voltage.

因みに、ＳＲＡＭ15に保持されたＳＲＡＭデータを読み出さない場合には、ワード線WL1に0［V］を印加し、第1アクセストランジスタ21aおよび第2アクセストランジスタ21bをオフ動作させる。これにより、ＳＲＡＭ15は、相補型第1ビット線BLT1および相補型第2ビット線BLB1と電気的な接続が遮断され、ＳＲＡＭデータの読み出しを防止し得る。   Incidentally, when the SRAM data held in the SRAM 15 is not read, 0 [V] is applied to the word line WL1 to turn off the first access transistor 21a and the second access transistor 21b. As a result, the SRAM 15 is disconnected from the complementary first bit line BLT1 and the complementary second bit line BLB1, and can prevent reading of SRAM data.

（５）ＳＲＡＭのＳＲＡＭデータを不揮発メモリ部に書き込むプログラム動作
本発明では、上述したＳＲＡＭ15に保持されているＳＲＡＭデータを、量子トンネル効果の原理を利用して、不揮発メモリ部16に書き込むことができる。なお、この実施の形態の場合、不揮発性半導体記憶装置1は、各不揮発性ＳＲＡＭメモリセル2にて同じメモリゲート線MGLを共有しており、当該メモリゲート線MGLを介して同じ電荷蓄積ゲート電圧が全ての不揮発性ＳＲＡＭメモリセル2に一括に印加されることから、全ての不揮発性ＳＲＡＭメモリセル2でＳＲＡＭ15のＳＲＡＭデータを対応する不揮発メモリ部16に一括して書き込み得るようになされている。 (5) Program Operation for Writing SRAM Data of SRAM to Non-Volatile Memory Unit In the present invention, the SRAM data held in the SRAM 15 described above can be written to the non-volatile memory unit 16 using the principle of the quantum tunnel effect. . In the case of this embodiment, the nonvolatile semiconductor memory device 1 shares the same memory gate line MGL in each nonvolatile SRAM memory cell 2, and the same charge storage gate voltage via the memory gate line MGL. Is applied to all the non-volatile SRAM memory cells 2 at once, so that the SRAM data of the SRAM 15 can be written to the corresponding non-volatile memory sections 16 in all the non-volatile SRAM memory cells 2 at once.

この際、本発明の不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBにおけるLow（「0」）レベルまたはHigh（「1」）レベルの電圧状態に応じて、不揮発メモリ部16の第1メモリセル17aおよび第2メモリセル17bのうち、いずれか一方の電荷蓄積層ECに電荷を注入し得るとともに、残り他方の電荷蓄積層ECへの電荷注入を阻止することで、ＳＲＡＭデータをメモリデータとして不揮発的に保持し得るようになされている。   At this time, in the nonvolatile SRAM memory cell 2 of the present invention, depending on the voltage state of the low (“0”) level or the high (“1”) level in the first storage node SNT and the second storage node SNB of the SRAM 15, A charge can be injected into one of the first memory cell 17a and the second memory cell 17b of the non-volatile memory unit 16 and the charge injection into the other charge storage layer EC can be prevented. Thus, the SRAM data can be held in a nonvolatile manner as memory data.

この場合、本発明の不揮発性ＳＲＡＭメモリセル2では、不揮発メモリ部16の第1メモリセル17aまたは第2メモリセル17bにおいて電荷蓄積層ECへの電荷注入を阻止する手法として、後述する「（５−１）チャネル層を形成せずに電荷蓄積層への電荷注入を阻止する場合」と、「（５−２）チャネル層を形成して電荷蓄積層への電荷注入を阻止する場合」との2パターンの手法がある。そこで、これら「（５−１）チャネル層を形成せずに電荷蓄積層への電荷注入を阻止する場合」と、「（５−２）チャネル層を形成して電荷蓄積層への電荷注入を阻止する場合」とについて、以下順番に説明する。   In this case, in the nonvolatile SRAM memory cell 2 of the present invention, as described later, “(5) will be described as a technique for preventing charge injection into the charge storage layer EC in the first memory cell 17a or the second memory cell 17b of the nonvolatile memory section 16. -1) “When blocking charge injection into the charge storage layer without forming a channel layer” and “(5-2) When blocking channel charge injection into the charge storage layer by forming a channel layer” There are two patterns. Therefore, “(5-1) When the charge injection into the charge storage layer is prevented without forming the channel layer” and “(5-2) The channel layer is formed and the charge injection into the charge storage layer is performed. The case of “blocking” will be described in order below.

なお、「（５−１）チャネル層を形成せずに電荷蓄積層への電荷注入を阻止する場合」と、「（５−２）チャネル層を形成して電荷蓄積層への電荷注入を阻止する場合」とに従ってプログラム動作を実行する際には、既に不揮発メモリ部16に書き込まれているメモリデータを、後述する「（６）不揮発メモリ部におけるメモリデータの消去動作」に従って消去することが望ましい。   In addition, “(5-1) Preventing charge injection into the charge storage layer without forming the channel layer” and “(5-2) Preventing charge injection into the charge storage layer by forming the channel layer”. When the program operation is executed according to “When to do”, it is desirable to erase the memory data already written in the nonvolatile memory unit 16 according to “(6) Memory data erasing operation in the nonvolatile memory unit” described later. .

（５−１）チャネル層を形成せずに電荷蓄積層への電荷注入を阻止する場合
（５−１−１）プログラム動作前に行われるキャリア排除動作について
この場合、不揮発性ＳＲＡＭメモリセル2は、ＳＲＡＭ15に保持されているＳＲＡＭデータを、量子トンネル効果の原理を利用して、不揮発メモリ部16に書き込むプログラム動作を実行するのに先立って、キャリア排除動作を実行し得るようになされている。キャリア排除動作として、本発明の不揮発性ＳＲＡＭメモリセル2は、第1メモリセル17aおよび第2メモリセル17bにおいて、各メモリゲート電極MGと対向するメモリウェルMPWにチャネル層を形成するキャリアが存在している領域（以下、チャネル層形成キャリア領域と呼ぶ）から、当該キャリアを予め排除しておくようになされている。 (5-1) When blocking charge injection into the charge storage layer without forming a channel layer (5-1-1) Regarding carrier exclusion operation performed before the program operation In this case, the nonvolatile SRAM memory cell 2 The carrier exclusion operation can be executed prior to executing the program operation for writing the SRAM data held in the SRAM 15 to the nonvolatile memory unit 16 by using the principle of the quantum tunnel effect. As a carrier exclusion operation, the nonvolatile SRAM memory cell 2 of the present invention includes carriers that form a channel layer in the memory well MPW facing each memory gate electrode MG in the first memory cell 17a and the second memory cell 17b. The carrier is excluded in advance from the region (hereinafter referred to as a channel layer forming carrier region).

これにより、第1メモリセル17aおよび第2メモリセル17bのうち、電荷蓄積層ECへの電荷注入が阻止される側の第1メモリセル17aまたは第2メモリセル17bでは、後述するプログラム動作時、メモリゲート電極MGと対向する領域のメモリウェルMPWにチャネル層を形成させることなく空乏層（後述する）を形成させ得るようになされている。   Thereby, of the first memory cell 17a and the second memory cell 17b, in the first memory cell 17a or the second memory cell 17b on the side where charge injection into the charge storage layer EC is prevented, during a program operation described later, A depletion layer (described later) can be formed without forming a channel layer in the memory well MPW in a region facing the memory gate electrode MG.

図２および図５に示すように、不揮発性ＳＲＡＭメモリセル2では、ドレイン側選択ゲート線DGLに0[V]が印加され、第1メモリセル17aの第1ドレイン側選択トランジスタ18aと、第2メモリセル17bの第2ドレイン側選択トランジスタ18bとの各ドレイン側選択ゲート電極DGに、当該ドレイン側選択ゲート線DGLを介して0[V]のオフ電圧が印加され得る。これにより、不揮発メモリ部16は、第1メモリセル17aの第1ドレイン側選択トランジスタ18aがオフ動作するとともに、第2メモリセル17bの第2ドレイン側選択トランジスタ18bもオフ動作し、第1ドレイン側選択トランジスタ18aによってＳＲＡＭ15の第1ストレージノードSNTおよび第1メモリセル17aの電気的な接続が遮断され、かつ第2ドレイン側選択トランジスタ18bによってＳＲＡＭ15の第2ストレージノードSNBおよび第2メモリセル17bの電気的な接続も遮断され得る。   As shown in FIGS. 2 and 5, in the nonvolatile SRAM memory cell 2, 0 [V] is applied to the drain-side selection gate line DGL, and the first drain-side selection transistor 18a of the first memory cell 17a and the second An off-voltage of 0 [V] can be applied to each drain-side selection gate electrode DG with the second drain-side selection transistor 18b of the memory cell 17b via the drain-side selection gate line DGL. As a result, the first drain side select transistor 18a of the first memory cell 17a is turned off, and the second drain side select transistor 18b of the second memory cell 17b is also turned off. The selection transistor 18a cuts off the electrical connection between the first storage node SNT and the first memory cell 17a of the SRAM 15, and the second drain side selection transistor 18b cuts off the electricity between the second storage node SNB and the second memory cell 17b of the SRAM 15. Connection can also be interrupted.

また、この際、不揮発性SRAMメモリセル2では、ソース側選択ゲート線SGLに電源電圧VDDのオン電圧が印加されるとともに、ソース線SLに0[V]が印加され得る。これにより、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bは、ソース側選択ゲート線SGLと接続されたソース側選択ゲート電極SGと、ソース線SLに接続された一端との電圧差によってオン動作し得る。   At this time, in the nonvolatile SRAM memory cell 2, the ON voltage of the power supply voltage VDD can be applied to the source side selection gate line SGL, and 0 [V] can be applied to the source line SL. As a result, the first source side select transistor 20a and the second source side select transistor 20b have a voltage difference between the source side select gate electrode SG connected to the source side select gate line SGL and one end connected to the source line SL. Can be turned on.

かくして、第1メモリセル17aおよび第2メモリセル17bでは、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bにおいて、各ソース側選択ゲート電極DGと対向したメモリウェルMPW表面が導通状態となり、ソース線SLが接続されたソース領域34と、メモリゲート構造体44と対向したメモリウェルMPWのチャネル層形成キャリア領域とが電気的に接続し得る。   Thus, in the first memory cell 17a and the second memory cell 17b, in the first source side selection transistor 20a and the second source side selection transistor 20b, the surface of the memory well MPW facing each source side selection gate electrode DG becomes conductive. The source region 34 to which the source line SL is connected and the channel layer forming carrier region of the memory well MPW facing the memory gate structure 44 can be electrically connected.

これに加えて、この際、第1メモリセル17aおよび第2メモリセル17bでは、メモリウェルMPWにソース線SLと同じ0[V]の基板電圧が印加されるとともに、メモリゲート線MGLから第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの各メモリゲート電極MGに-2[V]のキャリア排除電圧が印加され得る。ここで、メモリゲート電極MGに印加されるキャリア排除電圧は、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bにおいて各メモリゲート電極MGと対向したメモリウェルMPWでチャネル層が形成される閾値電圧（Vth）を基準に規定されており、当該閾値電圧よりも低い電圧値に選定されている。   In addition, at this time, in the first memory cell 17a and the second memory cell 17b, the same substrate voltage of 0 [V] as that of the source line SL is applied to the memory well MPW and the first through the memory gate line MGL. A carrier exclusion voltage of −2 [V] can be applied to each memory gate electrode MG of the memory transistor 19a and the second memory transistor 19b. Here, the carrier exclusion voltage applied to the memory gate electrode MG is a threshold voltage (Vth) at which a channel layer is formed in the memory well MPW facing each memory gate electrode MG in the first memory transistor 19a and the second memory transistor 19b. ) And a voltage value lower than the threshold voltage is selected.

これにより、第1メモリセル17aおよび第2メモリセル17bでは、各メモリゲート電極MGに印加されたキャリア排除電圧によって、チャネル層形成キャリア領域に誘起されているキャリア（この場合、電子）を、当該チャネル層形成キャリア領域からソース領域34へと導き、当該チャネル層形成キャリア領域からキャリアを排除し得るようになされている。   Thus, in the first memory cell 17a and the second memory cell 17b, carriers (in this case, electrons) induced in the channel layer forming carrier region by the carrier exclusion voltage applied to each memory gate electrode MG The channel layer forming carrier region leads to the source region 34 so that carriers can be excluded from the channel layer forming carrier region.

なお、この実施の形態の場合、第1メモリセル17aおよび第2メモリセル17bは、メモリゲート構造体44がＰ型のメモリウェルMPW上に形成され、Ｎ型のＭＯＳトランジスタ構造を形成していることから、チャネル層形成キャリア領域からキャリアを追い出すキャリア排除電圧は、例えば-2.0[V]に選定されている。これにより、第1メモリセル17aおよび第2メモリセル17bは、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bにおける各閾値電圧が仮に-1.5[V]になっていても、メモリゲート電極MGから印加されるキャリア排除電圧によって、チャネル層形成キャリア領域内のキャリアを、当該チャネル層形成キャリア領域と導通接続されたソース領域34へと導き、チャネル層形成キャリア領域からキャリアを追い出し、チャネル層が形成されない状態にさせることができる。   In the case of this embodiment, in the first memory cell 17a and the second memory cell 17b, the memory gate structure 44 is formed on the P-type memory well MPW to form an N-type MOS transistor structure. For this reason, the carrier rejection voltage for driving out carriers from the channel layer forming carrier region is selected to be −2.0 [V], for example. Thus, the first memory cell 17a and the second memory cell 17b are applied from the memory gate electrode MG even if each threshold voltage in the first memory transistor 19a and the second memory transistor 19b is −1.5 [V]. The carrier exclusion voltage causes the carriers in the channel layer forming carrier region to be guided to the source region 34 that is conductively connected to the channel layer forming carrier region, and the carriers are expelled from the channel layer forming carrier region, so that the channel layer is not formed. Can be put into a state.

なお、メモリゲート構造体44における閾値電圧は、電荷蓄積層ECに電荷が蓄積しているときと、電荷蓄積層ECに電荷が蓄積されていないときとで異なる。この場合、キャリア排除電圧は、キャリア排除動作を実行する前に、不揮発性ＳＲＡＭメモリセル2における不揮発メモリ部16のメモリデータを予め消去する消去動作が実行されていることから、消去動作後の閾値電圧を基準に、当該閾値電圧よりも低く選定することが望ましい。   Note that the threshold voltage in the memory gate structure 44 is different between when charge is stored in the charge storage layer EC and when charge is not stored in the charge storage layer EC. In this case, the carrier rejection voltage is a threshold value after the erasing operation because the erasing operation for erasing the memory data of the nonvolatile memory unit 16 in the nonvolatile SRAM memory cell 2 in advance is performed before the carrier erasing operation is performed. It is desirable to select a voltage lower than the threshold voltage based on the voltage.

かくして、第1メモリセル17aおよび第2メモリセル17bでは、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの閾値電圧よりも小さなキャリア排除電圧が、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの各メモリゲート電極MGに印加されることにより、第1メモリトランジスタ19aまたは第2メモリトランジスタ19bがディプリート状態であったとしても、メモリゲート構造体44直下のメモリウェルMPWのチャネル層形成キャリア領域に誘起されているキャリアを、当該チャネル層形成キャリア領域から排除して、チャネル層が形成されず、キャリアが存在しない空乏層が形成された状態とし得る。   Thus, in the first memory cell 17a and the second memory cell 17b, a carrier exclusion voltage smaller than the threshold voltage of the first memory transistor 19a and the second memory transistor 19b is applied to each of the first memory transistor 19a and the second memory transistor 19b. By being applied to the memory gate electrode MG, even if the first memory transistor 19a or the second memory transistor 19b is in a depleted state, it is induced in the channel layer forming carrier region of the memory well MPW immediately below the memory gate structure 44. The carriers that are present are excluded from the channel layer forming carrier region, and the channel layer is not formed, and a depletion layer in which no carrier exists is formed.

（５−１−２）キャリア排除動作後におけるプログラム動作について
不揮発性ＳＲＡＭメモリセル2は、上述したキャリア排除動作によって、第1メモリセル17aおよび第2メモリセル17bにおいて各メモリゲート構造体44直下にあるメモリウェルMPWのチャネル層形成キャリア領域内からキャリアを排除させた後、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBにおけるLow（「0」）レベルまたはHigh（「1」）レベルの電圧状態に応じて、不揮発メモリ部16の第1メモリセル17aおよび第2メモリセル17bのいずれか一方の電荷蓄積層ECにだけ電荷を注入し、他方の電荷蓄積層ECへの電荷注入を阻止することで、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込み得る。 (5-1-2) Program Operation After Carrier Exclusion Operation The non-volatile SRAM memory cell 2 is placed immediately below each memory gate structure 44 in the first memory cell 17a and the second memory cell 17b by the carrier exclusion operation described above. After removing carriers from the channel region forming carrier region of a certain memory well MPW, the voltage of the low (“0”) level or the high (“1”) level in the first storage node SNT and the second storage node SNB of the SRAM 15 Depending on the state, charge is injected only into one charge storage layer EC of the first memory cell 17a and the second memory cell 17b of the nonvolatile memory unit 16, and charge injection into the other charge storage layer EC is blocked. As a result, the SRAM data of the SRAM 15 can be written to the nonvolatile memory unit 16.

なお、ここでは、例えばＳＲＡＭ15において一方の第1ストレージノードSNTが電圧の高いHighレベル（電源電圧VDD）の状態にあり、他方の第2ストレージノードSNBが電圧の低いLowレベル（0[V]）の状態にあるとして、以下説明する。   In this case, for example, in the SRAM 15, one first storage node SNT is in a high level (power supply voltage VDD) with a high voltage, and the other second storage node SNB is in a low level (0 [V]) with a low voltage. In the following, it will be described as being in the state.

この場合、不揮発性ＳＲＡＭメモリセル2では、図５の「Program(sram to flash)」の欄のように、ワード線WL1に0[V]が印加されることで、ＳＲＡＭ15の第1アクセストランジスタ21aおよび第2アクセストランジスタ21bがオフ動作し、相補型第1ビット線BLT1およびＳＲＡＭ15の電気的な接続と、相補型第2ビット線BLB1およびＳＲＡＭ15の電気的な接続とが遮断され得る。   In this case, in the nonvolatile SRAM memory cell 2, as shown in the column “Program (sram to flash)” in FIG. 5, 0 [V] is applied to the word line WL1, whereby the first access transistor 21a of the SRAM 15 is obtained. Then, the second access transistor 21b is turned off, and the electrical connection between the complementary first bit lines BLT1 and SRAM15 and the electrical connection between the complementary second bit lines BLB1 and SRAM15 can be cut off.

また、この際、不揮発性ＳＲＡＭメモリセル2では、例えばメモリゲート線MGLに12[V]の電荷蓄積ゲート電圧が印加され、ドレイン側選択ゲート線DGLに電源電圧VDDの電圧が印加され、ソース側選択ゲート線SGLおよびソース線SLにそれぞれ0[V]の電圧が印加され得る。これにより、不揮発メモリ部16の第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bは、ソース側選択ゲート線SGLから各ゲートに0[V]が印加され、ソース線SLから一端に0[V]が印加されることから、ゲートと一端との電圧差によりオフ動作し得る。かくして、不揮発メモリ部16では、第1ソース側選択トランジスタ20aによって第1メモリトランジスタ19aとソース線SLとの電気的な接続を遮断し、かつ第2ソース側選択トランジスタ20bによって第2メモリトランジスタ19bとソース線SLとの電気的な接続を遮断し得る。   At this time, in the nonvolatile SRAM memory cell 2, for example, a charge storage gate voltage of 12 [V] is applied to the memory gate line MGL, a power supply voltage VDD is applied to the drain side selection gate line DGL, and the source side A voltage of 0 [V] can be applied to the selection gate line SGL and the source line SL, respectively. Thereby, in the first source side selection transistor 20a and the second source side selection transistor 20b of the nonvolatile memory unit 16, 0 [V] is applied to each gate from the source side selection gate line SGL, and 0 to one end from the source line SL. Since [V] is applied, it can be turned off by the voltage difference between the gate and one end. Thus, in the nonvolatile memory unit 16, the first source-side selection transistor 20a cuts off the electrical connection between the first memory transistor 19a and the source line SL, and the second source-side selection transistor 20b is disconnected from the second memory transistor 19b. The electrical connection with the source line SL can be cut off.

また、この際、不揮発メモリ部16では、電圧が低いLowレベル（0[V]）の状態（この場合、データが書き込まれていない状態）にある他方の第2ストレージノードSNBに、他方の第2メモリセル17bにおける第2ドレイン側選択トランジスタ18bの一端が電気的に接続されていることから、第2ドレイン側選択トランジスタ18bの一端が第2ストレージノードSNBと同じLowレベルの電圧になる。   At this time, in the nonvolatile memory unit 16, the other second storage node SNB in the low level (0 [V]) state where the voltage is low (in this case, no data is written) is connected to the other second storage node SNB. Since one end of the second drain side select transistor 18b in the two memory cells 17b is electrically connected, one end of the second drain side select transistor 18b has the same low level voltage as the second storage node SNB.

これにより、第2ドレイン側選択トランジスタ18bは、ゲートと一端との電圧差によりオン動作し得る。かくして、第2メモリトランジスタ19bでは、メモリゲート電極MGと対向したメモリウェルMPWが第2ドレイン側選択トランジスタ18bを介して第2ストレージノードSNBと同じLowレベルの電圧になるため、12[V]の電荷蓄積ゲート電圧が印加されたメモリゲート電極MGと、当該メモリウェルMPWとの電圧差が大きくなり、その結果、量子トンネル効果が発生して電荷蓄積層ECに電荷が注入され得る。   Accordingly, the second drain side select transistor 18b can be turned on by a voltage difference between the gate and one end. Thus, in the second memory transistor 19b, the memory well MPW opposed to the memory gate electrode MG becomes the same low level voltage as the second storage node SNB via the second drain side selection transistor 18b. The voltage difference between the memory gate electrode MG to which the charge storage gate voltage is applied and the memory well MPW is increased, and as a result, a quantum tunnel effect occurs and charges can be injected into the charge storage layer EC.

また、この際、不揮発メモリ部16は、電圧が高いHighレベル（電源電圧VDD）の状態（この場合、データが書き込まれた状態）にある一方の第1ストレージノードSNTに、一方の第1メモリセル17aにおける第1ドレイン側選択トランジスタ18aの一端が接続されていることから、第1ドレイン側選択トランジスタ18aの一端が第1ストレージノードSNTと同じHighレベル（電源電圧VDD）の電圧になる。これにより、第1ドレイン側選択トランジスタ18aは、ドレイン側選択ゲート線DGLからゲートに電源電圧VDDが印加されていることから、第1メモリトランジスタ19a側に接続された他端が、電圧（VDD-Vta（Vtaは、第1ドレイン側選択トランジスタ18aの閾値電圧））までは充電され得るものの、第1ソース側選択トランジスタ20aがオフ動作しているため、仮に充電動作が起きたとしても、その後はオフ動作となる。そのため、この場合、第1ドレイン側選択トランジスタ18aは実質的にオフ動作しているものと考えて良い。   At this time, the non-volatile memory unit 16 supplies one first memory to one first storage node SNT in a high level (power supply voltage VDD) state (in this case, data is written). Since one end of the first drain side select transistor 18a in the cell 17a is connected, one end of the first drain side select transistor 18a becomes the same high level (power supply voltage VDD) as the first storage node SNT. Thus, since the power supply voltage VDD is applied to the gate of the first drain side select transistor 18a from the drain side select gate line DGL, the other end connected to the first memory transistor 19a side is connected to the voltage (VDD− Vta (Vta is the threshold voltage of the first drain side select transistor 18a)) can be charged, but the first source side select transistor 20a is off, so even if a charging operation occurs, Turns off. Therefore, in this case, it may be considered that the first drain side select transistor 18a is substantially turned off.

この際、第1メモリセル17aでは、キャリア排除動作によって第1メモリトランジスタ19aにおけるメモリウェルMPWのチャネル層形成キャリア領域内に予めキャリアが存在していない状態となっており、この状態で第1ドレイン側選択トランジスタ18aおよび第1ソース側選択トランジスタ20aがオフ動作することから、図６Ａに示すように、メモリゲート構造体44直下のメモリウェルMPWに、チャネル層が形成されずに、電荷が存在しない空乏層Dが形成され得る。   At this time, in the first memory cell 17a, no carrier exists in advance in the channel layer forming carrier region of the memory well MPW in the first memory transistor 19a by the carrier exclusion operation, and in this state, the first drain Since the side selection transistor 18a and the first source side selection transistor 20a are turned off, a channel layer is not formed in the memory well MPW immediately below the memory gate structure 44, as shown in FIG. A depletion layer D can be formed.

ここで、第1メモリセル17aにおけるメモリゲート電極MGと、メモリウェルMPW表面との電圧差Vonoは、下記の式から求めることができる。なお、qは素電荷量、NaはメモリウェルMPWのアクセプタ濃度、Conoは、上部ゲート絶縁膜24b、電荷蓄積層EC、および下部ゲート絶縁膜24aの3層での容量（以下、メモリゲート容量とも呼ぶ）を示す。また、ε1はメモリウェルMPWを形成する部材（この実施の形態ではシリコン）の比誘電率、ε0は真空の誘電率、Vfbはフラットバンド電圧を示す。

Figure 2016189233
Here, the voltage difference Vono between the memory gate electrode MG and the surface of the memory well MPW in the first memory cell 17a can be obtained from the following equation. Note that q is the elementary charge amount, Na is the acceptor concentration of the memory well MPW, Cono is the capacity of the upper gate insulating film 24b, the charge storage layer EC, and the lower gate insulating film 24a (hereinafter referred to as the memory gate capacity). Call). Further, ε 1 represents a relative permittivity of a member (silicon in this embodiment) forming the memory well MPW, ε 0 represents a vacuum permittivity, and Vfb represents a flat band voltage.
Figure 2016189233

この実施の形態の場合、メモリゲート電極MGとメモリウェルMPW表面との電圧差Vonoは、Vfbが0[V]、Vgが12[V]、Naが2.0E17[cm-3]、上部ゲート絶縁膜24bの膜厚が2[nm]、電荷蓄積層ECの膜厚が12[nm]、下部ゲート絶縁膜24aの膜厚が2[nm]とした場合、約3.5[V]となる。 In this embodiment, the voltage difference Vono between the memory gate electrode MG and the surface of the memory well MPW is as follows: Vfb is 0 [V], Vg is 12 [V], Na is 2.0E17 [cm −3 ], upper gate insulation When the thickness of the film 24b is 2 [nm], the thickness of the charge storage layer EC is 12 [nm], and the thickness of the lower gate insulating film 24a is 2 [nm], the thickness is about 3.5 [V].

これにより、第1メモリセル17aにおけるメモリゲート構造体44では、メモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されても、メモリゲート電極MGとメモリウェルMPW表面との電圧差Vonoが約2[V]となり、メモリゲート電極MGとメモリウェルMPW表面とに量子トンネル効果が発生するのに必要な大きな電圧差が生じず、電荷蓄積層ECへの電荷注入を阻止し得る。   Thus, in the memory gate structure 44 in the first memory cell 17a, even if a charge storage gate voltage of 12 [V] is applied to the memory gate electrode MG, the voltage difference Vono between the memory gate electrode MG and the surface of the memory well MPW. Becomes about 2 [V], and a large voltage difference necessary for the quantum tunnel effect to occur between the memory gate electrode MG and the surface of the memory well MPW does not occur, and charge injection into the charge storage layer EC can be prevented.

これに加えて、第1メモリセル17aでは、メモリゲート構造体44と、ドレイン側選択ゲート構造体45との間のメモリウェルMPWの領域に、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリゲート構造体44およびドレイン側選択ゲート構造体45間のメモリウェルMPWに空乏層Dを確実に形成し得、当該空乏層Dによって、メモリゲート構造体44直下のメモリウェルMPW表面における電位が選択ゲート絶縁膜30へ到達することを阻止し得る。   In addition, in the first memory cell 17a, an impurity diffusion region having a high impurity concentration is not formed in the memory well MPW region between the memory gate structure 44 and the drain-side selection gate structure 45. Thus, a depletion layer D can be reliably formed in the memory well MPW between the memory gate structure 44 and the drain-side selection gate structure 45, and the depletion layer D causes a potential on the surface of the memory well MPW immediately below the memory gate structure 44. Can be prevented from reaching the selection gate insulating film 30.

これにより、ドレイン側選択ゲート構造体45では、ＳＲＡＭ15からドレイン領域31に印加される低電圧の電圧値に合せて、選択ゲート絶縁膜30の膜厚を薄く形成しても、メモリゲート構造体44直下のメモリウェルMPW表面の電位が空乏層Dで遮断されることから、当該メモリウェルMPW表面の電位による選択ゲート絶縁膜30の絶縁破壊を防止し得る。   Thereby, in the drain side select gate structure 45, even if the thickness of the select gate insulating film 30 is reduced in accordance with the low voltage applied from the SRAM 15 to the drain region 31, the memory gate structure 44 Since the potential on the surface of the memory well MPW immediately below is blocked by the depletion layer D, the dielectric breakdown of the select gate insulating film 30 due to the potential on the surface of the memory well MPW can be prevented.

また、これに加えて、メモリゲート構造体44とソース側選択ゲート構造体46との間のメモリウェルMPWの領域にも、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリゲート構造体44およびソース側選択ゲート構造体46間のメモリウェルMPWに空乏層Dを確実に形成し得、当該空乏層Dによって、メモリゲート構造体44直下のメモリウェルMPW表面の電位が選択ゲート絶縁膜33へ到達することを阻止し得る。   In addition, since the impurity diffusion region having a high impurity concentration is not formed in the region of the memory well MPW between the memory gate structure 44 and the source side selection gate structure 46, the memory gate structure The depletion layer D can be reliably formed in the memory well MPW between the body 44 and the source side selection gate structure 46, and the depletion layer D causes the potential of the surface of the memory well MPW immediately below the memory gate structure 44 to be the selection gate insulating film. Can prevent reaching 33.

これにより、ソース側選択ゲート構造体46でも、ソース線SLからソース領域34に印加される低電圧のソース電圧に合せて、選択ゲート絶縁膜33の膜厚を薄くしても、メモリゲート構造体44直下のメモリウェルMPW表面の電位が空乏層Dで遮断されることから、当該メモリウェルMPW表面の電位による選択ゲート絶縁膜33の絶縁破壊を防止し得る。   As a result, even in the source side select gate structure 46, even if the thickness of the select gate insulating film 33 is reduced in accordance with the low source voltage applied from the source line SL to the source region 34, the memory gate structure Since the potential on the surface of the memory well MPW immediately below 44 is blocked by the depletion layer D, the dielectric breakdown of the selection gate insulating film 33 due to the potential on the surface of the memory well MPW can be prevented.

かくして、不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBにおけるLow（「0」）レベルまたはHigh（「1」）レベルの電圧状態に応じて、不揮発メモリ部16の第1メモリセル17aまたは第2メモリセル17bのうちいずれか一方の電荷蓄積層ECにだけ電荷を注入し得、他方の電荷蓄積層ECへの電荷注入が阻止され、ＳＲＡＭ15に保持されたＳＲＡＭデータを不揮発メモリ部16に書き込むことができ、かくして、当該ＳＲＡＭデータをメモリデータとして不揮発的に保持し得る。   Thus, in the non-volatile SRAM memory cell 2, the non-volatile memory portion 16 is selected according to the low (“0”) level or high (“1”) level voltage state at the first storage node SNT and the second storage node SNB of the SRAM 15. The charge can be injected only into one of the first memory cell 17a and the second memory cell 17b of the first memory cell 17a or the second memory cell 17b, the charge injection into the other charge storage layer EC is blocked, and the SRAM held in the SRAM 15 Data can be written into the non-volatile memory unit 16, and thus the SRAM data can be held in a non-volatile manner as memory data.

（５−２）チャネル層を形成して電荷蓄積層への電荷注入を阻止する場合
次に、上述した「（５−１）チャネル層を形成せずに電荷蓄積層への電荷注入を阻止する場合」とは異なる他の実施の形態によるプログラム動作について以下説明する。この実施の形態の場合、不揮発性ＳＲＡＭメモリセル2では、第1メモリセル17aおよび第2メモリセル17bにおいてプログラム動作を開始する時点で、メモリゲート構造体44直下のメモリウェルMPWにおける電位が、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの各電荷蓄積層ECにおける電荷の蓄積状態によって変化する虞がある。そのため、ここでは、プログラム動作の前に、例えばソース線SLに0[V]のソース電圧を印加し、ソース側選択ゲート線SGLおよびメモリゲート線MGLにそれぞれ電源電圧VDDを印加し、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bのチャネル電位をソース線SLの電位に揃えるチャネル電位調整動作を実行することが望ましい。 (5-2) In the case where the channel layer is formed to prevent the charge injection into the charge storage layer Next, the above-mentioned “(5-1) The charge injection into the charge storage layer without forming the channel layer is blocked. A program operation according to another embodiment different from “case” will be described below. In the case of this embodiment, in the nonvolatile SRAM memory cell 2, the potential in the memory well MPW immediately below the memory gate structure 44 is set to the first level when the program operation is started in the first memory cell 17a and the second memory cell 17b. There is a concern that the charge storage layer EC of the first memory transistor 19a and the second memory transistor 19b may change depending on the charge storage state. Therefore, here, before the program operation, for example, a source voltage of 0 [V] is applied to the source line SL, the power supply voltage VDD is applied to the source-side selection gate line SGL and the memory gate line MGL, respectively, and the first memory It is desirable to execute a channel potential adjustment operation for aligning the channel potentials of the transistor 19a and the second memory transistor 19b with the potential of the source line SL.

不揮発性ＳＲＡＭメモリセル2では、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bのチャネル電位をソース線SLの電位に揃えた後、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bの各ソース側選択ゲート電極SGを0［V］のゲートオフ電圧に戻してからプログラム動作に移行する。なお、このように第1メモリトランジスタ19aおよび第2メモリトランジスタ19bのチャネル電位をソース線SLの電位に揃えた場合には、これら第1メモリトランジスタ19aおよび第2メモリトランジスタ19bが形成されたメモリウェルMPWのチャネル層形成キャリア領域内にキャリアが存在している状態となる。   In the nonvolatile SRAM memory cell 2, after the channel potentials of the first memory transistor 19a and the second memory transistor 19b are aligned with the potential of the source line SL, each of the first source side selection transistor 20a and the second source side selection transistor 20b After returning the source side select gate electrode SG to the gate-off voltage of 0 [V], the program operation is started. When the channel potentials of the first memory transistor 19a and the second memory transistor 19b are aligned with the potential of the source line SL in this way, the memory well in which the first memory transistor 19a and the second memory transistor 19b are formed Carriers are present in the MPW channel layer forming carrier region.

次に、例えばＳＲＡＭ15において一方の第1ストレージノードSNTが電圧の高いHighレベル（電源電圧VDD）の状態にあり、他方の第2ストレージノードSNBが電圧の低いLowレベル（0[V]）の状態にあるとして、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作について以下説明する。   Next, for example, in the SRAM 15, one first storage node SNT is in a high level (power supply voltage VDD) state with a high voltage, and the other second storage node SNB is in a low level (0 [V]) state with a low voltage. The program operation for writing the SRAM data of the SRAM 15 to the nonvolatile memory unit 16 will be described below.

この場合、不揮発性ＳＲＡＭメモリセル2では、図５の「Program(sram to flash)」の欄のように、ワード線WL1に0[V]が印加されることで、ＳＲＡＭ15の第1アクセストランジスタ21aおよび第2アクセストランジスタ21bがオフ動作し、相補型第1ビット線BLT1およびＳＲＡＭ15の電気的な接続と、相補型第2ビット線BLB1およびＳＲＡＭ15の電気的な接続とが遮断され得る。   In this case, in the nonvolatile SRAM memory cell 2, as shown in the column “Program (sram to flash)” in FIG. 5, 0 [V] is applied to the word line WL1, whereby the first access transistor 21a of the SRAM 15 is obtained. Then, the second access transistor 21b is turned off, and the electrical connection between the complementary first bit lines BLT1 and SRAM15 and the electrical connection between the complementary second bit lines BLB1 and SRAM15 can be cut off.

また、この際、不揮発性ＳＲＡＭメモリセル2では、例えばメモリゲート線MGLに12[V]の電荷蓄積ゲート電圧が印加され、ドレイン側選択ゲート線DGLに電源電圧VDDの電圧が印加され、ソース側選択ゲート線SGLおよびソース線SLにそれぞれ0[V]の電圧が印加され得る。これにより、不揮発メモリ部16の第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bは、ソース側選択ゲート線SGLから各ゲートに0[V]が印加され、ソース線SLから一端に0[V]が印加されることから、ゲートと一端との電圧差によりオフ動作し得る。かくして、不揮発メモリ部16では、第1ソース側選択トランジスタ20aによって第1メモリトランジスタ19aとソース線SLとの電気的な接続を遮断し、かつ第2ソース側選択トランジスタ20bによって第2メモリトランジスタ19bとソース線SLとの電気的な接続を遮断し得る。   At this time, in the nonvolatile SRAM memory cell 2, for example, a charge storage gate voltage of 12 [V] is applied to the memory gate line MGL, a power supply voltage VDD is applied to the drain side selection gate line DGL, and the source side A voltage of 0 [V] can be applied to the selection gate line SGL and the source line SL, respectively. Thereby, in the first source side selection transistor 20a and the second source side selection transistor 20b of the nonvolatile memory unit 16, 0 [V] is applied to each gate from the source side selection gate line SGL, and 0 to one end from the source line SL. Since [V] is applied, it can be turned off by the voltage difference between the gate and one end. Thus, in the nonvolatile memory unit 16, the first source-side selection transistor 20a cuts off the electrical connection between the first memory transistor 19a and the source line SL, and the second source-side selection transistor 20b is disconnected from the second memory transistor 19b. The electrical connection with the source line SL can be cut off.

また、この際、不揮発メモリ部16では、電圧が低いLowレベル（0[V]）の状態（この場合、データが書き込まれていない状態）にある他方の第2ストレージノードSNBに、他方の第2メモリセル17bにおける第2ドレイン側選択トランジスタ18bの一端が電気的に接続されていることから、第2ドレイン側選択トランジスタ18bの一端が第2ストレージノードSNBと同じLowレベルの電圧になる。   At this time, in the nonvolatile memory unit 16, the other second storage node SNB in the low level (0 [V]) state where the voltage is low (in this case, no data is written) is connected to the other second storage node SNB. Since one end of the second drain side select transistor 18b in the two memory cells 17b is electrically connected, one end of the second drain side select transistor 18b has the same low level voltage as the second storage node SNB.

これにより、第2ドレイン側選択トランジスタ18bは、ゲートと一端との電圧差によりオン動作し得る。かくして、第2メモリトランジスタ19bでは、メモリゲート電極MGと対向したメモリウェルMPWが第2ドレイン側選択トランジスタ18bを介して第2ストレージノードSNBと同じLowレベルの電圧になるため、12[V]の電荷蓄積ゲート電圧が印加されたメモリゲート電極MGと、当該メモリウェルMPWとで電圧差が大きくなり、その結果、量子トンネル効果が発生して電荷蓄積層ECに電荷が注入され得る。   Accordingly, the second drain side select transistor 18b can be turned on by a voltage difference between the gate and one end. Thus, in the second memory transistor 19b, the memory well MPW opposed to the memory gate electrode MG becomes the same low level voltage as the second storage node SNB via the second drain side selection transistor 18b. The voltage difference between the memory gate electrode MG to which the charge storage gate voltage is applied and the memory well MPW is increased. As a result, a quantum tunnel effect occurs and charges can be injected into the charge storage layer EC.

また、この際、不揮発メモリ部16は、電圧が高いHighレベル（電源電圧VDD）の状態（この場合、データが書き込まれた状態）にある一方の第1ストレージノードSNTに、一方の第1メモリセル17aにおける第1ドレイン側選択トランジスタ18aの一端が接続されていることから、第1ドレイン側選択トランジスタ18aの一端が第1ストレージノードSNTと同じHighレベル（電源電圧VDD）の電圧になる。これにより、第1ドレイン側選択トランジスタ18aは、ドレイン側選択ゲート線DGLからゲートに12[V]の電源電圧VDDが印加されていることから、第1メモリトランジスタ19a側に接続された他端が、電圧（VDD-Vta（Vtaは、第1ドレイン側選択トランジスタ18aの閾値電圧））までは充電され得るものの、第1ソース側選択トランジスタ20aがオフ動作しているため、仮に充電動作が起きたとしても、その後はオフ動作となる。そのため、この場合、第1ドレイン側選択トランジスタ18aは実質的にオフ動作しているものと考えて良い。   At this time, the non-volatile memory unit 16 supplies one first memory to one first storage node SNT in a high level (power supply voltage VDD) state (in this case, data is written). Since one end of the first drain side select transistor 18a in the cell 17a is connected, one end of the first drain side select transistor 18a becomes the same high level (power supply voltage VDD) as the first storage node SNT. As a result, the first drain side select transistor 18a has a power supply voltage VDD of 12 [V] applied from the drain side select gate line DGL to the gate, so the other end connected to the first memory transistor 19a side is Can be charged up to the voltage (VDD-Vta (Vta is the threshold voltage of the first drain side select transistor 18a)), but the charge operation occurred temporarily because the first source side select transistor 20a is off. Even then, the operation is turned off. Therefore, in this case, it may be considered that the first drain side select transistor 18a is substantially turned off.

この際、第1メモリセル17aでは、チャネル電位調整動作によって第1メモリトランジスタ19aにおけるメモリウェルMPWのチャネル層形成キャリア領域内にキャリアが存在している状態となっていることから、この状態で両側の第1ドレイン側選択トランジスタ18aおよび第1ソース側選択トランジスタ20aがオフ動作すると、図６Ｂに示すように、メモリゲート電極MGに印加された電荷蓄積ゲート電圧よってメモリウェルMPW表面に形成されたチャネル層CHが、ドレイン領域31およびソース領域34との電気的な接続が遮断された状態となり、当該チャネル層CHの周辺に空乏層Dが形成され得る。   At this time, in the first memory cell 17a, the carrier exists in the channel layer forming carrier region of the memory well MPW in the first memory transistor 19a by the channel potential adjustment operation. When the first drain side select transistor 18a and the first source side select transistor 20a are turned off, as shown in FIG. 6B, a channel formed on the surface of the memory well MPW by the charge storage gate voltage applied to the memory gate electrode MG. The layer CH becomes in a state where the electrical connection between the drain region 31 and the source region 34 is cut off, and the depletion layer D can be formed around the channel layer CH.

ここで、上部ゲート絶縁膜24b、電荷蓄積層EC、および下部ゲート絶縁膜24aの3層の構成により得られる容量（以下、ゲート絶縁膜容量と呼ぶ）C2と、メモリウェルMPW内に形成され、かつチャネル層CHを囲う空乏層Dの容量（以下、空乏層容量と呼ぶ）C1とについては、ゲート絶縁膜容量C2と、空乏層容量C1とが直列接続された構成と見なすことができ、例えばゲート絶縁膜容量C2が空乏層容量C1の3倍の容量であると仮定すると、メモリウェルMPW表面に形成されたチャネル層CHのチャネル電位Vchは、下記の式から求めることができる。

Figure 2016189233
Here, a capacitance (hereinafter referred to as a gate insulating film capacitance) C2 obtained by the three-layer configuration of the upper gate insulating film 24b, the charge storage layer EC, and the lower gate insulating film 24a is formed in the memory well MPW. In addition, the capacitance of the depletion layer D surrounding the channel layer CH (hereinafter referred to as depletion layer capacitance) C1 can be regarded as a configuration in which the gate insulating film capacitance C2 and the depletion layer capacitance C1 are connected in series. Assuming that the gate insulating film capacitance C2 is three times the depletion layer capacitance C1, the channel potential Vch of the channel layer CH formed on the surface of the memory well MPW can be obtained from the following equation.
Figure 2016189233

従って、この実施の形態の場合、メモリウェルMPWの基板電圧CVが0[V]であり、メモリゲート電極MGのメモリゲート電圧MVが12[V]であることから、チャネル電位Vchは9[V]となる。   Therefore, in this embodiment, since the substrate voltage CV of the memory well MPW is 0 [V] and the memory gate voltage MV of the memory gate electrode MG is 12 [V], the channel potential Vch is 9 [V]. It becomes.

これにより、第1メモリトランジスタ19aのメモリゲート構造体44では、メモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されても、メモリウェルMPWで空乏層Dに囲まれたチャネル層CHのチャネル電位Vchが9[V]となることから、メモリゲート電極MGとチャネル層CHとの電圧差が3［V］と小さくなり、その結果、量子トンネル効果が発生することなく、電荷蓄積層ECへの電荷注入を阻止し得る。   As a result, in the memory gate structure 44 of the first memory transistor 19a, the channel layer CH surrounded by the depletion layer D by the memory well MPW even when a charge storage gate voltage of 12 [V] is applied to the memory gate electrode MG. Since the channel potential Vch of the memory cell is 9 [V], the voltage difference between the memory gate electrode MG and the channel layer CH is as small as 3 [V]. As a result, the quantum tunnel effect does not occur and the charge storage layer It can prevent charge injection into EC.

これに加えて、第1メモリセル17aでは、メモリゲート構造体44と、ドレイン側選択ゲート構造体45との間のメモリウェルMPWの領域に、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリウェルMPW表面周辺に形成されたチャネル層CHの周辺に空乏層Dを確実に形成し得、当該空乏層Dによってチャネル層CHからドレイン側選択ゲート構造体45の選択ゲート絶縁膜30へのチャネル電位Vchの到達を阻止し得る。   In addition, in the first memory cell 17a, an impurity diffusion region having a high impurity concentration is not formed in the memory well MPW region between the memory gate structure 44 and the drain-side selection gate structure 45. Thus, the depletion layer D can be surely formed around the channel layer CH formed around the surface of the memory well MPW, and the depletion layer D leads to the selection gate insulating film 30 of the drain side selection gate structure 45 from the channel layer CH. Can be prevented from reaching the channel potential Vch.

これにより、ドレイン側選択ゲート構造体45では、ＳＲＡＭ15からドレイン領域31に印加される低電圧の電圧に合せて、選択ゲート絶縁膜30の膜厚を薄く形成しても、チャネル層CHのチャネル電位Vchが空乏層Dで遮断されることから、チャネル電位Vchによる選択ゲート絶縁膜30の絶縁破壊を防止し得る。   Thereby, in the drain side select gate structure 45, the channel potential of the channel layer CH can be reduced even if the select gate insulating film 30 is thinly formed in accordance with the low voltage applied from the SRAM 15 to the drain region 31. Since Vch is blocked by the depletion layer D, it is possible to prevent the dielectric breakdown of the select gate insulating film 30 due to the channel potential Vch.

また、これに加えて、メモリゲート構造体44とソース側選択ゲート構造体46との間のメモリウェルMPWの領域にも、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリウェルMPW表面周辺に形成されたチャネル層CHの周辺に空乏層Dを確実に形成し得、当該空乏層Dによってチャネル層CHからソース側選択ゲート構造体46の選択ゲート絶縁膜33へのチャネル電位Vchの到達を阻止し得る。   In addition, since the impurity diffusion region having a high impurity concentration is not formed in the region of the memory well MPW between the memory gate structure 44 and the source-side selection gate structure 46, the memory well MPW The depletion layer D can be reliably formed around the channel layer CH formed around the surface, and the channel potential Vch from the channel layer CH to the selection gate insulating film 33 of the source side selection gate structure 46 can be generated by the depletion layer D. Can be blocked.

これにより、ソース側選択ゲート構造体46でも、ソース線SLからソース領域34に印加される低電圧のソース電圧に合せて、選択ゲート絶縁膜33の膜厚を薄くしても、チャネル層CHのチャネル電位Vchが空乏層Dで遮断されることから、チャネル電位Vchによる選択ゲート絶縁膜33の絶縁破壊を防止し得る。   As a result, even in the source side select gate structure 46, even if the thickness of the select gate insulating film 33 is reduced in accordance with the low source voltage applied from the source line SL to the source region 34, the channel layer CH Since the channel potential Vch is blocked by the depletion layer D, the dielectric breakdown of the selection gate insulating film 33 due to the channel potential Vch can be prevented.

かくして、不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBにおけるLow（「0」）レベルまたはHigh（「1」）レベルの電圧状態に応じて、不揮発メモリ部16の第1メモリセル17aおよび第2メモリセル17bのうちいずれか一方の電荷蓄積層ECにだけ電荷を注入し得、他方の電荷蓄積層ECへの電荷注入が阻止され、ＳＲＡＭ15に保持されたＳＲＡＭデータを不揮発メモリ部16に書き込むことができ、かくして、当該ＳＲＡＭデータをメモリデータとして不揮発的に保持し得る。   Thus, in the non-volatile SRAM memory cell 2, the non-volatile memory portion 16 is selected according to the low (“0”) level or high (“1”) level voltage state at the first storage node SNT and the second storage node SNB of the SRAM 15. The charge can be injected only into one of the first memory cell 17a and the second memory cell 17b of the first memory cell 17a, and the charge injection into the other charge storage layer EC is blocked, and the SRAM held in the SRAM 15 Data can be written into the non-volatile memory unit 16, and thus the SRAM data can be held in a non-volatile manner as memory data.

（６）不揮発メモリ部におけるメモリデータの消去動作
次に、不揮発メモリ部16に保持したメモリデータを消去するデータ消去動作について以下説明する。不揮発メモリ部16におけるメモリデータの消去動作は、種々考えられるが、例えば量子トンネル効果を利用して、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの電荷蓄積層EC内から電荷を引き抜くことで行うことができる。 (6) Memory Data Erasing Operation in Nonvolatile Memory Unit Next, a data erasing operation for erasing memory data held in the nonvolatile memory unit 16 will be described below. Various operations for erasing memory data in the nonvolatile memory unit 16 can be considered. For example, the quantum tunnel effect is used to extract charges from the charge storage layers EC of the first memory transistor 19a and the second memory transistor 19b. be able to.

図５の「Erase(reset data in flash)」に示した電圧値は、量子トンネル効果により電荷蓄積層ECから電荷を引き抜くときの各部位の電圧値を示す。この場合、不揮発性ＳＲＡＭメモリセル2では、ワード線WL1に0[V]が印加され、ＳＲＡＭ15における第1アクセストランジスタ21aおよび第2アクセストランジスタ21bをオフ動作させて、第1アクセストランジスタ21aによって相補型第1ビット線BLT1とＳＲＡＭ15との電気的な接続を遮断するとともに、第2アクセストランジスタ21bによって相補型第2ビット線BLB1とＳＲＡＭ15との電気的な接続を遮断する。   The voltage value shown in “Erase (reset data in flash)” in FIG. 5 indicates the voltage value of each part when the charge is extracted from the charge storage layer EC by the quantum tunnel effect. In this case, in the nonvolatile SRAM memory cell 2, 0 [V] is applied to the word line WL1, and the first access transistor 21a and the second access transistor 21b in the SRAM 15 are turned off, and the first access transistor 21a performs complementary operation. The electrical connection between the first bit line BLT1 and the SRAM 15 is interrupted, and the electrical connection between the complementary second bit line BLB1 and the SRAM 15 is interrupted by the second access transistor 21b.

また、不揮発性ＳＲＡＭメモリセル2では、ドレイン側選択ゲート線DGLに0[V]が印加され、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bがオフ動作し、第1ドレイン側選択トランジスタ18aによってＳＲＡＭ15の第1ストレージノードSNTおよび第1メモリセル17aの電気的な接続が遮断され、かつ第2ドレイン側選択トランジスタ18bによってＳＲＡＭ15の第2ストレージノードSNBおよび第2メモリセル17bの電気的な接続が遮断され得る。   Further, in the nonvolatile SRAM memory cell 2, 0 [V] is applied to the drain side select gate line DGL, the first drain side select transistor 18a and the second drain side select transistor 18b are turned off, and the first drain side select transistor is selected. The electrical connection between the first storage node SNT and the first memory cell 17a of the SRAM 15 is cut off by the transistor 18a, and the electrical connection between the second storage node SNB and the second memory cell 17b of the SRAM 15 is cut by the second drain side selection transistor 18b. Connection can be broken.

また、この際、不揮発性ＳＲＡＭメモリセル2では、ソース線SLおよびソース側選択ゲート線SGLにそれぞれ0[V]が印加され、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bがオフ動作し得る。さらに、この際、不揮発性ＳＲＡＭメモリセル2では、メモリゲート線MGLから、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの各メモリゲート電極MGに-12［V］のメモリゲート電圧が印加され得る。かくして、不揮発メモリ部16では、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの各電荷蓄積層ECから0［V］のメモリウェルMPWに向けて電荷蓄積層EC内の電荷が引き抜かれてデータが消去され得る。   At this time, in the nonvolatile SRAM memory cell 2, 0 [V] is applied to the source line SL and the source side selection gate line SGL, respectively, and the first source side selection transistor 20a and the second source side selection transistor 20b are turned off. Can work. Further, at this time, in the nonvolatile SRAM memory cell 2, a memory gate voltage of −12 [V] can be applied from the memory gate line MGL to the memory gate electrodes MG of the first memory transistor 19a and the second memory transistor 19b. . Thus, in the nonvolatile memory unit 16, the charges in the charge storage layer EC are extracted from the charge storage layers EC of the first memory transistor 19a and the second memory transistor 19b toward the memory well MPW of 0 [V], and data is stored. Can be erased.

（７）不揮発メモリ部のメモリデータをＳＲＡＭに書き込むメモリデータ書き込み動作
次に不揮発メモリ部16に保持されたメモリデータをＳＲＡＭ15に書き込むメモリデータ書き込み動作について以下説明する。ここで、例えば初めにＳＲＡＭ15の第1ストレージノードSNTにLowレベルの電圧が印加され、第2ストレージノードSNBにHighレベルの電圧が印加されていた場合、このＳＲＡＭデータを不揮発メモリ部16へ書き込んだ後、再び当該不揮発メモリ部16からＳＲＡＭ15へメモリデータをそのまま書き込むと、ＳＲＡＭ15の第1ストレージノードSNTには、初めの状態とは異なるHighレベルの電圧が印加されてしまい、第2ストレージノードSNBにも、初めの状態とは異なるLowレベルの電圧が印加されてしまう。従って、この状態のままでは、初期のＳＲＡＭデータと逆のHighレベルおよびLowレベルの電圧でなるデータがＳＲＡＭ15に保持されてしまう。 (7) Memory Data Writing Operation for Writing Memory Data in Nonvolatile Memory Unit to SRAM Next, a memory data writing operation for writing memory data held in the nonvolatile memory unit 16 to the SRAM 15 will be described below. Here, for example, when a low level voltage is first applied to the first storage node SNT of the SRAM 15 and a high level voltage is applied to the second storage node SNB, the SRAM data is written to the nonvolatile memory unit 16. After that, when the memory data is written again from the nonvolatile memory unit 16 to the SRAM 15 as it is, a high level voltage different from the initial state is applied to the first storage node SNT of the SRAM 15, and the second storage node SNB is applied to the second storage node SNB. However, a low level voltage different from the initial state is applied. Therefore, in this state, the SRAM 15 holds data having high and low level voltages opposite to the initial SRAM data.

そこで、不揮発性ＳＲＡＭメモリセル2におけるメモリデータ書き込み動作では、不揮発メモリ部16のメモリデータをＳＲＡＭ15に書き込んだ後、当該メモリデータの書き込みによりＳＲＡＭ15に保持されたＳＲＡＭデータを、相補型第1ビット線BLT1および相補型第2ビット線BLB1を介してビット情報反転回路4（図１）で読み出し、当該ビット情報反転回路4によってＳＲＡＭデータを論理反転させた反転データを、ＳＲＡＭ15に書き込ませる。これにより、ＳＲＡＭ15には、初期状態のときと同じように、第1ストレージノードSNTにLowレベルの電圧を印加し得、第2ストレージノードSNBにHighレベルの電圧を印加し得る。   Therefore, in the memory data writing operation in the nonvolatile SRAM memory cell 2, after the memory data of the nonvolatile memory unit 16 is written into the SRAM 15, the SRAM data held in the SRAM 15 by the writing of the memory data is converted into the complementary first bit line. The bit information inversion circuit 4 (FIG. 1) reads the data through BLT1 and the complementary second bit line BLB1, and the inverted data obtained by logically inverting the SRAM data by the bit information inversion circuit 4 is written into the SRAM 15. As a result, a low level voltage can be applied to the first storage node SNT and a high level voltage can be applied to the second storage node SNB in the SRAM 15 as in the initial state.

実際上、このような処理として、先ず始めにワード線WL1に0[V]を印加することにより、ＳＲＡＭ15の第1アクセストランジスタ21aおよび第2アクセストランジスタ21bをオフ動作させ、相補型第1ビット線BLT1とＳＲＡＭ15との電気的な接続を遮断するとともに、相補型第2ビット線BLB1とＳＲＡＭ15との電気的な接続を遮断する。また、不揮発性SRAMメモリセル2では、電源線Vsp1を0[V]にすることで、第1ストレージノードSNTおよび第2ストレージノードSNBの電位を予め0[V]付近の電位に押さえて、その後のラッチ動作がし易い状態にしておく。   In practice, as such processing, first, by applying 0 [V] to the word line WL1, the first access transistor 21a and the second access transistor 21b of the SRAM 15 are turned off, and the complementary first bit line The electrical connection between BLT1 and SRAM 15 is cut off, and the electrical connection between complementary second bit line BLB1 and SRAM 15 is cut off. Further, in the nonvolatile SRAM memory cell 2, by setting the power supply line Vsp1 to 0 [V], the potentials of the first storage node SNT and the second storage node SNB are previously held at a potential near 0 [V], and thereafter It is set in a state where the latch operation is easy.

この状態で不揮発性SRAMメモリセル2には、例えばドレイン側選択ゲート線DGLとソース側選択ゲート線SGLとメモリゲート線MGLとに電源電圧VDDがそれぞれ印加され、ソース線SLに0[V]が印加され得る。これにより、ＳＲＡＭ15は、第2ストレージノードSNBが、例えば非書き込み側（閾値電圧Vth＜0［V］側）である第2メモリセル17bを介してソース線SLと接続し、第2ストレージノードSNBが0[V]のソース線SLによってLowレベル（0[V]：データ＝0）になる。その後、電源線VSp1を電源電圧VDDとし、ＳＲＡＭ15をラッチすることにより、第1ストレージノードSNTがHighレベルの電圧となり、第2ストレージノードSNBがLowレベルの電圧となり得る。   In this state, for example, the power supply voltage VDD is applied to the drain side selection gate line DGL, the source side selection gate line SGL, and the memory gate line MGL, and 0 [V] is applied to the source line SL. Can be applied. Thereby, the SRAM 15 connects the second storage node SNB to the source line SL via the second memory cell 17b on the non-write side (threshold voltage Vth <0 [V] side), for example. Becomes Low level (0 [V]: Data = 0) by the source line SL of 0 [V]. Thereafter, by setting the power supply line VSp1 to the power supply voltage VDD and latching the SRAM 15, the first storage node SNT can be at a high level voltage and the second storage node SNB can be at a low level voltage.

これにより、ＳＲＡＭ15の第1ストレージノードSNTには、不揮発メモリ部16へＳＲＡＭデータを書き込む前、Lowレベルの電圧（0[V]：データ＝0）が印加されていたが、不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込むことで、データが反転してHighレベルの電圧（VDD：データ＝1）が印加され得る。一方、ＳＲＡＭ15の第2ストレージノードSNBには、不揮発メモリ部16へＳＲＡＭデータを書き込む前、Highレベルの電圧（電源電圧VDD：データ＝1）が印加されていたが、不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込むことで、データが反転してLowレベルの電圧（0[V]：データ＝0）が印加され得る。   As a result, a low level voltage (0 [V]: data = 0) was applied to the first storage node SNT of the SRAM 15 before the SRAM data was written to the nonvolatile memory unit 16. By writing the held memory data to the SRAM 15, the data is inverted and a high level voltage (VDD: data = 1) can be applied. On the other hand, the high-level voltage (power supply voltage VDD: data = 1) was applied to the second storage node SNB of the SRAM 15 before the SRAM data was written to the nonvolatile memory unit 16, but the second storage node SNB is held in the nonvolatile memory unit 16. By writing the stored memory data into the SRAM 15, the data is inverted and a low level voltage (0 [V]: data = 0) can be applied.

そこで、不揮発性ＳＲＡＭメモリセル2は、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bによってＳＲＡＭ15と不揮発メモリ部16との電気的な接続を遮断させた状態で、ＳＲＡＭ15の第1アクセストランジスタ21aおよび第2アクセストランジスタ21bをオン動作させ、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBの電圧を相補型第1ビット線BLT1および相補型第2ビット線BLB1を介してビット情報反転回路4（図１）に送出する。   Therefore, the nonvolatile SRAM memory cell 2 has the first access of the SRAM 15 in a state where the electrical connection between the SRAM 15 and the nonvolatile memory unit 16 is cut off by the first drain side selection transistor 18a and the second drain side selection transistor 18b. The transistor 21a and the second access transistor 21b are turned on, and the voltage of the first storage node SNT and the second storage node SNB of the SRAM 15 is inverted through the complementary first bit line BLT1 and the complementary second bit line BLB1. Send to circuit 4 (Fig. 1).

これにより、ビット情報反転回路4は、メモリデータの書き込みによりＳＲＡＭ15に保持されたＳＲＡＭデータを論理反転させた反転データ（Highレベルの電圧およびLowレベルの電圧）を生成し、これを相補型第1ビット線BLT1および相補型第2ビット線BLB1を介してＳＲＡＭ15に印加し得る。かくして、ＳＲＡＭ15には、第1ストレージノードSNTにLowレベルの電圧が印加されるとともに、第2ストレージノードSNBにHighレベルの電圧が印加され、不揮発メモリ部16へＳＲＡＭデータを書き込む前と同じ状態となり得る。   As a result, the bit information inversion circuit 4 generates inverted data (high level voltage and low level voltage) obtained by logically inverting the SRAM data held in the SRAM 15 by writing the memory data. It can be applied to the SRAM 15 via the bit line BLT1 and the complementary second bit line BLB1. Thus, a low level voltage is applied to the first storage node SNT and a high level voltage is applied to the second storage node SNB in the SRAM 15, and the SRAM 15 is in the same state as before the SRAM data is written to the nonvolatile memory unit 16. obtain.

なお、上述した実施の形態においては、不揮発メモリ部16のメモリデータをＳＲＡＭ15に書き込んだ後に、ＳＲＡＭ15に保持させたＳＲＡＭデータの電圧状態を論理反転させ、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBの電圧状態が、不揮発メモリ部16へＳＲＡＭデータを書き込む前と同じになるようにした場合について述べたが、本発明はこれに限らず、例えば不揮発メモリ部16へＳＲＡＭデータを書き込む前に、ＳＲＡＭ15のＳＲＡＭデータの電圧状態を反転させ、反転させた反転ＳＲＡＭデータを不揮発メモリ部16に書き込むようにしてもよい。   In the above-described embodiment, after the memory data of the nonvolatile memory unit 16 is written to the SRAM 15, the voltage state of the SRAM data held in the SRAM 15 is logically inverted, and the first storage node SNT and the second storage of the SRAM 15 are logically inverted. The case where the voltage state of the node SNB is the same as before the SRAM data is written to the nonvolatile memory unit 16 has been described. However, the present invention is not limited to this, for example, before the SRAM data is written to the nonvolatile memory unit 16 The voltage state of the SRAM data in the SRAM 15 may be inverted, and the inverted SRAM data that has been inverted may be written to the nonvolatile memory unit 16.

この場合、ビット情報反転回路4は、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時、相補型第1ビット線BLT1および相補型第2ビット線BLB1を介して第1ストレージノードSNTおよび第2ストレージノードSNBの電圧を検知した後、Highレベルの電圧が印加されている一方の第1ストレージノードSNTまたは前記第2ストレージノードSNBに、論理反転させたLowレベルの電圧を印加させるとともに、Lowレベルの電圧が印加されている他方の第2ストレージノードSNBまたは第1ストレージノードSNTに、論理反転させたHighレベルの電圧を印加させ、予め反転させた反転ＳＲＡＭデータをＳＲＡＭ15に保持させておく。   In this case, the bit information inversion circuit 4 causes the first storage node SNT and the first storage node SNT and the second storage via the complementary first bit line BLT1 and the complementary second bit line BLB1 during the program operation to write the SRAM data of the SRAM 15 to the nonvolatile memory unit 16. (2) After detecting the voltage of the storage node SNB, the low-level voltage logically inverted is applied to the first storage node SNT or the second storage node SNB to which the high-level voltage is applied, and the low level The logic level-inverted high level voltage is applied to the other second storage node SNB or first storage node SNT to which the level voltage is applied, and the inverted SRAM data that has been inverted in advance is held in the SRAM 15.

そして、不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭ15の反転ＳＲＡＭデータを不揮発メモリ部16に書き込むことにより、反転ＳＲＡＭデータをメモリデータとして不揮発メモリ部16に保持させ、その後、不揮発メモリ部16のメモリデータをＳＲＡＭ15に書き込む。   In the nonvolatile SRAM memory cell 2, the inverted SRAM data of the SRAM 15 is written in the nonvolatile memory unit 16 to hold the inverted SRAM data as memory data in the nonvolatile memory unit 16, and then the memory data of the nonvolatile memory unit 16 is stored. Write to SRAM 15.

これにより、例えば、反転ＳＲＡＭデータが書き込まれる前、Lowレベルの電圧（0[V]：データ＝0）が印加されていたＳＲＡＭ15の第1ストレージノードSNTには、不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込むことで、反転ＳＲＡＭデータが書き込まれる前と同じLowレベルの電圧（0[V]：データ＝0）が印加される。一方、反転ＳＲＡＭデータが書き込まれる前、Highレベルの電圧（電源電圧VDD：データ＝1）が印加されていたＳＲＡＭ15の第2ストレージノードSNBには、不揮発メモリ部16に保持されているメモリデータをＳＲＡＭ15に書き込むことで、反転ＳＲＡＭデータが書き込まれる前と同じHighレベルの電圧（電源電圧VDD：データ＝1）が印加され得る。   Accordingly, for example, the first storage node SNT of the SRAM 15 to which the low level voltage (0 [V]: data = 0) is applied before the inverted SRAM data is written is held in the nonvolatile memory unit 16. By writing the existing memory data into the SRAM 15, the same low level voltage (0 [V]: data = 0) as before the inverted SRAM data is written is applied. On the other hand, the memory data held in the nonvolatile memory unit 16 is stored in the second storage node SNB of the SRAM 15 to which the high level voltage (power supply voltage VDD: data = 1) is applied before the inverted SRAM data is written. By writing to the SRAM 15, the same high level voltage (power supply voltage VDD: data = 1) as before the inverted SRAM data is written can be applied.

このようにして、不揮発性ＳＲＡＭメモリセル2は、不揮発メモリ部16に保持されているメモリデータを単にＳＲＡＭ15に書き込むことで、反転ＳＲＡＭデータが書き込まれる前にＳＲＡＭ15で保持していたＳＲＡＭデータと同じHighレベルおよびLowレベルの電圧を第1ストレージノードSNTおよび第2ストレージノードSNBにそれぞれ印加できる。   In this way, the nonvolatile SRAM memory cell 2 is the same as the SRAM data held in the SRAM 15 before the inverted SRAM data is written by simply writing the memory data held in the nonvolatile memory unit 16 into the SRAM 15. High level and low level voltages can be applied to the first storage node SNT and the second storage node SNB, respectively.

（８）作用および効果
以上の構成において、本発明の不揮発性半導体記憶装置1では、ＳＲＡＭ15と不揮発メモリ部16とが接続された不揮発性ＳＲＡＭメモリセル2を設けるようにした。ＳＲＡＭ15は、一端同士が接続した一方の第1ロードトランジスタ22aおよび第1ドライブトランジスタ23a間に第1ストレージノードSNTを有するとともに、一端同士が接続した他方の第2ロードトランジスタ22bおよび第2ドライブトランジスタ23b間に第2ストレージノードSNBを有し、第1ロードトランジスタ22aおよび第2ロードトランジスタ22bの他端が電源線VSp1に接続され、第1ドライブトランジスタ23aおよび第2ドライブトランジスタ23bの他端が基準電圧線VSn1に接続されている。 (8) Operation and Effect In the above configuration, the nonvolatile semiconductor memory device 1 of the present invention is provided with the nonvolatile SRAM memory cell 2 to which the SRAM 15 and the nonvolatile memory unit 16 are connected. The SRAM 15 has a first storage node SNT between one first load transistor 22a and the first drive transistor 23a connected at one end, and the other second load transistor 22b and second drive transistor 23b connected at the other end. The other end of the first load transistor 22a and the second load transistor 22b is connected to the power supply line VSp1, and the other end of the first drive transistor 23a and the second drive transistor 23b is a reference voltage. Connected to line VSn1.

また、ＳＲＡＭ15は、他方の第2ロードトランジスタ22bおよび第2ドライブトランジスタ23bのゲートと、一方の第1ストレージノードSNTとに一端が接続されているとともに、他端が相補型第1ビット線BLT1に接続され、ゲートがワード線WL1に接続された第1アクセストランジスタ21aを有している。さらに、ＳＲＡＭ１５は、一方の第1ロードトランジスタ22aおよび第1ドライブトランジスタ23aのゲートと、他方の第2ストレージノードSNBとに一端が接続されているとともに、他端が相補型第2ビット線BLB1に接続され、ゲートがワード線WL1に接続された第2アクセストランジスタ21bを有している。   The SRAM 15 has one end connected to the gates of the other second load transistor 22b and the second drive transistor 23b and one first storage node SNT, and the other end connected to the complementary first bit line BLT1. The first access transistor 21a is connected and has a gate connected to the word line WL1. Further, the SRAM 15 has one end connected to the gates of the first load transistor 22a and the first drive transistor 23a and the other second storage node SNB, and the other end connected to the complementary second bit line BLB1. A second access transistor 21b is connected and the gate is connected to the word line WL1.

一方、不揮発メモリ部16は、第1ドレイン側選択トランジスタ18aおよび第1ソース側選択トランジスタ20a間に直列接続された第1メモリトランジスタ19aを有し、当該第1ドレイン側選択トランジスタ18aの一端に第1ストレージノードSNTが接続された第1メモリセル17aと、第2ドレイン側選択トランジスタ18bおよび第2ソース側選択トランジスタ20b間に直列接続された第2メモリトランジスタ19bを有し、当該第2ドレイン側選択トランジスタ18bの一端に第2ストレージノードSNBが接続された第2メモリセル17bとを備えている。   On the other hand, the nonvolatile memory unit 16 includes a first memory transistor 19a connected in series between the first drain-side selection transistor 18a and the first source-side selection transistor 20a, and the first drain-side selection transistor 18a includes a first memory transistor 19a. 1 having a first memory cell 17a to which a storage node SNT is connected, and a second memory transistor 19b connected in series between a second drain side select transistor 18b and a second source side select transistor 20b, the second drain side A second memory cell 17b having a second storage node SNB connected to one end of the selection transistor 18b is provided.

この場合、第1メモリセル17aおよび第2メモリセル17bは、ドレイン領域31およびソース領域34間のメモリウェルMPW上に、下部ゲート絶縁膜24a、電荷蓄積層EC、上部ゲート絶縁膜24bおよびメモリゲート電極MGの順で積層形成されたメモリゲート構造体44を備え、メモリゲート構造体44の一の側壁に側壁スペーサ28aを介してドレイン側選択ゲート構造体45を有し、当該メモリゲート構造体44の他の側壁に側壁スペーサ28bを介してソース側選択ゲート構造体46を有する。   In this case, the first memory cell 17a and the second memory cell 17b are connected to the lower gate insulating film 24a, the charge storage layer EC, the upper gate insulating film 24b, and the memory gate on the memory well MPW between the drain region 31 and the source region 34. The memory gate structure 44 is formed by stacking the electrodes MG in this order. The memory gate structure 44 includes a drain-side selection gate structure 45 on one side wall of the memory gate structure 44 via a side wall spacer 28a. The source side selection gate structure 46 is provided on the other side wall via the side wall spacer 28b.

このような構成を有した不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭ15の第1ストレージノードSNTおよび第2ストレージノードSNBでの電圧の違いにより表されたＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時、第1ストレージノードSNTおよび第2ストレージノードSNBでの電圧の違いにより、第1ドレイン側選択トランジスタ18aまたは第2ドレイン側選択トランジスタ18bのいずれか一方だけをオン動作させる。   In the nonvolatile SRAM memory cell 2 having such a configuration, during a program operation for writing the SRAM data represented by the voltage difference between the first storage node SNT and the second storage node SNB of the SRAM 15 to the nonvolatile memory unit 16, Due to the voltage difference between the first storage node SNT and the second storage node SNB, only one of the first drain side select transistor 18a and the second drain side select transistor 18b is turned on.

実際上、不揮発メモリ部16では、プログラム動作時、第1ストレージノードSNTおよび第2ストレージノードSNBのうち、例えば第1ストレージノードSNTの電圧が低いLowレベルにあるとき、低電圧の第1ストレージノードSNTに一端が接続され、かつゲートに電源電圧VDDが印加された第1ドレイン側選択トランジスタ18aがオン動作する。これにより、不揮発メモリ部16では、高電圧の電荷蓄積ゲート電圧がゲートに印加された第1メモリトランジスタ19aのチャネル層に、第1ストレージノードSNTのLowレベルの低電圧が第1ドレイン側選択トランジスタ18aを介して印加され、当該第1メモリトランジスタ19aにおいてゲートとチャネル層との電圧差によって生じる量子トンネル効果により電荷蓄積層ECに電荷を注入できる。   In practice, in the non-volatile memory unit 16, when the program operation is performed, when the voltage of the first storage node SNT among the first storage node SNT and the second storage node SNB is at a low Low level, for example, the low-voltage first storage node The first drain side select transistor 18a having one end connected to the SNT and the gate supplied with the power supply voltage VDD is turned on. Thus, in the nonvolatile memory unit 16, the low voltage at the low level of the first storage node SNT is applied to the first drain side selection transistor in the channel layer of the first memory transistor 19a to which the high voltage charge storage gate voltage is applied to the gate. A charge can be injected into the charge storage layer EC by the quantum tunnel effect applied through 18a and generated in the first memory transistor 19a due to the voltage difference between the gate and the channel layer.

この際、不揮発メモリ部16では、ゲートに電源電圧VDDが印加された第2ドレイン側選択トランジスタ18bの一端に、第2ストレージノードSNTのHighレベルの高い電圧が印加されることから、当該第2ドレイン側選択トランジスタ18bがオフ動作する。ここで、不揮発メモリ部16は、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bがいずれもオフ動作しており、ソース線SLから第1メモリトランジスタ19aおよび第2メモリトランジスタ19bへの電圧印加が遮断されている。   At this time, in the nonvolatile memory unit 16, the high voltage of the second storage node SNT is applied to one end of the second drain side select transistor 18b having the gate applied with the power supply voltage VDD, and thus the second storage node SNT is applied. The drain side select transistor 18b is turned off. Here, in the nonvolatile memory unit 16, the first source side selection transistor 20a and the second source side selection transistor 20b are both turned off, and the source line SL is connected to the first memory transistor 19a and the second memory transistor 19b. Voltage application is cut off.

これにより、第2メモリセル17bでは、第2メモリトランジスタ19bの両側に配置された第2ドレイン側選択トランジスタ18bおよび第2ソース側選択トランジスタ20bがいずれもオフ動作することにより、ゲートに電荷蓄積ゲート電圧が印加された第2メモリトランジスタ19bにおいてメモリゲート電極MGと対向したメモリウェルMPWに空乏層Dが形成される。かくして、第2メモリセル17bでは、メモリゲート電極MGと対向し、かつ少なくとも空乏層Dに囲まれたメモリウェルMPW表面の電位が、当該メモリゲート電極MGに印加された電荷蓄積ゲート電圧により上昇して、メモリゲート電極MGとメモリウェルMPWとの電圧差が小さくなり、その結果、量子トンネル効果が発生することなく電荷蓄積層ECへの電荷注入を阻止できる。このようにして不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭ15に保持されたＳＲＡＭデータを不揮発メモリ部16に書き込むことができる。   Thus, in the second memory cell 17b, the second drain side select transistor 18b and the second source side select transistor 20b arranged on both sides of the second memory transistor 19b are turned off, so that the charge storage gate is provided at the gate. In the second memory transistor 19b to which a voltage is applied, a depletion layer D is formed in the memory well MPW facing the memory gate electrode MG. Thus, in the second memory cell 17b, the potential of the surface of the memory well MPW that faces the memory gate electrode MG and is surrounded by at least the depletion layer D rises due to the charge storage gate voltage applied to the memory gate electrode MG. As a result, the voltage difference between the memory gate electrode MG and the memory well MPW is reduced, and as a result, charge injection into the charge storage layer EC can be prevented without generating a quantum tunnel effect. In this manner, in the nonvolatile SRAM memory cell 2, the SRAM data held in the SRAM 15 can be written into the nonvolatile memory unit 16.

不揮発性ＳＲＡＭメモリセル2では、ＳＲＡＭ15に保持されたＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時、第1メモリトランジスタ19aおよび第2メモリトランジスタ19bの各ゲートに、例えば高電圧となる12[V]の電荷蓄積ゲート電圧が印加されるものの、第1メモリセル17aの第1ドレイン側選択トランジスタ18aおよび第1ソース側選択トランジスタ20aや、第2メモリセル17bの第2ドレイン側選択トランジスタ18bおよび第2ソース側選択トランジスタ20bへ印加する最大電圧値を電源電圧VDDに留めることができ、その分、プログラム動作時に不揮発メモリ部16において必要となる電圧を下げることができる。   In the non-volatile SRAM memory cell 2, at the time of a program operation for writing the SRAM data held in the SRAM 15 to the non-volatile memory unit 16, each gate of the first memory transistor 19a and the second memory transistor 19b has a high voltage of 12 [V Is applied, but the first drain-side selection transistor 18a and the first source-side selection transistor 20a of the first memory cell 17a and the second drain-side selection transistor 18b and the second drain-side selection transistor 18b of the second memory cell 17b are applied. The maximum voltage value applied to the two source side select transistors 20b can be kept at the power supply voltage VDD, and accordingly, the voltage required in the nonvolatile memory section 16 during the program operation can be lowered.

特に、不揮発性ＳＲＡＭメモリセル2では、プログラム動作時、ＳＲＡＭ15の第1ストレージノードSNTまたは第2ストレージノードSNBと接続する、不揮発メモリ部16の第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bに印加する電圧値を下げられる分、これら第1ストレージノードSNTおよび第2ストレージノードSNBに印加する電圧も下げることができる。   In particular, in the nonvolatile SRAM memory cell 2, the first drain side selection transistor 18a and the second drain side selection transistor of the nonvolatile memory unit 16 that are connected to the first storage node SNT or the second storage node SNB of the SRAM 15 during the program operation. The voltage applied to the first storage node SNT and the second storage node SNB can also be lowered by the amount that the voltage value applied to 18b can be lowered.

かくして、不揮発性ＳＲＡＭメモリセル2では、不揮発メモリ部16と接続させるＳＲＡＭ15を構成する第1アクセストランジスタ21a、第2アクセストランジスタ21b、第1ロードトランジスタ22a、第2ロードトランジスタ22b、第1ドライブトランジスタ23a、および第2ドライブトランジスタ23bに印加する最大電圧を電源電圧VDD以下まで下げるので、その分、各ゲート絶縁膜の膜厚を4［nm］以下に形成できる。   Thus, in the nonvolatile SRAM memory cell 2, the first access transistor 21a, the second access transistor 21b, the first load transistor 22a, the second load transistor 22b, and the first drive transistor 23a constituting the SRAM 15 connected to the nonvolatile memory unit 16 are provided. Since the maximum voltage applied to the second drive transistor 23b is lowered to the power supply voltage VDD or less, the film thickness of each gate insulating film can be formed to 4 [nm] or less.

従って、不揮発性ＳＲＡＭメモリセル2を備えた不揮発性半導体記憶装置1では、ＳＲＡＭ15を構成する第1アクセストランジスタ21a、第2アクセストランジスタ21b、第1ロードトランジスタ22a、第2ロードトランジスタ22b、第1ドライブトランジスタ23a、および第2ドライブトランジスタ23bの各ゲート絶縁膜の膜厚を4［nm］以下に形成できた分、ＳＲＡＭ15を低い電源電圧によって高速動作させることができる。かくして不揮発性半導体記憶装置1では、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込めるとともに、当該ＳＲＡＭ15での高速動作を実現し得る。   Therefore, in the nonvolatile semiconductor memory device 1 including the nonvolatile SRAM memory cell 2, the first access transistor 21a, the second access transistor 21b, the first load transistor 22a, the second load transistor 22b, and the first drive constituting the SRAM 15 are provided. Since the gate insulating films of the transistor 23a and the second drive transistor 23b can be formed to 4 nm or less, the SRAM 15 can be operated at a high speed with a low power supply voltage. Thus, in the nonvolatile semiconductor memory device 1, the SRAM data of the SRAM 15 can be written into the nonvolatile memory unit 16, and a high-speed operation in the SRAM 15 can be realized.

さらに、不揮発メモリ部16でのプログラム動作時において、第1ストレージノードSNTおよび第2ストレージノードSNBの電位が0[V]または電源電圧VDDであるため、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bのオンオフ動作に必要なゲート電圧は、電源電圧VDD以下であれば良く、その結果、当該電源電圧VDDより高い電圧印加が不要となることから、第1ドレイン側選択トランジスタ18aおよび第2ドレイン側選択トランジスタ18bの選択ゲート絶縁膜30も4［nm］以下に形成できる。   Furthermore, since the potential of the first storage node SNT and the second storage node SNB is 0 [V] or the power supply voltage VDD during the program operation in the nonvolatile memory unit 16, the first drain side select transistor 18a and the second drain The gate voltage required for the on / off operation of the side selection transistor 18b only needs to be equal to or lower than the power supply voltage VDD, and as a result, it is not necessary to apply a voltage higher than the power supply voltage VDD. The select gate insulating film 30 of the 2-drain side select transistor 18b can also be formed to 4 [nm] or less.

さらに、不揮発メモリ部16では、プログラム動作時、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bをオフ動作させるのに必要なゲート電圧が、電源電圧VDD以下であれば良く、その結果、当該電源電圧VDDより高い電圧印加が不要となることから、第1ソース側選択トランジスタ20aおよび第2ソース側選択トランジスタ20bの選択ゲート絶縁膜33も4［nm］以下に形成できる。   Further, in the nonvolatile memory unit 16, the gate voltage necessary for turning off the first source side select transistor 20a and the second source side select transistor 20b during the program operation may be less than or equal to the power supply voltage VDD. Since the application of a voltage higher than the power supply voltage VDD becomes unnecessary, the selection gate insulating film 33 of the first source side selection transistor 20a and the second source side selection transistor 20b can be formed to 4 [nm] or less.

このように、不揮発性ＳＲＡＭメモリセル2では、第1ドレイン側選択トランジスタ18aや、第2ドレイン側選択トランジスタ18b、第1ソース側選択トランジスタ20a、第2ソース側選択トランジスタ20bの各選択ゲート絶縁膜30,33を4［nm］以下に形成できる分、これら第1ドレイン側選択トランジスタ18aや、第2ドレイン側選択トランジスタ18b、第1ソース側選択トランジスタ20a、第2ソース側選択トランジスタ20bの性能が向上するとともに、ゲート長を縮小することができる。かくして、不揮発メモリ部16では、不揮発メモリ部16のメモリデータをＳＲＡＭ15へ書き込むプログラム動作の高速化や、不揮発メモリ部16のセルサイズの縮小化を実現し得る。   As described above, in the nonvolatile SRAM memory cell 2, the selection gate insulating films of the first drain side selection transistor 18a, the second drain side selection transistor 18b, the first source side selection transistor 20a, and the second source side selection transistor 20b. The performance of the first drain side select transistor 18a, the second drain side select transistor 18b, the first source side select transistor 20a, and the second source side select transistor 20b is as much as 30,33 can be formed to 4 [nm] or less. As a result, the gate length can be reduced. Thus, in the nonvolatile memory unit 16, it is possible to realize a high-speed program operation for writing the memory data of the nonvolatile memory unit 16 to the SRAM 15 and a reduction in the cell size of the nonvolatile memory unit 16.

以上の構成によれば、不揮発性半導体記憶装置1では、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作に必要な電圧を下げることができるので、当該不揮発メモリ部16と接続させるＳＲＡＭ15を構成する第1アクセストランジスタ21a、第2アクセストランジスタ21b、第1ロードトランジスタ22a、第2ロードトランジスタ22b、第1ドライブトランジスタ23a、および第2ドライブトランジスタ23bの各ゲート絶縁膜の膜厚を4［nm］以下に形成でき、その分、ＳＲＡＭ15を低い電源電圧によって高速動作させることができ、かくして、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込めるとともに、当該ＳＲＡＭ15での高速動作を実現し得る。   According to the above configuration, in the nonvolatile semiconductor memory device 1, the voltage required for the program operation for writing the SRAM data of the SRAM 15 to the nonvolatile memory unit 16 can be lowered, so that the SRAM 15 connected to the nonvolatile memory unit 16 is configured. The film thickness of each gate insulating film of the first access transistor 21a, the second access transistor 21b, the first load transistor 22a, the second load transistor 22b, the first drive transistor 23a, and the second drive transistor 23b is 4 nm. As a result, the SRAM 15 can be operated at a high speed by a low power supply voltage. Thus, the SRAM data of the SRAM 15 can be written into the nonvolatile memory unit 16 and the high-speed operation in the SRAM 15 can be realized.

（９）他の実施の形態
なお、上述した実施の形態においては、第1メモリセル17aと第2メモリセル17bとで同じメモリゲート線MGLを用い、また、第1メモリセル17aと第2メモリセル17bとで同じドレイン側選択ゲート線DGLを用い、さらに、第1メモリセル17aと第2メモリセル17bとで同じソース側選択ゲート線SGLを用いた場合について述べたが、本発明はこれに限らず、第1メモリセル17aと第2メモリセル17bとでそれぞれ異なるメモリゲート線を用いても良く、また、第1メモリセル17aと第2メモリセル17bとでそれぞれ異なるドレイン側選択ゲート線を用いても良く、さらに、第1メモリセル17aと第2メモリセル17bとでそれぞれ異なるソース側選択ゲート線を用いても良い。 (9) Other Embodiments In the above-described embodiments, the first memory cell 17a and the second memory cell 17b use the same memory gate line MGL, and the first memory cell 17a and the second memory cell The case where the same drain side select gate line DGL is used in the cell 17b and the same source side select gate line SGL is used in the first memory cell 17a and the second memory cell 17b has been described. However, different memory gate lines may be used for the first memory cell 17a and the second memory cell 17b, and different drain-side selection gate lines may be used for the first memory cell 17a and the second memory cell 17b. Further, different source side select gate lines may be used for the first memory cell 17a and the second memory cell 17b.

因みに、不揮発性半導体記憶装置1は、例えば行方向に並ぶ複数の不揮発性ＳＲＡＭメモリセル2毎に同じメモリゲート線MGLを共有させ、行方向に並ぶ複数の不揮発性ＳＲＡＭメモリセル2毎に異なるメモリゲート電圧を印加し得るようにすることで、同じメモリゲート線MGLに接続された行方向に並ぶ複数の不揮発性ＳＲＡＭメモリセル2毎に、ＳＲＡＭ15のＳＲＡＭデータを対応する不揮発メモリ部16に書き込むことができる。   Incidentally, the non-volatile semiconductor memory device 1 shares, for example, the same memory gate line MGL for each of a plurality of non-volatile SRAM memory cells 2 arranged in the row direction, and a different memory for each of the plurality of non-volatile SRAM memory cells 2 arranged in the row direction. By enabling the gate voltage to be applied, the SRAM data of the SRAM 15 is written to the corresponding nonvolatile memory unit 16 for each of the plurality of nonvolatile SRAM memory cells 2 arranged in the row direction connected to the same memory gate line MGL. Can do.

また、上述した実施の形態においては、図３に示したように、不揮発メモリ部16を構成する第1ドレイン側選択トランジスタ18a、第1メモリトランジスタ19a、第1ソース側選択トランジスタ20a、第2ドレイン側選択トランジスタ18b、第2メモリトランジスタ19b、および第2ソース側選択トランジスタ20bを、Ｐ型の導電型でなるメモリウェルMPWに形成し、ＳＲＡＭ15を構成するトランジスタのうち第1アクセストランジスタ21a、第2アクセストランジスタ21b、第1ドライブトランジスタ23a、および第2ドライブトランジスタ23bを同じＰ型のメモリウェルMPWに形成した場合について述べたが、本発明はこれに限らず、不揮発メモリ部16を構成する第1ドレイン側選択トランジスタ18a、第1メモリトランジスタ19a、第1ソース側選択トランジスタ20a、第2ドレイン側選択トランジスタ18b、第2メモリトランジスタ19b、および第2ソース側選択トランジスタ20bをＮ型の導電型でなるメモリウェル（例えば、図３中、ウェルNW）に形成するようにしてもよい。   In the embodiment described above, as shown in FIG. 3, the first drain side select transistor 18a, the first memory transistor 19a, the first source side select transistor 20a, and the second drain constituting the nonvolatile memory unit 16 are provided. The side selection transistor 18b, the second memory transistor 19b, and the second source side selection transistor 20b are formed in a P-type conductivity type memory well MPW, and the first access transistor 21a, Although the case where the access transistor 21b, the first drive transistor 23a, and the second drive transistor 23b are formed in the same P-type memory well MPW has been described, the present invention is not limited to this, and the first Drain side selection transistor 18a, first memory transistor 19a, first source side selection transistor 20a, second drain side selection Transistor 18b, the second memory transistor 19b, and a memory wells a second source side select transistor 20b becomes in N-type conductivity (e.g., in FIG. 3, wells NW) may be formed on.

また、本発明の不揮発性半導体記憶装置1は、上述した図５に示す電圧値に限定されるものではなく、例えば、ＳＲＡＭ15のＳＲＡＭデータを不揮発メモリ部16に書き込むプログラム動作時に、量子トンネル効果によって第1メモリトランジスタ17aや第2メモリトランジスタ17bで電荷蓄積層ECに電荷を注入したり、或いは、空乏層Dの形成によって当該電荷蓄積層ECへの電荷注入を阻止できれば、その他種々の電圧値を用いてもよい。さらに、ＳＲＡＭ15に外部データを書き込む外部データ書き込み動作時や、ＳＲＡＭ15からのＳＲＡＭデータの読み出し動作時、不揮発メモリ部16におけるメモリデータの消去動作時、不揮発メモリ部16のメモリデータをＳＲＡＭ15に書き込むメモリデータ書き込み動作時における各部位の電圧値についても、各動作を実行できれば、その他種々の電圧値を用いてもよい。   Further, the nonvolatile semiconductor memory device 1 of the present invention is not limited to the voltage value shown in FIG. 5 described above. For example, during the program operation for writing the SRAM data of the SRAM 15 to the nonvolatile memory unit 16, the quantum tunnel effect is used. If the first memory transistor 17a and the second memory transistor 17b can inject charges into the charge storage layer EC, or if charge injection into the charge storage layer EC can be prevented by forming the depletion layer D, various other voltage values can be set. It may be used. Further, memory data for writing the memory data of the nonvolatile memory unit 16 to the SRAM 15 at the time of external data writing operation for writing external data to the SRAM 15, at the time of reading SRAM data from the SRAM 15, at the time of erasing the memory data at the nonvolatile memory unit 16 Various voltage values may be used for the voltage values of the respective parts during the writing operation as long as the respective operations can be executed.

1 不揮発性半導体記憶装置
2 不揮発性ＳＲＡＭメモリセル
15 ＳＲＡＭ
16 不揮発メモリ部
17a 第1メモリセル
17b 第2メモリセル
18a 第1ドレイン側選択トランジスタ
18b 第2ドレイン側選択トランジスタ
19a 第1メモリトランジスタ
19b 第2メモリトランジスタ
20a 第1ソース側選択トランジスタ
20b 第2ソース側選択トランジスタ
BLT0,BLT1,BLT2,BLT3 相補型第1ビット線
BLB0,BLB1,BLB2,BLB3 相補型第2ビット線
21a 第1アクセストランジスタ
21b 第2アクセストランジスタ
22a 第1ロードトランジスタ
22b 第2ロードトランジスタ
23a 第1ドライブトランジスタ
23b 第2ドライブトランジスタ
EC 電荷蓄積層
VSp0,VSp1,VSp2,VSp3 電源線
VSn0,VSn1,VSn2,VSn3 基準電圧線 1 Nonvolatile semiconductor memory device
2 Nonvolatile SRAM memory cell
15 SRAM
16 Nonvolatile memory section
17a First memory cell
17b Second memory cell
18a First drain side select transistor
18b Second drain side select transistor
19a First memory transistor
19b Second memory transistor
20a 1st source side select transistor
20b Second source side select transistor
BLT0, BLT1, BLT2, BLT3 Complementary first bit line
BLB0, BLB1, BLB2, BLB3 Complementary second bit line
21a 1st access transistor
21b Second access transistor
22a First load transistor
22b Second load transistor
23a 1st drive transistor
23b Second drive transistor
EC charge storage layer
VSp0, VSp1, VSp2, VSp3 power line
VSn0, VSn1, VSn2, VSn3 reference voltage line

Claims (10)

ＳＲＡＭ（Static Random Access Memory）と不揮発メモリ部とにより構成される不揮発性ＳＲＡＭメモリセルであって、
前記ＳＲＡＭは、
第1アクセストランジスタと、第2アクセストランジスタと、第1ロードトランジスタと、第2ロードトランジスタと、第1ドライブトランジスタと、第2ドライブトランジスタとを備え、
前記第1ロードトランジスタの一端と前記第1ドライブトランジスタの一端とが接続され、直列接続された前記第1ロードトランジスタおよび前記第1ドライブトランジスタ間に第1ストレージノードを有し、前記第2ロードトランジスタの一端と前記第2ドライブトランジスタの一端とが接続され、直列接続された前記第2ロードトランジスタおよび前記第2ドライブトランジスタ間に第2ストレージノードを有し、前記第1ロードトランジスタおよび前記第2ロードトランジスタの他端が電源線に接続され、前記第1ドライブトランジスタおよび前記第2ドライブトランジスタの他端が基準電圧線に接続され、
前記第1アクセストランジスタは、一端に前記第1ストレージノードと前記第2ロードトランジスタおよび前記第2ドライブトランジスタの各ゲートとが接続され、他端に相補型第1ビット線が接続され、ゲートにワード線が接続されており、前記第2アクセストランジスタは、一端に前記第2ストレージノードと前記第1ロードトランジスタおよび前記第1ドライブトランジスタの各ゲートとが接続され、他端に相補型第2ビット線が接続され、ゲートに前記ワード線が接続されており、
前記不揮発メモリ部は、
第1メモリセルと第2メモリセルとを備え、
前記第1メモリセルは、第1ドレイン側選択トランジスタおよび第1ソース側選択トランジスタ間に第1メモリトランジスタが直列接続され、前記第1ドレイン側選択トランジスタの一端に前記第1ストレージノードが接続され、前記第2メモリセルは、第2ドレイン側選択トランジスタおよび第2ソース側選択トランジスタ間に第2メモリトランジスタが直列接続され、前記第2ドレイン側選択トランジスタの一端に前記第2ストレージノードが接続され、前記第1ソース側選択トランジスタおよび前記第2ソース側選択トランジスタの各一端がソース線に接続され、
前記第1メモリトランジスタおよび前記第2メモリトランジスタには、メモリゲート電極に印加される電荷蓄積ゲート電圧を基に生じる量子トンネル効果により電荷を注入可能な電荷蓄積層が設けられており、
前記ＳＲＡＭにおいて、前記第1アクセストランジスタ、前記第2アクセストランジスタ、前記第1ロードトランジスタ、前記第2ロードトランジスタ、前記第1ドライブトランジスタ、および前記第2ドライブトランジスタの各ゲート絶縁膜の膜厚が4［nm］以下に形成されており、
前記不揮発性メモリ部において、前記第1ドレイン側選択トランジスタと前記第1メモリトランジスタとの間にはドレイン領域およびソース領域のいずれも形成されておらず、前記第1ソース側選択トランジスタと前記第1メモリトランジスタとの間にはドレイン領域およびソース領域のいずれも形成されておらず、前記第2ドレイン側選択トランジスタと前記第2メモリトランジスタとの間にはドレイン領域およびソース領域のいずれも形成されておらず、前記第2ソース側選択トランジスタと前記第2メモリトランジスタとの間にはドレイン領域およびソース領域のいずれも形成されておらず、
前記第1メモリトランジスタまたは前記第2メモリトランジスタのいずれか一方の前記電荷蓄積層に電荷を注入する際には、
前記ソース線に0[V]の電圧を印加し、前記第1ソース側選択トランジスタのゲートおよび前記第2ソース側選択トランジスタのゲートに0[V]の電圧を印加し、前記第1ソース側選択トランジスタおよび前記第2ソース側選択トランジスタをオフ動作させるとともに、前記第1ドレイン側選択トランジスタのゲートおよび前記第2ドレイン側選択トランジスタのゲートに、1.5[V]以下の電圧である電源電圧VDDを印加し、前記第1ストレージノードおよび前記第2ストレージノードの電圧の違いにより、前記第1ドレイン側選択トランジスタまたは前記第2ドレイン側選択トランジスタのいずれか一方をオン動作させ、前記第1ストレージノードまたは前記第2ストレージノードの電圧を、前記第1ドレイン側選択トランジスタまたは前記第2ドレイン側選択トランジスタのいずれか一方を介して前記第1メモリトランジスタまたは前記第2メモリトランジスタに印加し、前記第1メモリトランジスタまたは前記第2メモリトランジスタの一方で量子トンネル効果により電荷蓄積層に電荷を注入させるとともに、前記第2メモリトランジスタまたは前記第1メモリトランジスタの他方で前記電荷蓄積層への電荷注入が阻止される
ことを特徴とする不揮発性ＳＲＡＭメモリセル。 A non-volatile SRAM memory cell composed of an SRAM (Static Random Access Memory) and a non-volatile memory unit,
The SRAM is
A first access transistor, a second access transistor, a first load transistor, a second load transistor, a first drive transistor, and a second drive transistor;
One end of the first load transistor and one end of the first drive transistor are connected, and a first storage node is provided between the first load transistor and the first drive transistor connected in series, and the second load transistor One end of the second drive transistor is connected to one end of the second drive transistor, and a second storage node is provided between the second load transistor and the second drive transistor connected in series, and the first load transistor and the second load transistor The other end of the transistor is connected to a power supply line, the other end of the first drive transistor and the second drive transistor is connected to a reference voltage line,
The first access transistor has one end connected to the first storage node and each gate of the second load transistor and the second drive transistor, the other end connected to a complementary first bit line, and a gate connected to a word The second access transistor has one end connected to the second storage node and each gate of the first load transistor and the first drive transistor, and the other end connected to the complementary second bit line. Is connected, the word line is connected to the gate,
The nonvolatile memory unit is
A first memory cell and a second memory cell;
In the first memory cell, a first memory transistor is connected in series between a first drain-side selection transistor and a first source-side selection transistor, and the first storage node is connected to one end of the first drain-side selection transistor, In the second memory cell, a second memory transistor is connected in series between a second drain side selection transistor and a second source side selection transistor, and the second storage node is connected to one end of the second drain side selection transistor, Each one end of the first source side selection transistor and the second source side selection transistor is connected to a source line,
The first memory transistor and the second memory transistor are provided with a charge storage layer capable of injecting charges by a quantum tunnel effect generated based on a charge storage gate voltage applied to a memory gate electrode,
In the SRAM, the thickness of each gate insulating film of the first access transistor, the second access transistor, the first load transistor, the second load transistor, the first drive transistor, and the second drive transistor is 4 [Nm] or less,
In the nonvolatile memory portion, neither a drain region nor a source region is formed between the first drain side select transistor and the first memory transistor, and the first source side select transistor and the first memory region are not formed. Neither the drain region nor the source region is formed between the memory transistor, and neither the drain region nor the source region is formed between the second drain side select transistor and the second memory transistor. Neither the drain region nor the source region is formed between the second source side select transistor and the second memory transistor,
When injecting charge into the charge storage layer of either the first memory transistor or the second memory transistor,
A voltage of 0 [V] is applied to the source line, a voltage of 0 [V] is applied to the gate of the first source side selection transistor and the gate of the second source side selection transistor, and the first source side selection is performed. The transistor and the second source side selection transistor are turned off, and a power supply voltage VDD of 1.5 [V] or less is applied to the gate of the first drain side selection transistor and the gate of the second drain side selection transistor Then, depending on the voltage difference between the first storage node and the second storage node, either one of the first drain side selection transistor or the second drain side selection transistor is turned on, and the first storage node or the second storage node The voltage of the second storage node is set to the first drain side selection transistor or the second drain side selection transistor. Applied to the first memory transistor or the second memory transistor through any one of the above, to inject a charge into the charge storage layer by a quantum tunnel effect in one of the first memory transistor or the second memory transistor, The nonvolatile SRAM memory cell, wherein charge injection into the charge storage layer is blocked by the other of the second memory transistor or the first memory transistor. 前記第1メモリトランジスタまたは前記第2メモリトランジスタのいずれか一方で前記電荷蓄積層に電荷を注入する際に、前記第2メモリトランジスタまたは前記第1メモリトランジスタの他方で前記電荷蓄積層への電荷注入を阻止するときには、
前記ソース線に0[V]の電圧を印加し、前記第1ソース側選択トランジスタのゲートおよび前記第2ソース側選択トランジスタのゲートに0[V]の電圧を印加し、前記第1ソース側選択トランジスタおよび前記第2ソース側選択トランジスタをオフ動作させるとともに、前記第1ドレイン側選択トランジスタのゲートおよび前記第2ドレイン側選択トランジスタのゲートに、1.5[V]以下の電圧である電源電圧VDDを印加し、前記第1ストレージノードおよび前記第2ストレージノードの電圧の違いにより、前記電荷蓄積層への電荷注入を阻止する側の前記第1ドレイン側選択トランジスタまたは前記第2ドレイン側選択トランジスタをオフ動作させることにより、前記第2メモリトランジスタまたは前記第1メモリトランジスタで、メモリゲート電極と対向したメモリウェルに空乏層を形成しつつ、前記メモリゲート電極に印加された電荷蓄積ゲート電圧に基づいて少なくとも該メモリウェル表面の電位を上昇させ、前記メモリゲート電極と前記メモリウェル表面との電圧差を小さくして前記電荷蓄積層内への電荷注入を阻止する
ことを特徴とする請求項1記載の不揮発性ＳＲＡＭメモリセル。 When one of the first memory transistor and the second memory transistor injects charge into the charge storage layer, the other of the second memory transistor or the first memory transistor injects charge into the charge storage layer. When stopping
A voltage of 0 [V] is applied to the source line, a voltage of 0 [V] is applied to the gate of the first source side selection transistor and the gate of the second source side selection transistor, and the first source side selection is performed. The transistor and the second source side selection transistor are turned off, and a power supply voltage VDD of 1.5 [V] or less is applied to the gate of the first drain side selection transistor and the gate of the second drain side selection transistor Then, the first drain side select transistor or the second drain side select transistor on the side that prevents charge injection into the charge storage layer is turned off due to a voltage difference between the first storage node and the second storage node. By doing so, the second memory transistor or the first memory transistor is connected to the memory window opposite to the memory gate electrode. While forming a depletion layer in the gate, the potential of at least the memory well surface is increased based on the charge storage gate voltage applied to the memory gate electrode, and the voltage difference between the memory gate electrode and the memory well surface is reduced. The nonvolatile SRAM memory cell according to claim 1, wherein charge injection into the charge storage layer is prevented. 前記第1メモリセルおよび前記第2メモリセルのうち、前記第1メモリセルに前記空乏層が形成された場合には、
前記第1ドレイン側選択トランジスタおよび前記第1ソース側選択トランジスタの各選択ゲート絶縁膜に、前記第1メモリトランジスタにおける前記メモリウェルの電位が到達することを、該空乏層によって阻止し、
一方、前記第1メモリセルおよび前記第2メモリセルのうち、前記第2メモリセルに前記空乏層が形成された場合には、
前記第2ドレイン側選択トランジスタおよび前記第2ソース側選択トランジスタの各選択ゲート絶縁膜に、前記第2メモリトランジスタにおける前記メモリウェルの電位が到達することを、該空乏層によって阻止する
ことを特徴とする請求項2記載の不揮発性ＳＲＡＭメモリセル。 Of the first memory cell and the second memory cell, when the depletion layer is formed in the first memory cell,
The depletion layer prevents the potential of the memory well in the first memory transistor from reaching each selection gate insulating film of the first drain side selection transistor and the first source side selection transistor,
On the other hand, when the depletion layer is formed in the second memory cell among the first memory cell and the second memory cell,
The depletion layer prevents the potential of the memory well in the second memory transistor from reaching each selection gate insulating film of the second drain side selection transistor and the second source side selection transistor. The nonvolatile SRAM memory cell according to claim 2. 前記電荷蓄積層への電荷注入が阻止される前記第2メモリトランジスタまたは前記第1メモリトランジスタでは、
前記メモリゲート電極と対向した前記メモリウェル内のチャネル層形成キャリア領域から、チャネル層を形成するキャリアが排除された状態で、前記電荷蓄積ゲート電圧が前記メモリゲート電極に印加され、前記メモリゲート電極と対向した前記メモリウェルに、前記チャネル層を形成させずに空乏層を形成する
ことを特徴とする請求項2または3記載の不揮発性ＳＲＡＭメモリセル。 In the second memory transistor or the first memory transistor in which charge injection into the charge storage layer is blocked,
The charge storage gate voltage is applied to the memory gate electrode in a state where carriers forming the channel layer are excluded from the channel layer forming carrier region in the memory well facing the memory gate electrode, and the memory gate electrode 4. The nonvolatile SRAM memory cell according to claim 2, wherein a depletion layer is formed without forming the channel layer in the memory well opposed to the semiconductor memory. 前記電荷蓄積層への電荷注入が阻止される前記第2メモリトランジスタまたは前記第1メモリトランジスタでは、
前記メモリゲート電極が対向した前記メモリウェルに、前記空乏層に囲まれたチャネル層が形成され、該チャネル層の電位を前記電荷蓄積ゲート電圧に基づいて上昇させ、前記メモリゲート電極と前記チャネル層との電圧差を小さくして前記電荷蓄積層内への電荷注入を阻止する
ことを特徴とする請求項2または3記載の不揮発性ＳＲＡＭメモリセル。 In the second memory transistor or the first memory transistor in which charge injection into the charge storage layer is blocked,
A channel layer surrounded by the depletion layer is formed in the memory well opposed to the memory gate electrode, and the potential of the channel layer is raised based on the charge storage gate voltage, and the memory gate electrode and the channel layer are 4. The nonvolatile SRAM memory cell according to claim 2, wherein charge injection into the charge storage layer is prevented by reducing a voltage difference between the nonvolatile SRAM memory cell and the charge storage layer. 前記不揮発メモリ部は、
前記第1メモリセルの前記第1ドレイン側選択トランジスタおよび第1ソース側選択トランジスタの各選択ゲート絶縁膜の膜厚と、前記第2メモリセルの前記第2ドレイン側選択トランジスタおよび前記第2ソース側選択トランジスタの各選択ゲート絶縁膜の膜厚とが、それぞれ4［nm］以下に形成されている
ことを特徴とする請求項1〜5のうちいずれか1項記載の不揮発性ＳＲＡＭメモリセル。 The nonvolatile memory unit is
The thickness of each selection gate insulating film of the first drain side selection transistor and the first source side selection transistor of the first memory cell, and the second drain side selection transistor and the second source side of the second memory cell 6. The nonvolatile SRAM memory cell according to claim 1, wherein the thickness of each selection gate insulating film of the selection transistor is 4 [nm] or less. 前記不揮発メモリ部に保持されたメモリデータを前記ＳＲＡＭに書き込む際、前記不揮発メモリ部における前記第1メモリトランジスタおよび前記第2メモリトランジスタの電荷蓄積層での電荷注入の有無に基づいて、LowレベルおよびHighレベルの電圧が、前記第1ストレージノードおよび前記第2ストレージノードに印加された後に、論理反転された前記Highレベルおよび前記Lowレベルの電圧を前記第1ストレージノードおよび前記第2ストレージノードに印加する
ことを特徴とする請求項1〜6のうちいずれか1項記載の不揮発性ＳＲＡＭメモリセル。 When writing the memory data held in the nonvolatile memory unit to the SRAM, the low level and the low level based on the presence or absence of charge injection in the charge storage layer of the first memory transistor and the second memory transistor in the nonvolatile memory unit After a high level voltage is applied to the first storage node and the second storage node, the logically inverted voltages of the high level and the low level are applied to the first storage node and the second storage node. The nonvolatile SRAM memory cell according to any one of claims 1 to 6, wherein: 前記第1ストレージノードおよび前記第2ストレージノードのLowレベルまたはHighレベルの電圧で表したＳＲＡＭデータを、前記不揮発メモリ部に書き込む際、論理反転させた前記Lowレベルおよび前記Highレベルの電圧を前記不揮発メモリ部に印加し、前記第1メモリトランジスタまたは前記第2メモリトランジスタのいずれかの電荷蓄積層に電荷を注入させる
ことを特徴とする請求項1〜6のうちいずれか1項記載の不揮発性ＳＲＡＭメモリセル。 When the SRAM data represented by the low level or high level voltage of the first storage node and the second storage node is written to the nonvolatile memory unit, the logic level inverted low level and high level voltages are converted to the nonvolatile data. 7. The nonvolatile SRAM according to claim 1, wherein the nonvolatile SRAM is applied to a memory unit and injected into a charge storage layer of either the first memory transistor or the second memory transistor. Memory cell. 請求項1〜8のうちいずれか1項記載の不揮発性ＳＲＡＭメモリセルが行列状に配置されている
ことを特徴とする不揮発性半導体記憶装置。 9. A nonvolatile semiconductor memory device, wherein the nonvolatile SRAM memory cells according to claim 1 are arranged in a matrix. 前記不揮発性ＳＲＡＭメモリセルには、
前記第1ドレイン側選択トランジスタおよび前記第2ドレイン側選択トランジスタの各ゲートに同じドレイン側選択ゲート線が接続され、
前記第1ソース側選択トランジスタおよび前記第2ソース側選択トランジスタの各ゲートに同じソース側選択ゲート線が接続され、
前記第1メモリトランジスタおよび前記第2メモリトランジスタの各ゲートに同じメモリゲート線が接続され、
前記第1ソース側選択トランジスタおよび前記第2ソース側選択トランジスタの各一端に同じソース線が接続されている
ことを特徴とする請求項9記載の不揮発性半導体記憶装置。 The nonvolatile SRAM memory cell includes
The same drain side selection gate line is connected to each gate of the first drain side selection transistor and the second drain side selection transistor,
The same source side select gate line is connected to each gate of the first source side select transistor and the second source side select transistor,
The same memory gate line is connected to each gate of the first memory transistor and the second memory transistor,
10. The nonvolatile semiconductor memory device according to claim 9, wherein the same source line is connected to one end of each of the first source side selection transistor and the second source side selection transistor.
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