JP2016158422A - フォワード形dc−dcコンバータ回路 - Google Patents
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Abstract
【課題】アクティブクランプ方式のフォワード形DC−DCコンバータ回路のトランスの一次側に設けられるスイッチ素子のスイッチング損失を低減しつつ、整流回路に発生するリンギングを抑制する。【解決手段】アクティブクランプ方式のフォワード形DC−DCコンバータ回路であって、トランスT1の一次巻線N1との磁気結合よりも二次巻線N2との磁気結合の方が高くなるように追加巻線N3をトランスT1に配置し、追加巻線N3の一方は一次巻線N1の他方に接続され、追加巻線N3の他方は第一の整流素子D3の一方と第二の整流素子D4の一方に接続され、第一の整流素子D3の他方は、第二のスイッチング半導体素子Q1の他方と、第二のコンデンサC3の一方と、に接続され、第二の整流素子D4の他方は、第一のコンデンサC2の他方と、第一のスイッチング半導体素子Q2の他方と、に接続される。【選択図】図1
Description
本発明は、フォワード形DC−DCコンバータ回路に関する。
アクティブクランプ方式のフォワード形DC−DCコンバータ回路において、高周波動作をしているトランスの一次側に設けられているスイッチ素子のスイッチング損失は、入力電圧と出力電流に依存する。例えば、トランスリセット回路に用いる補助スイッチ素子がオフ後に、主スイッチ素子に並列に接続されているコンデンサが放電して入力電圧に達すると、トランスの励磁インダクタンスが短絡状態になる。すると漏洩インダクタンスと当該コンデンサとが共振する。入力電圧が高い場合には主スイッチ素子の両端の電圧が0[V]まで下がらなくなりゼロボルトスイッチング(ZVS)動作ができなくなるため、スイッチング損失が大きくなる。そこで、スイッチング損失を低減させる方法として、トランスの一次側の漏洩インダクタンスを大きくする方法が考えられる。しかし、漏洩インダクタンスを大きくすると、トランスの二次側の寄生容量と漏洩インダクタンスとにより共振が発生し、整流回路にリンギングが発生することになる。
関連する技術として、特許文献1に示されているフォワード形DC−DCコンバータ回路が知られている。
本発明の一側面に係る目的は、アクティブクランプ方式のフォワード形DC−DCコンバータ回路のトランスの一次側に設けられているスイッチ素子のスイッチング損失を低減しつつ、整流回路に発生するリンギングを抑制するフォワード形DC−DCコンバータ回路を提供することである。
本発明に係る一つの形態であるアクティブクランプ方式のフォワード形DC−DCコンバータ回路は、例えば、次のように構成されている。
トランスの一次側の回路は次のように構成されている。トランスの一次巻線の一方と、第一のスイッチング半導体素子の一方(ドレイン)と、ゼロボルトスイッチングに用いられる第一のコンデンサの一方と、第二のスイッチング半導体素子の一方(ソース)と、が接続されている。また、第一のスイッチング半導体素子の他方(ソース)と、第一のコンデンサの他方と、が接続されている。また、トランスリセットに用いられる、第二のスイッチング半導体素子の他方(ドレイン)と、第二のコンデンサの一方と、が接続されている。また、第二のコンデンサの他方は、トランスの一次巻線の他方、又は、第一のスイッチング半導体素子の他方(ドレイン)と第一のコンデンサの他方、と接続されている。
トランスの一次側の回路は次のように構成されている。トランスの一次巻線の一方と、第一のスイッチング半導体素子の一方(ドレイン)と、ゼロボルトスイッチングに用いられる第一のコンデンサの一方と、第二のスイッチング半導体素子の一方(ソース)と、が接続されている。また、第一のスイッチング半導体素子の他方(ソース)と、第一のコンデンサの他方と、が接続されている。また、トランスリセットに用いられる、第二のスイッチング半導体素子の他方(ドレイン)と、第二のコンデンサの一方と、が接続されている。また、第二のコンデンサの他方は、トランスの一次巻線の他方、又は、第一のスイッチング半導体素子の他方(ドレイン)と第一のコンデンサの他方、と接続されている。
また、トランスの二次側には整流回路が設けられる。
そして、一次巻線との磁気結合よりも二次巻線との磁気結合の方が高くなるように追加巻線をトランスに配置する。追加巻線の一方は一次巻線の他方に接続され、追加巻線の他方は第一の整流素子の一方(アノード)と第二の整流素子の一方(カソード)に接続されている。第一の整流素子の他方(カソード)は、第二のスイッチング半導体素子の他方(ドレイン)と、第二のコンデンサの一方と、に接続され、第二の整流素子の他方(アノード)は、第一のコンデンサの他方と、第一のスイッチング半導体素子の他方(ソース)と、に接続されている。
そして、一次巻線との磁気結合よりも二次巻線との磁気結合の方が高くなるように追加巻線をトランスに配置する。追加巻線の一方は一次巻線の他方に接続され、追加巻線の他方は第一の整流素子の一方(アノード)と第二の整流素子の一方(カソード)に接続されている。第一の整流素子の他方(カソード)は、第二のスイッチング半導体素子の他方(ドレイン)と、第二のコンデンサの一方と、に接続され、第二の整流素子の他方(アノード)は、第一のコンデンサの他方と、第一のスイッチング半導体素子の他方(ソース)と、に接続されている。
アクティブクランプ方式のフォワード形DC−DCコンバータ回路のトランスの一次側に設けられるスイッチ素子のスイッチング損失を低減しつつ、整流回路に発生するリンギングを抑制することができる。
以下図面に基づいて実施形態について詳細を説明する。
図1は、アクティブクランプ方式のフォワード形DC−DCコンバータ回路の一実施例を示す図である。図1のフォワード形DC−DCコンバータ回路は、トランスT1、スイッチ素子Q1(第一のスイッチング半導体素子で、主スイッチ素子)、スイッチ素子Q2(トランスリセットに用いる第二のスイッチング半導体素子で、補助スイッチ素子)、コンデンサC2(第一のコンデンサ)、コンデンサC3(トランスリセットに用いる第二のコンデンサ)、ダイオードD3(第一の半導体素子)、ダイオードD4(第二の半導体素子)、トランスT1の二次側に設けられる整流回路、を有する。
図1は、アクティブクランプ方式のフォワード形DC−DCコンバータ回路の一実施例を示す図である。図1のフォワード形DC−DCコンバータ回路は、トランスT1、スイッチ素子Q1(第一のスイッチング半導体素子で、主スイッチ素子)、スイッチ素子Q2(トランスリセットに用いる第二のスイッチング半導体素子で、補助スイッチ素子)、コンデンサC2(第一のコンデンサ)、コンデンサC3(トランスリセットに用いる第二のコンデンサ)、ダイオードD3(第一の半導体素子)、ダイオードD4(第二の半導体素子)、トランスT1の二次側に設けられる整流回路、を有する。
整流回路は、コイルL1、ダイオードD1、ダイオードD2、コンデンサC1を有する。また、図1においてフォワード形DC−DCコンバータ回路は、電源E1から電圧Vinの電力が入力されると、その電圧に応じた所望の電圧Vout(=出力電流Iout×負荷R1)を負荷R1の両端に出力する。
(a)トランスT1の一次側の回路の接続について説明する。
(a)トランスT1の一次側の回路の接続について説明する。
トランスT1の一次巻線N1の一方(pin1)には、スイッチ素子Q1の一方(ドレイン)と、ゼロボルトスイッチングに用いられるコンデンサC2の一方と、スイッチ素子Q2の一方(ソース)と、が接続されている。また、電源E1の他方(負極)の端子には、スイッチ素子Q1の他方(ソース)と、コンデンサC2の他方と、が接続されている。また、トランスリセット回路に用いられるスイッチ素子Q2の他方(ドレイン)には、コンデンサC3の一方が接続されている。また、電源E1の一方(正極)の端子には、トランスT1の一次巻線N1の他方(pin2)と、コンデンサC3の他方と、が接続されている。
(b)トランスT1(破線内)に内包される追加巻線N3の一方には、一次巻線N1の他方(pin2)が接続されている。また、追加巻線N3の他方には、ダイオードD3の一方(アノード)と、ダイオードD4の一方(カソード)と、が接続されている。なお、トランスT1の破線内には、一次巻線N1の漏洩インダクタンスL2、及び、トランスT1を構成するコア1(図1に不図示)に内包されているコア3(図1に不図示)により増加した漏洩インダクタンスL3、が示されている。また、追加巻線N3は、ダイオードD3、D4とともに用いられ、ダイオードD3の他方(カソード)には、スイッチ素子Q2の他方(ドレイン)と、コンデンサC3の一方と、が接続されている。また、ダイオードD4の他方(アノード)には、コンデンサC2の他方と、スイッチ素子Q1の他方(ソース)と、が接続されている。
(c)トランスT1の二次側の回路の接続について説明する。
(c)トランスT1の二次側の回路の接続について説明する。
図1のトランスT1の二次側に設けられる整流回路のトランスT1の二次巻線N2の一方には、ダイオードD1の一方(アノード)が接続されている。ダイオードD1の他方(カソード)には、コイルL1の一方と、ダイオードD2の一方(カソード)と、が接続されている。コイルL1の他方には、コンデンサC1の一方と、負荷R1の一方と、が接続されている。トランスT1の二次巻線N2の他方には、ダイオードD2の他方(アノード)と、コンデンサC1の他方と、負荷R1の他方と、が接続されている。
各回路(a)(b)(c)について説明する。
(a)で説明したトランスリセット回路は、図1におけるスイッチ素子Q2とコンデンサC3とを直列に接続した回路で、スイッチ素子Q1がオフ状態で、スイッチ素子Q2がオン状態のときに、トランスT1に蓄えられたエネルギーを放出させる回路である。なお、トランスリセット回路は、図1に示す回路に限定されるものでなく、直列に接続されたスイッチ素子Q1、Q2にコンデンサC3を並列に接続した構成としてもよい。つまり、コンデンサC3の他方を、トランスT1の一次巻線N1の他方(pin2)に接続せずに、スイッチ素子Q1の他方(ソース)と、コンデンサC2の他方と、に接続した構成としてもよい。
(a)で説明したトランスリセット回路は、図1におけるスイッチ素子Q2とコンデンサC3とを直列に接続した回路で、スイッチ素子Q1がオフ状態で、スイッチ素子Q2がオン状態のときに、トランスT1に蓄えられたエネルギーを放出させる回路である。なお、トランスリセット回路は、図1に示す回路に限定されるものでなく、直列に接続されたスイッチ素子Q1、Q2にコンデンサC3を並列に接続した構成としてもよい。つまり、コンデンサC3の他方を、トランスT1の一次巻線N1の他方(pin2)に接続せずに、スイッチ素子Q1の他方(ソース)と、コンデンサC2の他方と、に接続した構成としてもよい。
(a)で説明したコンデンサC2はZVSに用いるコンデンサである。なお、コンデンサC2は、スイッチ素子Q1に並列に接続したコンデンサがない場合にはスイッチ素子Q1の寄生容量を示し、又、スイッチ素子Q1に並列に接続されたコンデンサがある場合にはスイッチ素子Q1の寄生容量とそのコンデンサの容量との合成容量、を示す。
(a)で説明した図1におけるスイッチ素子Q1、Q2は、例えば、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)を用いているが、MOSFETに限定されるものではなくスイッチング半導体素子などであればよい。更に、スイッチ素子Q1、Q2は、図示されていない制御回路によりPWM(Pulse Width Modulation)制御などのスイッチング制御がされる。スイッチ素子Q1、Q2の制御端子(ゲート)には制御回路から交互にオンオフ信号が入力され、そのオンオフ信号に応じてフォワード形DC−DCコンバータ回路から所望の出力電圧Voutが出力される。
(b)で説明した図1のトランスT1は、図2に示すような構造が考えられる。図2は、トランスT1の構造の一実施例を示す図である。図1のトランスT1のコア1は、E字形状コアとI字形状コアとを組み合わせた形状、又は、二つのE字形状コアを組み合わせた形状、などが考えられる。なお、コア1の形状は図1に示す形状に限定されるものではない。コア1には断面が短形の二つの孔があり、一次巻線N1、二次巻線N2、コア3、追加巻線N3、とからなる巻線2が、コア1の二つの短形の孔の間にある中央脚に巻きつけられている。巻線2の構造は、図2では上から一次巻線N1、コア3、追加巻線N3、二次巻線N2の順に配置されている。なお、コア1の断面は短形でなくてもよい。
なお、コア1の材質は、例えば、フェライトなどの磁性体が考えられる。また、コア3は、一次巻線N1と二次巻線N2との間(一次巻線N1、コア3、二次巻線N2、追加巻線N3の順)、又は、一次巻線N1と追加巻線N3との間(一次巻線N1、コア3、追加巻線N3、二次巻線N2の順)に配置される。コア3の材質は、一次巻線N1と二次巻線N2との間の磁気結合を低くする磁性体(一次巻線N1と二次巻線N2との間に磁束が伝わり難くする磁性体)である。更に、コア3は透磁率が高く、熱伝達率もよく放熱に優れたものが望ましい、例えば、ゴムシート状の磁性体が考えられる。
上記で説明したようにコア3をコア1に内包させることで漏洩インダクタンスを大きくし、スイッチ素子Q1のスイッチング損失を低減させることができる。
スイッチング損失の低減について説明する。
スイッチング損失の低減について説明する。
スイッチ素子Q1、Q2をスイッチング制御した場合、スイッチ素子Q1、Q2には次のような状態になる期間1から3がある。
・スイッチ素子Q1がターンオフしてからスイッチ素子Q2がターンオンし、続いてスイッチ素子Q1がオフでスイッチ素子Q2がオンの状態になり、スイッチ素子Q2がターンオフした状態(期間t1)
・期間t1においてスイッチ素子Q2をターンオフしてから、スイッチ素子Q1、Q2がともにオフした状態(期間t2)
・スイッチ素子Q1がターンオフしてからスイッチ素子Q2がターンオンし、続いてスイッチ素子Q1がオフでスイッチ素子Q2がオンの状態になり、スイッチ素子Q2がターンオフした状態(期間t1)
・期間t1においてスイッチ素子Q2をターンオフしてから、スイッチ素子Q1、Q2がともにオフした状態(期間t2)
・期間t2からスイッチ素子Q1をターンオンし、スイッチ素子Q1がオンでスイッチ素子Q2がオフの状態(期間t3)
従来の動作について説明する。従来の期間t2においては、ダイオードD1、D2が両方オンになり、トランスT1の励磁インダクタンスが短絡され、漏洩インダクタンスL2とコンデンサC2の共振が発生する。しかし、励磁インダクタンスが短絡されているため、トランスT1のエネルギーが減少し電圧Vcds(スイッチ素子Q1の両端の電圧)が0[V]まで下がらない。そうするとスイッチ素子Q1のスイッチング損失が大きくなってしまう。
従来の動作について説明する。従来の期間t2においては、ダイオードD1、D2が両方オンになり、トランスT1の励磁インダクタンスが短絡され、漏洩インダクタンスL2とコンデンサC2の共振が発生する。しかし、励磁インダクタンスが短絡されているため、トランスT1のエネルギーが減少し電圧Vcds(スイッチ素子Q1の両端の電圧)が0[V]まで下がらない。そうするとスイッチ素子Q1のスイッチング損失が大きくなってしまう。
そこで、本実施形態においては、コア3をコア1に内包することで、電圧Vcdsを0[V]まで下げる。すなわち、コンデンサC2を放電させる。式1にコンデンサC2を放電させる条件を示す。
V(L2+L3)>Vcds 式1
V(L2+L3) :I2×(L2+L3)/2
Vcds :C2×Vin2/2
I :トランスT1の二次側がショートしたときの一次巻線に流れる電流
上記の条件によれば、コンデンサC2が入力電圧まで低下した際のエネルギーが、漏洩インダクタンスL1、L2が蓄えられるエネルギー以下であり、電流Iが、スイッチ素子Q2がオフしたときの一次巻線に流れる電流よりも多く流れていれば、電圧Vcdsを0[V]まで下げることができるので、スイッチ素子Q1のスイッチング損失を低減できる。
V(L2+L3) :I2×(L2+L3)/2
Vcds :C2×Vin2/2
I :トランスT1の二次側がショートしたときの一次巻線に流れる電流
上記の条件によれば、コンデンサC2が入力電圧まで低下した際のエネルギーが、漏洩インダクタンスL1、L2が蓄えられるエネルギー以下であり、電流Iが、スイッチ素子Q2がオフしたときの一次巻線に流れる電流よりも多く流れていれば、電圧Vcdsを0[V]まで下げることができるので、スイッチ素子Q1のスイッチング損失を低減できる。
(b)で説明した図1のトランスT1(破線内)に設けられる追加巻線N3は、トランスT1の一次巻線N1との磁気結合よりも、二次巻線N2との磁気結合の方が高くなるようにトランスT1に配置する。また、追加巻線N3と二次巻線N2とを密着させることにより、漏洩インダクタンスを小さくする。
追加巻線N3は、ダイオードD3、ダイオードD4とともに用いられ、整流回路にリンギングが発生した場合に、印加される高い電圧をクランプする。
リンギングが発生する原因は、コア1にコア3を内包することによるもので、コア3により漏洩インダクタンスはL2+L3となり大きくなるが、整流回路には寄生容量があるため、寄生容量と漏洩インダクタンスL2+L3とが共振をし、印加した電圧よりも高い電圧(サージ電圧)がダイオードD1、D2に印加されることになる。漏洩インダクタンスL3が大きくなればなるほどトランスT1にはエネルギーが多く蓄積されるため、整流回路には高い電圧のリンギングが発生するので、整流回路に印加される高い電圧をクランプしなければならない。リンギングが発生すると、例えば、ノイズが出力に乗ってしまうこと、リンギングを加味してダイオードD1、D2の耐圧を大きくしなくてはならないこと、などの問題が発生する。
リンギングが発生する原因は、コア1にコア3を内包することによるもので、コア3により漏洩インダクタンスはL2+L3となり大きくなるが、整流回路には寄生容量があるため、寄生容量と漏洩インダクタンスL2+L3とが共振をし、印加した電圧よりも高い電圧(サージ電圧)がダイオードD1、D2に印加されることになる。漏洩インダクタンスL3が大きくなればなるほどトランスT1にはエネルギーが多く蓄積されるため、整流回路には高い電圧のリンギングが発生するので、整流回路に印加される高い電圧をクランプしなければならない。リンギングが発生すると、例えば、ノイズが出力に乗ってしまうこと、リンギングを加味してダイオードD1、D2の耐圧を大きくしなくてはならないこと、などの問題が発生する。
そこで、次のようなリンギングを抑制する方法を提案した。クランプをするにはトランスT1の二次側で行うことが考えられるが、二次側にはリンギングをクランプするための電圧がないので、トランスT1の一次側の電圧を追加巻線N3で変換し、一次側に戻してクランプに利用する。そのためには追加巻線N3と二次巻線N2との漏洩インダクタンスを小さくし、トランスT1の二次側に所定電圧以上の電圧が印加された場合、すなわちリンギングが発生した場合に、追加巻線N3によりエネルギーをトランスT1の一次側に誘導し、一次側に設けられたダイオードD3、D4でクランプする。その結果、二次側にはクランプされた電圧が出力される。ダイオードD3はプラス側をコンデンサC3の電圧でクランプし、ダイオードD4はマイナス側を入力電圧Vinでクランプする。
図3は、リンギングの抑制を説明するための図である。図3の縦軸にはダイオードD2に流れる電流、及び、ダイオードD2の電圧が示されている。横軸には時間が示され、上記の期間t1からt3が示されている。図3の期間t3において、リンギングが発生してもダイオードD4により入力電圧Vin(図3のクランプ電圧)でクランプすることができるので、リンギングを抑制できる。また、図3に示していないが、ダイオードD1についてはコンデンサC3の電圧(クランプ電圧)でダイオードD3によりクランプすることができる。その結果、ノイズを低減でき、リンギングを加味してダイオードD1、D2の耐圧を大きくしなくてよくなる。
(c)で説明した図1の整流回路では、ダイオードD1をトランスT1の二次巻線N2の一方とコイルL1の一方とに接続したが、ダイオードD1の一方(カソード)とトランスT1の二次巻線N2の他方と、ダイオードD1の他方(アノード)とダイオードD2の他方(アノード)と、を接続してもよい。
(c)で説明した図1ではダイオードD1、D2を用いたが、MOSFETなどのスイッチング半導体素子を用いて、同期整流をしてもよい。この場合、二次巻線N2から電力をとってスイッチング半導体素子の駆動電源としてもよい。例えば、MOSFETを用いた場合には、MOSFETのゲートとソース間にリンギングが発生するが、ダイオードD3、D4でクランプができるため、リンギングを抑制できるので、リンギングを加味してMOSFETの耐圧を大きくする必要がない。
また、本発明は、以上の実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
1 コア
2 巻線
3 コア
C1、C2、C3 コンデンサ
D1、D2、D3、D4 ダイオード
E1 電源
L1 コイル
L2、L3 漏洩インダクタンス
N1 一次巻線
N2 二次巻線
N3 追加巻線
Q1、Q2 スイッチ素子
R1 負荷
T1 トランス
2 巻線
3 コア
C1、C2、C3 コンデンサ
D1、D2、D3、D4 ダイオード
E1 電源
L1 コイル
L2、L3 漏洩インダクタンス
N1 一次巻線
N2 二次巻線
N3 追加巻線
Q1、Q2 スイッチ素子
R1 負荷
T1 トランス
Claims (3)
- トランスの一次巻線の一方と、第一のスイッチング半導体素子の一方と、ゼロボルトスイッチングに用いられる第一のコンデンサの一方と、第二のスイッチング半導体素子の一方と、が接続され、
前記第一のスイッチング半導体素子の他方と、前記第一のコンデンサの他方と、が接続され、
トランスリセットに用いられる、第二のスイッチング半導体素子の他方と、第二のコンデンサの一方と、が接続され、
前記第二のコンデンサの他方は、前記トランスの一次巻線の他方、又は、前記第一のスイッチング半導体素子の他方と前記第一のコンデンサの他方、と接続される、前記トランスの一次側の回路と、
前記トランスの二次側に設けられる整流回路と、
を備えるアクティブクランプ方式のフォワード形DC−DCコンバータ回路であって、
前記一次巻線との磁気結合よりも二次巻線との磁気結合の方が高くなるように追加巻線を前記トランスに配置し、
前記追加巻線の一方は前記一次巻線の他方に接続され、前記追加巻線の他方は第一の整流素子の一方と第二の整流素子の一方に接続され、
前記第一の整流素子の他方は、前記第二のスイッチング半導体素子の他方と、第二のコンデンサの一方と、に接続され、前記第二の整流素子の他方は、前記第一のコンデンサの他方と、前記第二のスイッチング半導体素子の他方と、に接続される、
ことを特徴とするフォワード形DC−DCコンバータ回路。 - 請求項1に記載のフォワード形DC−DCコンバータ回路であって、
前記一次巻線と前記二次巻線との間、又は、前記一次巻線と前記追加巻線との間に磁気結合を低くする磁性体を配置する、
ことを特徴とするフォワード形DC−DCコンバータ回路。 - 請求項2に記載のフォワード形DC−DCコンバータ回路であって、
前記磁性体はゴム磁性体シートである、ことを特徴とするフォワード形DC−DCコンバータ回路。
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JP2020198748A (ja) * | 2019-06-05 | 2020-12-10 | 株式会社豊田自動織機 | フォワード型dc−dcコンバータ回路 |
WO2022052127A1 (zh) * | 2020-09-14 | 2022-03-17 | 深圳欣锐科技股份有限公司 | 有源钳位电路及相关设备 |
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JP2020198748A (ja) * | 2019-06-05 | 2020-12-10 | 株式会社豊田自動織機 | フォワード型dc−dcコンバータ回路 |
JP7136011B2 (ja) | 2019-06-05 | 2022-09-13 | 株式会社豊田自動織機 | フォワード型dc-dcコンバータ回路 |
WO2022052127A1 (zh) * | 2020-09-14 | 2022-03-17 | 深圳欣锐科技股份有限公司 | 有源钳位电路及相关设备 |
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