JP2016152319A - Power semiconductor device - Google Patents
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Abstract
Description
本発明は、電力用半導体装置に関し、特に、ヘテロ接合を有する電力用半導体装置に関するものである。 The present invention relates to a power semiconductor device, and more particularly to a power semiconductor device having a heterojunction.
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)などの電力用半導体装置の設計においては、通常、低いオン抵抗と高い耐圧という2つの特性の間にトレードオフが存在する。両特性は電力用半導体装置にとって共に重要な特性であることから、優れた両特性を同時に得るための方法が活発に検討されてきている。代表的な方法の1つとして、ゲート電圧の印加に従ったスイッチ機能を担う部分を構成する半導体材料と、高い耐圧を得るために重要な部分を構成する半導体材料とを個別に選択し、互いに異なる両半導体材料をヘテロ接合によって接合する、という方法がある。 In designing a power semiconductor device such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), there is usually a trade-off between two characteristics of a low on-resistance and a high breakdown voltage. Since both characteristics are important characteristics for the power semiconductor device, methods for obtaining both excellent characteristics at the same time have been actively studied. As one of typical methods, a semiconductor material that constitutes a part responsible for a switching function according to application of a gate voltage and a semiconductor material that constitutes an important part for obtaining a high breakdown voltage are individually selected and There is a method in which two different semiconductor materials are joined by a heterojunction.
たとえば特開2004−327891号公報によれば、半導体装置は、第1および第2の電界効果トランジスタを有する。第1の電界効果トランジスタは、第1の半導体層中に形成された第1のドレイン領域と第1のソース領域と第1のゲート領域とからなる。第2の電界効果トランジスタは、第1の半導体層とはバンドギャップが異なる第2の半導体層中に形成された第2のドレイン領域と第2のソース領域と第2のゲート領域とからなる。スイッチ機能を担う第2の電界トランジスタをなす第2の半導体層の材料にシリコンが用いられる一方、第1の電界効果トランジスタをなす第1の半導体層の材料には、優れた耐圧特性を有する炭化珪素が用いられる。第1のソース領域と第2のドレイン領域とはヘテロ接合を形成している。ヘテロ接合は、不純物濃度を十分に高くすることによってオーミックなものとされている。 For example, according to Japanese Patent Application Laid-Open No. 2004-327891, a semiconductor device has first and second field effect transistors. The first field effect transistor includes a first drain region, a first source region, and a first gate region formed in the first semiconductor layer. The second field effect transistor includes a second drain region, a second source region, and a second gate region formed in a second semiconductor layer having a band gap different from that of the first semiconductor layer. Silicon is used for the material of the second semiconductor layer forming the second field effect transistor responsible for the switching function, while the material of the first semiconductor layer forming the first field effect transistor is carbonized having excellent breakdown voltage characteristics. Silicon is used. The first source region and the second drain region form a heterojunction. The heterojunction is made ohmic by sufficiently increasing the impurity concentration.
詳細は後述するが、本発明者の検討によれば、ヘテロ接合の不純物濃度が過度に高くなると、耐圧への悪影響が大きくなる。上記公報の技術では、不純物濃度が過度に高いことに起因して耐圧が大きく低下したり、逆に不純物濃度が不十分であることに起因してオーミック接合が得られないことによりオン抵抗が大きくなったりすることがあり得た。 Although details will be described later, according to the study of the present inventor, if the impurity concentration of the heterojunction becomes excessively high, the adverse effect on the breakdown voltage increases. In the technique of the above publication, the on-resistance is increased because the withstand voltage is greatly reduced due to the excessively high impurity concentration or the ohmic junction cannot be obtained due to the insufficient impurity concentration. It could have become.
本発明は以上のような課題を解決するためになされたものであり、その目的は、低いオン抵抗と高い耐圧との両方を有する電力用半導体装置を提供することである。 The present invention has been made to solve the above-described problems, and an object thereof is to provide a power semiconductor device having both a low on-resistance and a high breakdown voltage.
本発明の電力用半導体装置は、半導体基板と、ドレイン電極と、半導体層と、ソース電極と、ゲート絶縁膜と、ゲート電極とを有する。半導体基板は、第1の面と第1の面と反対の第2の面とが設けられ、第1の導電型を有する。ドレイン電極は、半導体基板の第1の面上に設けられる。半導体層は、半導体基板の第2の面と接する第3の面と、第3の面と反対の第4の面とが設けられる。半導体層は、第1のドレイン領域と、ウェル領域と、第2のドレイン領域と、第3のドレイン領域と、チャネル領域と、ソース領域とを含む。ソース電極はソース領域上に設けられる。ゲート絶縁膜はチャネル領域を覆う。ゲート電極はゲート絶縁膜を介してチャネル領域上に設けられる。 The power semiconductor device of the present invention includes a semiconductor substrate, a drain electrode, a semiconductor layer, a source electrode, a gate insulating film, and a gate electrode. The semiconductor substrate is provided with a first surface and a second surface opposite to the first surface, and has a first conductivity type. The drain electrode is provided on the first surface of the semiconductor substrate. The semiconductor layer is provided with a third surface in contact with the second surface of the semiconductor substrate and a fourth surface opposite to the third surface. The semiconductor layer includes a first drain region, a well region, a second drain region, a third drain region, a channel region, and a source region. The source electrode is provided on the source region. The gate insulating film covers the channel region. The gate electrode is provided on the channel region through a gate insulating film.
第1のドレイン領域は、第1の導電型を有する第1の半導体材料から作られている。ウェル領域は、第2の面に平行な幅方向において第1のドレイン領域を狭窄し、第1の導電型と異なる第2の導電型を有する。第2のドレイン領域は、第1のドレイン領域のうちウェル領域によって狭窄された部分の上に設けられ、第1の導電型を有する第2の半導体材料から作られている。第3のドレイン領域は、第2のドレイン領域上に設けられ、第1の導電型を有する第3の半導体材料から作られている。チャネル領域は、半導体層の第4の面のうちウェル領域の上方の部分に位置し、第3の半導体材料から作られた部分を含む。ソース領域は、チャネル領域を介して第3のドレイン領域につながり、第1の導電型を有する。 The first drain region is made of a first semiconductor material having a first conductivity type. The well region narrows the first drain region in the width direction parallel to the second surface, and has a second conductivity type different from the first conductivity type. The second drain region is provided on a portion of the first drain region confined by the well region, and is made of a second semiconductor material having the first conductivity type. The third drain region is provided on the second drain region and is made of a third semiconductor material having the first conductivity type. The channel region is located in a portion of the fourth surface of the semiconductor layer above the well region and includes a portion made of a third semiconductor material. The source region is connected to the third drain region through the channel region and has the first conductivity type.
第1の導電型がn型である場合は、第1の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して第2の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低く、かつ第2の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して第3の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低い。第1の導電型がp型である場合は、第1の半導体材料のバンドギャップにおける価電子帯端のエネルギーに比して第2の半導体材料のバンドギャップにおける価電子帯端のエネルギーはより高く、かつ第2の半導体材料の価電子帯端のエネルギーに比して第3の半導体材料のバンドギャップにおける価電子帯端のエネルギーはより高い。 When the first conductivity type is n-type, the energy of the conduction band edge in the band gap of the second semiconductor material is lower than the energy of the conduction band edge in the band gap of the first semiconductor material, and The energy of the conduction band edge in the band gap of the third semiconductor material is lower than the energy of the conduction band edge in the band gap of the second semiconductor material. When the first conductivity type is p-type, the energy of the valence band edge in the band gap of the second semiconductor material is higher than the energy of the valence band edge in the band gap of the first semiconductor material. And the energy of the valence band edge in the band gap of the third semiconductor material is higher than the energy of the valence band edge of the second semiconductor material.
本発明によれば、第1の半導体材料として耐圧の向上に適したものを選択しつつ、第3の半導体材料としてチャネル抵抗の低減に適したものを選択することにより、半導体装置のオン抵抗を低減することができる。また第1のドレイン領域上に第2のドレイン領域が設けられ、第2のドレイン領域上に第3のドレイン領域が設けられる。言い換えれば、第1の半導体材料および第2の半導体材料の間のヘテロ接合と、第2の半導体材料および第3の半導体材料の間のヘテロ接合とが設けられる。これにより、第1の半導体材料および第3の半導体材料の間に直接にヘテロ接合が設けられる場合に比して、各ヘテロ接合におけるバンドオフセットを緩和することができる。よって、各ヘテロ接合をオーミックなものとするのに必要な不純物濃度を低減することができる。よって、不純物濃度の高さに起因した耐圧低下を抑制することができる。以上から、低いオン抵抗と高い耐圧との両方を有する電力用半導体装置が得られる。 According to the present invention, the first semiconductor material is selected to be suitable for improving the breakdown voltage, and the third semiconductor material is selected to be suitable for reducing the channel resistance. Can be reduced. A second drain region is provided on the first drain region, and a third drain region is provided on the second drain region. In other words, a heterojunction between the first semiconductor material and the second semiconductor material and a heterojunction between the second semiconductor material and the third semiconductor material are provided. Thereby, compared with the case where a heterojunction is provided directly between 1st semiconductor material and 3rd semiconductor material, the band offset in each heterojunction can be relieve | moderated. Therefore, the impurity concentration necessary to make each heterojunction ohmic can be reduced. Therefore, it is possible to suppress a decrease in breakdown voltage due to the high impurity concentration. From the above, a power semiconductor device having both a low on-resistance and a high breakdown voltage can be obtained.
以下、図面に基づいて本発明の実施の形態およびその比較例について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。 Hereinafter, embodiments of the present invention and comparative examples thereof will be described with reference to the drawings. In the following drawings, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.
(比較例)
本発明の各実施の形態の説明に先立ち、まずその比較例について、以下に説明する。
(Comparative example)
Prior to description of each embodiment of the present invention, first, a comparative example will be described below.
図1を参照して、本比較例のMOSFET900(電力用半導体装置)は、基板1(半導体基板)と、ドレイン電極11と、半導体層200と、ソース電極10と、ゲート絶縁膜9と、ゲート電極8と、層間絶縁膜7とを有する。基板1には、面S1(第1の面)と面S2(第1の面と反対の第2の面)とが設けられている。基板1はn型(第1の導電型)を有する。ドレイン電極11は、基板1の面S1上に設けられている。
Referring to FIG. 1, MOSFET 900 (power semiconductor device) of this comparative example includes a substrate 1 (semiconductor substrate), a
半導体層200には、基板1のS2と接する面S3(第3の面)と、面S4(第3の面と反対の第4の面)とが設けられている。半導体層200は、主ドレイン領域2と、下部ドレイン領域101と、ウェル領域4と、上部ドレイン領域102と、チャネル領域CRと、ソース領域6と、高濃度コンタクト領域5とを含む。
The
主ドレイン領域2は基板1の面S2上に設けられている。主ドレイン領域2はn型を有し、基板1の不純物濃度に比して低い不純物濃度を有する。なお本明細書において「不純物濃度」は、特段の記載がない限り、導電型不純物(ドナーまたはアクセプタ)の濃度を意味する。
The
下部ドレイン領域101は主ドレイン領域2上に設けられている。下部ドレイン領域101はn型を有し、主ドレイン領域2の不純物濃度に比して高い不純物濃度を有する。下部ドレイン領域101は、主ドレイン領域2と同じ半導体材料から作られている。ウェル領域4は、面S2に平行な幅方向(図中、横方向)において下部ドレイン領域101を狭窄しており、p型(第1の導電型と異なる第2の導電型)を有する。
The
上部ドレイン領域102は、本比較例においては、下部ドレイン領域101のうちウェル領域4によって狭窄された部分(JFET(Junction Field Effect Transistor)領域)の上に直接設けられている。上部ドレイン領域102はn型を有し、主ドレイン領域2の不純物濃度に比して高い不純物濃度を有する。下部ドレイン領域101の半導体材料と上部ドレイン領域102の半導体材料とは、異なるバンドギャップを有している。よって下部ドレイン領域101と上部ドレイン領域102との界面は、バンドオフセットを伴うヘテロ接合を構成している。下部ドレイン領域101および上部ドレイン領域102の各々の不純物濃度は、上記ヘテロ接合がオーミック接合となるのに十分な高さを有している。
In this comparative example, the
チャネル領域CRは、半導体層200の面S4のうちウェル領域4上の部分に位置している。言い換えれば、チャネル領域CRは、半導体層200の面S4のうちウェル領域4の上方の部分に位置している。ここで「上方の」とは、面S3から面S4への、半導体層の厚さ方向のことを意味する。本比較例においては、チャネル領域CRはウェル領域4によって構成されている。チャネル領域CRは、上部ドレイン領域102の半導体材料から作られた部分を含む。
The channel region CR is located in a portion on the
ソース領域6は、チャネル領域CRを介して上部ドレイン領域102につながっている。ソース領域6はn型を有する。ソース領域の不純物濃度は、たとえば、1×1018cm-3以上、5×1021cm-3以下である。高濃度コンタクト領域5は、ウェル領域4上に設けられており、ソース電極10に接している。ソース電極10はソース領域6上に設けられている。ゲート絶縁膜9はチャネル領域CRを覆っている。ゲート電極8はゲート絶縁膜9を介してチャネル領域CR上に設けられている。層間絶縁膜7はゲート電極8を被覆している。
The
図2は、下部ドレイン領域101と上部ドレイン領域102とのヘテロ接合における不純部濃度とコンタクト抵抗との関係の例を示すシミュレーション結果である。シミュレーション条件として、下部ドレイン領域101はポリタイプ4HのSiC(炭化珪素)から作られ、上部ドレイン領域102はポリタイプ3CのSiCから作られるものとした。そして3C−SiCの伝導帯端のエネルギーは4H−SiCの伝導体端のエネルギーに比して0.93eV低いものとした。また3C−SiCの不純物濃度は1×1016cm-3に固定し、4H−SiCの長さはオーミック接触の議論に十分な長さとして40nmとした。4H−SiCの不純物濃度5×1018cm-3から1×1020cm-3の範囲についてコンタクト抵抗を計算すると、4H-SiCの不純物濃度の増加にともないヘテロ接合面のコンタクト抵抗が減少することがわかった。
FIG. 2 is a simulation result showing an example of the relationship between the impurity concentration at the heterojunction between the
図3は、下部ドレイン領域101の不純物濃度と、下部ドレイン領域101および主ドレイン領域2の界面における絶縁破壊電圧との関係の例を示すシミュレーション結果である。シミュレーション条件として、主ドレイン領域2の不純物濃度は1×1016cm-3に固定した。この結果から、絶縁破壊電圧の急激な低下を避けるためには、下部ドレイン領域101の不純物濃度を5×1018cm-3以下とする必要があることがわかった。図2を参照して、この場合、コンタクト抵抗が10Ω・cm2を超える高い値となってしまう。
FIG. 3 is a simulation result showing an example of the relationship between the impurity concentration of the
図4は、比較例のMOSFET900(図1)と、さらに他の比較例である、半導体ヘテロ接合面を有しないMOSFET(図示せず)とにおけるドレイン電流のシミュレーション結果である。MOSFET900については、下部ドレイン領域101の不純物濃度が1×1020cm-3、2×1019cm-3、および1×1019cm-3の各々の場合の結果を示す。この結果から、下部ドレイン領域101の不純物濃度が低下するにつれてドレイン電流が低下することがわかった。ゲート電圧が15Vの場合、下部ドレイン領域101の不純物濃度が1×1019cm-3を有するMOSFET900は、半導体ヘテロ接合面を有しないMOSFETよりも低いドレイン電流を有していた。このことから、ヘテロ接合を設けることによるオン抵抗の低減効果を十分に得るには、下部ドレイン領域101の不純物濃度は1×1019cm-3以上であることが必要であることがわかった。
FIG. 4 is a simulation result of the drain current in the comparative example MOSFET 900 (FIG. 1) and still another comparative example MOSFET (not shown) having no semiconductor heterojunction surface. For
しかしながら、前述した図3に示すように、下部ドレイン領域101の不純物濃度が5×1018cm-3より高い場合、絶縁破壊電圧が急激に低下することがわかっている。このため、MOSFET900の構造では、ヘテロ接合の利用が低いオン抵抗と高い耐圧との間のトレードオフの解消にほとんど寄与していないことがわかった。本発明者は、この結果を踏まえ、ヘテロ接合により低いオン抵抗と高い耐圧との両方を得るための方法について検討を行い、以下に述べる各実施の形態の構成に想到するに至った。
However, as shown in FIG. 3 described above, it has been found that when the impurity concentration of the
(実施の形態1)
図5を参照して、本実施の形態のMOSFET901(電力用半導体装置)は、MOSFET900(図1)における半導体層200に代わり、半導体層201を有する。それ以外の構成については、上述した比較例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。以下、上記比較例の説明と一部重複する部分もあるが、特に半導体層201の構成について詳しく説明する。
(Embodiment 1)
Referring to FIG. 5, MOSFET 901 (power semiconductor device) of the present embodiment includes semiconductor layer 201 instead of
半導体層201には、半導体層200と同様に、基板1の面S2と接する面S3と、面S4とが設けられている。半導体層201は、主ドレイン領域2と、下部ドレイン領域101(第1のドレイン領域)と、ウェル領域4と、中間ドレイン領域103(第2のドレイン領域)と、上部ドレイン領域102(第3のドレイン領域)と、チャネル領域CRと、ソース領域6と、高濃度コンタクト領域5とを含む。
Similar to the
主ドレイン領域2は基板1の面S2上に設けられている。主ドレイン領域2は、n型(第1の導電型)を有する第1の半導体材料から作られている。主ドレイン領域2の不純物濃度は、基板1の不純物濃度に比して低い不純物濃度を有する。主ドレイン領域2の不純物濃度は、たとえば、1×1014cm-3以上、1×1017cm-3以下である。
The
下部ドレイン領域101は主ドレイン領域2上に設けられている。下部ドレイン領域101は、主ドレイン領域2と同じく、n型(第1の導電型)を有する第1の半導体材料から作られている。下部ドレイン領域101の不純物濃度は、主ドレイン領域2の不純物濃度よりも高く、下部ドレイン領域101と中間ドレイン領域103とのヘテロ接合がオーミックなものとなるのに十分な高さを有する。下部ドレイン領域101の不純物濃度は、たとえば、1×1014cm-3以上、5×1018cm-3以下である。第1の半導体材料はワイドバンドギャップ半導体材料であることが好ましく、炭化珪素であることがより好ましい。これにより下部ドレイン領域101の耐圧を高めることができる。
The
ウェル領域4は、面S2に平行な幅方向において下部ドレイン領域101を狭窄している。ウェル領域4の不純物濃度は、たとえば、1×1015cm-3以上、1×1019cm-3以下である。
The
中間ドレイン領域103は、下部ドレイン領域101のうちウェル領域4によって狭窄された部分の上に設けられている。中間ドレイン領域103は、n型を有する第2の半導体材料から作られている。中間ドレイン領域103の不純物濃度は、主ドレイン領域2の不純物濃度よりも高く、下部ドレイン領域101および上部ドレイン領域102の各々と中間ドレイン領域103とのヘテロ接合がオーミックなものとなるのに十分な高さを有する。
The
上部ドレイン領域102は中間ドレイン領域103上に設けられている。すなわち、比較例(図1)と異なり本実施の形態においては、上部ドレイン領域102は中間ドレイン領域103を介して下部ドレイン領域101上に間接的に設けられている。上部ドレイン領域102は、n型を有する第3の半導体材料から作られている。上部ドレイン領域102の不純物濃度は、主ドレイン領域2の不純物濃度よりも高く、上部ドレイン領域102と中間ドレイン領域103とのヘテロ接合がオーミックなものとなるのに十分な高さを有する。
The
なお、下部ドレイン領域101、中間ドレイン領域103および上部ドレイン領域102の各々の不純物濃度は、互いに同一である必要はない。また下部ドレイン領域101、中間ドレイン領域103および上部ドレイン領域102の各々において、不純物濃度は、均一である必要はない。
Note that the impurity concentrations of the
チャネル領域CRは、半導体層201の面S4のうちウェル領域4上の部分に位置している。言い換えれば、チャネル領域CRは、半導体層201の面S4のうちウェル領域4の上方の部分に位置している。チャネル領域CRは、上記第3の半導体材料から作られている。下部ドレイン領域101をなす第1の半導体材料が炭化珪素である場合、第3の半導体材料は、第1の半導体材料のものとは異なるポリタイプを有する炭化珪素であってよい。これにより第3の半導体材料として、チャネル抵抗の低減に適したポリタイプを用いることができる。たとえば、下部ドレイン領域101がポリタイプ4HのSiCから作られ、上部ドレイン領域102およびチャネル領域CRがポリタイプ3CのSiCから作られる。これにより、ポリタイプ4Hを用いることで1のドレイン領域の耐圧を高めつつ、ポリタイプ3Cを用いることでチャネル抵抗を低減することができる。チャネル領域CRの表面は、本実施の形態においては、p型を有するウェル領域4からなり、よってチャネル領域CRはp型を有する。
The channel region CR is located on the surface of the semiconductor layer 201 on the
上記のように基板1上に異なるポリタイプを有するSiC領域が設けられる場合、好ましくは、基板1は六方晶系の結晶構造を有するSiCから作られ、その面S2はc軸に対して実質的に垂直な面(ジャスト面)である。これにより基板1上での異種ポリタイプの成長が容易となる。なお「c軸に対して実質的に垂直な面」とは、たとえば、c軸に垂直な面からの傾きが4°以内の面である。
When SiC regions having different polytypes are provided on the
図6を参照して、本実施の形態のようにMOSFETがn型である場合(第1の導電型がn型である場合)は、第1の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して第2の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低く、かつ第2の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して第3の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低い。言い換えると、下部ドレイン領域101から中間ドレイン領域103へ伝導帯の負のバンドオフセットdE13が存在し、かつ中間ドレイン領域103から上部ドレイン領域102へ伝導帯の負のバンドオフセットdE32が存在する。たとえば、dE13は、dE13+dE32の30%〜70%であることが好ましい。なお図6においてはバンドギャップにおける伝導帯端のエネルギーが中間ドレイン領域103において一定である場合が示されているが、必ずしもそうである必要はない。バンドギャップにおける伝導帯端のエネルギーが中間ドレイン領域103において、下部ドレイン領域101の伝導帯端のエネルギーと上部ドレイン領域102の伝導帯端のエネルギーとの間で連続的に変化してもよい。
Referring to FIG. 6, when the MOSFET is n-type (when the first conductivity type is n-type) as in the present embodiment, the energy at the conduction band edge in the band gap of the first semiconductor material. The conduction band edge energy in the band gap of the second semiconductor material is lower than the band gap of the second semiconductor material and in the band gap of the third semiconductor material compared to the energy of the conduction band edge in the band gap of the second semiconductor material. The energy at the conduction band edge is lower. In other words, there is a negative band offset dE 13 in the conduction band from the
上述した伝導帯端のエネルギーに関する特徴、言い換えると伝導帯バンドオフセットに関する特徴、を満たす具体的な組み合わせとしては、たとえば、以下の3種類が存在する。 For example, there are the following three types of specific combinations that satisfy the above-described characteristics related to the energy at the conduction band edge, in other words, the characteristics related to the conduction band offset.
第1の組み合わせにおいては、第1および第2の半導体材料として4H−SiCが用いられ、第3の半導体材料として3C−SiCが用いられる。第2の半導体材料には、バンドオフセット制御のための非導電型不純物が添加されている。SiCに添加されるこの非導電型不純物は、n型またはp型の導電型に寄与するものではなく、バンドオフセットを上述した特徴を満たすように変調することに寄与するものである。非導電型不純物としては、炭素、シリコン、ゲルマニウム、スズおよび鉛の少なくともいずれかを用い得る。非導電型不純物の添加により格子間隔が変化することでバンドオフセットが変化すると考えられる。非導電型不純物の濃度は、たとえば、1×1016cm-3以上、1×1022cm-3以下である。非導電型不純物の濃度分布は均一である必要はなくピーク濃度を有してもよく、その場合、ピーク濃度は1×1017cm-3以上であることが好ましい。なお非導電型不純物が第1の半導体材料にも添加されていてもよいが、その濃度は、第2の半導体材料におけるものよりも低くされる。 In the first combination, 4H—SiC is used as the first and second semiconductor materials, and 3C—SiC is used as the third semiconductor material. Nonconductive impurities for band offset control are added to the second semiconductor material. This non-conductive impurity added to SiC does not contribute to the n-type or p-type conductivity, but contributes to modulating the band offset to satisfy the above-described characteristics. As the non-conductive impurity, at least one of carbon, silicon, germanium, tin, and lead can be used. The band offset is considered to change due to the change in the lattice spacing due to the addition of non-conductivity type impurities. The concentration of the nonconductive impurity is, for example, 1 × 10 16 cm −3 or more and 1 × 10 22 cm −3 or less. The concentration distribution of the non-conductive impurities does not need to be uniform and may have a peak concentration. In that case, the peak concentration is preferably 1 × 10 17 cm −3 or more. Note that a non-conductive impurity may be added to the first semiconductor material, but its concentration is lower than that in the second semiconductor material.
第2の組み合わせとしては、第1の半導体材料として4H−SiCを用い、第2の半導体材料として15R−SiCを用い、第3の半導体材料として3C−SiCを用い得る。なおこのように第1の半導体材料と第3の半導体材料とが異なるポリタイプを有する場合に、中間ドレイン領域103は単一のポリタイプを明確に有していなくてもよく、中間ドレイン領域103において第1の半導体材料のポリタイプと第3の半導体材料のポリタイプとの間の遷移が生じていてもよい。この場合、第1の半導体材料を堆積する工程から第3の半導体材料を堆積する工程への切り替え時に第2の半導体材料からなる層を形成することができる。これにより工程を簡素化することができる。
As the second combination, 4H—SiC can be used as the first semiconductor material, 15R—SiC can be used as the second semiconductor material, and 3C—SiC can be used as the third semiconductor material. When the first semiconductor material and the third semiconductor material have different polytypes in this way, the
第3の組み合わせとしては、第1の半導体材料としてGaNを用い、第2の半導体材料としてAl1-xGaxN(0<x<1)を用い、第3の半導体材料としてAl1-yGayN(0<y<x)を用い得る。このように第2の半導体材料が第1の半導体材料の組成と第3の半導体材料の組成との間の組成を有する場合、第1の半導体材料を堆積する工程から第3の半導体材料を堆積する工程への切り替え時に第2の半導体材料からなる層が形成され得る。これにより工程を簡素化することができる。 As a third combination, GaN is used as the first semiconductor material, Al 1-x Ga x N (0 <x <1) is used as the second semiconductor material, and Al 1-y is used as the third semiconductor material. Ga y N (0 <y <x) may be used. Thus, when the second semiconductor material has a composition between the composition of the first semiconductor material and the composition of the third semiconductor material, the third semiconductor material is deposited from the step of depositing the first semiconductor material. A layer made of the second semiconductor material may be formed when switching to the process of performing the process. Thereby, a process can be simplified.
本実施の形態によれば、第1の半導体材料として耐圧の向上に適したものを選択しつつ、第3の半導体材料としてチャネル抵抗の低減に適したものを選択することにより、MOSFET901(図5)のオン抵抗を低減することができる。また下部ドレイン領域101上に中間ドレイン領域103が設けられ、中間ドレイン領域103上に上部ドレイン領域102が設けられる。言い換えれば、第1の半導体材料および第2の半導体材料の間のヘテロ接合と、第2の半導体材料および第3の半導体材料の間のヘテロ接合とが設けられる。これにより、比較例のMOSFET900(図1)のように第1の半導体材料および第3の半導体材料の間に直接にヘテロ接合が設けられる場合に比して、各ヘテロ接合におけるバンドオフセットを緩和することができる。よって、各ヘテロ接合をオーミックなものとするのに必要な不純物濃度を低減することができる。よって、不純物濃度の高さに起因した電界強度の増大にともなう耐圧低下を抑制することができる。以上から、低いオン抵抗と高い耐圧との両方を有するMOSFETが得られる。
According to the present embodiment, the MOSFET 901 (FIG. 5) is selected by selecting the first semiconductor material suitable for improving the breakdown voltage and selecting the third semiconductor material suitable for reducing the channel resistance. ) Can be reduced. An
以下に、MOSFET900(図1)に比してMOSFET901において、各ヘテロ接合をオーミックなものとするのに必要な不純物濃度を低減することができる理由について説明する。図7は、n型4H−SiCとn型3C−SiCのヘテロ接合面における不純物濃度とコンタクト抵抗との関係の例を示すシミュレーション結果である。3C−SiCの不純物濃度は1×1016cm-3に固定し、また4H−SiCの長さは40nmとした。ヘテロ接合面での伝導帯のバンドオフセット0.93eV、0.465eVおよび0.31eVの各々について、計算を行った。その結果、バンドオフセットが小さくなるにつれてヘテロ接合面におけるコンタクト抵抗が非線形に大きく低下した。このことは、所望の低さのコンタクト抵抗を保持しつつ、下部ドレイン領域101から上部ドレイン領域102へ伝導帯のバンドオフセットを1段階でではなく徐々に低下させることで、ヘテロ接合面における不純物濃度を低下させることが可能であることを意味する。
The reason why the impurity concentration necessary to make each heterojunction ohmic in the
図8は、ヘテロ接合面における不純物濃度と絶縁破壊電圧との関係の例を、バンドオフセットdE=0.93eV、0.465eVおよび0.31eVのそれぞれの場合について示すグラフ図(A)〜(C)である。このシミュレーション結果から、下部ドレイン領域101の不純物濃度が5×1018cm-3以下において、バンドオフセットによらず急激に絶縁破壊電圧が増加することがわかった。このことから、下部ドレイン領域101の不純物濃度は5×1018cm-3以下であることがMOSFET901の耐圧を保持するためには必要であることがわかった。
FIG. 8 is a graph (A) to (C) showing an example of the relationship between the impurity concentration at the heterojunction surface and the breakdown voltage for each of band offsets dE = 0.93 eV, 0.465 eV, and 0.31 eV. ). From this simulation result, it was found that when the impurity concentration of the
上述したように、MOSFET901では中間ドレイン領域103の導入により、MOSFET900(図1)に比べて、ヘテロ接合面を同程度にオーミック接続するための不純物濃度を低減することが可能である。そのためMOSFET901では、MOSFET900と同等にオン抵抗を抑えることが可能な上に、MOSFET900よりも絶縁破壊電圧を高めることが可能である。
As described above, by introducing the
次にMOSFET901の製造方法について、以下に説明する。
Next, a method for manufacturing
図9を参照して、基板1上に主ドレイン領域2がエピタキシャル成長によって形成される。次に主ドレイン領域2上に、下部ドレイン領域101、中間ドレイン領域103および上部ドレイン領域102が形成される。下部ドレイン領域101、中間ドレイン領域103および上部ドレイン領域102の各々は、エピタキシャル成長によって形成され得る。中間ドレイン領域103は、下部ドレイン領域101のエピタキシャル成長から上部ドレイン領域102のエピタキシャル成長への成長条件の切り替え時の遷移層として形成されてもよい。
Referring to FIG. 9,
中間ドレイン領域103または上部ドレイン領域102は、SiCから作られた下部ドレイン領域101に対する、前述した非導電型不純物の添加によって形成されてもよい。なお下部ドレイン領域101にも非導電型不純物が含まれていてもよい。非導電型不純物の添加は、エピタキシャル成長中に行われてもよく、あるいは成長後のイオン注入または拡散処理によって行われてもよい。またエピタキシャル成長中の添加と、成長後の添加との両方が行われてもよい。
The
あるいは、下部ドレイン領域101の成長後、中間ドレイン領域103および上部ドレイン領域102が、半導体基板の貼り合わせ技術を用いて設けられてもよい。
Alternatively, after the growth of the
下部ドレイン領域101、中間ドレイン領域103および上部ドレイン領域102には、下部ドレイン領域101と中間ドレイン領域103との間、および中間ドレイン領域103と上部ドレイン領域102との間がオーミックに接続されるような不純物プロファイルが設けられるよう、導電型不純物のドーピングが行われる。このドーピングは、エピタキシャル成長中に行われてもよく、エピタキシャル成長後のイオン注入により行われてもよい。イオン注入は、基板1上の全面に対して行われてもよく、あるいは局所的に行われてもよい。
The
図10を参照して、ウェル領域4がイオン注入により形成される。ウェル領域4は、第1の半導体材料から作られた下部ドレイン領域101と、第2の半導体材料から作られた中間ドレイン領域103と、第3の半導体材料から作られた上部ドレイン領域102とへのイオン注入により形成される。このためウェル領域4は、バンドギャップにおける伝導帯端のエネルギーが深さ方向において変化する。なおこのイオン注入と、図9の工程におけるイオン注入との順番は任意である。
Referring to FIG. 10, well
再び図5を参照して、高濃度コンタクト領域5およびソース領域6がイオン注入により形成される。なおこのイオン注入と、図9および図10の工程におけるイオン注入との順番は任意である。その後、活性化アニールにより、注入された不純物が活性化される。なお活性化アニールは必ずしもまとめて一度に行われる必要ななく、イオン注入ごとに行われてもよい。その後、ゲート絶縁膜9、ゲート電極8、層間絶縁膜7、ソース電極10およびドレイン電極11が形成される。これによりMOSFET901が得られる。
Referring to FIG. 5 again, high
なおMOSFET901(図5)においては主ドレイン領域2と中間ドレイン領域103との間に下部ドレイン領域101が設けられるが、主ドレイン領域2と中間ドレイン領域103とが下部ドレイン領域101を介さずに直接接触してもコンタクト抵抗の高さが問題とならない場合は、図11に示すMOSFET901V(電力用半導体装置)のように、下部ドレイン領域101が省略された半導体層201Vが用いられ得る。
In the MOSFET 901 (FIG. 5), the
(実施の形態2)
図12を参照して、本実施の形態のMOSFET902(電力用半導体装置)の半導体層202においては、第2の半導体材料から作られた単一の中間ドレイン領域103(図1)の代わりに、複数の中間ドレイン領域104および105(第2のドレイン領域)が用いられる。中間ドレイン領域104は前述した第1および第3の半導体材料とは異なる第4の半導体材料から作られ、中間ドレイン領域105は、上記第1、第3および第4の半導体材料とは異なる第5の半導体材料から作られている。中間ドレイン領域104は下部ドレイン領域101上に設けられている。中間ドレイン領域105は中間ドレイン領域104上に設けられている。上部ドレイン領域102は中間ドレイン領域105上に設けられている。
(Embodiment 2)
Referring to FIG. 12, in
図13を参照して、本実施の形態のようにMOSFETがn型である場合(第1の導電型がn型である場合)は、第1の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して第4の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低く、かつ第4の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して第5の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低く、かつ第5の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して第2の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低い。言い換えると、下部ドレイン領域101から中間ドレイン領域104へ伝導帯の負のバンドオフセットdE14が存在し、かつ中間ドレイン領域104から中間ドレイン領域105へ伝導帯の負のバンドオフセットdE45が存在し、かつ中間ドレイン領域105から上部ドレイン領域102へ伝導帯の負のバンドオフセットdE52が存在する。
Referring to FIG. 13, when the MOSFET is n-type as in the present embodiment (when the first conductivity type is n-type), the energy at the conduction band edge in the band gap of the first semiconductor material. The conduction band edge energy in the band gap of the fourth semiconductor material is lower than that of the fourth semiconductor material, and in the band gap of the fifth semiconductor material compared to the energy of the conduction band edge in the band gap of the fourth semiconductor material. The energy of the conduction band edge is lower, and the energy of the conduction band edge in the band gap of the second semiconductor material is lower than the energy of the conduction band edge in the band gap of the fifth semiconductor material. In other words, there is a negative band offset dE 14 in the conduction band from the
たとえば、下部ドレイン領域101が4H−SiCから作られ、上部ドレイン領域102が3C−SiCから作られる場合に、バンドオフセットdE14、dE45およびdE52の各々を等しく0.31eVとすることができる。図14は、この場合におけるゲート電圧とドレイン電流との関係の例(図中、実線)を、ヘテロ構造を有しない比較例の場合における関係の例(図中、破線)と共に示すシミュレーション結果である。なおMOSFET902における下部ドレイン領域101、中間ドレイン領域104、105、および上部ドレイン領域102の各々の不純物濃度は3×1017cm-3とした。またウェル領域4からの空乏層の広がりによる抵抗の影響も考慮した。このシミュレーションの結果より、本実施の形態のMOSFET902は比較例のものに比して低いオン抵抗を有することがわかった。
For example, when the
なお、上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。 Since the configuration other than the above is substantially the same as the configuration of the first embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.
図15は、下部ドレイン領域101の不純物濃度と絶縁破壊電圧との関係の例を示すシミュレーション結果である。第4および第5の半導体材料としては、絶縁破壊がより容易に生じやすい条件でシミュレーションを行うために、4H−SiCではなく3C−SiCを用いた。このシミュレーションの結果より、下部ドレイン領域101、中間ドレイン領域104および105の不純物濃度が3×1017cm-3の場合、従来の半導体装置と同等の絶縁破壊電圧を保持することができることがわかった。
FIG. 15 is a simulation result showing an example of the relationship between the impurity concentration of the
以上から本実施の形態のMOSFET902では、従来のものと同等の絶縁破壊電圧を保ちつつ、オン抵抗を低減することができることがわかった。
From the above, it has been found that the on-resistance can be reduced in the
(実施の形態3)
図16を参照して、本実施の形態のMOSFET903(電力用半導体装置)の半導体層203においては、ウェル領域4上にn型の中間ドレイン領域103および上部ドレイン領域102が順に位置している。これによりMOSFET903のチャネル領域CRaはn型の中間ドレイン領域103および上部ドレイン領域102によって構成されている。つまりMOSFET903のチャネル領域CRaはn型を有する。なおウェル領域4は本実施の形態においては、実施の形態1および2と異なり、第1の半導体材料のみから形成される。
(Embodiment 3)
Referring to FIG. 16, in
中間ドレイン領域103および上部ドレイン領域102の厚さおよび不純物濃度の選択により、チャネル領域CRaは、ゲート電極8からの電界印加がなくとも、ウェル領域4からの空乏層の延びにより空乏化された状態とし得る。これにより、MOSFET903をノーマリーオフ型のものとし得る。
By selecting the thickness and impurity concentration of the
なお、上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。 Since the configuration other than the above is substantially the same as the configuration of the first embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof is not repeated.
次に、MOSFET903の製造方法について、以下に説明する。
Next, a method for manufacturing
図17を参照して、基板1上に主ドレイン領域2がエピタキシャル成長によって形成される。さらに下部ドレイン領域101がエピタキシャル成長またはイオン注入によって形成される。またウェル領域4がイオン注入により形成される。下部ドレイン領域101およびウェル領域4を形成する順番は任意である。
Referring to FIG. 17,
図18を参照して、中間ドレイン領域103および上部ドレイン領域102がエピタキシャル成長により順に形成される。なお、ウェル領域4の形成は下部ドレイン領域101上に中間ドレイン領域103を形成した後でもよい。
Referring to FIG. 18,
再び図16を参照して、高濃度コンタクト領域5およびソース領域6がイオン注入により形成される。その後、活性化アニールにより、注入された不純物が活性化される。なお活性化アニールは必ずしもまとめて一度に行われる必要ななく、イオン注入ごとに行われてもよい。その後、ゲート絶縁膜9、ゲート電極8、層間絶縁膜7、ソース電極10およびドレイン電極11が形成される。これによりMOSFET903が得られる。
Referring to FIG. 16 again, high
本実施の形態によれば、n型を有する上部ドレイン領域102のための成膜によって得られた層から、イオン注入による導電型の変更をともなうことなく、チャネル領域CRaを構成することができる。よってイオン注入に起因したチャネル領域へのダメージによるチャネル抵抗の増大を避けることができる。
According to the present embodiment, the channel region CRa can be configured from the layer obtained by the film formation for the
(実施の形態4)
図19を参照して、本実施の形態のMOSFET904(電力用半導体装置)の半導体層204においては、ウェル領域4上にn型の上部ドレイン領域102が位置している。これによりMOSFET904のチャネル領域CRbは、n型の上部ドレイン領域102によって構成されている。つまりMOSFET904のチャネル領域CRbはn型を有する。なおウェル領域4は本実施の形態においては、実施の形態1〜3と異なり、第1および第2の半導体材料から形成される。
(Embodiment 4)
Referring to FIG. 19, n-type
なお、上記以外の構成については、上述した実施の形態3の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によっても、実施の形態3とほぼ同様の効果が得られる。 Since the configuration other than the above is substantially the same as the configuration of the third embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof will not be repeated. Also according to the present embodiment, substantially the same effect as in the third embodiment can be obtained.
(実施の形態5)
図20を参照して、本実施の形態のMOSFET905(電力用半導体装置)の半導体層205においては、第3の半導体材料から作られた上部ドレイン領域102は、第3の半導体材料と異なる材料である第2の半導体材料から作られた溝TR内に位置する部分を有する。また第2の半導体材料から作られた中間ドレイン領域103は、第2の半導体材料と異なる材料である第1の半導体材料から作られた溝TS内に位置する部分を有する。
(Embodiment 5)
Referring to FIG. 20, in
なお、上記以外の構成については、上述した実施の形態3の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。 Since the configuration other than the above is substantially the same as the configuration of the third embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof will not be repeated.
次にMOSFET905の製造方法について、以下に説明する。
Next, a method for manufacturing
図21を参照して、基板1上に主ドレイン領域2が第1の半導体材料のエピタキシャル成長によって形成される。次に、下部ドレイン領域101およびウェル領域4が、図21に示すように形成される。下部ドレイン領域101およびウェル領域4は溝TSを構成する。溝TSは、下部ドレイン領域101により構成される底部と、ウェル領域4により構成される側壁部とを有する。図21に示す構成を得る方法はいくつか存在する。第1の例として、基板1上における主ドレイン領域2のエピタキシャル成長後、まず主ドレイン領域2に溝TSがエッチングにより形成される。次に溝TSの底部へのイオン注入により下部ドレイン領域101が形成され、また溝TSの側壁部へのイオン注入によりウェル領域4が形成される。これらのイオン注入の順番は任意である。第2の例として、基板1上における主ドレイン領域2のエピタキシャル成長後、より高い不純物濃度での第1の半導体材料のエピタキシャル成長によって、主ドレイン領域2上に下部ドレイン領域101が形成される。次に下部ドレイン領域101に溝TSがエッチングにより形成され、また溝TSの側壁部にイオン注入によりウェル領域4が形成される。このエッチングとイオン注入との順番は任意である。
Referring to FIG. 21,
図22を参照して、第1の半導体材料で作られた溝TSを埋めるように第2の半導体材料のエピタキシャル成長が行われることで、中間ドレイン領域103が形成される。この際、溝TSの存在により、溝TS外に比して溝TS内での成長がより促進される。すなわちいわゆる選択成長が行われる。
Referring to FIG. 22, the
図23を参照して、中間ドレイン領域103に溝TRがエッチングにより形成される。言い換えれば第2の半導体材料から作られた溝TRが形成される。次に溝TRを埋めるように第3の半導体材料のエピタキシャル成長が行われる。この際、溝TRの存在により、溝TR外に比して溝TR内での成長がより促進される。すなわちいわゆる選択成長が行われる。なお図23においては溝TRの側壁部が中間ドレイン領域103により構成される場合について示されているが、溝TRの側壁部はウェル領域4によって構成されてもよい。この場合、溝TRの側壁部は第1の半導体材料から作られる。
Referring to FIG. 23, trench TR is formed in
図24を参照して、溝TRを埋めるように第3の半導体材料のエピタキシャル成長が行われることで、上部ドレイン領域102が形成される。この際、溝TRの存在により、溝TR外に比して溝TR内での成長がより促進される。すなわちいわゆる選択成長が行われる。
Referring to FIG. 24, the
再び図20を参照して、高濃度コンタクト領域5およびソース領域6がイオン注入により形成される。その後、活性化アニールにより、注入された不純物が活性化される。なお活性化アニールは必ずしもまとめて一度に行われる必要ななく、イオン注入ごとに行われてもよい。その後、ゲート絶縁膜9、ゲート電極8、層間絶縁膜7、ソース電極10およびドレイン電極11が形成される。これによりMOSFET905が得られる。
Referring to FIG. 20 again, high
本実施の形態によれば、溝TR内での選択成長が生じることで、上部ドレイン領域102の成長を促進させることができる。また、溝TS内での選択成長が生じることで、中間ドレイン領域103の成長を促進させることができる。
According to the present embodiment, the selective growth in the trench TR occurs, so that the growth of the
なお本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。 It should be noted that the present invention can be freely combined with each other within the scope of the invention, and each embodiment can be appropriately modified or omitted.
たとえば、上記各実施の形態においては第1の導電型をn型とし第2の導電型をp型とすることにより電子をキャリアとするn型MOSFETが構成される場合について詳しく説明したが、第1の導電型をp型とし第2の導電型をn型とすることによって、正孔をキャリアとするp型MOSFETが構成されてもよい。この場合、キャリアが電子ではなく正孔となることに伴い、下部ドレイン領域101、中間ドレイン領域103および上部ドレイン領域102のそれぞれを構成する第1〜第3の半導体材料は、バンド構造に関する特徴として、上述した伝導帯のバンドオフセットに関する特徴に代わり、価電子帯のバンドオフセットに関する特徴を有する。具体的には、第1の半導体材料のバンドギャップにおける価電子帯端のエネルギーに比して第2の半導体材料のバンドギャップにおける価電子帯端のエネルギーはより高く、かつ第2の半導体材料の価電子帯端のエネルギーに比して第3の半導体材料のバンドギャップにおける価電子帯端のエネルギーはより高い。言い換えると、下部ドレイン領域101から中間ドレイン領域103へ価電子帯の正のバンドオフセットが存在し、中間ドレイン領域103から上部ドレイン領域102へ価電子帯の正のバンドオフセットが存在する。
For example, in each of the above-described embodiments, the case where an n-type MOSFET having electrons as carriers by configuring the first conductivity type as n-type and the second conductivity type as p-type has been described in detail. A p-type MOSFET having holes as carriers may be configured by setting the first conductivity type to be p-type and the second conductivity type to be n-type. In this case, the first to third semiconductor materials constituting each of the
また上記各実施の形態においてはMOSFETについて説明したが、ゲート絶縁膜9として酸化膜以外の絶縁膜を用いてもよい。これによりMISFET(Metal Insulated Semiconductor Field Effect Transistor)が構成される。
In each of the above embodiments, the MOSFET has been described. However, an insulating film other than an oxide film may be used as the
また電力用半導体装置はMISFETに限定されるものではない。たとえば上記各実施の形態において、ドレイン電極11が基板1の面S1上に第2の導電型のコレクタ層を介して設けられてもよい。これによりMISFETに代わりIGBT(Insulated Gate Bipolar Transistor)が構成される。
The power semiconductor device is not limited to the MISFET. For example, in each of the above embodiments, the
CR,CRa,CRb チャネル領域、TR,TS 溝、1 基板(半導体基板)、2 主ドレイン領域、4 ウェル領域、5 高濃度コンタクト領域、6 ソース領域、7 層間絶縁膜、8 ゲート電極、9 ゲート絶縁膜、10 ソース電極、11 ドレイン電極、101 下部ドレイン領域(第1のドレイン領域)、102 上部ドレイン領域(第3のドレイン領域)、103〜105 中間ドレイン領域(第2のドレイン領域)、200,201,201V,202〜205 半導体層、900,901,901V,902〜905 MOSFET(電力用半導体装置)。 CR, CRa, CRb channel region, TR, TS groove, 1 substrate (semiconductor substrate), 2 main drain region, 4 well region, 5 high concentration contact region, 6 source region, 7 interlayer insulating film, 8 gate electrode, 9 gate Insulating film, 10 source electrode, 11 drain electrode, 101 lower drain region (first drain region), 102 upper drain region (third drain region), 103 to 105 intermediate drain region (second drain region), 200 , 201, 201V, 202-205 semiconductor layer, 900, 901, 901V, 902-905 MOSFET (power semiconductor device).
Claims (13)
第1の面と前記第1の面と反対の第2の面とが設けられ、第1の導電型を有する半導体基板と、
前記半導体基板の前記第1の面上に設けられたドレイン電極と、
前記半導体基板の前記第2の面と接する第3の面と、前記第3の面と反対の第4の面とが設けられた半導体層とを備え、前記半導体層は、
前記第1の導電型を有する第1の半導体材料から作られた第1のドレイン領域と、
前記第2の面に平行な幅方向において前記第1のドレイン領域を狭窄し、前記第1の導電型と異なる第2の導電型を有するウェル領域と、
前記第1のドレイン領域のうち前記ウェル領域によって狭窄された部分の上に設けられ、前記第1の導電型を有する第2の半導体材料から作られた第2のドレイン領域と、
前記第2のドレイン領域上に設けられ、前記第1の導電型を有する第3の半導体材料から作られた第3のドレイン領域とを含み、前記第1の導電型がn型である場合は、前記第1の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して前記第2の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低く、かつ前記第2の半導体材料のバンドギャップにおける伝導帯端のエネルギーに比して前記第3の半導体材料のバンドギャップにおける伝導帯端のエネルギーはより低く、前記第1の導電型がp型である場合は、前記第1の半導体材料のバンドギャップにおける価電子帯端のエネルギーに比して前記第2の半導体材料のバンドギャップにおける価電子帯端のエネルギーはより高く、かつ前記第2の半導体材料の価電子帯端のエネルギーに比して前記第3の半導体材料のバンドギャップにおける価電子帯端のエネルギーはより高く、前記半導体層はさらに
前記半導体層の前記第4の面のうち前記ウェル領域の上方の部分に位置し、前記第3の半導体材料から作られた部分を含むチャネル領域と
前記チャネル領域を介して前記第3のドレイン領域につながり、前記第1の導電型を有するソース領域とを含み、前記電力用半導体装置はさらに
前記ソース領域上に設けられたソース電極と、
前記チャネル領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域上に設けられたゲート電極とを備える、電力用半導体装置。 A power semiconductor device comprising:
A semiconductor substrate provided with a first surface and a second surface opposite to the first surface and having a first conductivity type;
A drain electrode provided on the first surface of the semiconductor substrate;
A semiconductor layer provided with a third surface in contact with the second surface of the semiconductor substrate and a fourth surface opposite to the third surface, the semiconductor layer comprising:
A first drain region made of a first semiconductor material having the first conductivity type;
A well region having a second conductivity type different from the first conductivity type, constricting the first drain region in a width direction parallel to the second surface;
A second drain region provided on a portion of the first drain region constricted by the well region and made of a second semiconductor material having the first conductivity type;
A third drain region provided on the second drain region and made of a third semiconductor material having the first conductivity type, wherein the first conductivity type is n-type The energy of the conduction band edge in the band gap of the second semiconductor material is lower than the energy of the conduction band edge in the band gap of the first semiconductor material, and in the band gap of the second semiconductor material The energy of the conduction band edge in the band gap of the third semiconductor material is lower than the energy of the conduction band edge, and when the first conductivity type is p-type, the band of the first semiconductor material The energy of the valence band edge in the band gap of the second semiconductor material is higher than the energy of the valence band edge in the gap, and the energy of the second semiconductor material The energy of the valence band edge in the band gap of the third semiconductor material is higher than the energy of the electron band edge, and the semiconductor layer is further above the well region of the fourth surface of the semiconductor layer. A channel region including a portion made of the third semiconductor material, connected to the third drain region via the channel region, and including a source region having the first conductivity type. The power semiconductor device further includes a source electrode provided on the source region,
A gate insulating film covering the channel region;
A power semiconductor device comprising: a gate electrode provided on the channel region with the gate insulating film interposed therebetween.
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