JP2016143718A - Method of manufacturing infrared ray sensor - Google Patents

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康一郎 上之
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康一郎 上之
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Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing an infrared ray sensor that can more stably form a semiconductor mesa formed on a compound semiconductor substrate with little dispersion.SOLUTION: A method of manufacturing an infrared sensor creates an epitaxial wafer 50 in which a compound semiconductor laminate part 11 formed of a lamination film of InSb or AlInSb is formed on a substrate 10 formed of GaAs, and a cap layer 16 formed of GaAs and having a film thickness of 1 to 20 nm is formed on the compound semiconductor laminate part 11, and performing etching processing on the epitaxial wafer 50 in a desired mesa-shape by wet etching.SELECTED DRAWING: Figure 2

Description

本発明は、赤外線センサの製造方法に関し、特に、半導体メサを備えた赤外線センサの製造方法に関する。   The present invention relates to a method for manufacturing an infrared sensor, and more particularly, to a method for manufacturing an infrared sensor including a semiconductor mesa.

赤外線センサの製造方法としては、アンチモン化インジウム(InSb:Indium antimonide)やアンチモン化アルミニウムインジウム(AlInSb:Aluminum indium antimonide)のようなIII−V族化合物半導体からなるp−n接合面を有し、さらに拡散電流を抑制するためのバリア層を有する、赤外線センサを作製する方法が知られている(例えば、特許文献1参照)。この方法では、III−V族化合物半導体からなるn型半導体層、i型半導体層、バリア層、p型半導体層を基板上に順に成長させ、これらをウェットエッチングして半導体メサを形成している。   The infrared sensor has a pn junction surface made of a group III-V compound semiconductor such as indium antimonide (InSb) or aluminum indium antimonide (AlInSb). A method of manufacturing an infrared sensor having a barrier layer for suppressing a diffusion current is known (for example, see Patent Document 1). In this method, an n-type semiconductor layer, an i-type semiconductor layer, a barrier layer, and a p-type semiconductor layer made of a III-V group compound semiconductor are sequentially grown on a substrate, and these are wet-etched to form a semiconductor mesa. .

ところで、半導体メサを有する赤外線センサでは、半導体メサの形状(以下、「メサ形状」と称する場合がある)のばらつきが大きくなると、半導体メサの上部面積のばらつきが大きくなり、素子抵抗などのばらつきが大きくなる。このように、赤外線センサの素子特性はメサ形状に大きく依存するため、素子特性のばらつきを制御するためには、メサ形状の安定化が重要である。   By the way, in an infrared sensor having a semiconductor mesa, when the variation in the shape of the semiconductor mesa (hereinafter, sometimes referred to as “mesa shape”) increases, the variation in the upper area of the semiconductor mesa increases, and the variation in element resistance or the like. growing. As described above, since the element characteristics of the infrared sensor greatly depend on the mesa shape, it is important to stabilize the mesa shape in order to control variations in the element characteristics.

特に、半導体メサをウェットエッチングで形成する場合、メサ形状はエッチングを行うためのレジストマスクと半導体表面との密着性によって変化する。レジストマスクと半導体表面との密着性は、レジストマスクのベーク温度や半導体表面の酸化状態等に影響されて大きく変化するため、上部面積のばらつきが少なく半導体メサを形成することは困難である。   In particular, when the semiconductor mesa is formed by wet etching, the mesa shape varies depending on the adhesion between the resist mask for etching and the semiconductor surface. Since the adhesion between the resist mask and the semiconductor surface varies greatly depending on the baking temperature of the resist mask, the oxidation state of the semiconductor surface, and the like, it is difficult to form a semiconductor mesa with little variation in the upper area.

特開2007−81225号公報JP 2007-81225 A 特開2014−72217号公報JP 2014-72217 A

上述のような課題に対してバリア層と同一の材料からなるキャップ層を化合物半導体積層部の上部に形成することで、ウェットエッチングによるメサ形状ばらつきを抑える検討が成されている(例えば、特許文献2参照)。
しかしながら、バリア層の有無に関わらず、メサ形状を安定化できる半導体基板とウェットエッチング方法が望まれる。
In order to solve the above-mentioned problems, studies have been made to suppress mesa shape variations due to wet etching by forming a cap layer made of the same material as the barrier layer on the upper part of the compound semiconductor stack (for example, Patent Documents). 2).
However, a semiconductor substrate and a wet etching method that can stabilize the mesa shape regardless of the presence or absence of a barrier layer are desired.

本発明はこのような事情に鑑みてなされたものであって、化合物半導体基板に形成された半導体メサを形状のばらつきが少なく、より安定して形成できる赤外線センサの製造方法を提供することを目的とする。   The present invention has been made in view of such circumstances, and an object of the present invention is to provide a method for manufacturing an infrared sensor capable of forming a semiconductor mesa formed on a compound semiconductor substrate with less variation in shape and more stably. And

上記目的を達成するために、本発明の一態様による赤外線センサの製造方法は、GaAsからなる基板上に、InSbまたはAlInSbの積層膜で形成された化合物半導体積層部と、前記化合物半導体積層部の表面にGaAsからなり膜厚が1〜20nmのキャップ層とを形成したエピタキシャルウエハを作成し、前記エピタキシャルウエハをウェットエッチングによって所望のメサ形状にエッチング加工することを特徴とする。   In order to achieve the above object, a method of manufacturing an infrared sensor according to an aspect of the present invention includes a compound semiconductor multilayer portion formed of a laminated film of InSb or AlInSb on a substrate made of GaAs, and the compound semiconductor multilayer portion. An epitaxial wafer having a cap layer having a thickness of 1 to 20 nm made of GaAs on the surface is prepared, and the epitaxial wafer is etched into a desired mesa shape by wet etching.

本発明の一態様による赤外線センサの製造方法によれば、化合物半導体基板に形成された半導体メサを形状のばらつきが少なく、より安定して形成することが可能になる。   According to the method for manufacturing an infrared sensor of one embodiment of the present invention, the semiconductor mesa formed on the compound semiconductor substrate can be formed more stably with less variation in shape.

レジストマスクと化合物半導体積層部表面の密着性が弱い場合のメサ形状を示す断面図である。It is sectional drawing which shows a mesa shape in case the adhesiveness of a resist mask and a compound semiconductor laminated part surface is weak. レジストマスクと化合物半導体積層部表面の密着性が強い場合のメサ形状を示す断面図である。It is sectional drawing which shows a mesa shape in case the adhesiveness of a resist mask and a compound semiconductor laminated part surface is strong. 化合物半導体積層部表面にGaAs材料で形成されたキャップ層を設けた時のメサ形状を示す断面図である。It is sectional drawing which shows a mesa shape when the cap layer formed with the GaAs material was provided in the compound semiconductor laminated part surface. 実施形態に係る赤外線センサの製造方法における主要工程を示す図。The figure which shows the main processes in the manufacturing method of the infrared sensor which concerns on embodiment. 実施形態に係る赤外線センサの製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the infrared sensor which concerns on embodiment. 実施形態に係る赤外線センサの製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the infrared sensor which concerns on embodiment. GaAsキャップ層(厚さが20nm)を有するInSb膜をウェットエッチングしたときのメサ形状断面の電子顕微鏡写真である。It is an electron micrograph of a mesa-shaped cross section when an InSb film having a GaAs cap layer (thickness: 20 nm) is wet etched. GaAsキャップ層(厚さが1nm)を有するInSb膜をウェットエッチングしたときのメサ形状断面の電子顕微鏡写真である。It is an electron micrograph of a mesa-shaped cross section when an InSb film having a GaAs cap layer (thickness: 1 nm) is wet-etched.

以下、本発明を実施するための形態(本実施形態と称する)を説明する。図1から図3は、赤外線センサの製造時の半導体メサの断面を模式的に示す図である。図1は、レジストマスクと化合物半導体積層部との密着性が相対的に弱い場合に形成された半導体メサの断面を示している。図2は、レジストマスクと化合物半導体積層部との密着性が相対的に強い(図2における密着性よりも強い)場合に形成された半導体メサの断面を示している。図3は、レジストマスクと化合物半導体積層部との間にギャップ層を設けた場合に形成された半導体メサの断面を示している。   Hereinafter, a mode for carrying out the present invention (referred to as the present embodiment) will be described. 1 to 3 are views schematically showing a cross section of a semiconductor mesa at the time of manufacturing an infrared sensor. FIG. 1 shows a cross section of a semiconductor mesa formed when the adhesion between a resist mask and a compound semiconductor stacked portion is relatively weak. FIG. 2 shows a cross section of the semiconductor mesa formed when the adhesion between the resist mask and the compound semiconductor stacked portion is relatively strong (stronger than the adhesion in FIG. 2). FIG. 3 shows a cross section of a semiconductor mesa formed when a gap layer is provided between the resist mask and the compound semiconductor stacked portion.

従来のメサパターン形成方法では、InSbあるいはAlInSbの積層体からなる化合物半導体積層部の半導体表面にレジストマスクを塗布し、かつベークし、フォトリソグラフィ工程によってマスクパターンを形成後、メサパターン形成のためのウェットエッチングを行う。この時、化合物半導体積層部の半導体層表面とレジストマスク218との密着性が弱いと、エッチャントはレジストマスク218と化合物半導体積層部の半導体層表面との隙間に浸透しやすいため、化合物半導体積層部の半導体層表面のエッチングが進みやすくなる。このため、図1に示すように、基板210と、化合物半導体積層部をウェットエッチングして形成された半導体メサ211aとの間の角度であるメサ角度θは小さくなる。逆に、化合物半導体積層部の半導体層表面とレジストマスク218との密着性が強いと、エッチャントはレジストマスク218と化合物半導体積層部の表面との隙間に浸透しにくくなる。このため、化合物半導体積層部の半導体層表面のエッチングは進みにくくなり、図2に示すように、半導体メサ211aのメサ角度θは大きくなる。例えば、図2に示す半導体メサ211aの形成時における当該密着性が図1に示す半導体メサ211aの形成時における当該密着性よりも強い場合、図2に示すメサ角度θは、図1に示すメサ角度θよりも大きくなる。   In the conventional mesa pattern forming method, a resist mask is applied to the semiconductor surface of the compound semiconductor laminated portion made of a laminate of InSb or AlInSb, and baked. After forming a mask pattern by a photolithography process, a mesa pattern is formed. Wet etching is performed. At this time, if the adhesion between the semiconductor layer surface of the compound semiconductor multilayer portion and the resist mask 218 is weak, the etchant easily penetrates into the gap between the resist mask 218 and the semiconductor layer surface of the compound semiconductor multilayer portion. Etching of the surface of the semiconductor layer easily proceeds. For this reason, as shown in FIG. 1, the mesa angle θ, which is an angle between the substrate 210 and the semiconductor mesa 211a formed by wet etching the compound semiconductor stacked portion, becomes small. Conversely, if the adhesion between the semiconductor layer surface of the compound semiconductor stack and the resist mask 218 is strong, the etchant will not easily penetrate into the gap between the resist mask 218 and the surface of the compound semiconductor stack. For this reason, the etching of the surface of the semiconductor layer of the compound semiconductor stack is difficult to proceed, and the mesa angle θ of the semiconductor mesa 211a is increased as shown in FIG. For example, when the adhesion at the time of forming the semiconductor mesa 211a shown in FIG. 2 is stronger than the adhesion at the time of forming the semiconductor mesa 211a shown in FIG. 1, the mesa angle θ shown in FIG. It becomes larger than the angle θ.

InSbあるいはAlInSbの積層体からなる化合物半導体積層部の半導体層表面とレジストマスクとの密着性は化合物半導体積層部の半導体表面の酸化状況やレジストマスクの塗布、ベーク条件の影響を受けやすく、さらにウェットエッチング時のエッチャント撹拌の影響も受けるため、メサ形状のばらつきが大きくなってしまう。   The adhesion between the semiconductor layer surface of the compound semiconductor multilayer portion made of an InSb or AlInSb laminate and the resist mask is easily affected by the oxidation state of the semiconductor surface of the compound semiconductor multilayer portion, the application of the resist mask, and the baking conditions, and further wet. Due to the influence of etchant agitation during etching, the mesa shape varies greatly.

本実施形態の赤外線センサの製造方法は、GaAsからなる基板(GaAs基板)上に、InSbまたはAlInSbの積層膜で形成された化合物半導体積層部と、この化合物半導体積層部の表面に膜厚が1〜20nmのGaAsからなるキャップ層とを形成したエピタキシャルウエハを作成し、このエピタキシャルウエハをウェットエッチングによって所望のメサ形状にエッチング加工することを特徴とする。   In the infrared sensor manufacturing method of the present embodiment, a compound semiconductor laminated portion formed of a laminated film of InSb or AlInSb on a GaAs substrate (GaAs substrate), and a film thickness of 1 on the surface of the compound semiconductor laminated portion. An epitaxial wafer having a cap layer made of GaAs having a thickness of ˜20 nm is prepared, and this epitaxial wafer is etched into a desired mesa shape by wet etching.

ウェットエッチング前のエピタキシャルウエハは、化合物半導体積層部の最上部にGaAs材料で形成されたキャップ層を設けている。このキャップ層はその直下に位置するInSbあるいはAlInSbの化合物半導体積層部の表面(すなわち上面)を完全に保護している。そのため、ウェットエッチング前に形成されるレジストマスクは、キャップ層の表面と密着している。これにより、InSbあるいはAlInSbで形成されて化合物半導体積層部の半導体層表面のエッチングは、この半導体層表面とキャップ層との結合によって決まり、化合物半導体積層部の半導体層表面とレジストマスクとの密着性に拠らない。   The epitaxial wafer before wet etching is provided with a cap layer made of a GaAs material at the top of the compound semiconductor stack. This cap layer completely protects the surface (that is, the upper surface) of the InSb or AlInSb compound semiconductor laminated portion located immediately below the cap layer. Therefore, the resist mask formed before wet etching is in close contact with the surface of the cap layer. As a result, the etching of the surface of the semiconductor layer of the compound semiconductor stack formed of InSb or AlInSb is determined by the bond between the surface of the semiconductor layer and the cap layer, and the adhesion between the semiconductor layer surface of the compound semiconductor stack and the resist mask. It does not depend on.

キャップ層の形成は分子線エピタキシー(MBE:Molecular Beam Epitaxy)装置やMOCVD(Metal Organic Chemical Vapor Deposition)装置などに代表される半導体成膜装置によって、InSbあるいはAlInSbの化合物半導体積層部11の形成に連続して行われる。したがって、InSbあるいはAlInSbの半導体層表面とGaAs材料で形成されたキャップ層との結合は極めて安定しており、安定したエッチングが可能となる。これにより、化合物半導体積層部をエッチングして形成された半導体メサの形状のばらつきが小さくなる。図3に示すように、GaAsからなるキャップ層16aを少なくとも製造段階で有する半導体メサ11aは、形状のばらつきが小さいので、同一の製造条件によって形成された半導体メサ11aのメサ角度θは、素子間のばらつきが小さくなりほぼ一定となる。   The cap layer is formed continuously with the formation of the InSb or AlInSb compound semiconductor stack 11 by a semiconductor film forming apparatus typified by a molecular beam epitaxy (MBE) apparatus or a MOCVD (Metal Organic Chemical Vapor Deposition) apparatus. Done. Therefore, the bond between the surface of the semiconductor layer of InSb or AlInSb and the cap layer formed of the GaAs material is extremely stable, and stable etching is possible. Thereby, the variation in the shape of the semiconductor mesa formed by etching the compound semiconductor stacked portion is reduced. As shown in FIG. 3, since the semiconductor mesa 11a having the cap layer 16a made of GaAs at least in the manufacturing stage has a small variation in shape, the mesa angle θ of the semiconductor mesa 11a formed under the same manufacturing conditions is determined between the elements. The variation of becomes smaller and almost constant.

以下、本実施形態の赤外線センサの製造方法を、図面を用いてより詳細に説明する。
<実施形態>
図4は、本発明の実施形態に係る赤外線センサの製造方法における主要工程を示す図である。図5は、赤外線センサの製造方法を工程順に示す断面図である。
Hereinafter, the manufacturing method of the infrared sensor of this embodiment is demonstrated in detail using drawing.
<Embodiment>
FIG. 4 is a diagram showing main steps in the method of manufacturing the infrared sensor according to the embodiment of the present invention. FIG. 5 is a cross-sectional view showing the manufacturing method of the infrared sensor in the order of steps.

[化合物半導体積層部の形成]
図4に示す工程S10は、図5(a)に示すように、基板10上に、InSbまたはAlInSbからなるn型半導体層12、i型半導体層13、p型半導体層15およびキャップ層16をこの順に積層する積層工程である。
[Formation of compound semiconductor laminate]
In step S10 shown in FIG. 4, an n-type semiconductor layer 12, an i-type semiconductor layer 13, a p-type semiconductor layer 15 and a cap layer 16 made of InSb or AlInSb are formed on a substrate 10 as shown in FIG. It is a lamination process of laminating in this order.

本実施形態では、n型半導体層12、i型半導体層13、p型半導体層15を合わせて化合物半導体積層部11と称する。また以下、化合物半導体積層部11上のキャップ層16まで形成された積層体をエピタキシャルウエハ50と称することとする。キャップ層16は化合物半導体積層部11の最上層に追加形成されるが、その他の積層順はi型半導体層をn型半導体層およびp型半導体層で挟む形であれば化合物半導体積層部11の積層順に制限は無い。また、本例では赤外線センサを構成するpin型の半導体積層構造を例として取り上げるが、InSbまたはAlInSbからなる単層または積層膜によってフォトコンダクター型の赤外線センサを形成する工程の場合でも以下のメサ形状を安定化させる効果は変わらない。   In the present embodiment, the n-type semiconductor layer 12, the i-type semiconductor layer 13, and the p-type semiconductor layer 15 are collectively referred to as a compound semiconductor stacked portion 11. Hereinafter, the stacked body formed up to the cap layer 16 on the compound semiconductor stacked portion 11 is referred to as an epitaxial wafer 50. The cap layer 16 is additionally formed on the uppermost layer of the compound semiconductor stacked portion 11, but the other stacking order of the compound semiconductor stacked portion 11 is as long as the i-type semiconductor layer is sandwiched between the n-type semiconductor layer and the p-type semiconductor layer. There is no restriction on the stacking order. In this example, the pin type semiconductor laminated structure constituting the infrared sensor is taken as an example. However, even in the process of forming the photoconductor type infrared sensor with a single layer or laminated film made of InSb or AlInSb, the following mesa shape is used. The effect of stabilizing is not changed.

化合物半導体積層部11およびキャップ層16は、MBE装置やMOCVD装置などに代表される半導体成膜装置によって基板10上に形成することが可能である。基板10としては、例えばGaAs半導体で形成された基板が用いられる。
化合物半導体層をMBE法を用いて成膜する場合は、図4に示すように、工程S10を以下の工程S1および工程S2のように行うことができる。
The compound semiconductor stacked portion 11 and the cap layer 16 can be formed on the substrate 10 by a semiconductor film forming apparatus typified by an MBE apparatus or an MOCVD apparatus. As the substrate 10, for example, a substrate made of a GaAs semiconductor is used.
In the case where the compound semiconductor layer is formed using the MBE method, as shown in FIG. 4, step S10 can be performed as in steps S1 and S2 below.

まず工程S1において、基板10上に、n型半導体層12を成長させる。n型半導体層12は例えば、公知のn型ドーパントを含むn型InSb(n−InSb)からなる。次に、n型半導体層12の上に、i型半導体層13を成長させる。i型半導体層13は真性半導体層からなり、例えばInSbからなるが、ドーピングされていても良い。さらにi型半導体層13の上に、例えば、公知のp型ドーパントを含むp型InSb(p−InSb)からなるp型半導体層15を成長させる。   First, in step S <b> 1, the n-type semiconductor layer 12 is grown on the substrate 10. The n-type semiconductor layer 12 is made of, for example, n-type InSb (n-InSb) containing a known n-type dopant. Next, the i-type semiconductor layer 13 is grown on the n-type semiconductor layer 12. The i-type semiconductor layer 13 is made of an intrinsic semiconductor layer, for example, made of InSb, but may be doped. Further, a p-type semiconductor layer 15 made of, for example, p-type InSb (p-InSb) containing a known p-type dopant is grown on the i-type semiconductor layer 13.

次に、工程S2において、p型半導体層15の上に、GaAsからなるキャップ層16を成長させる。GaAsからなるキャップ層16はInSbやAlInSbとエッチングレートが大きく異なる。As系の化合物半導体であるGaAs材料は、Sb系の化合物半導体であるInSbやAlInSbと比べて元素間の結合力が強くエッチングされ難い材料である。このため、GaAsは、化合物半導体積層部11の表面に安定した保護層を形成するのに適した材料である。   Next, in step S <b> 2, a cap layer 16 made of GaAs is grown on the p-type semiconductor layer 15. The cap layer 16 made of GaAs has a significantly different etching rate from InSb and AlInSb. A GaAs material that is an As-based compound semiconductor is a material that has a stronger bonding force between elements than that of InSb and AlInSb, which are Sb-based compound semiconductors, and is difficult to be etched. For this reason, GaAs is a material suitable for forming a stable protective layer on the surface of the compound semiconductor stacked portion 11.

キャップ層16の厚みが厚過ぎると後の工程で除去する必要が生じた場合GaAsが取れ難くなる。一方、キャップ層16の厚みが薄すぎると表面保護の効果が得られない。このため、キャップ層16の厚みは1〜20nmとしてよく、さらに2〜10nmとしてもよい。   If the cap layer 16 is too thick, it will be difficult to remove GaAs if it is necessary to remove it in a later step. On the other hand, if the thickness of the cap layer 16 is too thin, the effect of surface protection cannot be obtained. For this reason, the thickness of the cap layer 16 may be 1 to 20 nm, and may be 2 to 10 nm.

次の工程S20は、図5(b)に示すように、エピタキシャルウエハ50のキャップ層16上にレジストマスク18を形成するマスク形成工程である。このレジストマスク18は、化合物半導体積層部11をウェットエッチングして半導体メサを形成するためのマスク層である。レジストマスク18のパターンは、例えばフォトリソグラフィ技術を用いて、半導体メサを形成したい領域にレジストを残し、それ以外の領域からレジストを除去するように形成する。   The next step S20 is a mask forming step for forming a resist mask 18 on the cap layer 16 of the epitaxial wafer 50, as shown in FIG. The resist mask 18 is a mask layer for forming a semiconductor mesa by wet-etching the compound semiconductor stacked portion 11. The pattern of the resist mask 18 is formed so as to leave the resist in a region where a semiconductor mesa is to be formed and remove the resist from other regions using, for example, a photolithography technique.

次の工程S30は、図5(c)に示すように、レジストマスク18を用いて化合物半導体積層部11をウェットエッチングすることにより、基板10上に化合物半導体積層部を含む半導体メサ11aを形成するメサ形成工程である。このときに使用されるエッチャントは、例えば塩酸、過酸化水素および水の混合液が使用される。メサ形成工程では、キャップ層16、p型半導体層15、i型半導体層13およびn型半導体層12がこの順番でウェットエッチングされる。半導体メサ11aは、エッチングされたキャップ層16aと、エッチングされたp型半導体層15aと、エッチングされたi型半導体層13aと、エッチングされたn型半導体層12aとを含む。
半導体メサ11aを形成した後、レジストマスク18を有機溶剤等によって除去する。
In the next step S30, as shown in FIG. 5C, the compound semiconductor multilayer portion 11 is wet-etched using the resist mask 18, thereby forming the semiconductor mesa 11a including the compound semiconductor multilayer portion on the substrate 10. This is a mesa formation process. As the etchant used at this time, for example, a mixed solution of hydrochloric acid, hydrogen peroxide and water is used. In the mesa formation process, the cap layer 16, the p-type semiconductor layer 15, the i-type semiconductor layer 13, and the n-type semiconductor layer 12 are wet-etched in this order. The semiconductor mesa 11a includes an etched cap layer 16a, an etched p-type semiconductor layer 15a, an etched i-type semiconductor layer 13a, and an etched n-type semiconductor layer 12a.
After forming the semiconductor mesa 11a, the resist mask 18 is removed with an organic solvent or the like.

[配線層の形成]
本実施形態では、例えば図6(a)に示すように、上述の製造方法で形成される半導体メサ11aを同一の基板10上に同時に複数形成する。そして、図6(b)に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、隣り合う半導体メサ11aの間を分離する。例えば、隣り合う半導体メサ11aの間の領域のn型半導体層12aの一部を除去することにより、隣り合う半導体メサ11aは互いに分離される。このとき、キャップ層16は除去しても良い。キャップ層16の除去には、例えばRIE(Reactive Ion Etching)法のようなドライエッチング方法が用いられる。またキャップ層16が電極とのコンタクトに影響を与えない場合、キャップ層16は残したままでもよい。
[Formation of wiring layer]
In this embodiment, for example, as shown in FIG. 6A, a plurality of semiconductor mesas 11a formed by the above-described manufacturing method are formed simultaneously on the same substrate 10. Then, as shown in FIG. 6B, the adjacent semiconductor mesas 11a are separated by using a photolithography technique and an etching technique. For example, the adjacent semiconductor mesas 11a are separated from each other by removing a part of the n-type semiconductor layer 12a in the region between the adjacent semiconductor mesas 11a. At this time, the cap layer 16 may be removed. For removing the cap layer 16, for example, a dry etching method such as a RIE (Reactive Ion Etching) method is used. When the cap layer 16 does not affect the contact with the electrode, the cap layer 16 may be left as it is.

次に、図6(b)に示すように、基板10上に絶縁膜21を堆積する。絶縁膜21は、例えばシリコン酸化膜(SiO)であり、例えばCVD(Chemical Vapor Deposition)法を用いて形成される。次に、フォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜21のうちのキャップ層16の直上に位置する一部を除去し、キャップ層16を底面とするコンタクトホール23aを形成する。また、コンタクトホール23aを形成する際に、絶縁膜21のうちのn型半導体層12aの直上に位置する一部を除去し、n型半導体層12aを底面とするコンタクトホール23bを形成する。 Next, as illustrated in FIG. 6B, an insulating film 21 is deposited on the substrate 10. The insulating film 21 is a silicon oxide film (SiO 2 ), for example, and is formed using, for example, a CVD (Chemical Vapor Deposition) method. Next, using photolithography technique and etching technique, a part of the insulating film 21 located immediately above the cap layer 16 is removed, and a contact hole 23a having the cap layer 16 as a bottom surface is formed. Further, when forming the contact hole 23a, a part of the insulating film 21 located immediately above the n-type semiconductor layer 12a is removed, and a contact hole 23b having the n-type semiconductor layer 12a as a bottom surface is formed.

次に、このコンタクトホール23a,23bを埋め込むように基板10の上方に金属膜を堆積する。この金属膜は、例えば蒸着法またはスパッタリング法を用いて形成される。そして、フォトリソグラフィ技術およびエッチング技術を用いて、この金属膜を部分的に除去する。これにより、図6(c)に示すように、配線層25が形成される。例えば、この配線層25により、隣り合う半導体メサのうち、一方の半導体メサ11aのコンタクトホール23aに露出するキャップ層16と、他方の半導体メサ11aのコンタクトホール23bに露出するn型半導体層12aとが接続される。これにより、複数の半導体メサ11aを例えば直列に接続して、単一の赤外線センサを構成する。その後、例えばCVD法を用いて、基板10上に絶縁性の保護膜27を堆積する。この保護膜27は、配線層25や半導体メサ11aが水分等に触れることを防する。以上の工程を経て、複数の半導体メサ11aを備えた赤外線センサ100が完成する。   Next, a metal film is deposited above the substrate 10 so as to fill the contact holes 23a and 23b. This metal film is formed using, for example, a vapor deposition method or a sputtering method. Then, the metal film is partially removed by using a photolithography technique and an etching technique. As a result, the wiring layer 25 is formed as shown in FIG. For example, the wiring layer 25 allows the cap layer 16 exposed in the contact hole 23a of one semiconductor mesa 11a among the adjacent semiconductor mesas, and the n-type semiconductor layer 12a exposed in the contact hole 23b of the other semiconductor mesa 11a. Is connected. Thereby, the several semiconductor mesa 11a is connected in series, for example, and a single infrared sensor is comprised. Thereafter, an insulating protective film 27 is deposited on the substrate 10 by using, for example, a CVD method. This protective film 27 prevents the wiring layer 25 and the semiconductor mesa 11a from coming into contact with moisture or the like. Through the above steps, the infrared sensor 100 including a plurality of semiconductor mesas 11a is completed.

<実施形態の効果>
本発明の実施形態は、以下の効果を奏する。
エピタキシャルウエハ上に形状が均一な半導体メサが形成されるため、半導体メサの上部面積のばらつきが小さく、素子抵抗などの特性が、同一エピタキシャルウエハ上で均一な赤外線センサを形成できる。またGaAs材料で形成されたキャップ層は安定に作成可能であるためエピタキシャルウエハ間の赤外線センサの特性ばらつきも小さくすることが可能となる。
また、本実施形態に係る赤外線センサの製造方法を用いると、バリア層がない場合でもばらつきが少なく安定して半導体メサを形成できる。
<Effect of embodiment>
The embodiment of the present invention has the following effects.
Since the semiconductor mesa having a uniform shape is formed on the epitaxial wafer, the variation in the upper area of the semiconductor mesa is small, and an infrared sensor having uniform characteristics such as element resistance can be formed on the same epitaxial wafer. In addition, since the cap layer formed of a GaAs material can be stably formed, variation in characteristics of the infrared sensor between the epitaxial wafers can be reduced.
Further, when the manufacturing method of the infrared sensor according to the present embodiment is used, a semiconductor mesa can be stably formed with little variation even when there is no barrier layer.

(実施例1)
半絶縁性の、GaAsからなる基板(基板面方位(100))にMBE法を用いてInSbを膜厚1μmエピタキシャル成長し、さらに続けてGaAsからなるキャップ層をInSb上に20nm成長し、エピタキシャルウエハを形成した。このエピタキシャルウエハにフォトリソグラフィ技術によってレジストマスクを形成し、塩酸:水:過酸化水素水=170:440:30の体積割合で混合したエッチャントを使用してウェットエッチングを行い半導体メサを形成した。形成された半導体メサの断面を電子顕微鏡で確認した結果を図7に示す。図7に示すようにキャップ層の下のInSbは安定したメサ形状を示した。
Example 1
A semi-insulating GaAs substrate (substrate surface orientation (100)) is epitaxially grown with a thickness of 1 μm using MBE, and then a GaAs cap layer is grown on InSb with a thickness of 20 nm. Formed. A resist mask was formed on the epitaxial wafer by photolithography, and wet etching was performed using an etchant mixed at a volume ratio of hydrochloric acid: water: hydrogen peroxide = 170: 440: 30 to form a semiconductor mesa. FIG. 7 shows the result of confirming the cross section of the formed semiconductor mesa with an electron microscope. As shown in FIG. 7, InSb under the cap layer showed a stable mesa shape.

(実施例2)
半絶縁性の、GaAsからなる基板(基板面方位(100))にMBE法を用いてInSbを膜厚1μmエピタキシャル成長し、さらに続けてGaAsからなるキャップ層をInSb上に1nm成長し、エピタキシャルウエハを形成した。このエピタキシャルウエハにフォトリソグラフィ技術によってレジストマスクを形成し、塩酸:水:過酸化水素水=170:440:30の体積割合で混合したエッチャントを使用してウェットエッチングを行い半導体メサを形成した。形成された半導体メサの断面を電子顕微鏡で確認した結果を図8に示す。図8に示すようにキャップ層の下のInSbは安定したメサ形状を示した。
(Example 2)
A semi-insulating GaAs substrate (substrate surface orientation (100)) is epitaxially grown with a thickness of 1 μm using MBE, and then a GaAs cap layer is grown on InSb with a thickness of 1 nm. Formed. A resist mask was formed on the epitaxial wafer by photolithography, and wet etching was performed using an etchant mixed at a volume ratio of hydrochloric acid: water: hydrogen peroxide = 170: 440: 30 to form a semiconductor mesa. The result of confirming the cross section of the formed semiconductor mesa with an electron microscope is shown in FIG. As shown in FIG. 8, InSb under the cap layer showed a stable mesa shape.

(比較例)
半絶縁性の、GaAsからなる基板(基板面方位(100))にMBE法を用いてInSbを膜厚1μmエピタキシャル成長し、エピタキシャルウエハを形成した。このエピタキシャルウエハの表面酸化膜を1規定の希塩酸によって除去した。このエピタキシャルウエハ上にフォトリソグラフィ技術によってレジストマスクを形成し、塩酸:水:過酸化水素水=170:440:30の体積割合で混合したエッチャントを使用してウェットエッチングを行った。InSbとレジストマスクとの密着性が低く、エッチング中にレジストマスクの一部が剥がれたため、安定したエッチングを行うことが出来なかった。
(Comparative example)
An epitaxial wafer was formed by epitaxially growing InSb to a thickness of 1 μm on a semi-insulating GaAs substrate (substrate surface orientation (100)) using the MBE method. The surface oxide film of this epitaxial wafer was removed with 1N dilute hydrochloric acid. A resist mask was formed on this epitaxial wafer by photolithography, and wet etching was performed using an etchant mixed at a volume ratio of hydrochloric acid: water: hydrogen peroxide = 170: 440: 30. Since the adhesion between InSb and the resist mask was low and a part of the resist mask was peeled off during etching, stable etching could not be performed.

上記の実施形態は、本発明の技術的思想を具体化するための装置を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。   The above embodiment exemplifies an apparatus for embodying the technical idea of the present invention, and the technical idea of the present invention specifies the material, shape, structure, arrangement, etc. of the component parts. Not. The technical idea of the present invention can be variously modified within the technical scope defined by the claims described in the claims.

10,210 基板
11 化合物半導体積層部
11a,211a 半導体メサ
12,12a n型半導体層
13,13a i型半導体層
15,15a p型半導体層
16,16a キャップ層
18,218 レジストマスク
21 絶縁膜
23a,23b コンタクトホール
25 配線層
27 保護膜
50 エピタキシャルウエハ
100 赤外線センサ
10, 210 Substrate 11 Compound semiconductor stack 11a, 211a Semiconductor mesa 12, 12a n-type semiconductor layer 13, 13a i-type semiconductor layer 15, 15a p-type semiconductor layer 16, 16a cap layer 18, 218 resist mask 21 insulating film 23a, 23b Contact hole 25 Wiring layer 27 Protective film 50 Epitaxial wafer 100 Infrared sensor

Claims (2)

GaAs基板上に、InSbまたはAlInSbの積層膜で形成された化合物半導体積層部と、前記化合物半導体積層部の表面にGaAsからなり膜厚が1〜20nmのキャップ層とを形成したエピタキシャルウエハを作成し、
前記エピタキシャルウエハをウェットエッチングによって所望のメサ形状にエッチング加工する
赤外線センサの製造方法。
An epitaxial wafer in which a compound semiconductor laminated portion formed of a laminated film of InSb or AlInSb on a GaAs substrate and a cap layer made of GaAs and having a thickness of 1 to 20 nm is formed on the surface of the compound semiconductor laminated portion. ,
An infrared sensor manufacturing method, wherein the epitaxial wafer is etched into a desired mesa shape by wet etching.
エッチャントが塩酸、水および過酸化水素水の混合液である
請求項1記載の赤外線センサの製造方法。

The method for manufacturing an infrared sensor according to claim 1, wherein the etchant is a mixed solution of hydrochloric acid, water, and hydrogen peroxide.

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