JP2016139271A - 演算処理システムおよび演算処理システムの制御方法 - Google Patents
演算処理システムおよび演算処理システムの制御方法 Download PDFInfo
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Abstract
【解決手段】第1プロセッサ1と、第2プロセッサ2と、前記第1プロセッサと前記第2プロセッサを繋ぐ通信バス4と、前記通信バスにおける遅延時間を観測して、バス利用率を求める通信バス遅延モニタリング部16と、観測された前記バス利用率に基づいて、入力処理のオフロード判定および指示を行うオフロード判定・指示部12,22と、を有する。
【選択図】図6
Description
(付記1)
第1プロセッサと、
第2プロセッサと、
前記第1プロセッサと前記第2プロセッサを繋ぐ通信バスと、
前記通信バスにおける遅延時間を観測して、バス利用率を求める通信バス遅延モニタリング部と、
観測された前記バス利用率に基づいて、入力処理のオフロード判定および指示を行うオフロード判定・指示部と、を有する、
ことを特徴とする演算処理システム。
前記第1プロセッサは、
前記通信バス遅延モニタリング部と、
観測された前記バス利用率に基づいて、前記入力処理を前記第2プロセッサで実行した場合の応答時間を見積もる第1応答時間見積部と、
観測された前記バス利用率に基づいて、前記入力処理のオフロード判定および指示を行う第1オフロード判定・指示部と、を有し、
前記第1オフロード判定・指示部は、
前記第1応答時間見積部により見積もられた、前記入力処理を前記第2プロセッサで実行した場合の応答時間が、第1要求応答時間を満たせる場合、前記入力処理を前記第1プロセッサで実行中なら停止し、前記入力処理を前記第2プロセッサで実行させるようにする、
ことを特徴とする付記1に記載の演算処理システム。
前記第2プロセッサは、
観測された前記バス利用率に基づいて、前記入力処理を前記第2プロセッサで実行した場合の応答時間を見積もる第2応答時間見積部と、
観測された前記バス利用率に基づいて、前記入力処理のオフロード判定および指示を行う第2オフロード判定・指示部と、を有し、
前記第2オフロード判定・指示部は、
前記第2応答時間見積部により見積もられた、前記入力処理を前記第2プロセッサで実行した場合の応答時間が、第2要求応答時間を満たせない場合、前記入力処理を前記第2プロセッサで実行中なら停止し、前記入力処理を前記第1プロセッサで実行させるようにする、
ことを特徴とする付記2に記載の演算処理システム。
前記第2要求応答時間は、前記第1要求応答時間よりも所定のマージンだけ長く設定されている、
ことを特徴とする付記3に記載の演算処理システム。
前記入力処理は、複数の機能処理を含み、前記入力処理の実行は、前記複数の機能処理の一部または全部を実行する、
ことを特徴とする付記1乃至付記4のいずれか1項に記載の演算処理システム。
さらに、
前記通信バスに繋がれたメインメモリを有し、
前記メインメモリには、前記通信バスの動作を示す通信バス動作情報が格納されている、
ことを特徴とする付記1乃至付記5のいずれか1項に記載の演算処理システム。
前記第1プロセッサは、第1処理能力で第1消費電力を有し、
前記第2プロセッサは、前記第1処理能力よりも低い第2処理能力で前記第1消費電力よりも小さい第2消費電力を有する、
ことを特徴とする付記1乃至付記6のいずれか1項に記載の演算処理システム。
第1プロセッサと、第2プロセッサと、前記第1プロセッサと前記第2プロセッサを繋ぐ通信バスと、を有する演算処理システムの制御方法であって、
前記通信バスにおける遅延時間を観測して、バス利用率を求め、
観測された前記バス利用率に基づいて、入力処理を前記第1プロセッサおよび第2プロセッサに割り当てる、
ことを特徴とする演算処理システムの制御方法。
前記第1プロセッサは、
観測された前記バス利用率に基づいて、前記入力処理を前記第2プロセッサで実行した場合の応答時間を見積もり、
見積もられた前記入力処理を前記第2プロセッサで実行した場合の応答時間が、第1要求応答時間を満たせる場合、前記入力処理を前記第1プロセッサで実行中なら停止し、前記入力処理を前記第2プロセッサで実行させる、
ことを特徴とする付記8に記載の演算処理システムの制御方法。
前記第2プロセッサは、
観測された前記バス利用率に基づいて、前記入力処理を前記第2プロセッサで実行した場合の応答時間を見積もり、
見積もられた前記入力処理を前記第2プロセッサで実行した場合の応答時間が、第2要求応答時間を満たせない場合、前記入力処理を前記第2プロセッサで実行中なら停止し、前記入力処理を前記第1プロセッサで実行させる、
ことを特徴とする付記9に記載の演算処理システムの制御方法。
前記第2要求応答時間は、前記第1要求応答時間よりも所定のマージンだけ長く設定されている、
ことを特徴とする付記10に記載の演算処理システムの制御方法。
前記入力処理は、複数の機能処理を含み、前記入力処理の実行は、前記複数の機能処理の一部または全部を実行する、
ことを特徴とする付記8乃至付記11のいずれか1項に記載の演算処理システムの制御方法。
前記演算処理システムは、さらに、前記通信バスに繋がれたメインメモリを有し、
前記メインメモリには、前記通信バスの動作を示す通信バス動作情報が格納されている、
ことを特徴とする付記8乃至付記12のいずれか1項に記載の演算処理システムの制御方法。
前記第1プロセッサは、第1処理能力で第1消費電力を有し、
前記第2プロセッサは、前記第1処理能力よりも低い第2処理能力で前記第1消費電力よりも小さい第2消費電力を有する、
ことを特徴とする付記8乃至付記13のいずれか1項に記載の演算処理システムの制御方法。
第1プロセッサと、第2プロセッサと、前記第1プロセッサと前記第2プロセッサを繋ぐ通信バスと、を有する演算処理システムの制御プログラムであって、
前記第1プロセッサおよび前記第2プロセッサに、
前記通信バスにおける遅延時間を観測して、バス利用率を求めさせ、
観測された前記バス利用率に基づいて、入力処理を前記第1プロセッサおよび第2プロセッサに割り当てさせる、
ことを特徴とする演算処理システムの制御プログラム。
2,211〜213 サブプロセッサ(第2プロセッサ)
3 メインメモリ
4 通信バス
5 I/Oバス
6 入力機器またはセンサー(入力デバイス)
10,20 ローカルクロック部
11,21,101,201 入力割込み受信部
12,22,102,202 オフロード判定・指示部
13,23,103,203 入力処理起動・停止部
14,24,104,204 応答時間見積部
15,25,105,205 プロセッサスケジューリング部
16 通信バス遅延モニタリング部
17,27 時刻同期部
26 入力処理送信キューイング部
28 入力処理結果送信部
31 プロセッサ性能情報制御表
32 プロセッサ動作情報制御表
33 オフロード実行プロセッサ制御表
34 入力デバイス属性表
35 オフロード可能処理制御表
36 通信バス動作情報
61 I/O装置(入力デバイス:タッチスクリーンデバイス)
62 I/O制御装置(タッチIC)
Claims (11)
- 第1プロセッサと、
第2プロセッサと、
前記第1プロセッサと前記第2プロセッサを繋ぐ通信バスと、
前記通信バスにおける遅延時間を観測して、バス利用率を求める通信バス遅延モニタリング部と、
観測された前記バス利用率に基づいて、入力処理のオフロード判定および指示を行うオフロード判定・指示部と、を有する、
ことを特徴とする演算処理システム。 - 前記第1プロセッサは、
前記通信バス遅延モニタリング部と、
観測された前記バス利用率に基づいて、前記入力処理を前記第2プロセッサで実行した場合の応答時間を見積もる第1応答時間見積部と、
観測された前記バス利用率に基づいて、前記入力処理のオフロード判定および指示を行う第1オフロード判定・指示部と、を有し、
前記第1オフロード判定・指示部は、
前記第1応答時間見積部により見積もられた、前記入力処理を前記第2プロセッサで実行した場合の応答時間が、第1要求応答時間を満たせる場合、前記入力処理を前記第1プロセッサで実行中なら停止し、前記入力処理を前記第2プロセッサで実行させるようにする、
ことを特徴とする請求項1に記載の演算処理システム。 - 前記第2プロセッサは、
観測された前記バス利用率に基づいて、前記入力処理を前記第2プロセッサで実行した場合の応答時間を見積もる第2応答時間見積部と、
観測された前記バス利用率に基づいて、前記入力処理のオフロード判定および指示を行う第2オフロード判定・指示部と、を有し、
前記第2オフロード判定・指示部は、
前記第2応答時間見積部により見積もられた、前記入力処理を前記第2プロセッサで実行した場合の応答時間が、第2要求応答時間を満たせない場合、前記入力処理を前記第2プロセッサで実行中なら停止し、前記入力処理を前記第1プロセッサで実行させるようにする、
ことを特徴とする請求項2に記載の演算処理システム。 - さらに、
前記通信バスに繋がれたメインメモリを有し、
前記メインメモリには、前記通信バスの動作を示す通信バス動作情報が格納されている、
ことを特徴とする請求項1乃至請求項3のいずれか1項に記載の演算処理システム。 - 前記第1プロセッサは、第1処理能力で第1消費電力を有し、
前記第2プロセッサは、前記第1処理能力よりも低い第2処理能力で前記第1消費電力よりも小さい第2消費電力を有する、
ことを特徴とする請求項1乃至請求項4のいずれか1項に記載の演算処理システム。 - 第1プロセッサと、第2プロセッサと、前記第1プロセッサと前記第2プロセッサを繋ぐ通信バスと、を有する演算処理システムの制御方法であって、
前記通信バスにおける遅延時間を観測して、バス利用率を求め、
観測された前記バス利用率に基づいて、入力処理を前記第1プロセッサおよび第2プロセッサに割り当てる、
ことを特徴とする演算処理システムの制御方法。 - 前記第1プロセッサは、
観測された前記バス利用率に基づいて、前記入力処理を前記第2プロセッサで実行した場合の応答時間を見積もり、
見積もられた前記入力処理を前記第2プロセッサで実行した場合の応答時間が、第1要求応答時間を満たせる場合、前記入力処理を前記第1プロセッサで実行中なら停止し、前記入力処理を前記第2プロセッサで実行させる、
ことを特徴とする請求項6に記載の演算処理システムの制御方法。 - 前記第2プロセッサは、
観測された前記バス利用率に基づいて、前記入力処理を前記第2プロセッサで実行した場合の応答時間を見積もり、
見積もられた前記入力処理を前記第2プロセッサで実行した場合の応答時間が、第2要求応答時間を満たせない場合、前記入力処理を前記第2プロセッサで実行中なら停止し、前記入力処理を前記第1プロセッサで実行させる、
ことを特徴とする請求項7に記載の演算処理システムの制御方法。 - 前記第2要求応答時間は、前記第1要求応答時間よりも所定のマージンだけ長く設定されている、
ことを特徴とする請求項8に記載の演算処理システムの制御方法。 - 前記入力処理は、複数の機能処理を含み、前記入力処理の実行は、前記複数の機能処理の一部または全部を実行する、
ことを特徴とする請求項6乃至請求項9のいずれか1項に記載の演算処理システムの制御方法。 - 第1プロセッサと、第2プロセッサと、前記第1プロセッサと前記第2プロセッサを繋ぐ通信バスと、を有する演算処理システムの制御プログラムであって、
前記第1プロセッサおよび前記第2プロセッサに、
前記通信バスにおける遅延時間を観測して、バス利用率を求めさせ、
観測された前記バス利用率に基づいて、入力処理を前記第1プロセッサおよび第2プロセッサに割り当てさせる、
ことを特徴とする演算処理システムの制御プログラム。
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