JP2016119463A - High-electron-mobility transistor - Google Patents
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Abstract
Description
関連出願の相互参照
米国特許法第119条に基づき、本出願は、2013年12月27日に出願された、米国仮特許出願第61/921,140号の優先権を主張し、同出願の全内容が、参照により本明細書に援用される。
CROSS REFERENCE TO RELATED APPLICATIONS Under United States Patent Act Section 119, this application claims priority to US Provisional Patent Application No. 61 / 921,140, filed December 27, 2013. The entire contents are hereby incorporated by reference.
技術分野
本明細書は、高電子移動度トランジスタに関し、特に、高電子移動度トランジスタのフィールドプレート及び他の構成要素の設計に関する。
TECHNICAL FIELD This specification relates to high electron mobility transistors, and more particularly to the design of field plates and other components of high electron mobility transistors.
高電子移動度トランジスタ(HEMT)は、ヘテロ構造電界効果トランジスタ(HFET)とも呼ばれ、トランジスタチャネルとして機能するヘテロ接合を含む電界効果トランジスタである。HEMTでは、ヘテロ接合チャネルにおける「二次元電子気体」の伝導が、ゲートにより調節される。 A high electron mobility transistor (HEMT), also called a heterostructure field effect transistor (HFET), is a field effect transistor including a heterojunction that functions as a transistor channel. In HEMTs, the conduction of the “two-dimensional electron gas” in the heterojunction channel is regulated by the gate.
1970年代後期における発明であること、及び、例えば、ミリ波帯スイッチなどの用途におけるHEMTの商業的成功にもかかわらず、いくつかのHEMT(例えば、パワーエレクトロニクス用の窒化ガリウム型HEMT)の商業的発展は、期待よりゆっくりとしている。 Despite being an invention in the late 1970s and the commercial success of HEMTs in applications such as, for example, millimeter waveband switches, commercialization of some HEMTs (eg, gallium nitride type HEMTs for power electronics) Development is slower than expected.
フィールドプレートは、半導体装置における電界の様相を変更するのに一般に使用されている導電要素である。一般的に、フィールドプレートは、半導体装置における電界のピーク値を低減するように設計され、その結果、フィールドプレートを含む装置の絶縁破壊電圧及び寿命を改善する。 A field plate is a conductive element commonly used to change the appearance of an electric field in a semiconductor device. In general, the field plate is designed to reduce the peak value of the electric field in the semiconductor device, thereby improving the breakdown voltage and lifetime of the device including the field plate.
HEMT(例えば、窒化ガリウム型HEMT)では、フィールドプレートは、さらに、一般に「dc−rf分散」または「ドレイン電流コラプス」と呼ばれる寄生効果を低減すると考えられている。比較的大きい周波数(例えば、無線周波数)での動作中、この寄生効果を受ける装置は、直流電流(dc)動作中に達するドレイン電流レベルより小さなドレイン電流レベルに達する。寄生効果は、界面準位の比較的遅い応答時間に起因していると考えられる。 In HEMTs (eg, gallium nitride type HEMTs), the field plate is further believed to reduce parasitic effects commonly referred to as “dc-rf dispersion” or “drain current collapse”. During operation at a relatively high frequency (eg, radio frequency), devices that experience this parasitic effect reach a drain current level that is less than the drain current level reached during direct current (dc) operation. The parasitic effect is considered to be caused by a relatively slow response time of the interface state.
HEMT中のフィールドプレートの長さに関する実験による研究が行われてきた。例えば、研究者は、いくつかのHEMT装置では、ゲート接続フィールドプレートがドレインに向けて特定の距離だけ延在した後は、絶縁破壊電圧が最大値に近づく(すなわち、「飽和する」)と説明している。さらに、ドレインに向かう飽和長を越えた、ゲート接続フィールドプレートの延在は、絶縁破壊電圧をほとんど改善しないか、まったく改善しない。ゲート接続フィールドプレートの、ドレインへの接近にともなって、ゲートの入力キャパシタンスが増加するので、ゲート接続フィールドプレートの、ドレインに向かう延在は、飽和長に達したなら、限定されるべきだと推奨されている。 Experimental studies on the length of field plates in HEMT have been conducted. For example, researchers have described that in some HEMT devices, the breakdown voltage approaches a maximum value (ie, “saturates”) after the gate-connected field plate extends a certain distance toward the drain. doing. In addition, the extension of the gate connection field plate beyond the saturation length towards the drain has little or no improvement in breakdown voltage. As the gate connection field plate approaches the drain, the gate input capacitance increases, so it is recommended that the extension of the gate connection field plate toward the drain should be limited if the saturation length is reached. Has been.
フィールドプレートを含む高電子移動度トランジスタが説明されている。第1の実施態様において、HEMTは、二次元電子気体が発生する位置であるヘテロ接合を形成するように配設された第1の半導体材料及び第2の半導体材料と、ソース電極と、ドレイン電極と、ゲート電極とを含み、ヘテロ接合において二次元電子気体が発生し、ゲート電極が、ソース電極とドレイン電極との間のヘテロ接合における伝導を調節するように配設され、ゲートが、ドレイン側端部と、ゲート電極のドレイン側端部の上方に配設されてドレインに向けて横方向に延在したゲート接続フィールドプレートと、ゲート接続フィールドプレートのドレイン側端部の上方に配設されてドレインに向けて横方向に延在した第2のフィールドプレートと、を有する。 A high electron mobility transistor including a field plate is described. In the first embodiment, the HEMT includes a first semiconductor material and a second semiconductor material disposed so as to form a heterojunction at a position where a two-dimensional electron gas is generated, a source electrode, and a drain electrode. And a gate electrode, wherein a two-dimensional electron gas is generated at the heterojunction, the gate electrode is arranged to regulate conduction at the heterojunction between the source electrode and the drain electrode, and the gate is connected to the drain side An end, a gate connection field plate disposed above the drain side end of the gate electrode and extending laterally toward the drain, and disposed above the drain side end of the gate connection field plate. And a second field plate extending laterally toward the drain.
第2の実施態様において、HEMTは、二次元電子気体が発生する位置であるヘテロ接合を形成するように配設された第1の半導体材料及び第2の半導体材料と、ソース電極と、ドレイン電極と、とゲート電極を含み、ゲート電極が、ソース電極とドレイン電極との間のヘテロ接合における伝導を調節するように配設され、ゲートが、ドレイン側端部と、ゲート電極のドレイン側端部の上方に配設されてドレインに向けて横方向に延在したゲート接続フィールドプレートと、ゲート接続フィールドプレートのドレイン側端部の上方に配設されてドレインに向けて横方向に延在した第2のフィールドプレートと、を有する。オフ状態において、ヘテロ接合における第1の電界が、ゲート接続フィールドプレートのドレイン側端部からドレイン区画を広げ、ヘテロ接合における第2の電界が、第2のフィールドプレートのドレイン側端部からソース区画を広げ、及び、第2のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差においてのみ、第1の電界が、まず、第2の電界と重なる。 In the second embodiment, the HEMT includes a first semiconductor material and a second semiconductor material disposed so as to form a heterojunction at a position where a two-dimensional electron gas is generated, a source electrode, and a drain electrode. And a gate electrode, wherein the gate electrode is disposed to regulate conduction at a heterojunction between the source electrode and the drain electrode, the gate includes a drain side end, and a drain side end of the gate electrode And a gate connection field plate extending laterally toward the drain, and a gate connection field plate extending above the drain side end of the gate connection field plate and extending laterally toward the drain. Two field plates. In the off state, the first electric field at the heterojunction extends the drain section from the drain side end of the gate connection field plate and the second electric field at the heterojunction extends from the drain side end of the second field plate to the source section. And the first electric field is applied only at a source-drain potential difference that exceeds the source-drain potential difference where the charge carriers are depleted from a portion of the heterojunction in the vicinity of the drain side end of the second field plate. First, it overlaps with the second electric field.
第3の実施態様において、半導体装置は、基板、基板上方に配設された第1の活性層、横方向導電チャネルが第1の活性層と第2の活性層との間で発生するように第1の活性層上に配設された第2の活性層、ソース及びドレイン電極、第2の活性層上方に配設された第1のパッシベーション層、第1のパッシベーション層上方に配設されたゲート電極、ゲート電極上方に配設された第2のパッシベーション層、ドレイン電極に最も近いゲート電極の端部を越えて第1の距離ぶん延在したゲートフィールドプレート、第1の金属パターン上方に配設された第3のパッシベーション層、並びに、ソース電極とゲート電極との1つに電気的に接続されてドレイン電極に最も近いゲートフィールドプレートの端部を第2の距離ぶん越えて延在した第2のフィールドプレートを含む。第2のフィールドプレートの端部は、第2のフィールドプレートに隣接したドレイン電極の第1の延在部から第3の距離ぶん離間している。小さい方の閾値を上回る利用可能なゲート振幅の絶対値より大きな第1のドレインバイアスに対して、ゲート電極下方の横方向導電チャネルの一部がピンチオフ状態になるときに、ゲート端の電界の漸増が頭打ちとなるように、第1の距離が選択される。 In the third embodiment, the semiconductor device includes a substrate, a first active layer disposed above the substrate, and a lateral conductive channel generated between the first active layer and the second active layer. A second active layer disposed on the first active layer, source and drain electrodes, a first passivation layer disposed above the second active layer, and disposed above the first passivation layer. A gate electrode, a second passivation layer disposed above the gate electrode, a gate field plate extending a first distance beyond the end of the gate electrode closest to the drain electrode, and disposed above the first metal pattern. A third passivation layer provided and a second end extending beyond the end of the gate field plate electrically connected to one of the source and gate electrodes and closest to the drain electrode by a second distance. 2 Including a field plate. The end of the second field plate is spaced a third distance from the first extension of the drain electrode adjacent to the second field plate. For a first drain bias greater than the absolute value of the available gate amplitude above the smaller threshold, a gradual increase in the electric field at the gate edge when a portion of the lateral conduction channel below the gate electrode is pinched off. The first distance is selected so that becomes a peak.
第1、第2、及び第3の実施態様の各々は、以下の特徴の1つ以上を含み得る。 Each of the first, second, and third embodiments may include one or more of the following features.
オフ状態において、及び、ゲート振幅の絶対値を上回るソース・ドレイン間電位差で、電荷担体は、ゲート接続フィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から空乏化し、電荷担体の空乏化は、ゲート電極のドレイン側端部の近傍におけるヘテロ接合における横方向電界を飽和させるのに効果的である。電荷担体は、ゲート振幅の絶対値の2〜5倍のソース・ドレイン間電位差で、空乏化し得る。例えば、電荷担体は、ゲート振幅の絶対値の3〜4倍のソース・ドレイン間電位差で、空乏化する。 In the off-state and with the source-drain potential difference exceeding the absolute value of the gate amplitude, the charge carriers are depleted from part of the heterojunction near the drain side end of the gate connection field plate, and the charge carriers are depleted. Is effective in saturating the lateral electric field at the heterojunction in the vicinity of the drain side end of the gate electrode. Charge carriers can be depleted with a source-drain potential difference of 2-5 times the absolute value of the gate amplitude. For example, charge carriers are depleted with a source-drain potential difference of 3 to 4 times the absolute value of the gate amplitude.
オフ状態において、及び、ゲート接続フィールドプレートのドレイン側端部の近傍におけるヘテロ接合のその一部から電荷担体が空乏化する電位差を上回るソース・ドレイン間電位差で、電荷担体が、第2のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から空乏化し得、電荷担体の空乏化が、ゲート接続フィールドプレートのドレイン側端部の近傍でのヘテロ接合における横方向電界を飽和させるのに効果的である。例えば、第2のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化する電位差は、ゲート接続フィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化する電位差の3〜5倍である。例えば、オフ状態において、ヘテロ接合における第1の電界が、ゲート接続フィールドプレートのドレイン側端部からドレイン区画を広げ、ヘテロ接合における第2の電界が、第2のフィールドプレートのドレイン側端部からソース区画を広げ、及び、第1の電界が、まず、第2のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差でのみ第2の電界と重なる。 In the off state and with the source-drain potential difference exceeding the potential difference at which the charge carriers are depleted from that portion of the heterojunction in the vicinity of the drain side end of the gate connection field plate, the charge carriers are in contact with the second field plate. Can be depleted from part of the heterojunction in the vicinity of the drain side end of the gate, and charge carrier depletion is effective in saturating the lateral electric field in the heterojunction near the drain side end of the gate connection field plate Is. For example, the potential difference in which charge carriers are depleted from a part of the heterojunction in the vicinity of the drain side end of the second field plate is caused by the charge carrier from a part of the heterojunction in the vicinity of the drain side end of the gate connection field plate. Is 3 to 5 times the potential difference of depletion. For example, in the off state, the first electric field at the heterojunction extends the drain section from the drain side end of the gate connection field plate, and the second electric field at the heterojunction is from the drain side end of the second field plate. The source / drain is widened and the first electric field first exceeds the source-drain potential difference where the charge carriers are depleted from a portion of the heterojunction near the drain side end of the second field plate. It overlaps with the second electric field only in the inter-potential difference.
HEMTまたは半導体装置は、第2のフィールドプレートのドレイン側端部の上方に配設されてドレインに向けて横方向に延在した第3のフィールドプレートを含み得る。オフ状態において、及び、第2のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差で、ドレインの近傍におけるヘテロ接合の一部は、ヘテロ接合と第3のフィールドプレートとの間の縦方向の電圧差に起因して空乏化する。第3のフィールドプレートは、ソース接続フィールドプレートであり得る。 The HEMT or semiconductor device may include a third field plate disposed above the drain side end of the second field plate and extending laterally toward the drain. In the off-state, the source-drain potential difference exceeds the source-drain potential difference where the charge carriers are depleted from a part of the heterojunction in the vicinity of the drain side end of the second field plate. A portion of the junction is depleted due to the longitudinal voltage difference between the heterojunction and the third field plate. The third field plate can be a source connection field plate.
オフ状態にあるHEMTまたは半導体装置において、ヘテロ接合における第1の電界が、ゲート接続フィールドプレートのドレイン側端部からドレイン区画を広げ得、ヘテロ接合における第2の電界が、第2のフィールドプレートのドレイン側端部からソース区画を広げ、及び第1の電界は、まず、第2のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差でのみ第2の電界と重なる。第1の電界は、まず、第2のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差でのみ第2の電界と重なり得る。 In the HEMT or semiconductor device in the off state, the first electric field at the heterojunction can extend the drain section from the drain side end of the gate connection field plate, and the second electric field at the heterojunction can be applied to the second field plate. The source section is expanded from the drain side end, and the first electric field first causes the potential difference between the source and drain where charge carriers are depleted from a part of the heterojunction in the vicinity of the drain side end of the second field plate. It overlaps with the second electric field only when the source-drain potential difference is higher. The first electric field is generated only when the source-drain potential difference exceeds the source-drain potential difference where the charge carriers are depleted from a part of the heterojunction in the vicinity of the drain side end of the second field plate. Can overlap with electric field.
HEMTまたは半導体装置は、第1および第2の半導体材料の上方の1つ以上の絶縁材料層を含み得、あるシート担体密度が、ヘテロ接合で発生し得る。特定の動作パラメータでの長期動作の後に定常状態に達した後、絶縁材料層における単位面積あたりの電荷欠陥数は、シート担体密度未満である。例えば、絶縁材料層における単位面積あたりの電荷欠陥数は、シート担体密度の10%未満であり得る。 The HEMT or semiconductor device can include one or more insulating material layers above the first and second semiconductor materials, and certain sheet carrier densities can occur at the heterojunction. After reaching a steady state after long-term operation with specific operating parameters, the number of charge defects per unit area in the insulating material layer is less than the sheet carrier density. For example, the number of charge defects per unit area in the insulating material layer can be less than 10% of the sheet carrier density.
HEMTまたは半導体装置は、GaN及びAlGaNを含み得る。HEMTまたは半導体装置は、第2の半導体材料からゲート電極を絶縁するアルミニウム窒化ケイ素層を含み得る。 The HEMT or semiconductor device can include GaN and AlGaN. The HEMT or semiconductor device may include an aluminum silicon nitride layer that insulates the gate electrode from the second semiconductor material.
オフ状態にあるHEMTまたは半導体装置において、及び、第2のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差で、ドレインの近傍におけるヘテロ接合の一部は、ヘテロ接合と第3のフィールドプレートとの間の縦方向の電圧差に起因して空乏化する。 In the HEMT or semiconductor device in the off state, and with a source-drain potential difference exceeding the source-drain potential difference where charge carriers are depleted from a part of the heterojunction in the vicinity of the drain side end of the second field plate A part of the heterojunction in the vicinity of the drain is depleted due to a vertical voltage difference between the heterojunction and the third field plate.
オフ状態にあるHEMTまたは半導体装置において、ソース及びドレイン電極は、第2の活性層上方に配設され得る。ゲートフィールドプレートは、第2のパッシベーション層上に配設された第1の金属パターンによって画定され得、第1の金属パターンは、ゲート電極全体の上方で横方向に延在する。第2のフィールドプレートは、第3のパッシベーション層上に配設された第2の金属パターンにより画定されたソースフィールドプレートであり得る。第2の金属パターンは、ソース電極に電気的に接続され得、並びに、第1の金属パターン全体の上方で横方向に延在し、及び、ドレイン電極に最も近い第1の金属パターンの端部を越えて第2の距離ぶんさらに延在する。第2の金属パターンの端部は、第2の金属パターンに隣接したドレイン電極の第1の延在部から第3の距離ぶん離され得る。 In the HEMT or semiconductor device in the off state, the source and drain electrodes may be disposed above the second active layer. The gate field plate may be defined by a first metal pattern disposed on the second passivation layer, the first metal pattern extending laterally over the entire gate electrode. The second field plate can be a source field plate defined by a second metal pattern disposed on the third passivation layer. The second metal pattern can be electrically connected to the source electrode and extends laterally above the entire first metal pattern and the end of the first metal pattern closest to the drain electrode The second distance is further extended beyond. The end of the second metal pattern may be separated from the first extension of the drain electrode adjacent to the second metal pattern by a third distance.
HEMTまたは半導体装置は、第4のパッシベーション層上に配設された第3の金属パターンにより画定されたシールドラップである第2の金属パターン上方に配設された第4のパッシベーション層を含み得る。第3の金属パターンは、ソース電極に電気的に接続され得、及び、第3の金属パターンに隣接したドレイン電極の第2の延在部から第3の距離に第3の金属パターンが端部を有するように、横方向導電チャネルの大部分の上方で横方向に延在し得る。第3の金属パターンとドレイン電極の第2の延在部との間の端部から端部までの距離は、2〜6マイクロメートルであり得る。第4のパッシベーション層の厚さは、0.5〜2マイクロメートルであり得る。第1のドレインバイアスは、閾値を上回る利用可能なゲート振幅の絶対値より約2〜5倍大きなもので得る。第2の距離は、ゲート電極下方の横方向導電チャネルの一部がピンチオフ状態であるときにゲートフィールドプレートにより提供されるゲート端部電界の頭打ちバイアスより大きな第2のドレインバイアスに対して、ゲートフィールドプレートの端部電界への頭打ちを提供するのに十分であり得る。例えば、第2のドレインバイアスは、第1のドレインバイアスより約2.5〜10倍大きなものであり得る。第2の距離は、少なくとも、横方向導電チャネルがドレイン端に最も近い第2の金属パターンの端部下方で縦方向にピンチオフ状態になる前に、第2の金属パターン下方の横方向空乏延在部が第2の金属パターンの端部に決して達しない程度に、十分に長くあり得る。第1の距離は、1.5〜3.5マイクロメートルであり得る。第2の距離は、2.5〜7.5マイクロメートルであり得、第3の距離は、2〜6マイクロメートルであり得る。ゲート電極とドレイン電極との間の端部から端部までの距離は、8〜26マイクロメートルであり得る。第3のパッシベーション層の厚さは、0.35〜0.75マイクロメートルであり得る。 The HEMT or semiconductor device may include a fourth passivation layer disposed over the second metal pattern that is a shield wrap defined by a third metal pattern disposed on the fourth passivation layer. The third metal pattern may be electrically connected to the source electrode, and the third metal pattern ends at a third distance from the second extension of the drain electrode adjacent to the third metal pattern. So that it extends laterally over the majority of the lateral conducting channels. The distance from end to end between the third metal pattern and the second extension of the drain electrode may be 2 to 6 micrometers. The thickness of the fourth passivation layer can be 0.5-2 micrometers. The first drain bias can be about 2-5 times greater than the absolute value of the available gate amplitude above the threshold. The second distance is relative to the second drain bias, which is greater than the gate edge field peaking bias provided by the gate field plate when a portion of the lateral conductive channel below the gate electrode is pinched off. It may be sufficient to provide a heading to the field plate end field. For example, the second drain bias can be about 2.5 to 10 times greater than the first drain bias. The second distance is at least a lateral depletion extension below the second metal pattern before the lateral conduction channel is vertically pinched off below the edge of the second metal pattern closest to the drain edge. It can be long enough that the part never reaches the end of the second metal pattern. The first distance can be between 1.5 and 3.5 micrometers. The second distance can be between 2.5 and 7.5 micrometers, and the third distance can be between 2 and 6 micrometers. The end-to-end distance between the gate electrode and the drain electrode can be 8-26 micrometers. The thickness of the third passivation layer can be 0.35 to 0.75 micrometers.
図1は、横方向チャネルHEMT100の断面の概略図である。HEMT100は、互いに接触してヘテロ接合115を形成した第1の半導体材料105及び第2の半導体材料110を含む。半導体材料105、110の材料の性質に起因して、ヘテロ接合115において二次元電子気体120が発生する。HEMT100は、さらに、ソース電極125、ドレイン電極130、及びゲート電極135を含む。ゲート電極135の選択的バイアス印加は、ソース電極125とドレイン電極130との間の伝導率を調節する。
FIG. 1 is a schematic view of a cross section of a
HEMT100は、さらに、縦方向に層形成されたフィールドプレート構造135を含む。図示された実施態様において、フィールドプレート構造135は、ゲート接続フィールドプレート140とソース接続フィールドプレート145とを含む二重フィールドプレート構造である。ゲート接続フィールドプレート140は、ゲート電極135に電気的に接続されている。ソース接続フィールドプレート145は、ソース電極125に電気的に接続されている。
The
図示された実施態様において、ゲート電極135、ゲート接続フィールドプレート140、及びソース接続フィールドプレート145は、各々、略長方形の断面をもつ。ゲート電極135は、底部ドレイン側端部150を含む。ドレイン側端部150は、ソース電極125の側部からドレイン電極130に向けて横方向距離d0であって、第2の半導体材料110の上方の縦方向距離d5に配設されている。ドレイン側端部150は、第1の絶縁材料層155により第2の半導体材料110から縦方向に離間されている。ゲート接続フィールドプレート140は、底部ドレイン側端部160を含む。ドレイン側端部160は、ソース電極125の側部からドレイン電極130に向けて横方向距離d0+d1であって、第2の半導体材料110の上方の縦方向距離d5+d6に配設されている。ドレイン側端部160は、第1の絶縁材料層155と第2の絶縁材料層165との両方により第2の半導体材料110から縦方向に離間されている。ソース接続フィールドプレート145は、底部ドレイン側端部170を含む。ドレイン側端部170は、ソース電極125の側部からドレイン電極130に向けて横方向距離d0+d1+d3であって、第2の半導体材料110の上方の縦方向距離d5+d6+d7に配設されている。ドレイン側端部170は、第1の絶縁材料層155、第2の絶縁材料層165、及び第3の絶縁材料層175により、第2の半導体材料110から縦方向に離間されている。さらに後述するように、ゲート電極135、ゲート接続フィールドプレート140及びソース接続フィールドプレート145の各々と、ヘテロ接合115との間の電界は、特定のバイアス条件の下で、それぞれの端部150、160、170において最も大きい。
In the illustrated embodiment, the
ゲート電極135は、様々な異なる方法で、ゲート接続フィールドプレート140に電気的に接続され得る。図示された実施態様において、ゲート電極135とゲート接続フィールドプレート140との間の接続部は、断面の外にある。他の実施態様において、ゲート電極135及びゲート接続フィールドプレート140は、図示された実施態様で見た場合に略L字断面をもつ単一部材により形成され得る。
The
ソース電極125は、様々な異なる方法で、ソース接続フィールドプレート145に電気的に接続され得る。図示された実施態様において、ソース電極125は、ソースビア部材180によりソース接続フィールドプレート145に電気的に接続されている。他の実施態様において、ソース電極125は、図示された断面の外でソース接続フィールドプレート145に電気的に接続され得る。
The source electrode 125 can be electrically connected to the source
図示された実施態様において、ドレイン130は、1組のドレインビア部材185、190に電気的に接続されている。ドレインビア部材185、190は、第3の絶縁材料層175を通って、ソース接続フィールドプレート145と同じ縦レベルまで延在し、その結果、ドレイン130の延在部として機能する。ビア部材190は、ソース接続フィールドプレート145と同じ縦レベルにあるので、ソース接続フィールドプレート145に最も近い、ドレイン130の延在部である。底部ドレイン側端部170を含むソース接続フィールドプレート145の側部は、同じ縦レベルにおいてドレインビア部材190から横方向距離d4に配設されている。いくつかの実施態様において、横方向距離d4は、装置固有の装置寿命の間、装置固有の横方向絶縁破壊電圧を保つのに必要とされる距離以下である。図示された実施態様において、ソース接続フィールドプレート145及びドレインビア部材190は、第4の絶縁材料層195により覆われている。第4の絶縁材料層195は、第3の絶縁材料層175の上面から距離d8ぶん延在する。
In the illustrated embodiment, the
図示された実施態様において、ソース電極125及びドレイン電極130の両方が、第2の半導体材料110の上面に直接載置されており、それと電気的に接触している。必ずこうなるわけではない。例えば、いくつかの実施態様において、ソース電極125及び/またはドレイン電極130は、第2の半導体材料110内まで突き抜けている。いくつかの実施態様において、この突き抜けは、ソース電極125及び/またはドレイン電極130がヘテロ接合115に接触する、または、ヘテロ接合115を貫通しさえする程度に十分深い。他の例として、いくつかの実施態様において、1つ以上の侵入型接着剤金属または他の導電性材料が、ソース電極125及び/またはドレイン電極130と、半導体材料105、110の一方または両方との間に配設されている。
In the illustrated embodiment, both the
図示された実施態様において、ゲート電極135は、一様な厚さd5をもつ単一の電気絶縁層155により、第2の半導体材料110から電気的に絶縁されている。必ずこうなるわけではない。例えば、他の実施態様において、第2の半導体材料110からゲート電極135を絶縁するため、複数層が使用され得る。他の例として、第2の半導体材料110からゲート電極135を絶縁するため、一様でない厚さをもつ単一または複数層が使用され得る。
In the illustrated embodiment, the
横方向チャネルHEMT100の様々な特徴は、様々な異なる材料により形成され得る。例えば、第1の半導体材料105は、GaN、InN、Aln、AlGaN、InGaN、AlIn−GaNであり得る。いくつかの実施態様において、第1の半導体材料105は、例えば、GaAs、InAs、AlAs、InGaAs、AlGaAs、InAlGaAsの1つ以上などの、ヒ素を含有する化合物半導体をさらに含み得る。第2の半導体材料110は、例えば、AlGaN、GaN、InN、Aln、InGaN、AlIn−GaNであり得る。第2の半導体材料110は、GaAs、InAs、AlAs、InGaAs、AlGaAs、InAlGaAsの1つ以上などの、ヒ素を含有する化合物半導体をさらに含み得る。第1および第2の半導体材料105、110(「活性層」とも呼ばれ得る)の組成は、二次元電子気体120がヘテロ接合115で形成されるように調整される。例えば、いくつかの実施態様において、第1および第2の半導体材料105、110の組成は、ヘテロ接合115において1011〜1014cm−2の、例えば、ヘテロ接合115において5x1012〜5x1013cm−2または8x1012〜1.2x1013cm−2のシート担体密度となるように調整され得る。半導体材料105、110は、基板の上方に、例えば、窒化ガリウム、ガリウムヒ素、炭化ケイ素、サファイア、シリコン、または他の基板の上方に形成され得る。半導体材料105は、このような基板に直接接触するか、または1つ以上の介在層が存在するかのいずれかであり得る。
Various features of the
ソース電極125、ドレイン電極130、及びゲート電極135は、例えば、Al、Ni、Ti、TiW、TiN、TiAu、TiAlMoAu、TiAlNiAu、TiAlPtAuまたは同様のものなどの金属を含む様々な導体から形成され得る。第1の絶縁材料層155は、例えば、酸化アルミニウム(Al2O3)、二酸化ジルコニウム(ZrO2)、窒化アルミニウム(Aln)、酸化ハフニウム(HfO2)、二酸化ケイ素(SiO2)、窒化ケイ素(Si3N4)、アルミニウム窒化ケイ素(AlSiN)、または他の適切なゲート誘電体材料を含む、ゲート絶縁体を形成するのに適した様々な誘電体から形成され得る。第2の、第3の、及び第4の絶縁材料層165、175、195は、例えば、窒化ケイ素、シリコン酸化物、酸窒化シリコン、または同様のものを含む様々な誘電体から形成され得る。第1の、第2の、第3の、及び第4の絶縁材料層155、165、175、195は、さらに、層155、165、175、195の各々が、下方にある第2の半導体材料110または層155、165、175のそれぞれにおける表面準位の形成及び/または帯電を阻止または防止するという点で、「パッシベーション層」とも呼ばれ得る。
いくつかの実施態様において、第2の、第3の、及び第4の絶縁材料層165、175、195は、(特定の動作パラメータでの長期動作の後、定常状態に達するように)絶縁材料層165、175、195における面積あたりの電荷欠陥数がヘテロ接合におけるシート担体密度未満であるように調整された、質及び組成をもつ。言い換えると、絶縁材料層165、175、195の各々の三次元欠陥密度と、その層のそれぞれの厚さとの積の合計が、ヘテロ接合115における(二次元)シート担体密度未満である。例えば、いくつかの実施態様において、絶縁材料層165、175、195における面積あたりの電荷欠陥数は、ヘテロ接合115におけるシート担体密度の20%未満、または10%未満である。いくつかの実施態様において、本明細書に記載されるHEMT100及び他のHEMTは、中間層、例えば、Aln中間層を含む。
In some embodiments, the second, third, and fourth layers of insulating
ソース電極125は、ドレイン電極130からd2からの横方向距離に配設されている。いくつかの実施態様において、横方向距離d2は、5〜50マイクロメートル、例えば、9〜30マイクロメートルである。いくつかの実施態様において、横方向距離d1は、1〜5マイクロメートル、例えば、1.5〜3.5マイクロメートルである。いくつかの実施態様において、第3の絶縁材料層175の厚さは、0.2〜1マイクロメートル、例えば、0.35〜0.75マイクロメートルである。いくつかの実施態様において、横方向距離d4は、1〜8マイクロメートル、例えば、2〜6マイクロメートルである。いくつかの実施態様において、第4の絶縁材料層195の厚さは、0.4〜3マイクロメートル、例えば、0.5〜2マイクロメートルである。いくつかの実施態様において、横方向距離d3は、1〜10マイクロメートル、例えば、2.5〜7.5マイクロメートルである。
The
図2は、横方向チャネルHEMT200の断面の概略図である。半導体材料105、110、電極125、130、135、及びビア部材180、185、190に加えて、HEMT200は、縦方向に層形成されたフィールドプレート構造205を含む。フィールドプレート構造205は、ゲート接続フィールドプレート140及びソース接続フィールドプレート145だけでなく、第2のソース接続プレート210も含む三重フィールドプレート構造である。第2のソース接続プレート210は、ソース電極125に電気的に接続されている。第2のソース接続プレート210は、ゲート電極135、ゲートフィールドプレート140、及びソース接続フィールドプレート145を覆う。
FIG. 2 is a schematic diagram of a cross-section of the
いくつかの実施態様において、第2のソース接続プレート210は、いわゆる「シールドラップ」として機能する。前述のとおり、いくつかのHEMTは、高動作中の周辺環境との表面電荷の交換に少なくとも部分的に起因して発生すると考えられる寄生dc−rf分散の影響を受ける。特に、表面準位が、比較的遅い応答時間で帯電及び放電し、HEMTの高周波動作が、影響を受ける。金属シールドラップは、表面準位のシールドを改善すること、及び、表面電荷の交換を防ぐことにより、これらの効果を緩和または除去し得る。いくつかの実施態様において、第2のソース接続プレート210は、HEMT200における電界、例えば、ヘテロ接合115と、例えば、ソース接続フィールドプレート145の底部ドレイン側端部170またはゲート接続フィールドプレート310の底部ドレイン側端部320との間(図3)の電界のピーク値を低減させるフィールドプレートとして機能する。さらに後述するように、いくつかの実施態様において、第2のソース接続プレート210は、さらに、ヘテロ接合115の電荷担体を空乏化するように機能する。いくつかの実施態様において、第2のソース接続プレート210は、複数の機能を果たし、すなわち、2つ以上のシールドラップとして、フィールドプレートとして、及びヘテロ接合115を空乏化するように、機能する。任意の装置における第2のソース接続プレート210の特定の機能は、任意のいくつかの様々な幾何学的パラメータ、材料パラメータ、及び動作パラメータの関数となる。ソース接続プレート210で1つ以上の役割を実行する可能性があるので、本明細書において、ソース接続プレート210は、単に「ソース接続プレート」と呼ばれる。
In some embodiments, the second
図示された実施態様において、第2のソース接続プレート210は、略長方形の断面をもつ。第2のソース接続プレート210は、底部ドレイン側端部220を含む。ドレイン側端部220は、ソース電極125の側部からドレイン電極130に向けて横方向距離d0+d1+d3+d11であって、第2の半導体材料110の上方の縦方向距離d5+d6+d7+d8に配設されている。いくつかの実施態様において、横方向距離d0+d1+d3+d11は、縦方向距離d5+d6+d7+d8の2倍以上である。例えば、横方向距離d0+d1+d3+d11は、d5+d6+d7+d8の3倍以上であり得る。ドレイン側端部220は、第1の絶縁材料層155、第2の絶縁材料層165、第3の絶縁材料層175、及び第4の絶縁材料層195により、第2の半導体材料110から縦方向に離間されている。さらに後述するように、第2のソース接続プレート210とヘテロ接合115との間の電界は、特定のバイアス条件の下で、底部ドレイン側端部220において最も大きい。
In the illustrated embodiment, the second
第2のソース接続プレート210は、様々な異なる方法でソース電極125に電気的に接続され得る。図示された実施態様において、ソース電極125は、ソースビア部材225により第2のソース接続プレート210に電気的に接続されている。他の実施態様において、ソース電極125は、図示された断面の外で第2のソース接続プレート210に電気的に接続され得る。
The second
図示された実施態様において、ドレイン130は、ビア部材185、190を経由して他のドレインビア部材230に電気的に接続されている。ドレインビア部材230は、第4の絶縁材料層195を通って、第2のソース接続プレート210と同じ縦レベルまで延在し、その結果、ドレイン130の延在部として機能する。ビア部材230は、第2のソース接続プレート210と同じ縦レベルにあるので、第2のソース接続プレート210に最も近いドレイン130の延在部である。底部ドレイン側端部220を含む第2のソース接続プレート210の側部は、同じ縦レベルにおいてドレインビア部材230から横方向距離d9ぶん離間して配設されている。図示された実施態様において、第2のソース接続プレート210及びドレインビア部材230は、第5の絶縁材料層245により覆われている。第5の絶縁材料層245は、第4の絶縁材料層195の上面から距離d10ぶん延在する。
In the illustrated embodiment, the
いくつかの実施態様において、d1+d3+d4は、5〜35マイクロメートル、例えば、8〜26マイクロメートルである。いくつかの実施態様において、横方向距離d9は、1〜10マイクロメートル、例えば、2〜6マイクロメートルである。いくつかの実施態様において、第2の、第3の、第4の、及び第5の絶縁材料層165、175、195、245は、(特定の動作パラメータでの長期動作の後、定常状態に達するように)絶縁材料層165、175、195、245における面積あたりの電荷欠陥数がヘテロ接合におけるシート担体密度未満であるように調整された、質及び組成をもつ。言い換えると、絶縁材料層165、175、195、245の各々の三次元欠陥密度とその層のそれぞれの厚さとの積の合計が、(二次元)ヘテロ接合115におけるシート担体密度未満である。例えば、いくつかの実施態様において、絶縁材料層165、175、195、245における面積あたりの電荷欠陥数は、ヘテロ接合115におけるシート担体密度の20%未満、例えば、10%未満である。
In some embodiments, d1 + d3 + d4 is 5-35 micrometers, such as 8-26 micrometers. In some embodiments, the lateral distance d9 is 1-10 micrometers, such as 2-6 micrometers. In some embodiments, the second, third, fourth, and fifth layers of insulating
図3は、横方向チャネルHEMT300の断面の概略図である。半導体材料105、110、電極125、130、135、及びビア部材180、185、190、225、230に加えて、HEMT300は、縦方向に層形成されたフィールドプレート構造305を含む。フィールドプレート構造205は、ゲート接続フィールドプレート140及び第2のソース接続プレート210だけでなく、第2のゲート接続フィールドプレート310も含む三重フィールドプレート構造である。第2のゲート接続フィールドプレート310は、ゲート電極135に電気的に接続されている。
FIG. 3 is a schematic view of a cross section of a
図示された実施態様において、第2のゲート接続フィールドプレート310は、略長方形の断面をもつ。第2のゲート接続フィールドプレート310は、底部ドレイン側端部320を含む。ドレイン側端部320は、ソース電極125の側部からドレイン電極130に向けて横方向距離d0+d1+d3であって、第2の半導体材料110の上方の縦方向距離d5+d6+d7に配設されている。ドレイン側端部320は、第1の絶縁材料層155、第2の絶縁材料層165、及び第3の絶縁材料層175により、第2の半導体材料110から縦方向に離間されている。さらに後述するように、第2の接続フィールドプレート310とヘテロ接合115との間の電界は、特定のバイアス条件の下で、底部ドレイン側端部320において最も大きい。
In the illustrated embodiment, the second gate
第2のゲート接続フィールドプレート310は、様々な異なる方法で、ゲート電極135に電気的に接続され得る。図示された実施態様において、第2のゲート接続フィールドプレート310は、ゲートビア部材325によりゲート接続フィールドプレート140に電気的に接続されている。さらに、ゲート接続フィールドプレート140は、図示された断面の外でゲート125に接続されている。他の実施態様において、第2のゲート接続フィールドプレート310は、図示された断面の外でゲート接続フィールドプレート140に電気的に接続され得、及び/または、ゲート電極135とゲート接続フィールドプレート140とが、図示された断面内で接続され得る。
The second gate
動作時、HEMT100、200、300などのHEMTは、それぞれのゲート電極135にバイアスを印加することにより、オン状態とオフ状態との間で切り替えられる。一般的に、HEMT100、200、300は、ゲート・ソース間電位差がゼロであるときに導通するデプレッション型装置である。デプレッション型装置をオフ状態に切り替えるため、ゲートが、ソースに対して負にバイアスされる。多くの用途において、例えば、HEMTの電力損失が望ましくない程に大きくならない程度に、及び/または、HEMTが過度に高温にならない程度に、実用上、HEMTのオン抵抗が低いことが望ましい。HEMTのオン抵抗を低減させるため、一般に、ソースに対してゲートが正にバイアスされる。
In operation, the HEMTs such as the
実際には、理論的には過度に大きなゲート・ソース間電位差が、例えば、HEMTのオン抵抗をさらに低減させるなどのいくつかの有益な効果をもつとしても、そのような過度に大きなゲート・ソース間電位差を印加することは不可能である。特に、ゲート・ソース間電位差は、HEMTの幾何学的パラメータ、材料パラメータ、及び動作パラメータの相互作用により制約される。例えば、過剰なゲート・ソース間電位差は、特定の厚さ及び密度を有する介在材料の劣化及び/または絶縁破壊、第2の半導体層110への電子の漏出及び第2の半導体層110における捕獲、並びに、第1の絶縁材料層155におけるホットエレクトロンの捕獲をもたらし得る。この理由により、ゲート・ソース間電位差の動作範囲は、ある範囲の温度及び他の動作パラメータで、所与の装置に対するある範囲の値に制限される。このゲート・ソース間電位差の動作範囲は、利用可能なゲート振幅と呼ばれる。多くのGaN HEMT装置において、1桁ボルト〜10ボルト台の大きさの電位差が、ゲート・ソース間に印加される。従って、利用可能なゲート振幅は、一般的に、おおよそ10ボルト台である。例えば、いくつかのGaN HEMT装置において、利用可能なゲート振幅は、30ボルト以下、例えば、20ボルト以下である。デプレッション型HEMTにおいて、利用可能なゲート振幅は、負のオフ状態の小さい方の閾値から、正の上限までの範囲である。ゲート・ソース間電位差がゼロであるときにオフ状態にあるエンハンスメント型装置において、利用可能なゲート振幅は、ゼロ電位差である小さい方の閾値から、最大で、正の値である上限までの範囲をとり得る。
In practice, even though theoretically an excessively large gate-source potential difference has some beneficial effects, such as further reducing the on-resistance of the HEMT, such an excessively large gate-source It is impossible to apply an inter-potential difference. In particular, the gate-source potential difference is constrained by the interaction of the HEMT's geometric parameters, material parameters, and operating parameters. For example, an excessive gate-source potential difference can cause degradation and / or breakdown of intervening materials having a specific thickness and density, leakage of electrons into the
対称的に、多くの電力スイッチング用途において、HEMTのソース・ドレイン間電位差ΔVSDは、おおよそ100ボルト台、例えば、500VDCを上回る、例えば、約650VDCであり得る。このような用途において、印加ゲート振幅がおおよそ10ボルト台である場合、ソース・ドレイン間電位差の大きさΔVSDとソース・ゲート間電位差の大きさΔVSGとの両方が、ゲート・ソース間電位差の大きさより著しく大きい。これを考慮すると、以下のグラフの概略的な表示は、(現実の装置において)差が存在することになるという事実にもかかわらず、交換可能な端部170、320である。 In contrast, in many power switching applications, the HEMT source-drain potential difference ΔV SD can be on the order of about 100 volts, eg, above 500 V DC , eg, about 650 V DC . In such an application, when the applied gate amplitude is about 10 volts, both the source-drain potential difference magnitude ΔV SD and the source-gate potential difference magnitude ΔV SG are both the gate-source potential difference. It is significantly larger than the size. Considering this, the schematic representation of the following graph is the interchangeable ends 170, 320 despite the fact that there will be a difference (in a real device).
図4A、4Bは、それぞれ、オフ状態にあるいくつかの実施態様のHEMTのソース・ドレイン間における、ヘテロ接合での電圧及び電界を概略的に表すグラフ405、410である。HEMTの実施態様は、少なくとも二重フィールドプレート構造(例えば、図1)、または、三重以上のフィールドプレート構造(例えば、図2、3)を含む。グラフ405、410は、電圧及び電界が、限定はされないが、幾何学的パラメータ(例えば、HEMTの特徴の数、寸法、及び構成を含む)、材料パラメータ(例えば、材料の誘電率、材料密度、仕事関数、ドーパント濃度、欠陥濃度、表面準位組成、及び表面準位濃度を含む)、並びに、動作パラメータ(例えば、温度、ゲート電圧、及びソース−ドレイン電圧を含む)を含む種々のパラメータの関数であるという点で、非常に概略的な図であることが理解される。さらに、たとえ単一の装置の場合であっても、このようなパラメータは、経時的に、例えば、装置が老朽化するのに伴って、または、動作状態が変化するのに伴って、変化し得る。従って、線の傾き、ピークの大きさ、ピークの数、及び、他の特性は、例えば、特定の装置及び動作条件に応じて異なることとなる。従って、グラフ405、410は、規範的で例示的な目的のための概略図と解釈されるべきである。
4A and 4B are
グラフ405は、軸410及び横座標415を含む。軸410に沿った縦方向位置は、電圧を表す。横座標415に沿った横位置は、ソース・ドレイン間における、HEMTのヘテロ接合に沿った横位置を表す。グラフ420は、軸425及び横座標430を含む。軸425に沿った縦方向位置は、電界の大きさを表す。横座標430に沿った横位置は、ソース・ドレイン間における、HEMTのヘテロ接合に沿った横位置を表す。横座標415、430に沿った横位置は、例示を目的として、HEMT100、200、300(図1、2、3)の端部150、160、170、320に対応する。
示されたパラメータの下において、ヘテロ接合は、ソースの近傍420で実質的に導電性であり、及び、ソース電圧VSに略等しい電圧であることが観測される。そのため、ソースの近傍420の電界は、約ゼロである。(ヘテロ接合から電荷担体を局所的に空乏化するようにゲートがバイアスされる)示されたバイアス条件下で、ヘテロ接合の単位長さあたりの電気インピーダンスが、ゲートの近傍で増加し、及び、ゲートの底部ドレイン側端部150のほぼ直下で局大値に達する。ゲートの底部ドレイン側端部150の近傍での、電荷担体の局所的な空乏化が、電圧変化425及び電界の局大値430を発生させる。
Under the parameters shown, it is observed that the heterojunction is substantially conductive in the
ゲートによるヘテロ接合からの電荷担体の空乏化は、ドレインに向かって低減する。そのため、単位長さあたりの電位の変化とヘテロ接合の電界との両方が減少する。しかし、(ゲート接続フィールドプレートがさらに配設され、及び、ヘテロ接合から電荷担体を局所的に空乏化するようにバイアスされる)例示的なパラメータの下で、ヘテロ接合の単位長さあたりの電気インピーダンスが、同様に増加し、及び、ゲート接続フィールドプレートの底部ドレイン側端部160のほぼ直下で局大値に達する。ゲート接続フィールドプレートの近傍での電気インピーダンスの増加は、単位長さあたりの電圧における比較的大きな変化435と、電界の局大値440とをもたらす。
Depletion of charge carriers from the heterojunction by the gate decreases towards the drain. Therefore, both the change in potential per unit length and the electric field of the heterojunction are reduced. However, under exemplary parameters (where the gate connection field plate is further disposed and biased to locally deplete charge carriers from the heterojunction), the electrical per unit length of the heterojunction The impedance increases as well and reaches a local value almost directly below the bottom
ゲート接続フィールドプレートによるヘテロ接合からの電荷担体の空乏化も、ドレインに向かって低減する。そのため、単位長さあたりの電位の変化と、ヘテロ接合の電界との両方が減少する。しかし、(ソース接続フィールドプレートがさらに配設されて、ヘテロ接合から電荷担体を局所的に空乏化するようにバイアスされる)例示的なパラメータの下で、ヘテロ接合の単位長さあたりの電気インピーダンスは、同様に増加し、及びソース接続フィールドプレート145の底部ドレイン側端部170またはゲート接続フィールドプレート310の底部ドレイン側端部320のほぼ直下で局大値に達する。ソース接続フィールドプレートの近傍での電気インピーダンスの増加は、単位長さあたりの電圧の比較的大きな変化445と、電界の局大値450とをもたらす。
Charge carrier depletion from the heterojunction by the gate-connected field plate is also reduced towards the drain. Therefore, both the change in potential per unit length and the electric field at the heterojunction are reduced. However, the electrical impedance per unit length of the heterojunction under the exemplary parameters (source connection field plate is further disposed and biased to locally deplete charge carriers from the heterojunction) Increases similarly and reaches a local value almost directly below the bottom
例示的なパラメータの下において、ソース接続フィールドプレートによるヘテロ接合からの電荷担体の空乏化も、ドレインに向かって低減する。ヘテロ接合は、ドレインの近傍455で実質的に導電性になり、及びドレイン電圧VDに略等しい電圧であることが観測される。そのため、ドレインの近傍455の電界は、約ゼロである。全ソース・ドレイン間電位差ΔVSDが、ヘテロ接合の横方向長さにわたってサポートされ、HEMTがオフ(非導電性)状態である。前述のとおり、図4A、4Bは、規範的で例示的な目的のための概略図である。他の動作条件下での他のHEMTが、追加的またはより少ないピーク、異なる傾きのピーク、及び様々なピークのピーク、並びに、他の特性をもつことを含む他の方法で、ソース・ドレイン間電位差ΔVSDをサポートし得る。
Under the exemplary parameters, charge carrier depletion from the heterojunction by the source connected field plate is also reduced towards the drain. It is observed that the heterojunction becomes substantially conductive near the
図5A、5Bは、それぞれ、オン状態にあるいくつかの実施態様のHEMTのソース・ドレイン間での、ヘテロ接合での電圧及び電界を概略的に表すグラフ505、510である。HEMTの実施態様は、二重フィールドプレート構造(例えば、図1)、または三重以上のフィールドプレート構造(例えば、図2、3)を含み得る。グラフ505、510も概略図であり、電圧及び電界は、種々のパラメータの関数であり、並びに、このようなパラメータは、経時的に変化してよい。
5A and 5B are
グラフ505は、軸510及び横座標515を含む。軸510に沿った縦方向位置は、電圧を表す。横座標515に沿った横位置は、ソース・ドレイン間でのHEMTのヘテロ接合に沿った横位置を表す。グラフ520は、軸525及び横座標530を含む。軸525に沿った縦方向位置は、電界の大きさを表す。横座標530に沿った横位置は、ソース・ドレイン間でのHEMTのヘテロ接合に沿った横位置を表す。横座標515、530に沿った横位置は、例示を目的として、HEMT100、200、300(図1、2、3)の端部150、160、170、320に対応する。
The
示された幾何学的パラメータ、材料パラメータ、及び動作パラメータ下でのオン状態において、ヘテロ接合は、導電性であり、ソース及びドレインは、実質的に同じ電圧である。しかし、示されたパラメータの下であっても、ヘテロ接合は、有限の非ゼロの抵抗をもち、ソース電圧及びドレイン電圧は、同一ではない。ヘテロ接合がチャネルの全長にわたって理想的に一様な抵抗率をもつのであれば妥当であるように、例示を目的として、電圧535は、わずかだが一様に立ち上がる傾きと、最小だが一様な非ゼロ値の電界540とをもって表示される。必ずこうなるわけではない。例えば、ヘテロ接合の有限の抵抗率は、導電性であるとしても、接触電位差、担体密度、欠陥密度、及び/または他のパラメータの局所的な違いに起因して、横位置に応じて様々であってもよい。
In the on state under the indicated geometric, material, and operating parameters, the heterojunction is conductive and the source and drain are at substantially the same voltage. However, even under the parameters shown, the heterojunction has a finite non-zero resistance and the source and drain voltages are not the same. For purposes of illustration,
他の例として、例えば、ヘテロ接合における担体数が、理想的な導体により導通されることとなる電流と比べて比較的少ない場合、ヘテロ接合における電流は、特定の幾何学的パラメータ、材料パラメータ、及び動作パラメータの下で限定された空間電荷になり得る。比較的大きなソース・ドレイン間電位差ΔVSD及び電界が生じ得る。例えば、特定のパラメータの下において、所与のドレイン電流レベルに対し、ニー電圧以上(ΔVSD≧Vknee)で、比較的大きな電界が、ゲート電極の下方でドレインに向けて非空乏領域からさえも横方向に延在する。 As another example, for example, if the number of carriers in a heterojunction is relatively small compared to the current that would be conducted by an ideal conductor, the current in the heterojunction may be a specific geometric parameter, material parameter, And can be limited space charge under operating parameters. A relatively large source-drain potential difference ΔV SD and an electric field may occur. For example, under certain parameters, for a given drain current level, at or above the knee voltage (ΔV SD ≧ V knee ), a relatively large electric field may be generated from the non-depleted region toward the drain below the gate electrode. Also extends laterally.
いくつかの実施態様において、距離d3(ゲート接続フィールドプレート140の底部ドレイン側端部160からドレインに向かうフィールドプレート145、310の横方向の延在部を特徴付ける)は、ドレインに向かうこの比較的大きな電界の横方向の広がり未満である。フィールドプレート145、310の横方向延在部に対するこのような限定は、フィールドプレート145、310とヘテロ接合115との間に発生する電界を低減し得る。特に、ソース接続フィールドプレート145については、全ソース・ドレイン間電位差ΔVSDが、長さd3に沿った第1の絶縁材料層155、第2の絶縁材料層165、及び第3の絶縁材料層175の部分の全体でサポートされるわけではないこととなる。ゲート接続フィールドプレート310については、全ゲート・ドレイン間電位差は、長さd3に沿った第1の絶縁材料層155、第2の絶縁材料層165、及び第3の絶縁材料層175の部分の全体でサポートされるわけではないこととなる。この領域における電界を低減させることにより、HEMTの絶縁破壊電圧と寿命とが、改善され得る。
In some embodiments, the distance d3 (characterizing the lateral extension of the
従って、前述のとおり、図5A、5Bも、規範的で例示的な目的のための概略図である。軸510に沿った電圧535の縦方向位置は、HEMTの配置、例えば、HEMTが負荷の高い側に配置されるか低い側に配置されるかに応じて決まることとなる。
Thus, as described above, FIGS. 5A and 5B are also schematic diagrams for normative and exemplary purposes. The vertical position of
図6A、6Bは、それぞれ、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位VD1、VD2、VD3、VD4の場合についての、オフ状態にあるいくつかの実施態様のHEMTのソース・ドレイン間におけるヘテロ接合での電圧及び電界を概略的に表すグラフ605、620である。グラフ605、620は、規範的で例示的な目的のために示された、非常に概略的な図である。HEMTの実施態様は、二重フィールドプレート構造(例えば、図1)、または三重以上のフィールドプレート構造(例えば、図2、3)を含み得る。
FIGS. 6A and 6B show several embodiments of HEMTs in the off state for a fixed source and gate potential, respectively, for various different distinct drain potentials VD1, VD2, VD3, VD4. 6 are
グラフ605は、軸610及び横座標615を含む。軸610に沿った縦方向位置は、電圧を表す。横座標615に沿った横位置は、ソース・ドレイン間でのHEMTのヘテロ接合に沿った横位置を表す。グラフ620は、軸625及び横座標630を含む。軸625に沿った縦方向位置は、電界の大きさを表す。横座標630に沿った横位置は、ソース・ドレイン間でのHEMTのヘテロ接合に沿った横位置を表す。横座標615、630に沿った横位置は、例示を目的として、HEMT100、200、300(図1、2、3)の端部150、160、170、320に対応する。
The
オフ状態において、ヘテロ接合の横方向長さの全体にわたって、ソース・ドレイン間電位差ΔVSDがサポートされる。しかし、HEMTの幾何学的パラメータ、材料パラメータ、及び動作パラメータに応じて、電荷担体の局所的な空乏化の程度が異なり得る。これに対応して、ソース・ドレイン間電位差ΔVSDが変化するので、底部ドレイン側端部150の近傍での電圧変化425及び局大値430、底部ドレイン側端部160の近傍での電圧変化435及び局大値440、並びに、底部ドレイン側端部170、320の近傍での電圧変化445及び局大値450も異なり得る。
In the off state, a source-drain potential difference ΔV SD is supported throughout the lateral length of the heterojunction. However, depending on the HEMT's geometric parameters, material parameters, and operating parameters, the degree of local depletion of charge carriers can vary. Correspondingly, since the source-drain potential difference ΔV SD changes, the
グラフ605、620は、非常に概略的な図であるが、ゲート135の底部ドレイン側端部150の近傍での電界の局大値430は、グラフ620に表示されたより大きなソース・ドレイン間電位差ΔVSDで、飽和し始めることに留意されたい。言い換えると、比較的小さなソース・ドレイン間電位差ΔVSDで(例えば、VD1未満及びVD1とVD2との間のドレイン電圧で)、ソース・ドレイン間電位差ΔVSDの増加は、また、ゲート135の底部ドレイン側端部150の近傍での電界の局大値430の増加をもたらす。対称的に、比較的大きなソース・ドレイン間電位差ΔVSD(例えば、VD3とVD4との間のドレイン電圧)において、ソース・ドレイン間電位差ΔVSDの増加が、ゲート135の底部ドレイン側端部150の近傍での電界の局大値430において、より小さな増加または増加しないことさえもたらす。ドレイン電位の増加に伴う電界の局大値430における漸増的な変化のこの飽和または「頭打ち」は、ゲート接続フィールドプレート140の底部ドレイン側端部160の近傍での電荷担体の完全な空乏化に対応する。
Although the
いくつかの実施態様において、例えば、摂氏150度の室温内、または摂氏125度の室温内の一般的な動作条件でゲート端部電界の漸増が頭打ちとなるように、HEMTの幾何学的性質及び材料の性質が調整され得る。例えば、ゲート振幅の絶対値より大きな、ソースに対するドレイン電位で、ゲート端部電界の漸増が頭打ちとなるように、HEMTの幾何学的性質及び材料の性質が調整され得る。従って、ゲート振幅を規定する幾何学的性質及び材料の性質の少なくともいくつかは、ゲート端部電界の漸増の頭打ちに関連し、それ自体が、その同じ幾何学的性質及び材料の性質の少なくともいくつかの相互作用によって部分的に規定される。この方法で幾何学的性質及び材料の性質を調整することにより、ゲート135のドレイン側端部150の近傍のチャネルにおける最大の電界が制限され得、従って、半導体材料105及び/または110における中央深くのイオン化を低減または防止する。これは、関連する分散または崩壊効果を低減または防止さえもたらし、及び、半導体材料105及び/または110においてなだれ降伏が発生する可能性を低減または除去する。
In some embodiments, for example, the geometry of the HEMT, such that the gate edge field ramps up at typical operating conditions within a room temperature of 150 degrees Celsius or 125 degrees Celsius, and The properties of the material can be adjusted. For example, the geometry and material properties of the HEMT can be adjusted so that the gate edge field increases gradually with a drain potential relative to the source that is greater than the absolute value of the gate amplitude. Thus, at least some of the geometrical and material properties that define the gate amplitude are related to the ramping-up of the gate edge field, which itself is at least some of its same geometrical and material properties. Is partly defined by the interaction. By adjusting the geometric and material properties in this manner, the maximum electric field in the channel near the
他の例として、いくつかの実施態様において、HEMTの幾何学的性質及び材料の性質は、ゲート振幅の絶対値の2倍より大きな、ソースに対するドレイン電位、例えば、ゲート振幅の絶対値の2〜5倍またはゲート振幅の絶対値の3〜4倍において、その同じ動作条件の場合におけるゲート端部電界の漸増が頭打ちとなるように調整され得る。このような幾何学的性質及び材料の性質をこの方法で調整することにより、上記の利益が、さらに達成されやすい。 As another example, in some embodiments, the geometry and material properties of the HEMT are greater than twice the absolute value of the gate amplitude, eg, the drain potential relative to the source, eg, 2 to 2 of the absolute value of the gate amplitude. At 5 times or 3-4 times the absolute value of the gate amplitude, the gradual increase of the gate edge field at the same operating condition can be adjusted to peak. By adjusting such geometrical properties and material properties in this way, the above benefits are more likely to be achieved.
図7は、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位VD4、VD5、VD6、VD7の場合についての、オフ状態にあるいくつかの実施態様のHEMTのソース・ドレイン間におけるヘテロ接合での電界を概略的に表すグラフ720である。グラフ720は、規範的で例示的な目的のために示された非常に概略的な図である。HEMTの実施態様は、二重フィールドプレート構造(例えば、図1)、または三重以上のフィールドプレート構造(例えば、図2、3)を含み得る。
FIG. 7 shows the source and drain of some embodiments of the HEMT in the off state for a fixed source and gate potential, for various different discrete drain potentials VD4, VD5, VD6, VD7. 7 is a
グラフ720は、軸725及び横座標730を含む。軸725に沿った縦方向位置は、電界の大きさを表す。横座標730に沿った横位置は、ソース・ドレイン間でのHEMTのヘテロ接合に沿った横位置を表す。横座標730に沿った横位置は、例示を目的として、HEMT100、200、300(図1、2、3)の端部150、160、170、320に対応する。
The
オフ状態において、ヘテロ接合の横方向長さの全体にわたって、ソース・ドレイン間電位差ΔVSDがサポートされる。しかし、HEMTの幾何学的パラメータ、材料パラメータ、及び動作パラメータに応じて、電荷担体の局所的な空乏化の程度が異なり得る。 In the off state, a source-drain potential difference ΔV SD is supported throughout the lateral length of the heterojunction. However, depending on the HEMT's geometric parameters, material parameters, and operating parameters, the degree of local depletion of charge carriers can vary.
グラフ720は、非常に概略的な図であるが、次のことに留意されたい:
−ゲート135の底部ドレイン側端部150の近傍での電界の局大値430は、図示されたソース・ドレイン間電位差ΔVSDのすべてにおいて飽和する。及び
−ゲート接続フィールドプレート140の底部ドレイン側端部160の近傍での電界の局大値440は、グラフ720に示された、より大きなソース・ドレイン間電位差ΔVSDで飽和し始める。
The
The
言い換えると、比較的小さなソース・ドレイン間電位差ΔVSDで(例えば、VD4未満及びVD4とVD5との間のドレイン電圧で)、ソース・ドレイン間電位差ΔVSDの増加は、また、ゲート接続フィールドプレート140の底部ドレイン側端部160の近傍での電界の局大値440の増加をもたらす。対称的に、比較的大きなソース・ドレイン間電位差ΔVSDで(例えば、VD6とVD7との間のドレイン電圧で)、ソース・ドレイン間電位差ΔVSDの増加が、ゲート接続フィールドプレート140の底部ドレイン側端部160の近傍での電界の局大値440のより小さな増加または増加しないことをもたらす。ドレイン電位の増加に伴う電界の局大値440における漸増的な変化のこの飽和または「頭打ち」は、底部ドレイン側端部170、320のそれぞれの近傍での電荷担体の完全な空乏化に対応する。
In other words, with a relatively small source-drain potential difference ΔV SD (eg, at a drain voltage less than VD4 and between VD4 and VD5), an increase in the source-drain potential difference ΔV SD is also caused by the gate
いくつかの実施態様において、一般的な動作条件、例えば、摂氏150度の室温内、または摂氏125度の室温内で、ゲート端部電界の漸増が頭打ちとなるように、HEMTの幾何学的性質及び材料の性質(距離d3を含む)が調整され得る。例えば、ゲート端部電界の漸増が頭打ちとなるドレイン電位より大きなドレイン電位においてゲート接続フィールドプレートの漸増が頭打ちとなるように、HEMTの幾何学的性質及び材料の性質(距離d3を含む)が調整され得る。例えば、この電位差は、ゲート端部電界の漸増が頭打ちとなるドレイン電位の2倍より大きな電位差、例えば、ゲート端部電界の漸増が頭打ちとなるドレイン電位の3〜5倍の電位差であり得る。従って、ゲート端部電界の漸増の頭打ちを規定する幾何学的性質及び材料の性質の少なくともいくつかが、ゲート接続フィールドプレートの漸増の頭打ちに関連し、それ自体が、その同じ幾何学的性質及び材料の性質の少なくともいくつかの相互作用によって部分的に規定される。幾何学的性質及び材料の性質をこの方法で調整することにより、ゲート接続フィールドプレート140のドレイン側端部160の近傍のチャネルにおける最大の電界が制限され得、従って、半導体材料105及び/または110における中央深くのイオン化を低減または防止する。これは、関連する分散または崩壊効果を低減または防止さえもたらし、半導体材料105及び/または110においてなだれ降伏が発生する可能性を低減または除去する。
In some implementations, the geometry of the HEMT is such that the gate edge field ramps up at normal operating conditions, eg, room temperature of 150 degrees Celsius or room temperature of 125 degrees Celsius. And material properties (including distance d3) can be adjusted. For example, the geometry and material properties (including distance d3) of the HEMT are adjusted so that the gradual increase of the gate connection field plate reaches a peak at a drain potential greater than the drain potential at which the gate end electric field increases. Can be done. For example, the potential difference may be a potential difference that is greater than twice the drain potential at which the gradual increase in the gate end electric field reaches a peak, for example, a potential difference that is 3 to 5 times the drain potential at which the gradual increase in the gate end electric field reaches a peak. Thus, at least some of the geometrical and material properties that define the ramping-up of the gate edge field are related to the ramping-up of the gate connection field plate, which itself has its same geometrical properties and It is defined in part by at least some interactions of the material properties. By adjusting the geometry and material properties in this way, the maximum electric field in the channel near the
他の例として、いくつかの実施態様において、ゲート端部電界の漸増が頭打ちとなるドレイン電位の2.5倍より大きな、例えば、ゲート端部電界の漸増が頭打ちとなるドレイン電位の5倍、または、ゲート端部電界の漸増が頭打ちとなるドレイン電位の10倍にもなる、ソースに対するドレイン電位で、ゲート接続フィールドプレートの漸増が頭打ちとなるように、HEMTの幾何学的性質及び材料の性質(距離d3を含む)が調整され得る。幾何学的性質及び材料の性質をこの方法で調整することにより、上記の利益がさらに達成されやすい。 As another example, in some embodiments, a gradual increase in the gate end field is greater than 2.5 times the drain potential at which it peaks, for example, 5 times the drain potential at which the gradual increase in the gate end field peaks, Alternatively, the geometry and material properties of the HEMT so that the gradual increase of the gate connection field plate peaks at the drain potential relative to the source, where the gradual increase of the gate edge electric field is 10 times the peak drain potential. (Including the distance d3) can be adjusted. By adjusting the geometric and material properties in this way, the above benefits are more likely to be achieved.
図8は、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位VD4、VD5、VD6、VD7の場合についての、オフ状態にあるいくつかの実施態様のHEMTのソース・ドレイン間における、ヘテロ接合での電界を概略的に表すグラフ820である。グラフ720は、規範的で例示的な目的のために示された、非常に概略的な図である。HEMTの実施態様は、二重フィールドプレート構造(例えば、図1)、または三重以上のフィールドプレート構造(例えば、図2、3)を含み得る。
FIG. 8 shows the source and drain of some embodiments of the HEMT in the off state for a fixed source and gate potential, for various different and distinct drain potentials VD4, VD5, VD6, VD7. It is the
グラフ820は、軸825及び横座標830を含む。軸825に沿った縦方向位置は、電界の大きさを表す。横座標830に沿った横位置は、ソース・ドレイン間でのHEMTのヘテロ接合に沿った横位置を表す。横座標830に沿った横位置は、例示を目的として、HEMT100、200、300(図1、2、3)の端部150、160、170、320に対応する。
The
オフ状態において、ヘテロ接合の横方向長さの全体にわたって、ソース・ドレイン間電位差ΔVSDがサポートされる。しかし、グラフ820は、非常に概略的な図であるが、より大きなソース・ドレイン間電位差ΔVSDにおいてゲート接続フィールドプレート140の底部ドレイン側端部160の近傍での電界の局大値440が飽和し始めるまで、ゲート接続フィールドプレート140の底部ドレイン側端部160からドレインに向かって横方向に延在する電界が、底部ドレイン側端部170、320からソースに向けて横方向に延在する電界に達しないことに留意されたい。言い換えると、比較的小さなソース・ドレイン間電位差ΔVSDで(例えば、VD4未満、及びVD4とVD5との間のドレイン電圧で)、ヘテロ接合の一部805が実質的に導電性のまま残り、及び、一部805における電界が約ゼロである。対称的に、比較的大きなソース・ドレイン間電位差ΔVSDで(例えば、VD6とVD7との間の、及びVD7より大きなドレイン電圧で)、ドレイン側端部160及びドレイン側端部170、320の重なりから発生する局所的な空乏化(及び、付随する電界)、並びに、一部805の伝導率が低減される。
In the off state, a source-drain potential difference ΔV SD is supported throughout the lateral length of the heterojunction. However, although the
(一般的な動作条件の場合において)ゲート接続フィールドプレート140の底部ドレイン側端部160の近傍での電界の局大値440が飽和し始めるまで、ヘテロ接合の一部805が、ソース・ドレイン間電位差ΔVSDの増加に伴って、実質的に導電性のまま残るように、HEMTの幾何学的性質及び材料の性質(距離d3を含む)が調整され得る。このような動作条件の一例は、例えば、摂氏150度の室温内、または摂氏125度の室温内である。幾何学的性質及び材料の性質を調整することにより、ゲート接続フィールドプレート140のドレイン側端部160の近傍でのチャネルにおける最大の電界は、制限され得、従って、半導体材料105及び/または110における中央深くのイオン化を低減または防止する。
Until the
図9は、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位の場合についての、オフ状態にあるいくつかの実施態様のHEMTのソース・ドレイン間における、ヘテロ接合での電界を概略的に表すグラフ920である。グラフ920は、規範的で例示的な目的のために示された、非常に概略的な図である。HEMTの実施態様は、三重以上のフィールドプレート構造(例えば、図2、3)を含む。
FIG. 9 shows the heterojunction between the source and drain of some embodiments of the HEMT in the off state for a fixed source and gate potential, for various different discrete drain potential cases. 2 is a
グラフ920は、軸925及び横座標930を含む。軸925に沿った縦方向位置は、電界の大きさを表す。横座標930に沿った横位置は、ソース・ドレイン間でのHEMTのヘテロ接合に沿った横位置を表す。横座標930に沿った横位置は、例示を目的として、HEMT200、300(図2、3)の端部150、160、170、320、220に対応する。
The
オフ状態において、ヘテロ接合の横方向長さの全体にわたって、ソース・ドレイン間電位差ΔVSDがサポートされる。例示的なパラメータの下において、第2のソース接続プレート210の底部ドレイン側端部220は、さらに、ヘテロ接合から電荷担体を空乏化し、及びドレインの近傍455で電界を発生させる。従って、(一般的な動作条件の場合において)ヘテロ接合と第2のソース接続プレート210との間の縦方向の電圧差に起因して、ドレインの近傍455のヘテロ接合の一部が空乏化するように、HEMTの幾何学的性質及び材料の性質が調整され得る。このような動作条件の一例は、例えば、摂氏150度の室温内、または摂氏125度の室温内である。
In the off state, a source-drain potential difference ΔV SD is supported throughout the lateral length of the heterojunction. Under the exemplary parameters, the bottom
幾何学的性質及び材料の性質をこの方法で調整することにより、装置がオフ状態にある間に、ヘテロ接合と第2のソース接続プレート210との間の電位差が、及び、その結果として電界が、低減し得る。特に、ソース・ドレイン間電位差ΔVSDの一部が、ドレインの近傍455でヘテロ接合115に沿って減少するので、全ソース・ドレイン間電位差ΔVSDが、第2のソース接続プレート210と第2のソース接続プレート210の下方にあるヘテロ接合115の一部との間に印加されるわけではない。その代わり、例えば、介在する絶縁材料(単数または複数)への電荷注入の可能性及び/または絶縁破壊を低減させるような、より小さな電位差が存在する。
By adjusting the geometry and material properties in this way, the potential difference between the heterojunction and the second
いくつかの実施態様において、HEMTは、少なくとも短期間にわたって、ヘテロ接合と第2のソース接続プレート210との間で、少なくとも最大の指定されたソース・ドレイン間電位差ΔVSDで動作するように調整される幾何学的性質及び材料の性質をもつ。特に、HEMTが、オフ状態において、それらの動作寿命の比較的大きなパーセントを消費する可能性があるが、切り替え中、最大の動作上のソース・ドレイン間電位差ΔVSDに近い電位が、過渡的にヘテロ接合と第2のソース接続プレート210との間に現れる。どのような理論にも縛られる意図はないが、ヘテロ接合での空乏化及び(再)蓄積過程は、ヘテロ接合の横方向長さの全体に沿って一様には発生しない可能性があると考えられる。例えば、オフ状態とオン状態との間の切り替えの場面において、ドレインの近傍455のヘテロ接合115の一部が、ヘテロ接合115の他の部分より高速に電荷を(再)蓄積し得る。この場合、ヘテロ接合115の他の部分より前に、ドレインの近傍455のヘテロ接合が導電性になり得る。この過渡状態の間、ドレイン電圧VDは、近傍455内に広がり得、及び、全ソース・ドレイン間電位差ΔVSDが、第2のソース接続プレート210とヘテロ接合115のうちの下方にある部分との間でサポートされることとなる。
In some embodiments, the HEMT is tuned to operate at least a specified source-drain potential difference ΔV SD between the heterojunction and the second
いくつかの実施態様が説明されてきた。しかし、様々な変更が適用されることが理解される。例えば、図示された実施態様は、すべて、横方向チャネルHEMTであるが、縦方向ヘテロ接合が形成され得るのであれば、同じ技術が、縦方向チャネルHEMTに適用され得る。従って、他の実施態様が、付属の請求項の範囲内にある。 Several embodiments have been described. However, it is understood that various changes apply. For example, the illustrated embodiments are all lateral channel HEMTs, but the same techniques can be applied to the longitudinal channel HEMTs as long as longitudinal heterojunctions can be formed. Accordingly, other embodiments are within the scope of the appended claims.
Claims (27)
ソース電極、ドレイン電極、及びゲート電極であって、前記ゲート電極が前記ソース電極と前記ドレイン電極との間の前記ヘテロ接合における伝導を調節するように配設されており、前記ゲートがドレイン側端部を有する、前記ソース電極、前記ドレイン電極、及び前記ゲート電極;
前記ゲート電極のドレイン側端部の上方に配設されて前記ドレインに向けて横方向に延在したゲート接続フィールドプレート;及び
前記ゲート接続フィールドプレートのドレイン側端部の上方に配設されて前記ドレインに向けて横方向に延在した第2のフィールドプレート;
を備え、
オフ状態において、及び、ゲート振幅の絶対値を上回る前記ソースと前記ドレインとの間の電位差で、電荷担体が、前記ゲート接続フィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から空乏化し、電荷担体の前記空乏化が、前記ゲート電極の前記ドレイン側端部の近傍での前記ヘテロ接合における横方向電界を飽和させるのに効果的である、
HEMT。 A first semiconductor material and a second semiconductor material arranged to form a heterojunction at a position where a two-dimensional electron gas is generated;
A source electrode, a drain electrode, and a gate electrode, wherein the gate electrode is arranged to regulate conduction in the heterojunction between the source electrode and the drain electrode, and the gate is connected to a drain side end The source electrode, the drain electrode, and the gate electrode having a portion;
A gate connection field plate disposed above a drain side end of the gate electrode and extending laterally toward the drain; and a gate connection field plate disposed above a drain side end of the gate connection field plate A second field plate extending laterally toward the drain;
With
In an off state and with a potential difference between the source and the drain that exceeds the absolute value of the gate amplitude, charge carriers are removed from a portion of the heterojunction in the vicinity of the drain side end of the gate connection field plate. Depleted and the depletion of charge carriers is effective to saturate a lateral electric field at the heterojunction in the vicinity of the drain side end of the gate electrode;
HEMT.
前記ヘテロ接合での第1の電界が、前記ゲート接続フィールドプレートのドレイン側端部からドレイン区画を広げ;
前記ヘテロ接合での第2の電界が、前記第2のフィールドプレートのドレイン側端部からソース区画を広げ;及び、
前記第1の電界は、まず、前記第2のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソースと前記ドレインとの間の電位差を上回る前記ソースと前記ドレインとの間の電位差でのみ、前記第2の電界と重なる、
請求項4のHEMT。 In the off state:
A first electric field at the heterojunction widens the drain compartment from the drain side end of the gate connection field plate;
A second electric field at the heterojunction unfolds the source section from the drain side end of the second field plate; and
The first electric field first exceeds the potential difference between the source and the drain, where charge carriers are depleted from a portion of the heterojunction in the vicinity of the drain side end of the second field plate. Only the potential difference between the source and the drain overlaps the second electric field;
The HEMT of claim 4.
をさらに備える、請求項1のHEMT。 A third field plate disposed above the drain side end of the second field plate and extending laterally toward the drain;
The HEMT of claim 1, further comprising:
請求項7のHEMT。 The source exceeding the potential difference between the source and the drain in which the charge carriers are depleted from a portion of the heterojunction in the off state and in the vicinity of the drain side end of the second field plate; A potential difference between the drain and a portion of the heterojunction in the vicinity of the drain is depleted due to the longitudinal voltage difference between the heterojunction and the third field plate;
The HEMT of claim 7.
請求項7のHEMT。 The third field plate is a source connection field plate;
The HEMT of claim 7.
前記ヘテロ接合での第1の電界が、前記ゲート接続フィールドプレートのドレイン側端部からドレイン区画を広げ;
前記ヘテロ接合での第2の電界が、前記第2のフィールドプレートのドレイン側端部からソース区画を広げ;及び、
前記第1の電界が、まず、前記第2のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソースと前記ドレインとの間の電位差を上回る前記ソースと前記ドレインとの間の電位差でのみ、前記第2の電界と重なる、
請求項1のHEMT。 In the off state:
A first electric field at the heterojunction widens the drain compartment from the drain side end of the gate connection field plate;
A second electric field at the heterojunction unfolds the source section from the drain side end of the second field plate; and
The first electric field first exceeds a potential difference between the source and the drain where charge carriers are depleted from a portion of the heterojunction in the vicinity of the drain side end of the second field plate. Only the potential difference between the source and the drain overlaps the second electric field;
The HEMT of claim 1.
請求項10のHEMT。 The first electric field first exceeds the source that exceeds the potential difference between the source and the drain where charge carriers are depleted from a portion of the heterojunction in the vicinity of the drain side end of the second field plate; Only the potential difference with the drain overlaps the second electric field,
The HEMT of claim 10.
シート担体密度が、前記ヘテロ接合で発生し;及び、
特定の動作パラメータでの長期動作の後、定常状態に達した後、いくつかの前記絶縁材料層における単位面積あたりの電荷欠陥数が、前記シート担体密度未満である、
請求項1のHEMT。 The HEMT includes one or more layers of insulating material over the first and second semiconductor materials;
A sheet carrier density occurs at the heterojunction; and
After reaching steady state after long-term operation with specific operating parameters, the number of charge defects per unit area in some of the insulating material layers is less than the sheet carrier density,
The HEMT of claim 1.
請求項12のHEMT。 The number of charge defects per unit area in the insulating material layer is less than 10% of the sheet carrier density.
The HEMT of claim 12.
請求項1のHEMT。 The first and second semiconductor materials are GaN and AlGaN, respectively;
The HEMT of claim 1.
請求項14のHEMT。 The gate electrode is separated from the second semiconductor material by an aluminum silicon nitride layer;
The HEMT of claim 14.
ソース電極、ドレイン電極、及びゲート電極であって、前記ゲート電極が、前記ソース電極と前記ドレイン電極との間の前記ヘテロ接合における伝導を調節するように配設され、前記ゲートがドレイン側端部を有する、前記ソース電極、前記ドレイン電極、及び前記ゲート電極;
前記ゲート電極のドレイン側端部の上方に配設されて前記ドレインに向けて横方向に延在したゲート接続フィールドプレート;及び
前記ゲート接続フィールドプレートのドレイン側端部の上方に配設されて前記ドレインに向けて横方向に延在した第2のフィールドプレート、
を備え、
前記オフ状態において:
前記ヘテロ接合での第1の電界が、前記ゲート接続フィールドプレートのドレイン側端部からドレイン区画を広げ;
前記ヘテロ接合での第2の電界が、前記第2のフィールドプレートのドレイン側端部からソース区画を広げ;及び、
前記第1の電界が、まず、前記第2のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソースと前記ドレインとの間の電位差を上回る前記ソースと前記ドレインとの間の電位差でのみ前記第2の電界と重なる、
HEMT。 A first semiconductor material and a second semiconductor material arranged to form a heterojunction at a position where a two-dimensional electron gas is generated;
A source electrode, a drain electrode, and a gate electrode, wherein the gate electrode is disposed to regulate conduction at the heterojunction between the source electrode and the drain electrode, and the gate is at a drain side end. The source electrode, the drain electrode, and the gate electrode;
A gate connection field plate disposed above a drain side end of the gate electrode and extending laterally toward the drain; and a gate connection field plate disposed above a drain side end of the gate connection field plate A second field plate extending laterally toward the drain;
With
In the off state:
A first electric field at the heterojunction widens the drain compartment from the drain side end of the gate connection field plate;
A second electric field at the heterojunction unfolds the source section from the drain side end of the second field plate; and
The first electric field first exceeds a potential difference between the source and the drain where charge carriers are depleted from a portion of the heterojunction in the vicinity of the drain side end of the second field plate. Overlaps the second electric field only at the potential difference between the source and the drain;
HEMT.
前記基板上方に配設された第1の活性層;
第2の活性層であって、前記第1の活性層と前記第2の活性層との間に横方向導電チャネルが発生するように前記第1の活性層上に配設された、前記第2の活性層;
ソース及びドレイン電極;
前記第2の活性層上方に配設された第1のパッシベーション層;
前記第1のパッシベーション層上方に配設されたゲート電極;
前記ゲート電極上方に配設された第2のパッシベーション層;
前記ドレイン電極に最も近い前記ゲート電極の端部を越えて第1の距離だけ延在したゲートフィールドプレート;
前記第1の金属パターン上方に配設された第3のパッシベーション層;及び
前記ソース電極及び前記ゲート電極の1つに電気的に接続され、かつ、前記ドレイン電極に最も近い前記ゲートフィールドプレートの端部を越えて第2の距離だけ延在した第2のフィールドプレート、
を備え、
前記第2のフィールドプレートの端部が、前記第2のフィールドプレートに隣接した前記ドレイン電極の第1の延在部から第3の距離ぶん離間しており、
小さい方の閾値を上回る利用可能なゲート振幅の絶対値より大きな第1のドレインバイアスに対して前記ゲート電極下方の前記横方向導電チャネルの一部がピンチオフ状態であるときに、ゲート端部電界の漸増が頭打ちとなるように、前記第1の距離が選択される、
を備える半導体装置。 substrate;
A first active layer disposed over the substrate;
A second active layer disposed on the first active layer such that a lateral conductive channel is generated between the first active layer and the second active layer. Two active layers;
Source and drain electrodes;
A first passivation layer disposed above the second active layer;
A gate electrode disposed above the first passivation layer;
A second passivation layer disposed above the gate electrode;
A gate field plate extending a first distance beyond an end of the gate electrode closest to the drain electrode;
A third passivation layer disposed over the first metal pattern; and an end of the gate field plate electrically connected to one of the source electrode and the gate electrode and closest to the drain electrode A second field plate extending a second distance beyond the section,
With
An end of the second field plate is spaced a third distance from a first extension of the drain electrode adjacent to the second field plate;
When a portion of the lateral conduction channel below the gate electrode is in a pinch-off state for a first drain bias greater than the absolute value of the available gate amplitude above the smaller threshold, The first distance is selected such that the gradual increase peaks.
A semiconductor device comprising:
前記ゲートフィールドプレートが、前記第2のパッシベーション層上に配設された第1の金属パターンにより画定され、前記第1の金属パターンが、前記ゲート電極全体の上方で横方向に延在し;
前記第2のフィールドプレートが、前記第3のパッシベーション層上に配設された第2の金属パターンにより画定されたソースフィールドプレートであり、前記第2の金属パターンが、前記ソース電極に電気的に接続され、かつ、前記第1の金属パターン全体の上方で横方向に延在し、かつ、前記ドレイン電極に最も近い前記第1の金属パターンの端部を越えて前記第2の距離ぶんさらに延在し、前記第2の金属パターンの端部が、前記第2の金属パターンに隣接した前記ドレイン電極の前記第1の延在部から前記第3の距離ぶん離間している、
請求項19の半導体装置。 The source and drain electrodes are disposed above the second active layer;
The gate field plate is defined by a first metal pattern disposed on the second passivation layer, the first metal pattern extending laterally above the entire gate electrode;
The second field plate is a source field plate defined by a second metal pattern disposed on the third passivation layer, and the second metal pattern is electrically connected to the source electrode. Connected and extends laterally above the entire first metal pattern and extends further by the second distance beyond the end of the first metal pattern closest to the drain electrode. And an end of the second metal pattern is separated from the first extension of the drain electrode adjacent to the second metal pattern by the third distance.
The semiconductor device according to claim 19.
前記第4のパッシベーション層上に配設された第3の金属パターンにより画定されたシールドラップ、をさらに備え、
前記第3の金属パターンが、前記ソース電極に電気的に接続され、かつ、前記第3の金属パターンに隣接した前記ドレイン電極の第2の延在部から前記第3の距離に、前記第3の金属パターンが端部をもつように、前記横方向導電チャネルの大部分の上方で横方向に延在している、
請求項20の半導体装置。 A fourth passivation layer disposed above the second metal pattern; and
A shield wrap defined by a third metal pattern disposed on the fourth passivation layer;
The third metal pattern is electrically connected to the source electrode and at a third distance from a second extension of the drain electrode adjacent to the third metal pattern. Extending laterally above a majority of the lateral conductive channel such that the metal pattern has an end,
21. The semiconductor device according to claim 20.
前記第4のパッシベーション層の厚さが、0.5〜2マイクロメートルである、
請求項21の半導体装置。 The distance from the end to the end between the third metal pattern and the second extension of the drain electrode is 2-6 micrometers; and the thickness of the fourth passivation layer Is 0.5 to 2 micrometers,
The semiconductor device according to claim 21.
請求項20の半導体装置。 The first drain bias is about 2-5 times greater than the absolute value of the available gate amplitude above a threshold;
21. The semiconductor device according to claim 20.
前記第2の距離が、2.5〜7.5マイクロメートルであり;
前記第3の距離が、2〜6マイクロメートルであり;
前記ゲート電極と前記ドレイン電極との間の端部から端部までの距離が、8〜26マイクロメートルであり;及び
前記第3のパッシベーション層の厚さが、0.35〜0.75マイクロメートルである、
請求項19の半導体装置。 The first distance is 1.5 to 3.5 micrometers;
The second distance is 2.5 to 7.5 micrometers;
The third distance is 2-6 micrometers;
The distance between the gate electrode and the drain electrode is 8 to 26 micrometers; and the thickness of the third passivation layer is 0.35 to 0.75 micrometers. Is,
The semiconductor device according to claim 19.
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