JP2016111297A - Wiring board, semiconductor device, and method of manufacturing wiring board - Google Patents
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Abstract
Description
本発明は、配線基板、半導体装置及び配線基板の製造方法に関するものである。 The present invention relates to a wiring board, a semiconductor device, and a manufacturing method of the wiring board.
半導体チップ等の電子部品を実装するための配線基板は、様々な形状・構造のものが提案されている。近年は、半導体チップの高集積化及び高機能化に伴い、半導体チップが実装される配線基板においても配線の微細化の要求が高まっている。そこで、配線パターンの形成されたベース基板上にソルダレジスト層を形成し、そのソルダレジスト層から露出する配線パターン上に柱状の接続端子を形成した配線基板が提案されている(例えば、特許文献1参照)。 Various shapes and structures of wiring boards for mounting electronic components such as semiconductor chips have been proposed. In recent years, with higher integration and higher functionality of semiconductor chips, there is an increasing demand for wiring miniaturization even in wiring boards on which semiconductor chips are mounted. Therefore, a wiring board is proposed in which a solder resist layer is formed on a base substrate on which a wiring pattern is formed, and columnar connection terminals are formed on the wiring pattern exposed from the solder resist layer (for example, Patent Document 1). reference).
ところで、ソルダレジスト層の材料として感光性樹脂を用いる場合には、そのソルダレジスト層と接続端子との界面にクラック等が生じやすいという問題がある。詳述すると、感光性樹脂からなるソルダレジスト層は、ガラスクロス等の補強材を含有していないため、機械的強度が弱い。また、ソルダレジスト層と接続端子(例えば、銅層)とは熱膨張係数が異なる。このため、接続端子が形成される領域では、接続端子とソルダレジスト層との界面に熱応力が集中し、その界面にクラック等が生じやすい。 By the way, when a photosensitive resin is used as the material of the solder resist layer, there is a problem that cracks or the like are likely to occur at the interface between the solder resist layer and the connection terminal. More specifically, since the solder resist layer made of a photosensitive resin does not contain a reinforcing material such as glass cloth, the mechanical strength is weak. The solder resist layer and the connection terminal (for example, copper layer) have different thermal expansion coefficients. For this reason, in a region where the connection terminal is formed, thermal stress concentrates on the interface between the connection terminal and the solder resist layer, and cracks or the like are likely to occur at the interface.
本発明の一観点によれば、第1配線層と、感光性樹脂を主成分とする絶縁性樹脂からなり、前記第1配線層を被覆する第1絶縁層と、前記第1絶縁層を厚さ方向に貫通して前記第1配線層を露出する貫通孔内に形成された第1ビア配線と、前記第1ビア配線を介して前記第1配線層と電気的に接続され、前記第1絶縁層の上面から上方に突出して形成され、電子部品と接続される接続端子と、感光性樹脂を主成分とする絶縁性樹脂からなり、前記接続端子の側面を被覆するように前記第1絶縁層の上面に形成された保護層と、を有し、前記保護層は、前記電子部品が実装される実装領域に形成され、前記接続端子の側面に接して前記接続端子を取り囲むように形成された第1保護層と、前記実装領域よりも外側の外周領域において、前記第1絶縁層の上面を露出する第1開口部により前記第1保護層と離間して形成され、前記第1保護層よりも薄く形成された第2保護層とを有する。 According to one aspect of the present invention, the first wiring layer is made of an insulating resin whose main component is a photosensitive resin, and the first insulating layer covering the first wiring layer and the first insulating layer are thick. A first via wiring formed in a through hole penetrating in a vertical direction to expose the first wiring layer; and electrically connected to the first wiring layer via the first via wiring; The first insulating layer is formed to protrude upward from the upper surface of the insulating layer, and includes a connection terminal connected to the electronic component and an insulating resin mainly composed of a photosensitive resin, and covers the side surface of the connection terminal. A protective layer formed on an upper surface of the layer, wherein the protective layer is formed in a mounting region where the electronic component is mounted, and is formed so as to contact the side surface of the connection terminal and surround the connection terminal. And the first protective layer and the outer peripheral region outside the mounting region. It formed spaced apart from the first protective layer by a first opening exposing the upper surface of the edge layer, and a second protective layer formed thinner than the first protective layer.
本発明の一観点によれば、接続端子と絶縁層との界面にクラック等が発生することを抑制できるという効果を奏する。 According to one aspect of the present invention, it is possible to suppress the occurrence of cracks and the like at the interface between the connection terminal and the insulating layer.
以下、一実施形態を添付図面を参照して説明する。
なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。
Hereinafter, an embodiment will be described with reference to the accompanying drawings.
In the accompanying drawings, for convenience, there is a case where a characteristic part is enlarged to make the characteristic easy to understand, and a dimensional ratio of each component is not always the same as an actual one. In the cross-sectional view, in order to make the cross-sectional structure of each member easy to understand, the hatching of some members is shown in place of a satin pattern, and the hatching of some members is omitted.
図1(a)に示すように、配線基板10は、配線構造11(第1配線構造)と、配線構造11の一方の側(ここでは、上側)に積層された配線構造12(第2配線構造)と、配線構造11の他方の側(ここでは、下側)に積層されたソルダレジスト層13とを有している。配線基板10の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、配線基板10の平面形状は、20mm×20mm〜40mm×40mm程度の正方形状とすることができる。 As shown in FIG. 1A, a wiring board 10 includes a wiring structure 11 (first wiring structure) and a wiring structure 12 (second wiring) stacked on one side (here, the upper side) of the wiring structure 11. Structure) and a solder resist layer 13 laminated on the other side (here, the lower side) of the wiring structure 11. The planar shape of the wiring board 10 can be an arbitrary shape and an arbitrary size. For example, the planar shape of the wiring board 10 can be a square shape of about 20 mm × 20 mm to 40 mm × 40 mm.
まず、配線構造11の構造について説明する。
配線構造11は、配線構造12よりも配線密度の低い配線層が形成された低密度配線層である。この配線構造11は、コア基板20と、コア基板20の上面20Aに積層された絶縁層31と、コア基板20の下面20Bに積層された絶縁層41とを有している。
First, the structure of the wiring structure 11 will be described.
The wiring structure 11 is a low-density wiring layer in which a wiring layer having a wiring density lower than that of the wiring structure 12 is formed. The wiring structure 11 includes a core substrate 20, an insulating layer 31 stacked on the upper surface 20 </ b> A of the core substrate 20, and an insulating layer 41 stacked on the lower surface 20 </ b> B of the core substrate 20.
ここで、コア基板20及び絶縁層31,41の材料としては、例えば、熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。例えば、コア基板20及び絶縁層31,41の材料としては、補強材であるガラスクロス(ガラス織布)にエポキシ樹脂を主成分とする熱硬化性の絶縁性樹脂を含浸させ硬化させた、いわゆるガラスエポキシ樹脂を用いることができる。補強材としてはガラスクロスに限らず、例えば、ガラス不織布、アラミド織布、アラミド不織布、液晶ポリマ(Liquid Crystal Polymer:LCP)織布やLCP不織布を用いることができる。熱硬化性の絶縁性樹脂としてはエポキシ樹脂に限らず、例えば、ポリイミド樹脂やシアネート樹脂などの絶縁性樹脂を用いることができる。なお、コア基板20及び絶縁層31,41は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。また、コア基板20及び絶縁層31,41の材料としては、例えば、補強材が含有されていない熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることもできる。 Here, as the material of the core substrate 20 and the insulating layers 31 and 41, for example, a non-photosensitive insulating resin mainly composed of a thermosetting resin can be used. For example, as a material of the core substrate 20 and the insulating layers 31 and 41, a so-called glass cloth (glass woven fabric) which is a reinforcing material is impregnated with a thermosetting insulating resin mainly composed of an epoxy resin and cured. Glass epoxy resin can be used. The reinforcing material is not limited to glass cloth, and for example, a glass nonwoven fabric, an aramid woven fabric, an aramid nonwoven fabric, a liquid crystal polymer (LCP) woven fabric or an LCP nonwoven fabric can be used. The thermosetting insulating resin is not limited to an epoxy resin, and for example, an insulating resin such as a polyimide resin or a cyanate resin can be used. The core substrate 20 and the insulating layers 31 and 41 may contain a filler such as silica or alumina, for example. In addition, as the material of the core substrate 20 and the insulating layers 31 and 41, for example, a non-photosensitive insulating resin whose main component is a thermosetting resin not containing a reinforcing material can be used.
コア基板20は、配線構造11の厚さ方向の中心付近に設けられている。コア基板20の厚さは、例えば80〜800μm程度とすることができる。コア基板20には、所要の箇所(図1(a)では4箇所)に貫通孔20Xが設けられている。貫通孔20Xは、コア基板20の上面20Aから下面20Bまでを貫通するように形成されている。貫通孔20X内には、コア基板20を厚さ方向に貫通する貫通電極21が形成されている。貫通電極21は、例えば、貫通孔20X内に充填されている。貫通孔20X及び貫通電極21は、図示は省略するが、例えば平面視略円形状に形成されている。これら貫通孔20X及び貫通電極21の直径は、例えば、50〜100μm程度とすることができる。貫通孔20X及び貫通電極21のピッチは、例えば、100〜200μm程度とすることができる。また、貫通電極21の材料としては、例えば、銅(Cu)や銅合金を用いることができる。 The core substrate 20 is provided near the center of the wiring structure 11 in the thickness direction. The thickness of the core substrate 20 can be about 80 to 800 μm, for example. The core substrate 20 is provided with through holes 20X at required locations (four locations in FIG. 1A). The through hole 20X is formed so as to penetrate from the upper surface 20A to the lower surface 20B of the core substrate 20. A through electrode 21 that penetrates the core substrate 20 in the thickness direction is formed in the through hole 20X. The through electrode 21 is filled in the through hole 20X, for example. The through hole 20X and the through electrode 21 are formed in, for example, a substantially circular shape in plan view, although illustration is omitted. The diameters of the through hole 20X and the through electrode 21 can be set to, for example, about 50 to 100 μm. The pitch of the through holes 20X and the through electrodes 21 can be set to, for example, about 100 to 200 μm. Moreover, as a material of the through electrode 21, for example, copper (Cu) or a copper alloy can be used.
コア基板20の上面20Aには配線層22が形成され、コア基板20の下面20Bには配線層23が形成されている。これら配線層22,23は貫通電極21を介して相互に電気的に接続されている。なお、配線層22,23の材料としては、例えば、銅や銅合金を用いることができる。配線層22,23の厚さは、例えば、15〜35μm程度とすることができる。配線層22,23のラインアンドスペース(L/S)は、例えば、20μm/20μm程度とすることができる。ここで、ラインアンドスペース(L/S)は、配線の幅と、隣り合う配線同士の間隔とを示す。 A wiring layer 22 is formed on the upper surface 20 </ b> A of the core substrate 20, and a wiring layer 23 is formed on the lower surface 20 </ b> B of the core substrate 20. These wiring layers 22 and 23 are electrically connected to each other through the through electrode 21. In addition, as a material of the wiring layers 22 and 23, for example, copper or a copper alloy can be used. The thickness of the wiring layers 22 and 23 can be about 15 to 35 μm, for example. The line and space (L / S) of the wiring layers 22 and 23 can be, for example, about 20 μm / 20 μm. Here, the line and space (L / S) indicates the width of the wiring and the interval between adjacent wirings.
コア基板20の上面20Aには、絶縁層31と、絶縁層31に形成されたビア配線32とが積層されている。
絶縁層31は、配線層22を被覆するように、コア基板20の上面20Aに積層されている。絶縁層31の厚さは、例えば、コア基板20よりも薄く設定されている。例えば、絶縁層31の厚さは40〜75μm程度とすることができる。
An insulating layer 31 and a via wiring 32 formed in the insulating layer 31 are stacked on the upper surface 20A of the core substrate 20.
The insulating layer 31 is laminated on the upper surface 20 </ b> A of the core substrate 20 so as to cover the wiring layer 22. The thickness of the insulating layer 31 is set to be thinner than the core substrate 20, for example. For example, the thickness of the insulating layer 31 can be about 40 to 75 μm.
絶縁層31には、上面31Aの所要の箇所に開口し、当該絶縁層31を厚さ方向に貫通して配線層22の上面の一部を露出する貫通孔31Xが形成されている。貫通孔31Xは、図1(a)において下側(コア基板20側)から上側(配線構造12側)に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、貫通孔31Xは、下側の開口端の開口径が上側の開口端の開口径よりも小さくなる略逆円錐台形状に形成されている。なお、貫通孔31Xの上側の開口端の開口径は、例えば、貫通電極21の直径よりも小さい。例えば、貫通孔31Xの上側の開口端の開口径は50〜70μm程度とすることができる。 The insulating layer 31 is formed with a through hole 31 </ b> X that opens at a required location on the upper surface 31 </ b> A and penetrates the insulating layer 31 in the thickness direction to expose a part of the upper surface of the wiring layer 22. The through hole 31X is formed in a tapered shape whose diameter increases from the lower side (core substrate 20 side) to the upper side (wiring structure 12 side) in FIG. For example, the through hole 31X is formed in a substantially inverted truncated cone shape in which the opening diameter of the lower opening end is smaller than the opening diameter of the upper opening end. The opening diameter of the upper opening end of the through hole 31X is smaller than the diameter of the through electrode 21, for example. For example, the opening diameter of the upper opening end of the through hole 31X can be about 50 to 70 μm.
絶縁層31の上面31Aは、凹凸が少ない平滑面(低粗度面)である。例えば、絶縁層31の上面31Aは研磨面である。絶縁層31の上面31Aは、例えば、貫通孔31Xの内側面よりも表面粗度が小さく、絶縁層41の下面よりも表面粗度が小さくなっている。絶縁層31の上面31Aの粗度は、表面粗さRa値で例えば15〜40nm程度となるように設定されている。また、貫通孔31Xの内側面の粗度及び絶縁層41の下面の粗度は、表面粗さRa値で例えば300〜400nm程度となるように設定されている。ここで、表面粗さRa値とは、表面粗さを表わす数値の一種であり、算術平均粗さと呼ばれるものであって、具体的には測定領域内で変化する高さの絶対値を平均ラインである表面から測定して算術平均したものである。 The upper surface 31A of the insulating layer 31 is a smooth surface (low roughness surface) with few irregularities. For example, the upper surface 31A of the insulating layer 31 is a polished surface. For example, the upper surface 31A of the insulating layer 31 has a surface roughness smaller than that of the inner surface of the through-hole 31X and a surface roughness smaller than that of the lower surface of the insulating layer 41. The roughness of the upper surface 31A of the insulating layer 31 is set to be, for example, about 15 to 40 nm in terms of the surface roughness Ra value. Further, the roughness of the inner side surface of the through hole 31X and the roughness of the lower surface of the insulating layer 41 are set to be, for example, about 300 to 400 nm in terms of the surface roughness Ra value. Here, the surface roughness Ra value is a kind of numerical value representing the surface roughness, and is called arithmetic average roughness. Specifically, the absolute value of the height changing in the measurement region is expressed as an average line. Measured from the surface and arithmetically averaged.
貫通孔31X内には、配線層22と電気的に接続されるビア配線32が形成されている。このビア配線32は、絶縁層31を厚さ方向に貫通するように形成されている。本例のビア配線32は、貫通孔31X内に充填されている。本例のビア配線32は、貫通孔31Xと同様に、上端面32Aが下端面よりも大きくなる略逆円錐台形状に形成されている。ビア配線32の上端面32Aの直径は例えば50〜70μm程度とすることができる。 A via wiring 32 electrically connected to the wiring layer 22 is formed in the through hole 31X. The via wiring 32 is formed so as to penetrate the insulating layer 31 in the thickness direction. The via wiring 32 of this example is filled in the through hole 31X. Similar to the through hole 31X, the via wiring 32 of the present example is formed in a substantially inverted truncated cone shape in which the upper end surface 32A is larger than the lower end surface. The diameter of the upper end surface 32A of the via wiring 32 can be, for example, about 50 to 70 μm.
ビア配線32の上端面32Aは、絶縁層31の上面31Aから露出されている。例えば、ビア配線32の上端面32Aは、絶縁層31の上面31Aと略面一に形成されている。ビア配線32の上端面32Aは、絶縁層31の上面31Aと同様に、凹凸が少ない平滑面(低粗度面)である。例えば、ビア配線32の上端面32Aは研磨面である。ビア配線32の上端面32Aの粗度は、表面粗さRa値で例えば15〜40nm程度となるように設定されている。なお、ビア配線32の材料としては、例えば、銅や銅合金を用いることができる。 An upper end surface 32 </ b> A of the via wiring 32 is exposed from the upper surface 31 </ b> A of the insulating layer 31. For example, the upper end surface 32A of the via wiring 32 is formed substantially flush with the upper surface 31A of the insulating layer 31. Similar to the upper surface 31A of the insulating layer 31, the upper end surface 32A of the via wiring 32 is a smooth surface (low roughness surface) with few irregularities. For example, the upper end surface 32A of the via wiring 32 is a polished surface. The roughness of the upper end surface 32A of the via wiring 32 is set to be about 15 to 40 nm, for example, in terms of the surface roughness Ra value. As a material for the via wiring 32, for example, copper or a copper alloy can be used.
コア基板20の下面20Bには、絶縁層41と、配線層42とが順に積層されている。絶縁層41は、配線層23を被覆するように、コア基板20の下面20Bに積層されている。絶縁層41の厚さは、例えば、コア基板20よりも薄く設定されている。例えば、絶縁層41の厚さは40〜75μm程度とすることができる。 An insulating layer 41 and a wiring layer 42 are sequentially stacked on the lower surface 20B of the core substrate 20. The insulating layer 41 is laminated on the lower surface 20 </ b> B of the core substrate 20 so as to cover the wiring layer 23. The thickness of the insulating layer 41 is set to be thinner than, for example, the core substrate 20. For example, the thickness of the insulating layer 41 can be about 40 to 75 μm.
配線層42は、絶縁層41の下面に積層されている。配線層42は、配線層23と電気的に接続されている。この配線層42は、貫通孔41X内に充填されたビア配線と、絶縁層41の下面に形成された配線パターンとを有している。絶縁層41の下面上に積層された配線層42の厚さは、例えば、15〜35μm程度とすることができる。配線層42のラインアンドスペース(L/S)は、例えば、20μm/20μm程度とすることができる。なお、配線層42の材料としては、例えば、銅や銅合金を用いることができる。 The wiring layer 42 is stacked on the lower surface of the insulating layer 41. The wiring layer 42 is electrically connected to the wiring layer 23. The wiring layer 42 has a via wiring filled in the through hole 41X and a wiring pattern formed on the lower surface of the insulating layer 41. The thickness of the wiring layer 42 laminated on the lower surface of the insulating layer 41 can be set to about 15 to 35 μm, for example. The line and space (L / S) of the wiring layer 42 can be, for example, about 20 μm / 20 μm. In addition, as a material of the wiring layer 42, copper and a copper alloy can be used, for example.
次に、配線構造12の構造について説明する。
配線構造12は、配線構造11の最上層に形成された絶縁層31の上面31Aに積層された配線構造である。配線構造12は、配線構造11よりも配線密度の高い配線層が形成された高密度配線層である。
Next, the structure of the wiring structure 12 will be described.
The wiring structure 12 is a wiring structure laminated on the upper surface 31 </ b> A of the insulating layer 31 formed in the uppermost layer of the wiring structure 11. The wiring structure 12 is a high-density wiring layer in which a wiring layer having a higher wiring density than the wiring structure 11 is formed.
配線構造12は、絶縁層31上に積層された配線層50と、絶縁層51と、配線層52と、絶縁層53と、配線層54と、保護層60とが順に積層された構造を有している。
ここで、絶縁層51,53の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂等の感光性樹脂を主成分とする絶縁性樹脂を用いることができる。これら絶縁層51,53は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。
The wiring structure 12 has a structure in which a wiring layer 50, an insulating layer 51, a wiring layer 52, an insulating layer 53, a wiring layer 54, and a protective layer 60 stacked on the insulating layer 31 are sequentially stacked. doing.
Here, as a material of the insulating layers 51 and 53, for example, an insulating resin whose main component is a photosensitive resin such as a phenol resin or a polyimide resin can be used. These insulating layers 51 and 53 may contain a filler such as silica or alumina.
また、配線層50,52,54は、配線構造11の配線層よりも薄い配線層である。絶縁層31,51上に形成された配線層50,52の厚さは、例えば1〜3μm程度とすることができる。絶縁層53上に形成された配線層54の厚さは、例えば10〜15μm程度とすることができる。配線層50,52,54の配線幅及び配線間隔は、配線構造11内の配線層22,23,42の配線幅及び配線間隔よりも小さい。配線層50,52,54のラインアンドスペース(L/S)は、例えば2μm/2μm程度とすることができる。また、絶縁層51,53は、配線構造11内の絶縁層31,41よりも薄い絶縁層である。絶縁層51,53の厚さは、例えば3〜10μm程度とすることができる。 Further, the wiring layers 50, 52 and 54 are wiring layers thinner than the wiring layer of the wiring structure 11. The thickness of the wiring layers 50 and 52 formed on the insulating layers 31 and 51 can be, for example, about 1 to 3 μm. The thickness of the wiring layer 54 formed on the insulating layer 53 can be set to about 10 to 15 μm, for example. The wiring widths and wiring intervals of the wiring layers 50, 52 and 54 are smaller than the wiring widths and wiring intervals of the wiring layers 22, 23 and 42 in the wiring structure 11. The line and space (L / S) of the wiring layers 50, 52, and 54 can be set to, for example, about 2 μm / 2 μm. The insulating layers 51 and 53 are thinner than the insulating layers 31 and 41 in the wiring structure 11. The thickness of the insulating layers 51 and 53 can be about 3 to 10 μm, for example.
配線層50は、ビア配線32の上端面32Aと接続するように、絶縁層31の上面31A上に積層されている。すなわち、配線層50の下面の一部がビア配線32の上端面32Aと接しており、配線層50とビア配線32とが電気的に接続されている。換言すると、配線層50とビア配線32とは電気的に接続されているが、一体的ではない。具体的には、配線層50は、例えば、ビア配線32(例えば、銅(Cu)層)の上端面32A上に形成されたシード層50A(例えば、チタン(Ti)層とCu層の積層体)と、そのシード層50A上に形成された金属層50B(例えば、Cu層)とを有している。すなわち、金属層50Bは、シード層50Aを介してビア配線32に接続されている。 The wiring layer 50 is stacked on the upper surface 31A of the insulating layer 31 so as to be connected to the upper end surface 32A of the via wiring 32. That is, a part of the lower surface of the wiring layer 50 is in contact with the upper end surface 32A of the via wiring 32, and the wiring layer 50 and the via wiring 32 are electrically connected. In other words, the wiring layer 50 and the via wiring 32 are electrically connected, but are not integrated. Specifically, the wiring layer 50 is, for example, a stacked body of a seed layer 50A (for example, a titanium (Ti) layer and a Cu layer) formed on the upper end surface 32A of the via wiring 32 (for example, a copper (Cu) layer). And a metal layer 50B (for example, Cu layer) formed on the seed layer 50A. That is, the metal layer 50B is connected to the via wiring 32 via the seed layer 50A.
シード層50Aは、ビア配線32の上端面32Aを被覆するとともに、その上端面32A周辺の絶縁層31の上面31Aを被覆するように形成されている。金属層50Bは、シード層50Aの上面全面を被覆するように形成されている。 The seed layer 50A is formed so as to cover the upper end surface 32A of the via wiring 32 and to cover the upper surface 31A of the insulating layer 31 around the upper end surface 32A. The metal layer 50B is formed so as to cover the entire upper surface of the seed layer 50A.
絶縁層51は、絶縁層31の上面31Aに、配線層50を被覆するように形成されている。絶縁層51には、所要の箇所に、当該絶縁層51を厚さ方向に貫通して配線層50の上面の一部を露出する貫通孔51Xが形成されている。 The insulating layer 51 is formed on the upper surface 31 </ b> A of the insulating layer 31 so as to cover the wiring layer 50. In the insulating layer 51, through holes 51 </ b> X that penetrate through the insulating layer 51 in the thickness direction and expose a part of the upper surface of the wiring layer 50 are formed at required locations.
配線層52は、絶縁層51の上面に積層されている。配線層52は、配線層50と電気的に接続されている。この配線層52は、貫通孔51X内に充填されたビア配線と、絶縁層51の上面に形成された配線パターンとを有している。配線層52の材料としては、例えば、銅や銅合金を用いることができる。 The wiring layer 52 is stacked on the upper surface of the insulating layer 51. The wiring layer 52 is electrically connected to the wiring layer 50. The wiring layer 52 has a via wiring filled in the through hole 51 </ b> X and a wiring pattern formed on the upper surface of the insulating layer 51. As a material of the wiring layer 52, for example, copper or a copper alloy can be used.
絶縁層53は、絶縁層51の上面に、配線層52を被覆するように形成されている。絶縁層53には、所要の箇所に、当該絶縁層53を厚さ方向に貫通して配線層52の上面の一部を露出する貫通孔53Xが形成されている。 The insulating layer 53 is formed on the upper surface of the insulating layer 51 so as to cover the wiring layer 52. In the insulating layer 53, through holes 53X that penetrate the insulating layer 53 in the thickness direction and expose a part of the upper surface of the wiring layer 52 are formed at required locations.
ここで、貫通孔51X,53Xは、図1(a)において下側(配線構造11側)から上側(配線層54側)に向かうに連れて径が大きくなるテーパ状に形成されている。例えば、貫通孔51X,53Xは、上側の開口端の開口径が下側の開口端の開口径よりも大径となる略逆円錐台形状に形成されている。貫通孔51Xの上側の開口端の開口径は、例えば10〜20μm程度とすることができる。 Here, the through holes 51X and 53X are formed in a tapered shape whose diameter increases from the lower side (wiring structure 11 side) to the upper side (wiring layer 54 side) in FIG. For example, the through holes 51X and 53X are formed in a substantially inverted truncated cone shape in which the opening diameter of the upper opening end is larger than the opening diameter of the lower opening end. The opening diameter of the upper opening end of the through hole 51X can be set to, for example, about 10 to 20 μm.
絶縁層53の上面53Aには、配線層54と認識マーク54Mとが形成されている。配線層54は、貫通孔53X内に充填されたビア配線55と、絶縁層53の上面53Aから上方に突出する接続端子P1とを有している。接続端子P1は、例えば、絶縁層53の上面53Aから上方に延びるように形成された柱状の接続端子(金属ポスト)である。また、認識マーク54Mは、例えば、絶縁層53の上面53Aから上方に延びるように柱状に形成されている。なお、ビア配線55及び接続端子P1の材料としては、例えば、銅や銅合金を用いることができる。 On the upper surface 53A of the insulating layer 53, a wiring layer 54 and a recognition mark 54M are formed. The wiring layer 54 includes a via wiring 55 filled in the through hole 53X and a connection terminal P1 protruding upward from the upper surface 53A of the insulating layer 53. The connection terminal P1 is, for example, a columnar connection terminal (metal post) formed so as to extend upward from the upper surface 53A of the insulating layer 53. The recognition mark 54M is formed in a columnar shape so as to extend upward from the upper surface 53A of the insulating layer 53, for example. In addition, as a material of the via wiring 55 and the connection terminal P1, for example, copper or a copper alloy can be used.
図1(b)に示すように、接続端子P1は、半導体チップ等の電子部品が実装される実装領域A1に形成されている。この接続端子P1は、電子部品と電気的に接続するための電子部品搭載用のパッドとして機能する。また、認識マーク54Mは、実装領域A1よりも外側の外周領域A2に形成されている。この認識マーク54Mは、例えば、アライメントマークとして利用される。 As shown in FIG. 1B, the connection terminal P1 is formed in a mounting area A1 where an electronic component such as a semiconductor chip is mounted. The connection terminal P1 functions as an electronic component mounting pad for electrical connection with the electronic component. The recognition mark 54M is formed in the outer peripheral area A2 outside the mounting area A1. The recognition mark 54M is used as an alignment mark, for example.
図2に示すように、複数の接続端子P1は、実装領域A1における絶縁層53の上面53A上に、平面視でマトリクス状に形成されている。各接続端子P1は、例えば、平面視略円形状に形成されている。すなわち、本例の接続端子P1は、略円柱状に形成されている。一方、認識マーク54Mの平面形状は、例えば、接続端子P1とは異なる形状に形成されている。例えば、本例の認識マーク54Mは、平面視略矩形状に形成されている。すなわち、本例の認識マーク54Mは、略四角柱状に形成されている。 As shown in FIG. 2, the plurality of connection terminals P1 are formed in a matrix in a plan view on the upper surface 53A of the insulating layer 53 in the mounting region A1. Each connection terminal P1 is formed in a substantially circular shape in plan view, for example. That is, the connection terminal P1 of this example is formed in a substantially cylindrical shape. On the other hand, the planar shape of the recognition mark 54M is formed in a shape different from the connection terminal P1, for example. For example, the recognition mark 54M of this example is formed in a substantially rectangular shape in plan view. That is, the recognition mark 54M of this example is formed in a substantially quadrangular prism shape.
図1(b)に示すように、接続端子P1の高さと認識マーク54Mの高さとは略同じ高さに設定されている。接続端子P1及び認識マーク54Mの高さは、例えば、10〜20μm程度とすることができる。接続端子P1の直径は、例えば、20〜30μm程度とすることができる。接続端子P1のピッチは、例えば、40〜60μm程度とすることができる。 As shown in FIG. 1B, the height of the connection terminal P1 and the height of the recognition mark 54M are set to substantially the same height. The height of the connection terminal P1 and the recognition mark 54M can be, for example, about 10 to 20 μm. The diameter of the connection terminal P1 can be set to, for example, about 20 to 30 μm. The pitch of the connection terminals P1 can be set to about 40 to 60 μm, for example.
なお、必要に応じて、接続端子P1の表面(上面及び側面、又は上面のみ)に表面処理層を形成するようにしてもよい。表面処理層の例としては、金(Au)層、ニッケル(Ni)層/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni層/パラジウム(Pd)層/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)などを挙げることができる。これらNi層、Au層、Pd層としては、例えば、無電解めっき法により形成された金属層(無電解めっき金属層)を用いることができる。また、Ni層はNi又はNi合金からなる金属層、Au層はAu又はAu合金からなる金属層、Pd層はPd又はPd合金からなる金属層である。また、接続端子P1の表面(上面及び側面、又は上面のみ)に、OSP(Organic Solderability Preservative)処理などの酸化防止処理を施して表面処理層を形成するようにしてもよい。 If necessary, a surface treatment layer may be formed on the surface (upper surface and side surfaces, or only the upper surface) of the connection terminal P1. Examples of the surface treatment layer include a gold (Au) layer, a nickel (Ni) layer / Au layer (a metal layer in which a Ni layer and an Au layer are laminated in this order), a Ni layer / palladium (Pd) layer / Au layer ( And a metal layer in which a Ni layer, a Pd layer, and an Au layer are laminated in this order. As these Ni layer, Au layer, and Pd layer, for example, a metal layer (electroless plating metal layer) formed by an electroless plating method can be used. The Ni layer is a metal layer made of Ni or Ni alloy, the Au layer is a metal layer made of Au or Au alloy, and the Pd layer is a metal layer made of Pd or Pd alloy. Further, the surface treatment layer may be formed by subjecting the surface (upper surface and side surfaces or only the upper surface) of the connection terminal P1 to an oxidation treatment such as an OSP (Organic Solderability Preservative) treatment.
絶縁層53の上面53Aには、配線層54の側面を被覆する保護層60が形成されている。保護層60は、実装領域A1に形成された第1保護層61と、外周領域A2に形成された第2保護層62とを有している。保護層60には、第1保護層61と第2保護層62との間に、下層の絶縁層53の上面53Aを露出する溝状の開口部60Xが形成されている。この開口部60Xによって第1保護層61と第2保護層62とは互いに離間されている。開口部60Xは、例えば、実装領域A1を取り囲むように環状に形成されている。 A protective layer 60 that covers the side surface of the wiring layer 54 is formed on the upper surface 53 </ b> A of the insulating layer 53. The protective layer 60 includes a first protective layer 61 formed in the mounting area A1 and a second protective layer 62 formed in the outer peripheral area A2. In the protective layer 60, a groove-shaped opening 60 </ b> X that exposes the upper surface 53 </ b> A of the lower insulating layer 53 is formed between the first protective layer 61 and the second protective layer 62. The first protective layer 61 and the second protective layer 62 are separated from each other by the opening 60X. The opening 60X is formed in an annular shape so as to surround the mounting area A1, for example.
第1保護層61は、複数の接続端子P1の各々に対応して設けられた第1保護絶縁層63と、第1保護絶縁層63と離間して形成された第2保護絶縁層64とを有している。
各第1保護絶縁層63は、接続端子P1の側面の一部と接し、その接続端子P1の側面を被覆するように形成されている。各第1保護絶縁層63は、略円柱状に形成された接続端子P1をリング状に取り囲むように形成されている。すなわち、本例の第1保護絶縁層63は、略円筒状に形成されている。各第1保護絶縁層63の厚さH2は、接続端子P1の厚さH1以下の厚さに設定されている。本例の第1保護絶縁層63の厚さH2は、接続端子P1の厚さH1よりも薄く設定されている。このため、各接続端子P1の上面及び各接続端子P1の上端部側の側面は、第1保護絶縁層63から露出されている。
The first protective layer 61 includes a first protective insulating layer 63 provided corresponding to each of the plurality of connection terminals P1, and a second protective insulating layer 64 formed apart from the first protective insulating layer 63. Have.
Each first protective insulating layer 63 is formed so as to be in contact with a part of the side surface of the connection terminal P1 and to cover the side surface of the connection terminal P1. Each first protective insulating layer 63 is formed so as to surround the connection terminal P <b> 1 formed in a substantially cylindrical shape in a ring shape. That is, the first protective insulating layer 63 of this example is formed in a substantially cylindrical shape. The thickness H2 of each first protective insulating layer 63 is set to a thickness equal to or less than the thickness H1 of the connection terminal P1. The thickness H2 of the first protective insulating layer 63 in this example is set to be thinner than the thickness H1 of the connection terminal P1. For this reason, the upper surface of each connection terminal P1 and the side surface on the upper end side of each connection terminal P1 are exposed from the first protective insulating layer 63.
第2保護絶縁層64は、実装領域A1のうち第1保護絶縁層63の形成されていない領域に形成されている。具体的には、第2保護絶縁層64は、隣接する第1保護絶縁層63の間において、絶縁層53の上面53Aに形成されている。第2保護絶縁層64の平面形状は、任意の形状及び任意の大きさとすることができる。図2に示すように、第2保護絶縁層64を平面視略菱形状に形成してもよいし、第2保護絶縁層64を一方向(ここでは、図中上下方向)に延びるように平面視略帯状に形成してもよい。また、第2保護絶縁層64を、二方向(例えば、図中上下方向及び左右方向)にそれぞれ延びるように平面視略十字状に形成してもよい。なお、第2保護絶縁層64の厚さH3(図1(b)参照)は、例えば、第1保護絶縁層63の厚さH2(図1(b)参照)と略同じ厚さに設定されている。 The second protective insulating layer 64 is formed in a region where the first protective insulating layer 63 is not formed in the mounting region A1. Specifically, the second protective insulating layer 64 is formed on the upper surface 53A of the insulating layer 53 between the adjacent first protective insulating layers 63. The planar shape of the second protective insulating layer 64 can be any shape and any size. As shown in FIG. 2, the second protective insulating layer 64 may be formed in a substantially rhombus shape in plan view, or the second protective insulating layer 64 may be planar so as to extend in one direction (here, the vertical direction in the figure). It may be formed in a substantially band shape. Further, the second protective insulating layer 64 may be formed in a substantially cross shape in plan view so as to extend in two directions (for example, the vertical direction and the horizontal direction in the figure). Note that the thickness H3 (see FIG. 1B) of the second protective insulating layer 64 is set to be substantially the same as the thickness H2 of the first protective insulating layer 63 (see FIG. 1B), for example. ing.
第1保護層61には、隣接する第1保護絶縁層63間、及び第1保護絶縁層63と第2保護絶縁層64との間に、下層の絶縁層53の上面53Aを露出する開口部61Xが形成されている。開口部61Xは、各第1保護絶縁層63を取り囲むように環状(ここでは、略円環状)に形成されている。本例の開口部61Xは、平面視において8の字が連続した形状に形成されている。この開口部61Xによって、隣接する第1保護絶縁層63が互いに離間され、第1保護絶縁層63と第2保護絶縁層64とが互いに離間されている。換言すると、開口部61Xの形成によって、第1保護絶縁層63及び第2保護絶縁層64が画定されている。 The first protective layer 61 has an opening exposing the upper surface 53A of the lower insulating layer 53 between the adjacent first protective insulating layers 63 and between the first protective insulating layer 63 and the second protective insulating layer 64. 61X is formed. The opening 61 </ b> X is formed in an annular shape (here, an approximately annular shape) so as to surround each first protective insulating layer 63. The opening 61X of this example is formed in a shape in which the figure 8 is continuous in plan view. The adjacent first protective insulating layers 63 are separated from each other by the opening 61X, and the first protective insulating layer 63 and the second protective insulating layer 64 are separated from each other. In other words, the first protective insulating layer 63 and the second protective insulating layer 64 are defined by the formation of the opening 61X.
第2保護層62は、外周領域A2における絶縁層53の上面53Aを全体的に被覆するように形成されている。第2保護層62は、例えば、べた状に形成されている。図1(b)に示すように、第2保護層62は、第1保護層61よりも薄く形成されている。すなわち、第2保護層62の厚さH4は、第1保護絶縁層63の厚さH2よりも薄く、且つ第2保護絶縁層64の厚さH3よりも薄く設定されている。 The second protective layer 62 is formed so as to entirely cover the upper surface 53A of the insulating layer 53 in the outer peripheral region A2. The second protective layer 62 is formed in a solid shape, for example. As shown in FIG. 1B, the second protective layer 62 is formed thinner than the first protective layer 61. That is, the thickness H4 of the second protective layer 62 is set to be thinner than the thickness H2 of the first protective insulating layer 63 and thinner than the thickness H3 of the second protective insulating layer 64.
第2保護層62には、例えば、認識マーク54Mを露出する開口部62Xが形成されている。第2保護層62は、開口部62Xにより認識マーク54Mと離間して形成されている。開口部62Xは、第2保護層62を厚さ方向に貫通するように形成され、下層の絶縁層53の上面53Aを露出するように形成されている。図2に示すように、開口部62Xの平面形状は、任意の形状及び任意の大きさとすることができる。本例の開口部62Xは、平面視略十字状に形成されている。そして、開口部62Xの平面視略中央部に、平面視略矩形状の認識マーク54Mが形成されている。 In the second protective layer 62, for example, an opening 62X that exposes the recognition mark 54M is formed. The second protective layer 62 is formed away from the recognition mark 54M by the opening 62X. The opening 62X is formed so as to penetrate the second protective layer 62 in the thickness direction, and is formed so as to expose the upper surface 53A of the lower insulating layer 53. As shown in FIG. 2, the planar shape of the opening 62 </ b> X can be an arbitrary shape and an arbitrary size. The opening 62X in this example is formed in a substantially cross shape in plan view. A recognition mark 54 </ b> M having a substantially rectangular shape in plan view is formed at a substantially central portion in plan view of the opening 62 </ b> X.
以上説明した保護層60、つまり第1保護層61(第1保護絶縁層63及び第2保護絶縁層64)及び第2保護層62の材料としては、例えば、感光性樹脂を主成分とする絶縁性樹脂を用いることができる。例えば、保護層60の材料としては、絶縁層53と同様の材料や、ソルダレジストを用いることができる。 As a material of the protective layer 60 described above, that is, the first protective layer 61 (the first protective insulating layer 63 and the second protective insulating layer 64) and the second protective layer 62, for example, insulation mainly composed of a photosensitive resin. Can be used. For example, as the material of the protective layer 60, the same material as the insulating layer 53 or a solder resist can be used.
図1(a)に示すように、ソルダレジスト層13は、配線構造11の下面に形成された最外層(ここでは、最下層)の絶縁層である。ソルダレジスト層13は、配線構造11の最下層に形成された絶縁層41の下面に、配線構造11の最下層の配線層42を被覆するように積層されている。 As shown in FIG. 1A, the solder resist layer 13 is an outermost insulating layer (here, the lowest layer) formed on the lower surface of the wiring structure 11. The solder resist layer 13 is laminated on the lower surface of the insulating layer 41 formed in the lowermost layer of the wiring structure 11 so as to cover the lowermost wiring layer 42 of the wiring structure 11.
ソルダレジスト層13には、最下層の配線層42の一部を外部接続用パッドP2として露出させるための開口部13Xが形成されている。この外部接続用パッドP2には、配線基板10をマザーボード等の実装基板に実装する際に使用されるはんだボールやリードピン等の外部接続端子86(図3参照)が接続されるようになっている。なお、必要に応じて、開口部13Xから露出する配線層42上に表面処理層を形成するようにしてもよい。表面処理層の例としては、Au層、Ni/Au層や、Ni層/Pd層/Au層などを挙げることができる。また、外部接続用パッドP2に、OSP処理などの酸化防止処理を施して表面処理層を形成するようにしてもよい。なお、開口部13Xから露出する配線層42(あるいは、配線層42上に表面処理層が形成されている場合には、その表面処理層)自体を、外部接続端子としてもよい。 In the solder resist layer 13, an opening 13X is formed for exposing a part of the lowermost wiring layer 42 as the external connection pad P2. The external connection pads P2 are connected to external connection terminals 86 (see FIG. 3) such as solder balls and lead pins used when the wiring board 10 is mounted on a mounting board such as a mother board. . If necessary, a surface treatment layer may be formed on the wiring layer 42 exposed from the opening 13X. Examples of the surface treatment layer include an Au layer, a Ni / Au layer, a Ni layer / Pd layer / Au layer, and the like. Further, the external connection pad P2 may be subjected to an oxidation prevention process such as an OSP process to form a surface treatment layer. Note that the wiring layer 42 exposed from the opening 13X (or the surface treatment layer when a surface treatment layer is formed on the wiring layer 42) itself may be used as the external connection terminal.
開口部13X及び外部接続用パッドP2の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、開口部13X及び外部接続用パッドP2の平面形状は、直径が200〜300μm程度の円形状とすることができる。なお、ソルダレジスト層13の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂などを主成分とする感光性の絶縁性樹脂を用いることができる。ソルダレジスト層13は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。 The planar shape of the opening 13X and the external connection pad P2 can be any shape and any size. For example, the planar shape of the opening 13X and the external connection pad P2 can be a circular shape having a diameter of about 200 to 300 μm. In addition, as a material of the solder resist layer 13, for example, a photosensitive insulating resin whose main component is a phenol resin or a polyimide resin can be used. Solder resist layer 13 may contain fillers, such as silica and alumina, for example.
次に、図3に従って、半導体装置70の構造について説明する。
半導体装置70は、配線基板10と、1つ又は複数(ここでは、2つ)の半導体チップ80と、アンダーフィル樹脂85と、外部接続端子86とを有している。
Next, the structure of the semiconductor device 70 will be described with reference to FIG.
The semiconductor device 70 includes the wiring substrate 10, one or a plurality of (here, two) semiconductor chips 80, an underfill resin 85, and an external connection terminal 86.
半導体チップ80は、配線基板10にフリップチップ実装されている。すなわち、半導体チップ80の回路形成面(ここでは、下面)に配設された接続端子81を、接合部材82を介して配線基板10の接続端子P1に接合することにより、半導体チップ80は、接続端子81及び接合部材82を介して配線層54と電気的に接続されている。 The semiconductor chip 80 is flip-chip mounted on the wiring board 10. That is, by connecting the connection terminal 81 disposed on the circuit formation surface (here, the lower surface) of the semiconductor chip 80 to the connection terminal P1 of the wiring substrate 10 via the bonding member 82, the semiconductor chip 80 is connected. The wiring layer 54 is electrically connected via the terminal 81 and the joining member 82.
半導体チップ80としては、例えば、CPU(Central Processing Unit)チップやGPU(Graphics Processing Unit)チップなどのロジックチップを用いることができる。また、半導体チップ80としては、例えば、DRAM(Dynamic Random Access Memory)チップ、SRAM(Static Random Access Memory)チップやフラッシュメモリチップなどのメモリチップを用いることもできる。なお、配線基板10に複数の半導体チップ80を搭載する場合には、ロジックチップとメモリチップとを組み合わせて配線基板10に搭載するようにしてもよい。例えば、配線基板10にCPUチップとDRAMチップとを搭載するようにしてもよいし、配線基板10にGPUチップとDRAMチップとを搭載するようにしてもよい。 As the semiconductor chip 80, for example, a logic chip such as a CPU (Central Processing Unit) chip or a GPU (Graphics Processing Unit) chip can be used. Further, as the semiconductor chip 80, for example, a memory chip such as a DRAM (Dynamic Random Access Memory) chip, an SRAM (Static Random Access Memory) chip, or a flash memory chip can be used. When mounting a plurality of semiconductor chips 80 on the wiring board 10, a logic chip and a memory chip may be combined and mounted on the wiring board 10. For example, a CPU chip and a DRAM chip may be mounted on the wiring board 10, or a GPU chip and a DRAM chip may be mounted on the wiring board 10.
半導体チップ80の大きさは、例えば、平面視で3mm×3mm〜12mm×12mm程度とすることができる。また、半導体チップ80の厚さは、例えば、50〜100μm程度とすることができる。 The size of the semiconductor chip 80 can be, for example, about 3 mm × 3 mm to 12 mm × 12 mm in plan view. Moreover, the thickness of the semiconductor chip 80 can be set to, for example, about 50 to 100 μm.
接続端子81としては、例えば、金属ポストを用いることができる。この接続端子81は、半導体チップ80の回路形成面から下方に延びる柱状の接続端子である。本例の接続端子81は、例えば、円柱状に形成されている。このような接続端子81の高さは、例えば、10〜20μm程度とすることができる。接続端子81の直径は、例えば、20〜30μm程度とすることができる。また、接続端子81のピッチは、例えば、40〜60μm程度とすることができる。接続端子81の材料としては、例えば、銅や銅合金を用いることができる。なお、接続端子81としては、金属ポストの他に、例えば金バンプを用いることもできる。 For example, a metal post can be used as the connection terminal 81. The connection terminal 81 is a columnar connection terminal extending downward from the circuit formation surface of the semiconductor chip 80. The connection terminal 81 of this example is formed in a columnar shape, for example. The height of such a connection terminal 81 can be about 10-20 micrometers, for example. The diameter of the connection terminal 81 can be set to, for example, about 20 to 30 μm. Moreover, the pitch of the connection terminal 81 can be about 40-60 micrometers, for example. As a material of the connection terminal 81, for example, copper or copper alloy can be used. For example, a gold bump can be used as the connection terminal 81 in addition to the metal post.
接合部材82は、配線層54に接合されるとともに、接続端子81に接合されている。接合部材82としては、例えば、錫(Sn)層や鉛(Pb)フリーはんだのはんだめっきを用いることができる。はんだめっきの材料としては、例えば、Sn−銀(Ag)系、Sn−Cu系、Sn−Ag−Cu系の鉛フリーはんだを用いることができる。なお、接合部材82の厚さは、例えば、5〜15μm程度とすることができる。 The joining member 82 is joined to the wiring layer 54 and to the connection terminal 81. As the joining member 82, for example, a tin (Sn) layer or lead (Pb) -free solder plating can be used. As a material for solder plating, for example, Sn-silver (Ag) -based, Sn-Cu-based, or Sn-Ag-Cu-based lead-free solder can be used. In addition, the thickness of the joining member 82 can be about 5-15 micrometers, for example.
アンダーフィル樹脂85は、配線基板10と半導体チップ80との隙間を充填するように設けられている。このアンダーフィル樹脂85は、第1保護層61の開口部61Xを充填するように形成されている。アンダーフィル樹脂85の材料としては、例えば、エポキシ系樹脂などの絶縁性樹脂を用いることができる。 The underfill resin 85 is provided so as to fill a gap between the wiring substrate 10 and the semiconductor chip 80. The underfill resin 85 is formed so as to fill the opening 61 </ b> X of the first protective layer 61. As a material of the underfill resin 85, for example, an insulating resin such as an epoxy resin can be used.
外部接続端子86は、配線基板10の外部接続用パッドP2上に形成されている。この外部接続端子86は、例えば、図示しないマザーボード等の実装基板に設けられたパッドと電気的に接続される接続端子である。外部接続端子86としては、例えば、はんだボールやリードピンを用いることができる。なお、本例では、外部接続端子86として、はんだボールを用いている。 The external connection terminal 86 is formed on the external connection pad P <b> 2 of the wiring board 10. The external connection terminal 86 is, for example, a connection terminal that is electrically connected to a pad provided on a mounting board such as a mother board (not shown). For example, a solder ball or a lead pin can be used as the external connection terminal 86. In this example, solder balls are used as the external connection terminals 86.
本実施形態において、配線構造11は第1配線構造の一例、配線構造12は第2配線構造の一例、配線層22は第2配線層の一例、絶縁層31は第2絶縁層の一例、ビア配線32は第2ビア配線の一例である。また、配線層52は第1配線層の一例、絶縁層53は第1絶縁層の一例、ビア配線55は第1ビア配線の一例、半導体チップ80は電子部品の一例である。 In this embodiment, the wiring structure 11 is an example of a first wiring structure, the wiring structure 12 is an example of a second wiring structure, the wiring layer 22 is an example of a second wiring layer, the insulating layer 31 is an example of a second insulating layer, and a via The wiring 32 is an example of a second via wiring. The wiring layer 52 is an example of a first wiring layer, the insulating layer 53 is an example of a first insulating layer, the via wiring 55 is an example of a first via wiring, and the semiconductor chip 80 is an example of an electronic component.
次に、配線基板10及び半導体装置70の作用について説明する。
配線構造12の最上層の絶縁層53の上面53Aに、柱状の接続端子P1の側面に接してその接続端子P1を取り囲む保護層60(第1保護層61の第1保護絶縁層63)を形成するようにした。これにより、接続端子P1の下面が絶縁層53の上面53Aに接触されるとともに、接続端子P1の側面の一部が保護層60に接触される。このため、保護層60が形成されていない場合に比べて、接続端子P1と感光性樹脂層(絶縁層53及び保護層60)との界面を増加させることができる。これにより、接続端子P1と感光性樹脂層との熱膨張係数の相違に起因する熱応力を分散させることができ、1箇所に集中する応力を減少させることができる。この結果、接続端子P1と感光性樹脂層との界面にクラックが発生することを好適に抑制できる。
Next, the operation of the wiring board 10 and the semiconductor device 70 will be described.
A protective layer 60 (first protective insulating layer 63 of the first protective layer 61) is formed on the upper surface 53A of the uppermost insulating layer 53 of the wiring structure 12 so as to be in contact with the side surface of the columnar connecting terminal P1 and surround the connecting terminal P1. I tried to do it. Accordingly, the lower surface of the connection terminal P1 is in contact with the upper surface 53A of the insulating layer 53, and a part of the side surface of the connection terminal P1 is in contact with the protective layer 60. For this reason, compared with the case where the protective layer 60 is not formed, the interface between the connection terminal P1 and the photosensitive resin layer (the insulating layer 53 and the protective layer 60) can be increased. Thereby, the thermal stress resulting from the difference in thermal expansion coefficient between the connection terminal P1 and the photosensitive resin layer can be dispersed, and the stress concentrated in one place can be reduced. As a result, it is possible to suitably suppress the occurrence of cracks at the interface between the connection terminal P1 and the photosensitive resin layer.
次に、配線基板10の製造方法について説明する。以下の説明では、1つの配線基板10を拡大して説明するが、実際には1つの基板上に複数の配線基板10となる部材を一括して作製した後、個々の配線基板10に個片化される。 Next, a method for manufacturing the wiring board 10 will be described. In the following description, one wiring board 10 will be described in an enlarged manner. However, actually, after a member to be a plurality of wiring boards 10 is collectively produced on one board, the individual wiring boards 10 are individually separated. It becomes.
まず、図4(a)に示す工程では、例えばコア基板20となる銅張積層板(Copper Clad Laminate:CCL)に貫通孔20Xを形成し、電解めっきやペースト充填等の方法により貫通孔20X内に貫通電極21を形成する。その後、例えばサブトラクティブ法により、コア基板20の上面20Aに配線層22を形成するとともに、コア基板20の下面20Bに配線層23を形成する。 First, in the process shown in FIG. 4A, for example, a through-hole 20X is formed in a copper clad laminate (CCL) to be the core substrate 20, and the inside of the through-hole 20X is formed by a method such as electrolytic plating or paste filling. A through electrode 21 is formed on the substrate. Thereafter, the wiring layer 22 is formed on the upper surface 20A of the core substrate 20 and the wiring layer 23 is formed on the lower surface 20B of the core substrate 20 by, for example, a subtractive method.
次に、図4(b)に示す工程では、コア基板20の上面20A及び配線層22を被覆する絶縁層31を形成するとともに、コア基板20の下面20B及び配線層23を被覆する絶縁層41を形成する。絶縁層31,41として樹脂フィルムを用いる場合には、例えば、コア基板20の上面20A及び下面20Bに樹脂フィルムをラミネートする。そして、樹脂フィルムを押圧しながら硬化温度以上の温度(例えば、130〜200℃程度)で熱処理して硬化させることにより、絶縁層31,41を形成することができる。このとき、樹脂フィルムを真空雰囲気中でラミネートすることにより、ボイドの巻き込みを防止することができる。なお、樹脂フィルムとしては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂のフィルムを用いることができる。また、絶縁層31,41として液状又はペースト状の絶縁性樹脂を用いる場合には、コア基板20の上面20A及び下面20Bに液状又はペースト状の絶縁性樹脂をスピンコート法などにより塗布する。そして、塗布した絶縁性樹脂を硬化温度以上の温度で熱処理して硬化させることにより、絶縁層31,41を形成することができる。なお、液状又はペースト状の絶縁性樹脂としては、例えば、エポキシ系樹脂を主成分とする熱硬化性樹脂を用いることができる。 Next, in the step shown in FIG. 4B, an insulating layer 31 that covers the upper surface 20A of the core substrate 20 and the wiring layer 22 is formed, and an insulating layer 41 that covers the lower surface 20B of the core substrate 20 and the wiring layer 23. Form. When using a resin film as the insulating layers 31 and 41, for example, the resin film is laminated on the upper surface 20A and the lower surface 20B of the core substrate 20. And the insulating layers 31 and 41 can be formed by making it heat-process and harden | cure at the temperature (for example, about 130-200 degreeC) more than hardening temperature, pressing a resin film. At this time, voids can be prevented from being entrained by laminating the resin film in a vacuum atmosphere. In addition, as a resin film, the film of the thermosetting resin which has an epoxy resin as a main component can be used, for example. Further, when a liquid or paste insulating resin is used as the insulating layers 31 and 41, the liquid or paste insulating resin is applied to the upper surface 20A and the lower surface 20B of the core substrate 20 by a spin coating method or the like. The insulating layers 31 and 41 can be formed by heat-treating the applied insulating resin at a temperature equal to or higher than the curing temperature and curing it. As the liquid or paste-like insulating resin, for example, a thermosetting resin mainly composed of an epoxy resin can be used.
続いて、図5(a)に示す工程では、配線層22の上面の一部が露出されるように絶縁層31の所定箇所に貫通孔31Xを形成するとともに、配線層23の下面の一部が露出されるように絶縁層41の所定箇所に貫通孔41Xを形成する。これら貫通孔31X,41Xは、例えば、CO2レーザやUV−YAGレーザ等によるレーザ加工法によって形成することができる。次いで、貫通孔31X,41Xをレーザ加工法によって形成した場合には、デスミア処理を行って、貫通孔31X,41Xの底部に露出する配線層22,23の露出面に付着した樹脂スミアを除去する。このデスミア処理により、貫通孔31Xの内側面及び絶縁層31の上面31Aが粗化されるとともに、貫通孔41Xの内側面及び絶縁層41の下面が粗化される。 Subsequently, in the process illustrated in FIG. 5A, the through hole 31 </ b> X is formed at a predetermined position of the insulating layer 31 so that a part of the upper surface of the wiring layer 22 is exposed, and a part of the lower surface of the wiring layer 23 is formed. A through-hole 41X is formed at a predetermined location of the insulating layer 41 so that is exposed. These through holes 31X and 41X can be formed by, for example, a laser processing method using a CO 2 laser, a UV-YAG laser, or the like. Next, when the through holes 31X and 41X are formed by a laser processing method, a desmear process is performed to remove the resin smear attached to the exposed surfaces of the wiring layers 22 and 23 exposed at the bottoms of the through holes 31X and 41X. . By this desmear process, the inner surface of the through hole 31X and the upper surface 31A of the insulating layer 31 are roughened, and the inner surface of the through hole 41X and the lower surface of the insulating layer 41 are roughened.
次に、図5(b)に示す工程では、絶縁層41の貫通孔41Xに充填されたビア配線と、そのビア配線を介して配線層23と電気的に接続され、絶縁層41の下面に積層された配線パターンとを有する配線層42を形成する。配線層42は、例えば、セミアディティブ法やサブトラクティブ法などの各種の配線形成方法を用いて形成することができる。 Next, in the step shown in FIG. 5B, the via wiring filled in the through hole 41 </ b> X of the insulating layer 41 is electrically connected to the wiring layer 23 through the via wiring, and is formed on the lower surface of the insulating layer 41. A wiring layer having a stacked wiring pattern is formed. The wiring layer 42 can be formed by using various wiring forming methods such as a semi-additive method and a subtractive method.
また、図5(b)に示す工程では、貫通孔31Xの内面を含む絶縁層31の表面全面及び貫通孔31Xから露出する配線層22の上面全面を被覆するシード層(図示略)を形成し、そのシード層を給電層とする電解めっきを施す。例えば、シード層を無電解銅めっき法により形成し、そのシード層を給電層とする電解銅めっき法を施す。これにより、貫通孔31Xを充填するとともに、絶縁層31の上面31A全面を被覆する導電層100が形成される。 5B, a seed layer (not shown) that covers the entire surface of the insulating layer 31 including the inner surface of the through hole 31X and the entire upper surface of the wiring layer 22 exposed from the through hole 31X is formed. Then, electrolytic plating using the seed layer as a power feeding layer is performed. For example, a seed layer is formed by an electroless copper plating method, and an electrolytic copper plating method using the seed layer as a power feeding layer is performed. As a result, the conductive layer 100 that fills the through-hole 31X and covers the entire upper surface 31A of the insulating layer 31 is formed.
続いて、例えばCMP法(Chemical Mechanical Polishing)等により、絶縁層31の上面31Aから突出する導電層100を研磨するとともに、粗化面である絶縁層31の上面31Aの一部を研磨する。これにより、図6(a)に示すように、貫通孔31X内に充填されたビア配線32が形成され、そのビア配線32の上端面32Aが絶縁層31の上面31Aと略面一になるように形成される。また、絶縁層31の上面31Aの一部を研磨することにより、絶縁層31の上面31Aが平滑化される。例えば、研磨前における絶縁層31の上面31Aの粗度が表面粗さRa値で300〜400nm程度であるのに対し、研磨により絶縁層31の上面31Aの粗度を表面粗さRa値で15〜40nm程度とすることができる。換言すると、本工程では、絶縁層31の上面31Aが平滑化される(例えば、表面粗さRa値で15〜40nm程度となる)ように、絶縁層31の上面31Aが研磨される。なお、貫通孔31Xの内側面及び絶縁層41の下面は粗面化された状態のままであるため、絶縁層31の上面31Aは貫通孔31Xの内側面及び絶縁層41の下面よりも表面粗度が小さくなる。本工程の研磨により、絶縁層31の上面31A及びビア配線32の上端面32Aは研磨面となる。 Subsequently, the conductive layer 100 protruding from the upper surface 31A of the insulating layer 31 is polished by, for example, CMP (Chemical Mechanical Polishing), and a part of the upper surface 31A of the insulating layer 31 that is a roughened surface is polished. As a result, as shown in FIG. 6A, the via wiring 32 filled in the through hole 31X is formed, and the upper end surface 32A of the via wiring 32 is substantially flush with the upper surface 31A of the insulating layer 31. Formed. Further, by polishing a part of the upper surface 31A of the insulating layer 31, the upper surface 31A of the insulating layer 31 is smoothed. For example, the roughness of the upper surface 31A of the insulating layer 31 before polishing is about 300 to 400 nm in terms of surface roughness Ra, whereas the roughness of the upper surface 31A of the insulating layer 31 is 15 in terms of surface roughness Ra by polishing. It can be set to about ˜40 nm. In other words, in this step, the upper surface 31A of the insulating layer 31 is polished so that the upper surface 31A of the insulating layer 31 is smoothed (for example, the surface roughness Ra value is about 15 to 40 nm). Since the inner side surface of the through hole 31X and the lower surface of the insulating layer 41 remain roughened, the upper surface 31A of the insulating layer 31 is rougher than the inner side surface of the through hole 31X and the lower surface of the insulating layer 41. The degree becomes smaller. By polishing in this step, the upper surface 31A of the insulating layer 31 and the upper end surface 32A of the via wiring 32 become polished surfaces.
以上の製造工程により、配線構造11を製造することができる。
次に、図6(b)に示す工程では、絶縁層31の上面31A全面及びビア配線32の上端面32A全面を被覆するようにシード層50Aを形成する。このシード層50Aは、例えばスパッタ法や無電解めっき法により形成することができる。例えば、本工程では、絶縁層31の上面31Aが平滑面であるため、その上面31Aに対してスパッタ法によりシード層50Aを均一に形成することができ、シード層50Aの上面を平滑に形成することができる。このため、粗化面に対してスパッタ法によりシード層50Aを形成する場合に比べて、シード層50Aを薄く形成することができる。例えば、スパッタ法によりシード層50Aを形成する場合には、まず、絶縁層31の上面31A及びビア配線32の上端面32Aを被覆するように、それら上面31A及び上端面32A上にチタン(Ti)をスパッタリングにより堆積させてTi層を形成する。その後、Ti層上に銅をスパッタリングにより堆積させてCu層を形成する。これにより、2層構造(Ti層/Cu層)のシード層50Aを形成することができる。このように、シード層50Aの下層にTi層を形成することにより、絶縁層31とシード層50Aとの密着性を向上させることができる。なお、Ti層を窒化チタン(TiN)からなるTiN層に変更し、TiN層とCu層からなる2層構造のシード層50Aを形成するようにしてもよい。ここで、チタンや窒化チタンは、銅よりも耐腐食性の高い金属である。また、無電解めっき法によりシード層50Aを形成する場合には、例えば、無電解銅めっき法によりCu層(1層構造)からなるシード層50Aを形成することができる。
The wiring structure 11 can be manufactured by the above manufacturing process.
Next, in the step shown in FIG. 6B, the seed layer 50 </ b> A is formed so as to cover the entire upper surface 31 </ b> A of the insulating layer 31 and the entire upper end surface 32 </ b> A of the via wiring 32. This seed layer 50A can be formed, for example, by sputtering or electroless plating. For example, in this step, since the upper surface 31A of the insulating layer 31 is a smooth surface, the seed layer 50A can be uniformly formed on the upper surface 31A by sputtering, and the upper surface of the seed layer 50A is formed smoothly. be able to. For this reason, the seed layer 50A can be formed thinner than the case where the seed layer 50A is formed on the roughened surface by sputtering. For example, when the seed layer 50A is formed by sputtering, titanium (Ti) is first formed on the upper surface 31A and the upper end surface 32A so as to cover the upper surface 31A of the insulating layer 31 and the upper end surface 32A of the via wiring 32. Is deposited by sputtering to form a Ti layer. Thereafter, copper is deposited on the Ti layer by sputtering to form a Cu layer. Thereby, the seed layer 50A having a two-layer structure (Ti layer / Cu layer) can be formed. Thus, by forming the Ti layer below the seed layer 50A, the adhesion between the insulating layer 31 and the seed layer 50A can be improved. Note that the Ti layer may be changed to a TiN layer made of titanium nitride (TiN), and a seed layer 50A having a two-layer structure made of a TiN layer and a Cu layer may be formed. Here, titanium and titanium nitride are metals having higher corrosion resistance than copper. When the seed layer 50A is formed by an electroless plating method, for example, the seed layer 50A made of a Cu layer (single layer structure) can be formed by an electroless copper plating method.
なお、シード層50Aを形成する前に、絶縁層31の上面31Aに、O2プラズマアッシング等のプラズマ処理を施すようにしてもよい。プラズマ処理を施すことにより、絶縁層31の上面31Aを粗化できる。絶縁層31の上面31Aを粗化することにより、シード層50Aと絶縁層31との密着性を高めることができる。但し、絶縁層31の上面31Aの粗度を低減して平滑度を向上することにより上面31A上に微細配線の形成が可能となるため、プラズマ処理を施す場合は、後工程での微細配線の形成に支障のない程度に絶縁層31の上面31Aを粗化する。 Note that plasma treatment such as O 2 plasma ashing may be performed on the upper surface 31A of the insulating layer 31 before the seed layer 50A is formed. By performing the plasma treatment, the upper surface 31A of the insulating layer 31 can be roughened. By roughening the upper surface 31A of the insulating layer 31, the adhesion between the seed layer 50A and the insulating layer 31 can be improved. However, since the fine wiring can be formed on the upper surface 31A by reducing the roughness of the upper surface 31A of the insulating layer 31 and improving the smoothness, when performing the plasma treatment, The upper surface 31A of the insulating layer 31 is roughened to the extent that does not hinder the formation.
次いで、図7(a)に示す工程では、シード層50A上に、所定の箇所に開口パターン101Xを有するレジスト層101を形成する。開口パターン101Xは、配線層50(図1参照)の形成領域に対応する部分のシード層50Aを露出するように形成される。レジスト層101の材料としては、例えば、次工程のめっき処理に対して耐めっき性がある材料を用いることができる。例えば、レジスト層101の材料としては、感光性のドライフィルムレジスト又は液状のフォトレジスト(例えば、ノボラック系樹脂やアクリル系樹脂等のドライフィルムレジストや液状レジスト)等を用いることができる。例えば、感光性のドライフィルムレジストを用いる場合には、シード層50Aの上面にドライフィルムを熱圧着によりラミネートし、そのドライフィルムをフォトリソグラフィ法によりパターニングして開口パターン101Xを有するレジスト層101を形成する。なお、液状のフォトレジストを用いる場合にも、同様の工程を経て、レジスト層101を形成することができる。本工程において、シード層50Aの上面が平滑面になっているため、そのシード層50A上に形成されるレジスト層101にパターニング欠陥が生じることを抑制することができる。すなわち、レジスト層101に開口パターン101Xを高精度に形成することができる。 Next, in a step shown in FIG. 7A, a resist layer 101 having an opening pattern 101X at a predetermined location is formed on the seed layer 50A. The opening pattern 101X is formed so as to expose a portion of the seed layer 50A corresponding to the formation region of the wiring layer 50 (see FIG. 1). As a material of the resist layer 101, for example, a material having a plating resistance against the plating process in the next step can be used. For example, as a material of the resist layer 101, a photosensitive dry film resist or a liquid photoresist (for example, a dry film resist or a liquid resist such as a novolac resin or an acrylic resin) can be used. For example, when a photosensitive dry film resist is used, a dry film is laminated on the upper surface of the seed layer 50A by thermocompression bonding, and the dry film is patterned by a photolithography method to form a resist layer 101 having an opening pattern 101X. To do. Note that when a liquid photoresist is used, the resist layer 101 can be formed through a similar process. In this step, since the upper surface of the seed layer 50A is a smooth surface, the occurrence of patterning defects in the resist layer 101 formed on the seed layer 50A can be suppressed. That is, the opening pattern 101X can be formed in the resist layer 101 with high accuracy.
次に、図7(b)に示す工程では、レジスト層101をめっきマスクとして、シード層50Aの上面に、そのシード層50Aをめっき給電層に利用する電解めっき法を施す。具体的には、レジスト層101の開口パターン101Xから露出されたシード層50Aの上面に電解めっき法(ここでは、電解銅めっき法)を施すことにより、そのシード層50Aの上面に金属層50B(電解めっき金属層)を形成する。 Next, in the step shown in FIG. 7B, using the resist layer 101 as a plating mask, electrolytic plating using the seed layer 50A as a plating power feeding layer is performed on the upper surface of the seed layer 50A. Specifically, by applying an electrolytic plating method (here, electrolytic copper plating method) to the upper surface of the seed layer 50A exposed from the opening pattern 101X of the resist layer 101, a metal layer 50B ( Electrolytic plating metal layer) is formed.
続いて、レジスト層101を例えばアルカリ性の剥離液により除去する。次いで、金属層50Bをエッチングマスクとして、不要なシード層50Aをエッチングにより除去する。これにより、図8(a)に示すように、ビア配線32の上端面32A及び絶縁層31の上面31A上に配線層50が形成される。図8(b)に示すように、配線層50は、ビア配線32の上端面32Aと接触されたシード層50Aと、そのシード層50A上に形成された金属層50Bとから構成されている。このように、配線層50は、セミアディティブ法によって形成される。また、配線層50とビア配線32とは別工程で形成されるため、配線層50とビア配線32とは一体的に形成されていない。 Subsequently, the resist layer 101 is removed by, for example, an alkaline stripping solution. Next, the unnecessary seed layer 50A is removed by etching using the metal layer 50B as an etching mask. Thereby, as shown in FIG. 8A, the wiring layer 50 is formed on the upper end surface 32 </ b> A of the via wiring 32 and the upper surface 31 </ b> A of the insulating layer 31. As shown in FIG. 8B, the wiring layer 50 includes a seed layer 50A in contact with the upper end surface 32A of the via wiring 32 and a metal layer 50B formed on the seed layer 50A. Thus, the wiring layer 50 is formed by a semi-additive method. Further, since the wiring layer 50 and the via wiring 32 are formed in separate steps, the wiring layer 50 and the via wiring 32 are not integrally formed.
次に、図9(a)に示す工程では、絶縁層31の上面31A上に、配線層50の表面(上面及び側面)全面を被覆する絶縁層51を形成する。絶縁層51として樹脂フィルムを用いる場合には、例えば、絶縁層31の上面31Aに樹脂フィルムを熱圧着によりラミネートすることにより絶縁層51を形成することができる。このとき、樹脂フィルムを真空雰囲気中でラミネートすることにより、ボイドの巻き込みを防止することができる。なお、樹脂フィルムとしては、例えば、フェノール系樹脂やポリイミド系樹脂等の感光性樹脂のフィルムを用いることができる。また、絶縁層51として液状又はペースト状の絶縁性樹脂を用いる場合には、絶縁層31の上面31Aに液状又はペースト状の絶縁性樹脂をスピンコート法などにより塗布することにより絶縁層51を形成することができる。なお、液状又はペースト状の絶縁性樹脂としては、例えば、フェノール系樹脂やポリイミド系樹脂等の感光性樹脂を用いることができる。 Next, in the step shown in FIG. 9A, the insulating layer 51 that covers the entire surface (upper surface and side surfaces) of the wiring layer 50 is formed on the upper surface 31 </ b> A of the insulating layer 31. When a resin film is used as the insulating layer 51, for example, the insulating layer 51 can be formed by laminating a resin film on the upper surface 31A of the insulating layer 31 by thermocompression bonding. At this time, voids can be prevented from being entrained by laminating the resin film in a vacuum atmosphere. In addition, as a resin film, the film of photosensitive resins, such as a phenol-type resin and a polyimide-type resin, can be used, for example. When a liquid or paste insulating resin is used as the insulating layer 51, the insulating layer 51 is formed by applying a liquid or paste insulating resin to the upper surface 31A of the insulating layer 31 by spin coating or the like. can do. In addition, as liquid or paste-like insulating resin, photosensitive resins, such as a phenol-type resin and a polyimide-type resin, can be used, for example.
続いて、図9(b)に示す工程では、例えばフォトリソグラフィ法により、絶縁層51の所要箇所に、当該絶縁層51を厚さ方向に貫通して配線層50の上面を露出する貫通孔51Xを形成する。なお、このような感光性樹脂からなる絶縁層51の上面の粗度は、例えば、表面粗さRa値で2〜10nm程度とすることができる。すなわち、絶縁層51の上面は、貫通孔31Xの内側面よりも表面粗度が低く、且つ絶縁層31の上面31Aよりも表面粗度が低い。 Subsequently, in the step shown in FIG. 9B, a through hole 51X that penetrates the insulating layer 51 in a thickness direction and exposes the upper surface of the wiring layer 50 at a required portion of the insulating layer 51 by, for example, photolithography. Form. In addition, the roughness of the upper surface of the insulating layer 51 made of such a photosensitive resin can be, for example, about 2 to 10 nm in terms of the surface roughness Ra value. That is, the upper surface of the insulating layer 51 has a lower surface roughness than the inner surface of the through hole 31X and a lower surface roughness than the upper surface 31A of the insulating layer 31.
次いで、図10に示す工程では、図6(b)〜図8(b)に示した工程と同様に、例えばセミアディティブ法により、貫通孔51Xに充填されたビア配線と、そのビア配線を介して配線層50と電気的に接続され、絶縁層51の上面に積層された配線パターンとを有する配線層52を形成する。このとき、配線層52は、図11に示すように、貫通孔51Xの内面全面及び貫通孔51X周辺の絶縁層51の上面を被覆するシード層102と、そのシード層102上に形成された電解銅めっき層103とから構成されている。 Next, in the process shown in FIG. 10, as in the process shown in FIGS. 6B to 8B, via wiring filled in the through hole 51 </ b> X and the via wiring are performed by, for example, a semi-additive method. Then, a wiring layer 52 that is electrically connected to the wiring layer 50 and has a wiring pattern laminated on the upper surface of the insulating layer 51 is formed. At this time, as shown in FIG. 11, the wiring layer 52 has a seed layer 102 covering the entire inner surface of the through hole 51X and the upper surface of the insulating layer 51 around the through hole 51X, and an electrolytic layer formed on the seed layer 102. The copper plating layer 103 is comprised.
次に、図9(a)及び図9(b)に示した工程と同様に、絶縁層51上に、配線層52の上面の一部を露出する貫通孔53Xを有する絶縁層53を形成する。続いて、図6(b)〜図8(b)に示した工程と同様に、例えばセミアディティブ法により、貫通孔53Xに充填されたビア配線55と、そのビア配線55を介して配線層52と電気的に接続され、絶縁層53の上面53Aに積層された接続端子P1とを有する配線層54を形成する。このとき、配線層54は、貫通孔53Xの内面全面及び貫通孔53X周辺の絶縁層53の上面を被覆するシード層104と、そのシード層104上に形成された電解銅めっき層105とから構成されている。また、接続端子P1は、略円柱状に形成されている。なお、必要に応じて、接続端子P1の表面に表面処理層を形成するようにしてもよい。 Next, as in the steps shown in FIGS. 9A and 9B, the insulating layer 53 having the through hole 53X exposing a part of the upper surface of the wiring layer 52 is formed on the insulating layer 51. . Subsequently, similarly to the steps shown in FIGS. 6B to 8B, the via wiring 55 filled in the through-hole 53 </ b> X and the wiring layer 52 through the via wiring 55 are formed by, for example, a semi-additive method. And a wiring layer 54 having a connection terminal P1 stacked on the upper surface 53A of the insulating layer 53 is formed. At this time, the wiring layer 54 includes a seed layer 104 that covers the entire inner surface of the through hole 53X and the upper surface of the insulating layer 53 around the through hole 53X, and an electrolytic copper plating layer 105 formed on the seed layer 104. Has been. Further, the connection terminal P1 is formed in a substantially cylindrical shape. If necessary, a surface treatment layer may be formed on the surface of the connection terminal P1.
続いて、図12に示す工程では、絶縁層53の上面53Aに、第1保護層61と第2保護層62とを有する保護層60を形成する。以下に、保護層60の形成方法の一例について説明する。 Subsequently, in the step illustrated in FIG. 12, the protective layer 60 including the first protective layer 61 and the second protective layer 62 is formed on the upper surface 53 </ b> A of the insulating layer 53. Below, an example of the formation method of the protective layer 60 is demonstrated.
図13(a)に示す工程では、絶縁層53の上面53A上に、接続端子P1の表面(側面及び上面)全面と認識マーク54Mの表面(側面及び上面)全面とを被覆する感光性樹脂層106を形成する。感光性樹脂層106は、例えば、ワニス状の感光性樹脂をスピンコート法で塗布することによって形成することができる。このとき、感光性樹脂層106は、絶縁層53の上面53Aと接続端子P1とによって形成される段差に追従して成膜される。このため、感光性樹脂層106は、接続端子P1による段差において盛り上がるように形成される。なお、本実施形態では、感光性樹脂層106の材料として、ポジ型の感光性樹脂を用いる。但し、感光性樹脂層106の材料としては、ネガ型の感光性樹脂を用いることもできる。 In the step shown in FIG. 13A, a photosensitive resin layer that covers the entire surface (side surface and upper surface) of the connection terminal P1 and the entire surface (side surface and upper surface) of the recognition mark 54M on the upper surface 53A of the insulating layer 53. 106 is formed. The photosensitive resin layer 106 can be formed, for example, by applying a varnish-like photosensitive resin by a spin coating method. At this time, the photosensitive resin layer 106 is formed following the step formed by the upper surface 53A of the insulating layer 53 and the connection terminal P1. For this reason, the photosensitive resin layer 106 is formed so as to rise at the level difference caused by the connection terminal P1. In the present embodiment, a positive photosensitive resin is used as the material of the photosensitive resin layer 106. However, as the material of the photosensitive resin layer 106, a negative photosensitive resin can also be used.
次に、図13(b)に示す工程では、感光性樹脂層106をパターニングして保護層60を形成するためのフォトマスク107を準備する。フォトマスク107は、透光部107Aと遮光部107Bとを有している。そして、フォトマスク107を感光性樹脂層106の上方に配置して位置合わせする。この位置合わせの際に、認識マーク54Mをアライメントマークとして利用することができる。 Next, in the step shown in FIG. 13B, a photomask 107 for forming the protective layer 60 by patterning the photosensitive resin layer 106 is prepared. The photomask 107 includes a light transmitting portion 107A and a light shielding portion 107B. Then, the photomask 107 is disposed above the photosensitive resin layer 106 and aligned. At the time of this alignment, the recognition mark 54M can be used as an alignment mark.
続いて、フォトマスク107の透光部107Aを通じて、保護層60の開口部60X,61X,62Xに対応する位置に配置された感光性樹脂層106を露光する。
次いで、図14(a)に示す工程では、感光性樹脂層106を現像する。この現像により、所定波長の光が照射された(露光された)部分の感光性樹脂層106が完全に除去され、下層の絶縁層53の上面53Aを露出する開口部60X,61X,62Xが形成される。また、本工程では、現像を過剰に実施することにより、未露光部分の感光性樹脂層106を膜減りさせ、未露光部分の感光性樹脂層106を薄化する。これにより、接続端子P1の上端部側の一部が感光性樹脂層106から露出される。このとき、感光性樹脂層106の成膜時の膜厚差(破線参照)に起因して、過剰な現像後の感光性樹脂層106の膜厚にも差が生じる。具体的には、現像後では、実装領域A1に配置された感光性樹脂層106(つまり、第1保護層61)が、外周領域A2に配置された感光性樹脂層106(つまり、第2保護層62)よりも厚く形成される。なお、過剰な現像は、例えば、現像時間を一般的な現像時間よりも長く設定することにより実現できる。
Subsequently, the photosensitive resin layer 106 disposed at positions corresponding to the openings 60X, 61X, and 62X of the protective layer 60 is exposed through the light transmitting portion 107A of the photomask 107.
Next, in the step shown in FIG. 14A, the photosensitive resin layer 106 is developed. As a result of this development, the photosensitive resin layer 106 irradiated (exposed) with light of a predetermined wavelength is completely removed, and openings 60X, 61X, and 62X that expose the upper surface 53A of the lower insulating layer 53 are formed. Is done. Further, in this step, the development is performed excessively to reduce the thickness of the photosensitive resin layer 106 in the unexposed portion, and thin the photosensitive resin layer 106 in the unexposed portion. Thereby, a part of the upper end side of the connection terminal P <b> 1 is exposed from the photosensitive resin layer 106. At this time, due to the difference in film thickness when the photosensitive resin layer 106 is formed (see the broken line), a difference also occurs in the film thickness of the photosensitive resin layer 106 after excessive development. Specifically, after development, the photosensitive resin layer 106 (that is, the first protective layer 61) disposed in the mounting area A1 is replaced with the photosensitive resin layer 106 (that is, the second protective layer) disposed in the outer peripheral area A2. It is formed thicker than layer 62). Excess development can be realized by setting the development time longer than the general development time, for example.
以上説明した露光・現像工程による開口部60Xの形成によって、第1保護層61と第2保護層62とがパターニングされる。開口部61Xの形成によって、第1保護層61において第1保護絶縁層63と第2保護絶縁層64とがパターニングされる。開口部62Xの形成によって、認識マーク54Mが保護層60から露出される。 By forming the opening 60X by the exposure / development process described above, the first protective layer 61 and the second protective layer 62 are patterned. By forming the opening 61 </ b> X, the first protective insulating layer 63 and the second protective insulating layer 64 are patterned in the first protective layer 61. The recognition mark 54M is exposed from the protective layer 60 by forming the opening 62X.
その後、感光性樹脂層106を加熱処理により硬化させる。これにより、図14(b)に示すように、絶縁層53の上面53A上に、第1保護層61と第2保護層62とを有する保護層60が形成される。 Thereafter, the photosensitive resin layer 106 is cured by heat treatment. As a result, as shown in FIG. 14B, the protective layer 60 having the first protective layer 61 and the second protective layer 62 is formed on the upper surface 53 </ b> A of the insulating layer 53.
以上の製造工程により、図15に示すように、配線構造11の最上層に形成された絶縁層31の上面31A上に配線構造12を積層することができる。
次に、図15に示す工程では、配線構造11の最下層の配線層42の所要箇所に画定される外部接続用パッドP2を露出させるための開口部13Xを有するソルダレジスト層13を、絶縁層41の下面に積層する。このソルダレジスト層13は、例えば感光性のソルダレジストフィルムをラミネートし、又は液状のソルダレジストを塗布し、当該レジストを所要の形状にパターニングすることにより形成することができる。
Through the above manufacturing process, as shown in FIG. 15, the wiring structure 12 can be laminated on the upper surface 31 </ b> A of the insulating layer 31 formed in the uppermost layer of the wiring structure 11.
Next, in the step shown in FIG. 15, the solder resist layer 13 having the opening 13X for exposing the external connection pad P2 defined at a required portion of the lowermost wiring layer 42 of the wiring structure 11 is changed to an insulating layer. Laminate on the lower surface of 41. The solder resist layer 13 can be formed, for example, by laminating a photosensitive solder resist film or applying a liquid solder resist and patterning the resist into a required shape.
なお、必要に応じて、ソルダレジスト層13の開口部13Xから露出された配線層42(つまり、外部接続用パッドP2)上に表面処理層を形成するようにしてもよい。
以上の製造工程により、本実施形態の配線基板10を製造することができる。
If necessary, a surface treatment layer may be formed on the wiring layer 42 exposed from the opening 13X of the solder resist layer 13 (that is, the external connection pad P2).
The wiring board 10 of this embodiment can be manufactured by the above manufacturing process.
次に、半導体装置70の製造方法について説明する。
図16に示す工程では、外部接続用パッドP2上に外部接続端子86を形成する。例えば、外部接続用パッドP2上に、適宜フラックスを塗布した後、外部接続端子86(ここでは、はんだボール)を搭載し、240〜260℃程度の温度でリフローして固定する。その後、表面を洗浄してフラックスを除去する。
Next, a method for manufacturing the semiconductor device 70 will be described.
In the process shown in FIG. 16, the external connection terminal 86 is formed on the external connection pad P2. For example, after appropriately applying a flux on the external connection pad P2, an external connection terminal 86 (here, a solder ball) is mounted and reflowed and fixed at a temperature of about 240 to 260 ° C. Thereafter, the surface is washed to remove the flux.
また、図16に示す工程では、柱状の接続端子81を有する半導体チップ80を用意する。接続端子81は、公知の製造方法により製造することが可能であるため、図示を省略して詳細な説明を割愛するが、例えば以下のような方法で製造される。 In the step shown in FIG. 16, a semiconductor chip 80 having columnar connection terminals 81 is prepared. Since the connection terminal 81 can be manufactured by a known manufacturing method, the illustration is omitted and detailed description is omitted. For example, the connection terminal 81 is manufactured by the following method.
まず、半導体チップ80の回路形成面(ここでは、下面)に、例えば電極パッドを露出させる開口部を有する保護膜を形成し、その保護膜の下面及び電極パッドの下面を被覆するようにシード層を形成する。次に、接続端子81の形成領域に対応する部分のシード層(電極パッドの下面を被覆するシード層)を露出させたレジスト層を形成する。続いて、レジスト層から露出されたシード層上に、そのシード層を給電層に利用する電解めっき法(例えば、電解銅めっき法)を施すことにより、電極パッド上に柱状の接続端子81を形成する。 First, for example, a protective film having an opening for exposing the electrode pad is formed on the circuit formation surface (here, the lower surface) of the semiconductor chip 80, and the seed layer is coated so as to cover the lower surface of the protective film and the lower surface of the electrode pad. Form. Next, a resist layer is formed by exposing a portion of the seed layer corresponding to the formation region of the connection terminal 81 (seed layer covering the lower surface of the electrode pad). Subsequently, columnar connection terminals 81 are formed on the electrode pads by performing electrolytic plating (for example, electrolytic copper plating) using the seed layer as a power feeding layer on the seed layer exposed from the resist layer. To do.
続いて、接続端子81の下面に、接合部材82を形成する。この接合部材82は、例えばシード層上に形成されたレジスト層をめっきマスクに利用し、シード層をめっき給電層に利用する電解はんだめっき法により、接続端子81の下面にはんだを被着することにより形成することができる。その後、不要なシード層及びレジスト層を除去する。 Subsequently, the bonding member 82 is formed on the lower surface of the connection terminal 81. For example, the bonding member 82 applies solder to the lower surface of the connection terminal 81 by an electrolytic solder plating method using a resist layer formed on the seed layer as a plating mask and using the seed layer as a plating power feeding layer. Can be formed. Thereafter, unnecessary seed layer and resist layer are removed.
次いで、配線基板10の接続端子P1(配線層54)上に、半導体チップ80の接続端子81をフリップチップ接合する。例えば、配線基板10と半導体チップ80とを位置合わせした後に、リフロー処理を行って接合部材82(はんだめっき層)を溶融させ、接続端子81を接続端子P1に電気的に接続する。 Next, the connection terminal 81 of the semiconductor chip 80 is flip-chip bonded onto the connection terminal P1 (wiring layer 54) of the wiring board 10. For example, after the wiring substrate 10 and the semiconductor chip 80 are aligned, a reflow process is performed to melt the bonding member 82 (solder plating layer), and the connection terminal 81 is electrically connected to the connection terminal P1.
その後、フリップチップ接合された半導体チップ80と配線基板10との間に、アンダーフィル樹脂85(図3参照)を充填し、そのアンダーフィル樹脂85を硬化する。このとき、第1保護層61に開口部61Xを形成したことにより、毛細管現象が顕著となるため、アンダーフィル樹脂85の充填性を向上させることができる。 Thereafter, an underfill resin 85 (see FIG. 3) is filled between the semiconductor chip 80 and the wiring substrate 10 which are flip-chip bonded, and the underfill resin 85 is cured. At this time, since the opening 61 </ b> X is formed in the first protective layer 61, the capillary phenomenon becomes remarkable, so that the filling property of the underfill resin 85 can be improved.
以上の製造工程により、図3に示した半導体装置70を製造することができる。
(シミュレーション結果)
次に、以上説明した半導体装置70における応力分布を解析したシミュレーション結果について説明する。
The semiconductor device 70 shown in FIG. 3 can be manufactured by the above manufacturing process.
(simulation result)
Next, simulation results obtained by analyzing the stress distribution in the semiconductor device 70 described above will be described.
まず、評価用のサンプル、つまり図17(a)に示したモデル構造(実施例サンプル)と図17(b)に示したモデル構造(比較例サンプル)について説明する。
図17(a)に示すように、実施例サンプルは、図3に示した構造の半導体装置70と略同様の構造を有している。シミュレーション条件としては、半導体チップ80の平面形状を150μm×150μm、ビア配線55の下端面の直径を10μm、接続端子P1の直径を25μm、接続端子P1の厚さを10μm、接続端子81の直径を22μm、接続端子81の厚さを25μmとした。なお、実施例サンプルでは、接続端子P1の側面全面を被覆するように保護層60(第1保護層61)が形成されている。
First, a sample for evaluation, that is, the model structure (example sample) shown in FIG. 17A and the model structure (comparative example sample) shown in FIG. 17B will be described.
As shown in FIG. 17A, the example sample has a structure substantially similar to the semiconductor device 70 having the structure shown in FIG. As simulation conditions, the planar shape of the semiconductor chip 80 is 150 μm × 150 μm, the diameter of the lower end surface of the via wiring 55 is 10 μm, the diameter of the connection terminal P1 is 25 μm, the thickness of the connection terminal P1 is 10 μm, and the diameter of the connection terminal 81 is The thickness of 22 μm and the connection terminal 81 was 25 μm. In the example sample, the protective layer 60 (first protective layer 61) is formed so as to cover the entire side surface of the connection terminal P1.
一方、図17(b)に示すように、比較例サンプルは、絶縁層53の上面53Aから上方に突出するように接続端子P1が形成され、その絶縁層53の上面53A上には保護層60が形成されていない。このため、比較例サンプルでは、接続端子P1の側面が接合部材82Aによって被覆されている。シミュレーション条件としては、保護層60を形成していない点以外は、実施例サンプルにおけるシミュレーション条件と同様である。 On the other hand, as shown in FIG. 17B, in the comparative sample, the connection terminal P1 is formed so as to protrude upward from the upper surface 53A of the insulating layer 53, and the protective layer 60 is formed on the upper surface 53A of the insulating layer 53. Is not formed. For this reason, in the comparative example sample, the side surface of the connection terminal P1 is covered with the joining member 82A. The simulation conditions are the same as the simulation conditions in the example sample except that the protective layer 60 is not formed.
図18(a)は、実施例サンプルにおける接続端子P1と感光性樹脂層(絶縁層53及び保護層60)との界面に生じる応力の分布を解析したシミュレーション結果を示している。また、図18(b)は、比較例サンプルおける接続端子P1と感光性樹脂層(絶縁層53)との界面に生じる応力の分布を解析したシミュレーション結果を示している。 FIG. 18A shows a simulation result obtained by analyzing the distribution of stress generated at the interface between the connection terminal P1 and the photosensitive resin layer (the insulating layer 53 and the protective layer 60) in the example sample. FIG. 18B shows a simulation result obtained by analyzing the distribution of stress generated at the interface between the connection terminal P1 and the photosensitive resin layer (insulating layer 53) in the comparative sample.
図18(b)に示すように、比較例サンプルでは、接続端子P1の角部の直下、つまり接続端子P1の下面と絶縁層53の上面との界面に応力が集中している。そして、比較例サンプルにおける接続端子P1と絶縁層53との界面に生じる応力は、約146.0MPaであった。これに対し、図18(a)に示すように、実施例サンプルでは、接続端子P1と感光性樹脂層との界面に生じる応力が分散されている。これにより、実施例サンプルでは、接続端子P1の下面と絶縁層53の上面との界面に集中する応力が減少している。具体的には、実施例サンプルにおける接続端子P1と絶縁層53との界面に生じる応力は、約100.2MPaであり、比較例サンプルのそれよりも大幅に減少している。 As shown in FIG. 18B, in the comparative sample, stress is concentrated immediately below the corner of the connection terminal P1, that is, at the interface between the lower surface of the connection terminal P1 and the upper surface of the insulating layer 53. And the stress which arises in the interface of the connection terminal P1 and the insulating layer 53 in a comparative example sample was about 146.0 MPa. On the other hand, as shown in FIG. 18A, in the example sample, the stress generated at the interface between the connection terminal P1 and the photosensitive resin layer is dispersed. Thereby, in the example sample, the stress concentrated on the interface between the lower surface of the connection terminal P1 and the upper surface of the insulating layer 53 is reduced. Specifically, the stress generated at the interface between the connection terminal P1 and the insulating layer 53 in the example sample is about 100.2 MPa, which is significantly smaller than that of the comparative example sample.
以上説明したように、接続端子P1を取り囲むように保護層60(感光性樹脂層)を形成することにより、接続端子P1と感光性樹脂層との界面において1箇所に集中する応力が減少されることが確認された。これにより、接続端子P1と感光性樹脂層との界面にクラックが発生することを好適に抑制できる。 As described above, by forming the protective layer 60 (photosensitive resin layer) so as to surround the connection terminal P1, the stress concentrated in one place at the interface between the connection terminal P1 and the photosensitive resin layer is reduced. It was confirmed. Thereby, it can suppress suitably that a crack generate | occur | produces in the interface of the connecting terminal P1 and the photosensitive resin layer.
以上説明した本実施形態によれば、以下の効果を奏することができる。
(1)柱状の接続端子P1の側面に接してその接続端子P1を取り囲む保護層60(第1保護層61の第1保護絶縁層63)を形成するようにした。これにより、接続端子P1と感光性樹脂層(保護層60及び絶縁層53)との界面を増加させることができるため、接続端子P1と感光性樹脂層との界面に生じる応力を分散させることができる。このため、接続端子P1と感光性樹脂層との界面において1箇所に集中する応力を減少させることができる。この結果、接続端子P1と感光性樹脂層との界面にクラックが発生することを好適に抑制できる。
According to this embodiment described above, the following effects can be obtained.
(1) The protective layer 60 (the first protective insulating layer 63 of the first protective layer 61) surrounding the connection terminal P1 in contact with the side surface of the columnar connection terminal P1 is formed. Thereby, since the interface between the connection terminal P1 and the photosensitive resin layer (the protective layer 60 and the insulating layer 53) can be increased, the stress generated at the interface between the connection terminal P1 and the photosensitive resin layer can be dispersed. it can. For this reason, the stress concentrated on one place at the interface between the connection terminal P1 and the photosensitive resin layer can be reduced. As a result, it is possible to suitably suppress the occurrence of cracks at the interface between the connection terminal P1 and the photosensitive resin layer.
(2)第1保護層61と第2保護層62とを開口部60Xによって離間して形成した。このため、アンダーフィル樹脂85が実装領域A1よりも外側に広がることを好適に抑制することができる。すなわち、開口部60Xよりも外側に形成された第2保護層62を、アンダーフィル樹脂85をせき止めるダムとして機能させることができる。また、開口部60Xによって第1保護層61と第2保護層62とを分離することができるため、樹脂の熱収縮による反りを低減することができる。 (2) The first protective layer 61 and the second protective layer 62 were formed apart from each other by the opening 60X. For this reason, it can suppress suitably that underfill resin 85 spreads outside the mounting field A1. That is, the second protective layer 62 formed outside the opening 60X can function as a dam that stops the underfill resin 85. Moreover, since the 1st protective layer 61 and the 2nd protective layer 62 can be isolate | separated by the opening part 60X, the curvature by the thermal contraction of resin can be reduced.
(3)第1保護層61を、第2保護層62よりも厚く形成した。これにより、第1保護層61と第2保護層62とを略同一の厚さに形成した場合に比べて、配線基板10の反りを抑制することができる。 (3) The first protective layer 61 is formed thicker than the second protective layer 62. Thereby, the curvature of the wiring board 10 can be suppressed compared with the case where the 1st protective layer 61 and the 2nd protective layer 62 are formed in substantially the same thickness.
詳述すると、図19に示すように第1保護層61と第2保護層62とを略同一の厚さに形成した比較例の場合には、配線構造12側が凹状に反る傾向にある。これは、外周領域A2では実装領域A1に比べて配線密度が低く、保護層60(感光性樹脂層)の熱膨張係数(例えば、50〜70ppm/℃程度)が接続端子P1(銅層)の熱膨張係数(例えば、17ppm/℃程度)よりも高いことに起因している。詳しくは、第1保護層61と第2保護層62とが略同一の厚さに形成されると、外周領域A2における感光性樹脂の含有量が実装領域A1における感光性樹脂の含有量よりも多くなる。すると、外周領域A2の方が実装領域A1よりも熱収縮が大きくなるため、外周領域A2が実装領域A1に向かって反り、配線構造12側が凹状に反る。これに対し、本実施形態では、実装領域A1における第1保護層61を、外周領域A2における第2保護層62よりも厚く形成するようにした。これにより、実装領域A1における感光性樹脂の含有量と、外周領域A2における感光性樹脂の含有量との差を小さくすることができる。この結果、第1保護層61と第2保護層62とを略同一の厚さに形成した場合に比べて、配線基板10の反りを抑制することができる。このことを示す評価結果例を図20に示している。 More specifically, as shown in FIG. 19, in the case of the comparative example in which the first protective layer 61 and the second protective layer 62 are formed to have substantially the same thickness, the wiring structure 12 side tends to warp in a concave shape. This is because the outer peripheral area A2 has a lower wiring density than the mounting area A1, and the thermal expansion coefficient (for example, about 50 to 70 ppm / ° C.) of the protective layer 60 (photosensitive resin layer) is the connection terminal P1 (copper layer). This is due to the fact that the coefficient of thermal expansion is higher (for example, about 17 ppm / ° C.). Specifically, when the first protective layer 61 and the second protective layer 62 are formed to have substantially the same thickness, the content of the photosensitive resin in the outer peripheral region A2 is larger than the content of the photosensitive resin in the mounting region A1. Become more. Then, since heat shrinkage is larger in the outer peripheral area A2 than in the mounting area A1, the outer peripheral area A2 warps toward the mounting area A1, and the wiring structure 12 side warps in a concave shape. On the other hand, in the present embodiment, the first protective layer 61 in the mounting region A1 is formed thicker than the second protective layer 62 in the outer peripheral region A2. Thereby, the difference of content of the photosensitive resin in mounting area | region A1 and content of the photosensitive resin in outer peripheral area | region A2 can be made small. As a result, the warpage of the wiring substrate 10 can be suppressed as compared with the case where the first protective layer 61 and the second protective layer 62 are formed to have substantially the same thickness. An example of an evaluation result indicating this is shown in FIG.
図20は、図1(a)に示した配線基板10(実施例)について、反りのシミュレーションを実行した結果を示している。具体的には、配線基板10の平面形状を40mm×40mmの正方形状とし、実装領域A1の平面形状を20mm×10mmの矩形状とした。また、コア基板20の厚さを800μm、配線構造11内の配線層22,23の厚さを25μm、配線層42の厚さを15μm、配線構造11内の絶縁層31,41の厚さを40μm、ソルダレジスト層13の厚さを20μmとした。さらに、配線構造12内の配線層50,52の厚さを2.5μm、接続端子P1の厚さを10μm、配線構造12内の絶縁層51,53の厚さを5μmとした。そして、このような配線基板10において、第1保護層61の厚さを5μm、第2保護層62の厚さを3μmとした場合の反りのシミュレーションを実行した。なお、比較例としては、図19に示した配線基板と同様に、第1保護層61と第2保護層62とを同じ厚さに設定した場合、具体的には、第1保護層61の厚さを3μm、第2保護層62の厚さを3μmとした場合の反りのシミュレーションも実行した。 FIG. 20 shows a result of a warping simulation performed on the wiring board 10 (Example) shown in FIG. Specifically, the planar shape of the wiring substrate 10 was a square shape of 40 mm × 40 mm, and the planar shape of the mounting region A1 was a rectangular shape of 20 mm × 10 mm. The core substrate 20 has a thickness of 800 μm, the wiring layers 22 and 23 in the wiring structure 11 have a thickness of 25 μm, the wiring layer 42 has a thickness of 15 μm, and the insulating layers 31 and 41 in the wiring structure 11 have a thickness of The thickness of 40 μm and the solder resist layer 13 was 20 μm. Furthermore, the thickness of the wiring layers 50 and 52 in the wiring structure 12 is 2.5 μm, the thickness of the connection terminal P1 is 10 μm, and the thickness of the insulating layers 51 and 53 in the wiring structure 12 is 5 μm. In such a wiring substrate 10, a warping simulation was performed when the thickness of the first protective layer 61 was 5 μm and the thickness of the second protective layer 62 was 3 μm. As a comparative example, when the first protective layer 61 and the second protective layer 62 are set to the same thickness as in the wiring substrate shown in FIG. A simulation of warping was also performed when the thickness was 3 μm and the thickness of the second protective layer 62 was 3 μm.
図20に示したシミュレーション結果から明らかなように、第1保護層61を第2保護層62よりも厚く形成することにより、第1保護層61と第2保護層62が同じ厚さである比較例よりも、配線基板10の反り量を低減できることが確認された。 As is apparent from the simulation results shown in FIG. 20, the first protective layer 61 and the second protective layer 62 have the same thickness by forming the first protective layer 61 thicker than the second protective layer 62. It was confirmed that the amount of warping of the wiring board 10 can be reduced as compared with the example.
(4)隣接する第1保護絶縁層63の間に、第2保護絶縁層64をパターニングするようにした。換言すると、第1保護絶縁層63と第2保護絶縁層64との間に、第1保護絶縁層63を取り囲むように開口部61Xを形成するようにした。この開口部61Xを形成したことにより、配線基板10と半導体チップ80との間にアンダーフィル樹脂85を充填する際に、毛細管現象が顕著となるため、アンダーフィル樹脂85の充填性を向上させることができる。 (4) The second protective insulating layer 64 is patterned between the adjacent first protective insulating layers 63. In other words, the opening 61 </ b> X is formed between the first protective insulating layer 63 and the second protective insulating layer 64 so as to surround the first protective insulating layer 63. By forming the opening 61X, when the underfill resin 85 is filled between the wiring substrate 10 and the semiconductor chip 80, the capillary phenomenon becomes remarkable, so that the filling property of the underfill resin 85 is improved. Can do.
(5)また、隣接する第1保護絶縁層63の間に第2保護絶縁層64を残すようにしたため、従来技術のように隣接する接続端子の間を全てアンダーフィル樹脂85で充填する必要がなくなる。すなわち、従来技術に比べて、アンダーフィル樹脂85で充填する面積を減らすことができる。これにより、アンダーフィル樹脂85中にボイド等が発生することを好適に抑制することができる。また、第2保護絶縁層64を形成したことによって毛細管現象がさらに顕著となるため、アンダーフィル樹脂85の充填性を向上させることができる。 (5) Further, since the second protective insulating layer 64 is left between the adjacent first protective insulating layers 63, it is necessary to fill the space between the adjacent connection terminals with the underfill resin 85 as in the prior art. Disappear. That is, the area filled with the underfill resin 85 can be reduced as compared with the prior art. Thereby, generation | occurrence | production of a void etc. in the underfill resin 85 can be suppressed suitably. In addition, since the capillary phenomenon becomes more noticeable by forming the second protective insulating layer 64, the filling property of the underfill resin 85 can be improved.
(6)さらに、第2保護絶縁層64を形成したため、第1保護層61とアンダーフィル樹脂85との接触面積を増大させることができる。また、第2保護絶縁層64がアンダーフィル樹脂85に食い込むように形成される。これにより、大きなアンカー効果が得られるようになり、第1保護層61とアンダーフィル樹脂85との密着性を向上させることができる。 (6) Furthermore, since the second protective insulating layer 64 is formed, the contact area between the first protective layer 61 and the underfill resin 85 can be increased. Further, the second protective insulating layer 64 is formed so as to bite into the underfill resin 85. Thereby, a big anchor effect comes to be acquired and the adhesiveness of the 1st protective layer 61 and the underfill resin 85 can be improved.
(第2実施形態)
以下、図21に従って第2実施形態について説明する。この実施形態の配線基板10Aは、配線構造11が配線構造11Aに置換された点が上記第1実施形態と異なっている。以下、第1実施形態との相違点を中心に説明する。先の図1〜図20に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
(Second Embodiment)
Hereinafter, a second embodiment will be described with reference to FIG. The wiring board 10A of this embodiment is different from the first embodiment in that the wiring structure 11 is replaced with the wiring structure 11A. Hereinafter, the difference from the first embodiment will be mainly described. The same members as those shown in FIGS. 1 to 20 are denoted by the same reference numerals, and detailed description of these elements is omitted.
図21に示すように、配線基板10Aは、配線構造11Aと、配線構造11Aの上側に積層された配線構造12と、配線構造11Aの下側に積層されたソルダレジスト層13とを有している。 As shown in FIG. 21, the wiring substrate 10A includes a wiring structure 11A, a wiring structure 12 stacked on the upper side of the wiring structure 11A, and a solder resist layer 13 stacked on the lower side of the wiring structure 11A. Yes.
配線構造11Aは、配線構造12よりも配線密度の低い配線層が形成された低密度配線層である。コア基板20の上面20A上には、配線層22を被覆する絶縁層33と、配線層34と、絶縁層31と、ビア配線32とが順に積層されている。コア基板20の下面20B上には、配線層23を被覆する絶縁層43と、配線層44と、絶縁層41と、配線層42とが順に積層されている。 The wiring structure 11A is a low-density wiring layer in which a wiring layer having a wiring density lower than that of the wiring structure 12 is formed. On the upper surface 20 </ b> A of the core substrate 20, an insulating layer 33 that covers the wiring layer 22, a wiring layer 34, an insulating layer 31, and a via wiring 32 are sequentially stacked. On the lower surface 20 </ b> B of the core substrate 20, an insulating layer 43 that covers the wiring layer 23, a wiring layer 44, an insulating layer 41, and a wiring layer 42 are sequentially stacked.
絶縁層33,31,43,41の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂などの熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。これら絶縁層33,31,43,41は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。配線層34,44,42及びビア配線32の材料としては、例えば、銅や銅合金を用いることができる。また、絶縁層33,31,43,41の厚さは、例えば、20〜45μm程度とすることができる。配線層34,44,42の厚さは、例えば、15〜35μm程度とすることができる。配線層34,44,42のラインアンドスペース(L/S)は、例えば、20μm/20μm程度とすることができる。 As a material of the insulating layers 33, 31, 43, 41, for example, a non-photosensitive insulating resin whose main component is a thermosetting resin such as an epoxy resin or a polyimide resin can be used. These insulating layers 33, 31, 43, and 41 may contain a filler such as silica or alumina, for example. As a material of the wiring layers 34, 44, 42 and the via wiring 32, for example, copper or a copper alloy can be used. Moreover, the thickness of the insulating layers 33, 31, 43, and 41 can be set to about 20 to 45 μm, for example. The thickness of the wiring layers 34, 44, 42 can be set to about 15 to 35 μm, for example. The line and space (L / S) of the wiring layers 34, 44, 42 can be set to about 20 μm / 20 μm, for example.
絶縁層33には、所要の箇所に、当該絶縁層33を厚さ方向に貫通して配線層22の上面の一部を露出する貫通孔33Xが形成されている。絶縁層31には、所要の箇所に、当該絶縁層31を厚さ方向に貫通して配線層34の上面の一部を露出する貫通孔31Xが形成されている。これら貫通孔33X,31Xは、図21において下側(コア基板20側)から上側(配線構造12側)に向かうに連れて径が大きくなるテーパ状に形成されている。配線層34は、貫通孔33Xに充填され、配線層22と電気的に接続されたビア配線を有している。ビア配線32は、貫通孔31Xに充填され、配線層34と電気的に接続されている。そして、絶縁層31の上面31A上及びビア配線32の上端面32A上には、配線構造12が積層されている。 In the insulating layer 33, a through hole 33 </ b> X that penetrates the insulating layer 33 in the thickness direction and exposes a part of the upper surface of the wiring layer 22 is formed at a required location. In the insulating layer 31, a through hole 31 </ b> X that penetrates the insulating layer 31 in the thickness direction and exposes a part of the upper surface of the wiring layer 34 is formed at a required location. These through holes 33X and 31X are formed in a tapered shape whose diameter increases from the lower side (core substrate 20 side) to the upper side (wiring structure 12 side) in FIG. The wiring layer 34 has via wiring filled in the through hole 33 </ b> X and electrically connected to the wiring layer 22. The via wiring 32 is filled in the through hole 31 </ b> X and is electrically connected to the wiring layer 34. The wiring structure 12 is laminated on the upper surface 31A of the insulating layer 31 and the upper end surface 32A of the via wiring 32.
一方、絶縁層43には、所要の箇所に、当該絶縁層43を厚さ方向に貫通して配線層23の下面の一部を露出する貫通孔43Xが形成されている。絶縁層41には、所要の箇所に、当該絶縁層41を厚さ方向に貫通して配線層44の下面の一部を露出する貫通孔41Xが形成されている。これら貫通孔43X,41Xは、図21において上側(コア基板20側)から下側(ソルダレジスト層13側)に向かうに連れて径が大きくなるテーパ状に形成されている。配線層44は、貫通孔43Xに充填され、配線層23と電気的に接続されたビア配線を有している。配線層42は、貫通孔41Xに充填され、配線層44と電気的に接続されたビア配線を有している。 On the other hand, the insulating layer 43 is formed with through holes 43X that penetrate the insulating layer 43 in the thickness direction and expose a part of the lower surface of the wiring layer 23 at a required location. In the insulating layer 41, through holes 41 </ b> X that penetrate the insulating layer 41 in the thickness direction and expose a part of the lower surface of the wiring layer 44 are formed at required locations. These through holes 43X and 41X are formed in a tapered shape whose diameter increases from the upper side (core substrate 20 side) to the lower side (solder resist layer 13 side) in FIG. The wiring layer 44 has via wiring filled in the through hole 43 </ b> X and electrically connected to the wiring layer 23. The wiring layer 42 has via wiring filled in the through hole 41 </ b> X and electrically connected to the wiring layer 44.
このようにコア基板20の上下両面に絶縁層と配線層とが複数層積層された場合であっても、上記第1実施形態の(1)〜(6)の効果と同様の効果を奏することができる。
なお、本実施形態において、配線構造11Aは第1配線構造の一例、配線層34は第2配線層の一例、絶縁層31は第2絶縁層の一例、ビア配線32は第2ビア配線の一例である。
Thus, even when the insulating layer and the wiring layer are laminated on the upper and lower surfaces of the core substrate 20, the same effects as the effects (1) to (6) of the first embodiment can be obtained. Can do.
In this embodiment, the wiring structure 11A is an example of the first wiring structure, the wiring layer 34 is an example of the second wiring layer, the insulating layer 31 is an example of the second insulating layer, and the via wiring 32 is an example of the second via wiring. It is.
(第3実施形態)
以下、図22に従って第3実施形態を説明する。この実施形態の配線基板10Bは、配線構造11が配線構造11Bに置換された点、及び配線構造12が配線構造12Bに置換された点が上記第1実施形態と異なっている。以下、第1実施形態との相違点を中心に説明する。なお、先の図1〜図21に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
(Third embodiment)
The third embodiment will be described below with reference to FIG. The wiring board 10B of this embodiment is different from the first embodiment in that the wiring structure 11 is replaced with the wiring structure 11B and the wiring structure 12 is replaced with the wiring structure 12B. Hereinafter, the difference from the first embodiment will be mainly described. The same members as those shown in FIGS. 1 to 21 are denoted by the same reference numerals, and detailed description of these elements is omitted.
図22に示すように、配線基板10Bは、配線構造11Bと、配線構造11Bの上側に積層された配線構造12Bと、配線構造11Bの下側に積層されたソルダレジスト層13とを有している。 As shown in FIG. 22, the wiring board 10B includes a wiring structure 11B, a wiring structure 12B stacked on the upper side of the wiring structure 11B, and a solder resist layer 13 stacked on the lower side of the wiring structure 11B. Yes.
配線構造11Bは、絶縁層と配線層とが多層に積層された積層構造を有しない配線構造であり、配線構造12Bよりも配線密度の低い配線層が形成された低密度配線層である。この配線構造11Bでは、コア基板20の上面20Aに絶縁層37のみが積層され、コア基板20の下面20Bに絶縁層47及び配線層48が積層されている。絶縁層37,47の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂などの熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。これら絶縁層37,47は、例えば、シリカやアルミナ等のフィラーを含有していてもよい。配線層48の材料としては、例えば、銅や銅合金を用いることができる。絶縁層37,47の厚さは、例えば、20〜45μm程度とすることができる。配線層48の厚さは、例えば、15〜35μm程度とすることができる。 The wiring structure 11B is a wiring structure that does not have a stacked structure in which insulating layers and wiring layers are stacked in multiple layers, and is a low-density wiring layer in which a wiring layer having a lower wiring density than the wiring structure 12B is formed. In the wiring structure 11B, only the insulating layer 37 is stacked on the upper surface 20A of the core substrate 20, and the insulating layer 47 and the wiring layer 48 are stacked on the lower surface 20B of the core substrate 20. As a material of the insulating layers 37 and 47, for example, a non-photosensitive insulating resin whose main component is a thermosetting resin such as an epoxy resin or a polyimide resin can be used. These insulating layers 37 and 47 may contain a filler such as silica or alumina. As a material of the wiring layer 48, for example, copper or a copper alloy can be used. The thickness of the insulating layers 37 and 47 can be about 20 to 45 μm, for example. The thickness of the wiring layer 48 can be about 15 to 35 μm, for example.
コア基板20、絶縁層37及び絶縁層47には、それらコア基板20及び絶縁層37,47を厚さ方向に貫通する貫通孔20Yが形成されている。この貫通孔20Yには、貫通電極21が形成されている。貫通電極21は、例えば、貫通孔20Yを充填するように形成されている。貫通電極21の上端面は絶縁層37の上面から露出され、貫通電極21の下端面は絶縁層47の下面から露出されている。例えば、貫通電極21の上端面は絶縁層37の上面と略面一になるように形成され、貫通電極21の下端面は絶縁層47の下面と略面一になるように形成されている。そして、貫通電極21の上端面は、配線構造12B内の配線層52が有するビア配線V1と直接接合されている。貫通電極21の下端面は、配線層48と直接接合されている。 The core substrate 20, the insulating layer 37, and the insulating layer 47 are formed with through holes 20Y that penetrate the core substrate 20 and the insulating layers 37, 47 in the thickness direction. A through electrode 21 is formed in the through hole 20Y. The through electrode 21 is formed, for example, so as to fill the through hole 20Y. The upper end surface of the through electrode 21 is exposed from the upper surface of the insulating layer 37, and the lower end surface of the through electrode 21 is exposed from the lower surface of the insulating layer 47. For example, the upper end surface of the through electrode 21 is formed to be substantially flush with the upper surface of the insulating layer 37, and the lower end surface of the through electrode 21 is formed to be substantially flush with the lower surface of the insulating layer 47. The upper end surface of the through electrode 21 is directly joined to the via wiring V1 included in the wiring layer 52 in the wiring structure 12B. The lower end surface of the through electrode 21 is directly bonded to the wiring layer 48.
配線構造12Bは、配線層50を有さず、ビア配線V1の下端面が貫通電極21の上端面と直接接合されている。絶縁層51は、ビア配線V1から露出する絶縁層37の上面全面を被覆するように形成されている。 The wiring structure 12B does not have the wiring layer 50, and the lower end surface of the via wiring V1 is directly joined to the upper end surface of the through electrode 21. The insulating layer 51 is formed so as to cover the entire upper surface of the insulating layer 37 exposed from the via wiring V1.
ソルダレジスト層13は、絶縁層47の下面に、最下層の配線層48を被覆するように形成されている。ソルダレジスト層13には、最下層の配線層48の一部を外部接続用パッドP2として露出させるための開口部13Xが形成されている。 The solder resist layer 13 is formed on the lower surface of the insulating layer 47 so as to cover the lowermost wiring layer 48. The solder resist layer 13 is formed with an opening 13X for exposing a part of the lowermost wiring layer 48 as the external connection pad P2.
このように配線構造11Bが絶縁層と配線層とが多層に積層された積層構造を有しない場合であっても、上記第1実施形態の(1)〜(6)の効果と同様の効果を奏することができる。 Thus, even when the wiring structure 11B does not have a laminated structure in which the insulating layer and the wiring layer are laminated in multiple layers, the same effects as the effects (1) to (6) of the first embodiment are obtained. Can play.
(第4実施形態)
以下、図23に従って第4実施形態を説明する。この実施形態の配線基板10Cは、配線構造11が配線構造11Cに置換された点が上記第1実施形態と異なっている。以下、第1実施形態との相違点を中心に説明する。なお、先の図1〜図22に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
(Fourth embodiment)
Hereinafter, a fourth embodiment will be described with reference to FIG. The wiring board 10C of this embodiment is different from the first embodiment in that the wiring structure 11 is replaced with the wiring structure 11C. Hereinafter, the difference from the first embodiment will be mainly described. The same members as those shown in FIGS. 1 to 22 are denoted by the same reference numerals, and detailed description of these elements is omitted.
図23に示すように、配線構造11Cは、コア基板20を有していない配線構造であり、配線構造12よりも配線密度の低い配線層が形成された低密度配線層である。配線構造11Cは、配線層110と、絶縁層111と、配線層112と、絶縁層113と、配線層114と、絶縁層115と、ビア配線116とが順に積層された構造を有している。絶縁層111,113,115の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂などの熱硬化性樹脂を主成分とする非感光性の絶縁性樹脂を用いることができる。これら絶縁層111,113,115は、例えば、シリカやアルミナ等のフィラーを含有していてもよいし、補強材を含有していてもよい。配線層112,114及びビア配線116の材料としては、例えば、銅や銅合金を用いることができる。また、絶縁層111,113,115の厚さは、例えば、20〜45μm程度とすることができる。配線層110,112,114の厚さは、例えば、15〜35μm程度とすることができる。配線層110,112,114のラインアンドスペース(L/S)は、例えば、20μm/20μm程度とすることができる。 As shown in FIG. 23, the wiring structure 11C is a wiring structure that does not have the core substrate 20, and is a low-density wiring layer in which a wiring layer having a lower wiring density than the wiring structure 12 is formed. The wiring structure 11C has a structure in which a wiring layer 110, an insulating layer 111, a wiring layer 112, an insulating layer 113, a wiring layer 114, an insulating layer 115, and a via wiring 116 are sequentially stacked. . As a material of the insulating layers 111, 113, and 115, for example, a non-photosensitive insulating resin whose main component is a thermosetting resin such as an epoxy resin or a polyimide resin can be used. These insulating layers 111, 113, and 115 may contain, for example, a filler such as silica or alumina, or may contain a reinforcing material. As a material of the wiring layers 112 and 114 and the via wiring 116, for example, copper or a copper alloy can be used. Moreover, the thickness of the insulating layers 111, 113, and 115 can be set to about 20 to 45 μm, for example. The thickness of the wiring layers 110, 112, and 114 can be set to about 15 to 35 μm, for example. The line and space (L / S) of the wiring layers 110, 112, and 114 can be set to about 20 μm / 20 μm, for example.
配線層110は、配線構造11Cの最下層の配線層である。例えば、配線層110の下面は、絶縁層111から露出されている。配線層110の下面は、例えば、絶縁層111の下面と略面一になるように形成されている。例えば、配線層110としては、第1導電層(例えば、Cu層)と、第2導電層(例えば、Ni層/Au層)とが積層された構造を採用することができる。この場合に、配線層110は、Au層が絶縁層111から露出するように形成されている。 The wiring layer 110 is the lowermost wiring layer of the wiring structure 11C. For example, the lower surface of the wiring layer 110 is exposed from the insulating layer 111. For example, the lower surface of the wiring layer 110 is formed to be substantially flush with the lower surface of the insulating layer 111. For example, as the wiring layer 110, a structure in which a first conductive layer (for example, Cu layer) and a second conductive layer (for example, Ni layer / Au layer) are stacked can be employed. In this case, the wiring layer 110 is formed so that the Au layer is exposed from the insulating layer 111.
絶縁層111は、配線層110の上面及び側面を被覆し、配線層110の下面を露出するように形成されている。絶縁層111には、所要の箇所に、当該絶縁層111を厚さ方向に貫通して配線層110の上面の一部を露出する貫通孔111Xが形成されている。 The insulating layer 111 is formed so as to cover the upper surface and side surfaces of the wiring layer 110 and to expose the lower surface of the wiring layer 110. In the insulating layer 111, through holes 111X that penetrate the insulating layer 111 in the thickness direction and expose a part of the upper surface of the wiring layer 110 are formed at required locations.
配線層112は、絶縁層111の上面に積層されている。配線層112は、貫通孔111X内に充填されたビア配線と、そのビア配線を介して配線層110と電気的に接続され、絶縁層111の上面に積層された配線パターンとを有している。 The wiring layer 112 is stacked on the upper surface of the insulating layer 111. The wiring layer 112 includes a via wiring filled in the through hole 111 </ b> X, and a wiring pattern that is electrically connected to the wiring layer 110 through the via wiring and is stacked on the upper surface of the insulating layer 111. .
絶縁層113は、絶縁層111の上面に、配線層112を被覆するように形成されている。絶縁層113には、所要の箇所に、当該絶縁層113を厚さ方向に貫通して配線層112の上面の一部を露出する貫通孔113Xが形成されている。 The insulating layer 113 is formed on the upper surface of the insulating layer 111 so as to cover the wiring layer 112. In the insulating layer 113, a through hole 113 </ b> X that penetrates the insulating layer 113 in the thickness direction and exposes a part of the upper surface of the wiring layer 112 is formed at a required location.
配線層114は、絶縁層113の上面に積層されている。配線層114は、貫通孔113X内に充填されたビア配線と、そのビア配線を介して配線層112と電気的に接続され、絶縁層113の上面に積層された配線パターンとを有している。 The wiring layer 114 is stacked on the upper surface of the insulating layer 113. The wiring layer 114 has a via wiring filled in the through hole 113X, and a wiring pattern electrically connected to the wiring layer 112 through the via wiring and stacked on the upper surface of the insulating layer 113. .
絶縁層115は、絶縁層113の上面に、配線層114を被覆するように形成されている。絶縁層115には、当該絶縁層115の上面の所要の箇所に開口し、当該絶縁層115を厚さ方向に貫通して配線層114の上面の一部を露出する貫通孔115Xが形成されている。 The insulating layer 115 is formed on the upper surface of the insulating layer 113 so as to cover the wiring layer 114. The insulating layer 115 is formed with a through hole 115 </ b> X that opens at a required position on the upper surface of the insulating layer 115 and penetrates the insulating layer 115 in the thickness direction to expose a part of the upper surface of the wiring layer 114. Yes.
ここで、貫通孔111X,113X,115Xは、図23において下側(ソルダレジスト層13側)から上側(配線構造12側)に向かうに連れて径が大きくなるテーパ状に形成されている。すなわち、配線構造11Cに形成された貫通孔111X,113X,115Xの全てが、ソルダレジスト層13側の開口部に対して配線構造12側の開口部が拡開されたテーパ状に形成されている。なお、貫通孔111X,113X,115Xの上側の開口端の開口径は、例えば、60〜70μm程度とすることができる。 Here, the through holes 111X, 113X, and 115X are formed in a tapered shape whose diameter increases from the lower side (solder resist layer 13 side) to the upper side (wiring structure 12 side) in FIG. That is, all of the through holes 111X, 113X, and 115X formed in the wiring structure 11C are formed in a tapered shape in which the opening on the wiring structure 12 side is expanded with respect to the opening on the solder resist layer 13 side. . In addition, the opening diameter of the upper opening end of the through holes 111X, 113X, and 115X can be set to, for example, about 60 to 70 μm.
貫通孔115X内には、配線層114と絶縁層115の上面115A上に形成された配線層50とを電気的に接続するビア配線116が形成されている。ビア配線116は、例えば、貫通孔115X内に充填されている。このため、ビア配線116は、貫通孔115Xと同様の形状に形成されている。ビア配線116の上端面116Aは、例えば、絶縁層115の上面115Aと略面一になるように形成されている。 In the through-hole 115X, a via wiring 116 that electrically connects the wiring layer 114 and the wiring layer 50 formed on the upper surface 115A of the insulating layer 115 is formed. For example, the via wiring 116 is filled in the through hole 115X. For this reason, the via wiring 116 is formed in the same shape as the through hole 115X. For example, the upper end surface 116A of the via wiring 116 is formed to be substantially flush with the upper surface 115A of the insulating layer 115.
これら絶縁層115の上面115A及びビア配線116の上端面116A上には、配線構造12が積層されている。例えば、配線構造12の配線層50は、ビア配線116の上端面116Aと接続するように、絶縁層115の上面115A上に積層されている。ここで、絶縁層115の上面115A及びビア配線116の上端面116Aを、例えば、上記第1実施形態の絶縁層31の上面31A及びビア配線32の上端面32A(図1参照)と同様に、研磨面としてもよい。 On the upper surface 115A of the insulating layer 115 and the upper end surface 116A of the via wiring 116, the wiring structure 12 is laminated. For example, the wiring layer 50 of the wiring structure 12 is stacked on the upper surface 115A of the insulating layer 115 so as to be connected to the upper end surface 116A of the via wiring 116. Here, the upper surface 115A of the insulating layer 115 and the upper end surface 116A of the via wiring 116 are, for example, similar to the upper surface 31A of the insulating layer 31 and the upper end surface 32A of the via wiring 32 of the first embodiment (see FIG. 1). It may be a polished surface.
一方、ソルダレジスト層13は、絶縁層111の下面に、最下層の配線層110を被覆するように形成されている。ソルダレジスト層13には、最下層の配線層110の一部を外部接続用パッドP2として露出させるための開口部13Xが形成されている。 On the other hand, the solder resist layer 13 is formed on the lower surface of the insulating layer 111 so as to cover the lowermost wiring layer 110. In the solder resist layer 13, an opening 13X is formed for exposing a part of the lowermost wiring layer 110 as the external connection pad P2.
このように配線構造11Cがコア基板20を有しない場合であっても、上記第1実施形態の(1)〜(6)の効果と同様の効果を奏することができる。
本実施形態において、配線構造11Cは第1配線構造の一例、配線層114は第2配線層の一例、絶縁層115は第2絶縁層の一例、ビア配線116は第2ビア配線の一例である。
Thus, even when the wiring structure 11C does not have the core substrate 20, the same effects as the effects (1) to (6) of the first embodiment can be obtained.
In the present embodiment, the wiring structure 11C is an example of a first wiring structure, the wiring layer 114 is an example of a second wiring layer, the insulating layer 115 is an example of a second insulating layer, and the via wiring 116 is an example of a second via wiring. .
(他の実施形態)
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・図24に示すように、第1保護絶縁層63の上面に、接続端子P1の側面側から、その接続端子P1から離間する方向に向かって湾曲状に凹む湾曲部63Aを形成するようにしてもよい。このような湾曲部63Aによって、アンダーフィル樹脂85(図3参照)の流動性を向上させることができ、ひいてはアンダーフィル樹脂85の充填性を向上させることができる。この場合、接続端子P1の側面と最も接している第1保護絶縁層63の厚さH11よりも第2保護絶縁層64の厚さH12の方が薄く形成されている。また、第2保護絶縁層64の厚さH12よりも第2保護層62の厚さH13の方が薄く形成されている。換言すると、第2保護絶縁層64の上面は、接続端子P1の側面と最も接している第1保護絶縁層63の頂部(上端)よりも低い。また、第2保護層62の上面は、第2保護絶縁層64の上面よりも低い。なお、図示の例では、第1保護絶縁層63の上面全面に湾曲部63Aを形成するようにしたが、第1保護絶縁層63の上面の一部のみに湾曲部63Aを形成するようにしてもよい。また、第2保護絶縁層64の上面に、湾曲部63Aと同様に、湾曲状に凹む湾曲部を形成してもよい。
(Other embodiments)
In addition, the said embodiment can also be implemented in the following aspects which changed this suitably.
24, as shown in FIG. 24, on the upper surface of the first protective insulating layer 63, from the side surface side of the connection terminal P1, a curved portion 63A that is curved in a direction away from the connection terminal P1 is formed. Also good. With such a curved portion 63A, the fluidity of the underfill resin 85 (see FIG. 3) can be improved, and as a result, the filling property of the underfill resin 85 can be improved. In this case, the thickness H12 of the second protective insulating layer 64 is thinner than the thickness H11 of the first protective insulating layer 63 that is in most contact with the side surface of the connection terminal P1. Further, the thickness H13 of the second protective layer 62 is thinner than the thickness H12 of the second protective insulating layer 64. In other words, the upper surface of the second protective insulating layer 64 is lower than the top (upper end) of the first protective insulating layer 63 that is in most contact with the side surface of the connection terminal P1. Further, the upper surface of the second protective layer 62 is lower than the upper surface of the second protective insulating layer 64. In the illustrated example, the curved portion 63A is formed on the entire upper surface of the first protective insulating layer 63, but the curved portion 63A is formed only on a part of the upper surface of the first protective insulating layer 63. Also good. Further, a curved portion that is recessed in a curved shape may be formed on the upper surface of the second protective insulating layer 64 in the same manner as the curved portion 63A.
・図25に示すように、接続端子P1の上面及び側面を粗化面としてもよい。例えば、接続端子P1の上面及び側面の表面粗度を、配線層52の表面粗度よりも大きくしてもよい。これにより、接続端子P1と保護層60との密着性を向上させることができる。 -As shown in FIG. 25, it is good also considering the upper surface and side surface of the connecting terminal P1 as a roughening surface. For example, the surface roughness of the upper surface and the side surface of the connection terminal P <b> 1 may be larger than the surface roughness of the wiring layer 52. Thereby, the adhesiveness of the connection terminal P1 and the protective layer 60 can be improved.
・図25に示すように、第1保護絶縁層63の上面に、上方に盛り上がる隆起部63Bを形成するようにしてもよい。隆起部63Bは、例えば、その頂部T1(上端部)が断面視において針のように尖った形状に形成されている。具体的には、隆起部63Bは、頂部T1から接続端子P1に向かって下方に傾斜する傾斜部B1と、頂部T1から、接続端子P1から離間する方向に向かって下方に傾斜する傾斜部B2とから構成されている。図示の例では、傾斜部B1は、頂部T1から接続端子P1に向かって湾曲状に凹むように形成され、傾斜部B2は、頂部T1から、接続端子P1から離間する方向に向かって湾曲状に凹むように形成されている。このような隆起部63B(とくに、傾斜部B1)によって、はんだめっき等である接合部材82(図3参照)が接続端子P1の外側に広がることを好適に抑制することができる。また、湾曲状に凹む傾斜部B2によって、アンダーフィル樹脂85(図3参照)の流動性を向上させることができる。 As shown in FIG. 25, a raised portion 63 </ b> B that rises upward may be formed on the upper surface of the first protective insulating layer 63. The raised portion 63B is formed, for example, in such a shape that the top portion T1 (upper end portion) is pointed like a needle in a sectional view. Specifically, the raised portion 63B includes an inclined portion B1 inclined downward from the top portion T1 toward the connection terminal P1, and an inclined portion B2 inclined downward from the top portion T1 toward the direction away from the connection terminal P1. It is composed of In the illustrated example, the inclined portion B1 is formed so as to be curved in a curved shape from the top T1 toward the connection terminal P1, and the inclined portion B2 is curved in a direction away from the connection terminal P1 from the top T1. It is formed to be recessed. Such a raised portion 63B (particularly, the inclined portion B1) can suitably suppress the bonding member 82 (see FIG. 3) such as solder plating from spreading outside the connection terminal P1. Moreover, the fluidity | liquidity of the underfill resin 85 (refer FIG. 3) can be improved by inclination part B2 dented in curved shape.
なお、頂部T1は、必ずしも針のように尖った形状である必要はない。例えば、頂部T1を、平坦な面を有する形状に形成してもよい。
・上記各実施形態及び上記各変形例における開口部61Xの形成を省略してもよい。この場合には、例えば、第1保護絶縁層63と第2保護絶縁層64とが連続して一体に形成される。
Note that the top T1 does not necessarily have a sharp shape like a needle. For example, the top portion T1 may be formed in a shape having a flat surface.
-You may abbreviate | omit formation of the opening part 61X in each said embodiment and said each modification. In this case, for example, the first protective insulating layer 63 and the second protective insulating layer 64 are continuously formed integrally.
・上記各実施形態及び上記各変形例における第2保護絶縁層64を省略してもよい。
・上記各実施形態及び上記各変形例における保護層60の表面(上面及び側面、又は上面のみ)にプラズマ処理を施すようにしてもよい。これにより、保護層60における濡れ性を改善することができる。
-You may abbreviate | omit the 2nd protective insulating layer 64 in said each embodiment and each said modification.
-You may make it plasma-process on the surface (an upper surface and a side surface, or only an upper surface) of the protective layer 60 in each said embodiment and said each modification. Thereby, the wettability in the protective layer 60 can be improved.
・上記各実施形態では、ビア配線32の上端面32Aを絶縁層31の上面31Aと面一になるように形成した。これに限らず、例えば、ビア配線32の上端面32Aを、絶縁層31の上面31Aよりも下方に凹むように形成してもよい。また、ビア配線32の上端面32Aを、絶縁層31の上面31Aよりも上方に突出するように形成してもよい。 In each of the above embodiments, the upper end surface 32A of the via wiring 32 is formed to be flush with the upper surface 31A of the insulating layer 31. For example, the upper end surface 32A of the via wiring 32 may be formed so as to be recessed below the upper surface 31A of the insulating layer 31. Further, the upper end surface 32A of the via wiring 32 may be formed so as to protrude above the upper surface 31A of the insulating layer 31.
・上記各実施形態及び上記各変形例の配線基板10,10A〜10Cに形成された貫通孔の断面形状は特に限定されない。例えば、配線基板10,10A〜10Cに形成された貫通孔をストレート形状(断面視略矩形状)に形成するようにしてもよい。 -The cross-sectional shape of the through-hole formed in the wiring board 10, 10A-10C of each said embodiment and said each modification is not specifically limited. For example, the through holes formed in the wiring boards 10, 10A to 10C may be formed in a straight shape (substantially rectangular shape in cross section).
・上記各実施形態及び上記各変形例における配線構造11,11A〜11Cにおける配線層及び絶縁層の層数や配線の取り回しなどは様々に変形・変更することが可能である。
・上記各実施形態及び上記各変形例における配線構造12,12Bにおける配線層及び絶縁層の層数や配線の取り回しなどは様々に変形・変更することが可能である。
The number of wiring layers and insulating layers in the wiring structures 11 and 11A to 11C in each of the embodiments and the modifications described above, and the routing of the wiring can be variously modified and changed.
-The number of wiring layers and insulating layers in the wiring structures 12 and 12B in each of the above-described embodiments and the above-described modified examples, the wiring arrangement, and the like can be variously modified and changed.
・上記各実施形態及び上記各変形例の配線基板10,10A〜10Cに、半導体チップ80の代わりに、チップコンデンサ、チップ抵抗やチップインダクタ等のチップ部品や水晶振動子などの半導体チップ以外の電子部品を実装するようにしてもよい。 In place of the semiconductor chip 80, the wiring boards 10 and 10A to 10C according to the above embodiments and the above modifications are replaced with semiconductor components such as chip capacitors, chip resistors and chip inductors, and electronic devices other than semiconductor chips such as crystal resonators. You may make it mount components.
・また、半導体チップ80、チップ部品及び水晶振動子などの電子部品の実装の形態(例えば、フリップチップ実装、ワイヤボンディング実装、はんだ実装又はこれらの組み合わせ)などは様々に変形・変更することが可能である。 In addition, the mounting form (for example, flip chip mounting, wire bonding mounting, solder mounting, or a combination thereof) of electronic components such as the semiconductor chip 80, chip components, and crystal units can be variously modified and changed. It is.
・上記各実施形態では、コア基板20の貫通孔20X,20Yを充填する貫通電極21を介してコア基板20の上下の配線層を相互に電気的に接続するようにした。これに限らず、例えば、貫通孔20X,20Yの内壁に設けられたスルーホールめっき層(貫通電極)を介してコア基板20の上下の配線層を相互に電気的に接続するようにしてもよい。この場合、スルーホールめっき層よりも内側に形成された貫通孔20X,20Yの孔を樹脂で充填するようにしてもよい。 In each of the above embodiments, the upper and lower wiring layers of the core substrate 20 are electrically connected to each other through the through electrodes 21 filling the through holes 20X and 20Y of the core substrate 20. For example, the upper and lower wiring layers of the core substrate 20 may be electrically connected to each other via through hole plating layers (through electrodes) provided on the inner walls of the through holes 20X and 20Y. . In this case, the holes of the through holes 20X and 20Y formed inside the through hole plating layer may be filled with resin.
10,10A〜10C 配線基板
11,11A〜11C 配線構造(第1配線構造)
12,12B 配線構造(第2配線構造)
22,34,114 配線層(第2配線層)
31,115 絶縁層(第2絶縁層)
32 ビア配線(第2ビア配線)
52 配線層(第1配線層)
53 絶縁層(第1絶縁層)
53X 貫通孔
55 ビア配線(第1ビア配線)
60 保護層
60X 開口部(第1開口部)
61 第1保護層
61X 開口部(第2開口部)
62 第2保護層
63 第1保護絶縁層
63A 湾曲部
63B 隆起部
64 第2保護絶縁層
70 半導体装置
80 半導体チップ(電子部品)
106 感光性樹脂層
A1 実装領域
A2 外周領域
B1,B2 傾斜部
P1 接続端子
T1 頂部
10, 10A to 10C wiring board 11, 11A to 11C wiring structure (first wiring structure)
12, 12B Wiring structure (second wiring structure)
22, 34, 114 Wiring layer (second wiring layer)
31, 115 Insulating layer (second insulating layer)
32 Via wiring (second via wiring)
52 Wiring layer (first wiring layer)
53 Insulating layer (first insulating layer)
53X Through hole 55 Via wiring (first via wiring)
60 protective layer 60X opening (first opening)
61 1st protective layer 61X Opening part (2nd opening part)
62 second protective layer 63 first protective insulating layer 63A curved portion 63B raised portion 64 second protective insulating layer 70 semiconductor device 80 semiconductor chip (electronic component)
106 Photosensitive resin layer A1 Mounting area A2 Outer peripheral area B1, B2 Inclined part P1 Connection terminal T1 Top part
Claims (10)
感光性樹脂を主成分とする絶縁性樹脂からなり、前記第1配線層を被覆する第1絶縁層と、
前記第1絶縁層を厚さ方向に貫通して前記第1配線層を露出する貫通孔内に形成された第1ビア配線と、
前記第1ビア配線を介して前記第1配線層と電気的に接続され、前記第1絶縁層の上面から上方に突出して形成され、電子部品と接続される接続端子と、
感光性樹脂を主成分とする絶縁性樹脂からなり、前記接続端子の側面を被覆するように前記第1絶縁層の上面に形成された保護層と、を有し、
前記保護層は、
前記電子部品が実装される実装領域に形成され、前記接続端子の側面に接して前記接続端子を取り囲むように形成された第1保護層と、
前記実装領域よりも外側の外周領域において、前記第1絶縁層の上面を露出する第1開口部により前記第1保護層と離間して形成され、前記第1保護層よりも薄く形成された第2保護層とを有することを特徴とする配線基板。 A first wiring layer;
A first insulating layer made of an insulating resin containing a photosensitive resin as a main component and covering the first wiring layer;
A first via wiring formed in a through hole that penetrates the first insulating layer in a thickness direction and exposes the first wiring layer;
A connection terminal electrically connected to the first wiring layer via the first via wiring, protruding upward from the upper surface of the first insulating layer, and connected to an electronic component;
A protective layer formed on an upper surface of the first insulating layer so as to cover a side surface of the connection terminal, comprising an insulating resin having a photosensitive resin as a main component;
The protective layer is
A first protective layer that is formed in a mounting region where the electronic component is mounted, and is formed so as to surround the connection terminal in contact with a side surface of the connection terminal;
In the outer peripheral region outside the mounting region, a first opening exposing the upper surface of the first insulating layer is formed apart from the first protective layer, and is formed thinner than the first protective layer. A wiring board comprising two protective layers.
前記第1保護絶縁層と前記第2保護絶縁層との間、及び隣接する前記第1保護絶縁層の間には、前記第1絶縁層の上面を露出する第2開口部が前記第1保護絶縁層を取り囲むように形成されていることを特徴とする請求項1又は2に記載の配線基板。 The first protective layer is formed between a first protective insulating layer formed so as to surround each of the plurality of connection terminals and the adjacent first protective insulating layer, and is separated from the first protective insulating layer. A second protective insulating layer formed as described above,
Between the first protective insulating layer and the second protective insulating layer, and between the adjacent first protective insulating layers, a second opening that exposes an upper surface of the first insulating layer is the first protective layer. The wiring board according to claim 1, wherein the wiring board is formed so as to surround the insulating layer.
前記隆起部は、当該隆起部の頂部から前記接続端子に向かって湾曲状に凹むように形成されるとともに、前記頂部から、前記接続端子から離間する方向に向かって湾曲状に凹むように形成されていることを特徴とする請求項3に記載の配線基板。 On the upper surface of the first protective insulating layer, a raised portion that rises upward is formed,
The raised portion is formed so as to be recessed in a curved shape from the top portion of the raised portion toward the connection terminal, and is formed so as to be recessed in a curved shape from the top portion in a direction away from the connection terminal. The wiring board according to claim 3, wherein the wiring board is provided.
前記第2絶縁層の上面及び前記第2ビア配線の上端面に積層された第2配線構造と、を有し、
前記第2配線構造は、前記第2ビア配線と電気的に接続される前記第1配線層と、前記第1絶縁層と、前記第1ビア配線と、前記接続端子と、前記保護層とを含み、
前記第1配線層の配線幅及び配線間隔は、前記第2配線層の配線幅及び配線間隔よりも小さいことを特徴とする請求項1〜6のいずれか一項に記載の配線基板。 A second wiring layer; a second insulating layer covering the second wiring layer; and the second insulating layer passing through the second insulating layer in a thickness direction and electrically connected to the second wiring layer; A first wiring structure including a second via wiring having an upper end surface exposed from the first wiring structure;
A second wiring structure laminated on the upper surface of the second insulating layer and the upper end surface of the second via wiring;
The second wiring structure includes the first wiring layer electrically connected to the second via wiring, the first insulating layer, the first via wiring, the connection terminal, and the protective layer. Including
The wiring board according to any one of claims 1 to 6, wherein a wiring width and a wiring interval of the first wiring layer are smaller than a wiring width and a wiring interval of the second wiring layer.
前記接続端子にフリップチップ実装された半導体チップと、
を有することを特徴とする半導体装置。 The wiring board according to any one of claims 1 to 7,
A semiconductor chip flip-chip mounted on the connection terminal;
A semiconductor device comprising:
感光性樹脂を主成分とする絶縁性樹脂からなり、前記第1配線層を被覆する第1絶縁層を形成する工程と、
前記第1絶縁層を厚さ方向に貫通する第1ビア配線を形成するとともに、前記第1ビア配線を介して前記第1配線層と電気的に接続され、前記第1絶縁層の上面から上方に突出する柱状の接続端子を形成する工程と、
感光性樹脂を主成分とする絶縁性樹脂からなり、前記接続端子の側面を被覆する保護層を、前記第1絶縁層の上面に形成する工程と、を有し、
前記保護層を形成する工程では、
前記接続端子と接続される電子部品が実装される実装領域に形成され、前記接続端子の側面に接して前記接続端子を取り囲むように形成された第1保護層と、前記実装領域よりも外側の外周領域において、前記第1絶縁層の上面を露出する第1開口部により前記第1保護層と離間して形成され、前記第1保護層よりも薄く形成された第2保護層とを有する前記保護層が形成されることを特徴とする配線基板の製造方法。 Forming a first wiring layer;
A step of forming a first insulating layer made of an insulating resin having a photosensitive resin as a main component and covering the first wiring layer;
Forming a first via wiring penetrating through the first insulating layer in a thickness direction, electrically connected to the first wiring layer via the first via wiring, and extending upward from an upper surface of the first insulating layer; Forming a column-shaped connection terminal protruding into
A step of forming a protective layer covering the side surface of the connection terminal on the upper surface of the first insulating layer, comprising an insulating resin containing a photosensitive resin as a main component;
In the step of forming the protective layer,
A first protective layer formed in a mounting region where an electronic component connected to the connection terminal is mounted, and in contact with a side surface of the connection terminal so as to surround the connection terminal; and an outer side of the mounting region In the outer peripheral region, the second protective layer is formed so as to be separated from the first protective layer by a first opening that exposes the upper surface of the first insulating layer, and is formed thinner than the first protective layer. A method of manufacturing a wiring board, wherein a protective layer is formed.
前記第1絶縁層の上面にワニス状の感光性樹脂を塗布し、前記接続端子の表面全面を被覆する感光性樹脂層を形成する工程と、
露光及び現像により、前記感光性樹脂層をパターニングするとともに、前記感光性樹脂層を薄化して前記保護層を形成する工程と、を有することを特徴とする請求項9に記載の配線基板の製造方法。 The step of forming the protective layer includes:
Applying a varnish-like photosensitive resin to the upper surface of the first insulating layer, and forming a photosensitive resin layer covering the entire surface of the connection terminal;
The method of manufacturing a wiring board according to claim 9, further comprising: patterning the photosensitive resin layer by exposure and development, and forming the protective layer by thinning the photosensitive resin layer. Method.
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