JP2016109987A - アクティブマトリクス基板の検査方法 - Google Patents

Abstract

【課題】アクティブマトリクス基板における異常導通の有無を正しく判定するために適した検査方法を提供する。【解決手段】行列状に配置された複数の画素部を備え、個々の画素部は、データ電圧を保持する蓄積容量と、前記蓄積容量に保持されたデータ電圧に応じて発光素子に動作電流を供給するための駆動トランジスタとを含む駆動回路と、前記駆動回路に電気的に接続された複数の端子と、を有するアクティブマトリクス基板の検査方法は、前記複数の端子のうちの２つ以上の端子間に０Ｖを印加し（Ｓ２３）、前記０Ｖの印加後、前記２つ以上の端子間に検査電圧を印加することにより異常導通の有無を判定し（Ｓ２５）、前記異常導通の有無を判定後、前記２つ以上の端子間に０Ｖを再印加する（Ｓ２７）。【選択図】図４Ａ

Description

本発明は、アクティブマトリクス基板の検査方法に関する。

液晶表示パネルや有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示パネルなどの画像表示パネルの多くは、アクティブマトリクス基板上に複数の画素を配置して構成される。各画素は、例えば、液晶素子や有機ＥＬ素子といった、透光または発光を制御するための電気光学素子を有している。アクティブマトリクス基板は、半導体、ガラス、樹脂などで構成される基板上に、画素ごとの電気光学素子を駆動するための電気回路を形成して構成される。

従来、アクティブマトリクス基板を、検査装置に接続して検査する技術が知られている（例えば、特許文献１を参照）。特許文献１には、アクティブマトリクス基板に形成された走査線のショート不良、及びアクティブマトリクス基板に形成されたデータ線のショート不良を検査する方法の一具体例が記載されている。

特許第４９８４８１５号公報

しかしながら、本発明者は、例えば、ショート不良検査（以下、端子間ショート検査とも言う）や絶縁不良検査（以下、耐圧スクリーニングともいう）などの検査において、アクティブマトリクス基板における異常導通の有無を判定するとき、実際には正常な箇所が異常導通していると誤って判定される不具合に遭遇した。

そこで、開示されるアクティブマトリクス基板の検査方法は、異常導通の有無を正しく判定するために適した検査方法を提供することを目的とする。

上記課題を解決するために、本発明の一態様にかかる検査方法は、アクティブマトリクス基板の検査方法であって、前記アクティブマトリクス基板は、行列状に配置された複数の画素部を備え、個々の画素部は、データ電圧を保持する蓄積容量と、前記蓄積容量に保持されたデータ電圧に応じて発光素子に動作電流を供給するための駆動トランジスタとを含む駆動回路と、前記駆動回路に電気的に接続された複数の端子と、を有し、前記検査方法は、前記複数の端子のうちの２つ以上の端子間に０Ｖを印加し、前記０Ｖの印加後、前記２つ以上の端子間に検査電圧を印加することにより異常導通の有無を判定し、前記異常導通の有無を判定後、前記２つ以上の端子間に０Ｖを再印加する。

開示されるアクティブマトリクス基板の検査方法によれば、前記端子間の電圧が実質的に０Ｖになっている状態で印加される検査電圧に応じて前記２以上の端子間の異常導通の有無が判定されるので、前記端子間に残留する電圧によって引き起こされる誤判定が回避される。

アクティブマトリクス基板の検査システムの一般的な構成を示す機能ブロック図である。 アクティブマトリクス基板の一般的な検査方法を示すフローチャートである。 比較例に係る端子間ショート検査の一例を示すフローチャートである。 実施例に係る端子間ショート検査の一例を示すフローチャートである。 実施例に係る端子間ショート検査の一例を示すフローチャートである。 実施例に係る端子間ショート検査の一例を示すフローチャートである。 実施の形態１に係る蓄積容量のリセット動作の具体例を示す図である。 実施の形態２に係る蓄積容量のリセット動作の具体例を示す図である。 実施の形態２に係る蓄積容量のリセット動作の具体例を示す図である。 実施の形態３に係る蓄積容量のリセット動作の具体例を示す図である。 実施の形態３に係る蓄積容量のリセット動作の具体例を示す図である。 実施の形態３に係る蓄積容量のリセット動作の具体例を示す図である。 変形例に係る蓄積容量のリセット動作の具体例を示す図である。 アクティブマトリクス基板の検査方法の一例を示すフローチャートである。

（本発明の一態様を得るに至った経緯）
本発明者は、背景技術の欄において記載したように、例えば耐圧スクリーニングや端子間ショート検査でアクティブマトリクス基板における異常導通の有無を判定するとき、実際には正常な箇所が異常導通していると誤判定される不具合に遭遇した。

当該不具合に関する公知の報告例がないため、本発明者は、独自の検討により当該不具合の発生要因を考察し、その対策を見出した。

以下ではまず、比較例として、誤判定が生じる端子間ショート検査の具体例を説明し、その後、当該誤判定を回避するための対策を含むアクティブマトリクス基板の新規な検査方法を実施の形態として説明する。

（比較例）
図１は、アクティブマトリクス基板の検査システムの一般的な構成を示す機能ブロック図である。図１に示される検査システム３は、検査されるアクティブマトリクス基板１、及びアクティブマトリクス基板１と電気的に接続されるテスタ２とで構成される。

アクティブマトリクス基板１は、複数の画素部１１を行列状に配置してなる表示部１０を有している。表示部１０には、行ごとに走査線１２が設けられ、列ごとにデータ線１３が設けられている。同じ行に配置される画素部１１が当該行の走査線１２に共通に接続され、同じ列に配置される画素部１１が当該列のデータ線１３に共通に接続される。

画素部１１には、アクティブマトリクス基板１上に形成される有機ＥＬ素子ＥＬに駆動電流を供給する駆動回路が形成されている。当該駆動回路は、図１の例では、駆動トランジスタＴｒ１、書込みトランジスタＴｒ２、及び蓄積容量Ｃｓから構成され、第１電源線１４及び第２電源線１５を介して供給される電源電圧を用いて、走査線１２及びデータ線１３を介して与えられる電気信号に従って、有機ＥＬ素子ＥＬに駆動電流を供給する。

アクティブマトリクス基板１は、さらに、ショートバー１２１、１２２、１３１、１３２、及び電源パッド１４１、１５１を有している。ショートバー１２１には、奇数行の走査線１２が接続され、ショートバー１２２には偶数行の走査線１２が接続されている。ショートバー１３１には奇数列のデータ線１３が接続され、ショートバー１３２には偶数列のデータ線１３が接続されている。電源パッド１４１、１５１は、アクティブマトリクス基板１に設けられる電源配線（図示せず）を介して、各画素部１１の第１電源線１４及び第２電源線１５にそれぞれ接続されている。

ここで、走査線１２は、ショートバー１２１又はショートバー１２２に直接接続されていてもよく、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護用ダイオードを介在して接続されていてもよい。また、ショートバー１２１及びショートバー１２２は、導電ゴムで構成された長尺の部材であってもよい。このことは、データ線１３とショートバー１３１、ショートバー１３２についても同様である。

また、アクティブマトリクス基板１は、検査完了後に割断線１９に沿って割断されてもよい。

テスタ２は、プローブ２０を介して、アクティブマトリクス基板１に電気的に接続されている。プローブ２０は、一例として、アクティブマトリクス基板１のショートバー１２１、１２２、１３１、１３２、及び電源パッド１４１、１５１のそれぞれと接触する６本のプローブで構成される。

テスタ２は、プローブ２０を介して、アクティブマトリクス基板１のショートバー１２１、１２２、１３１、１３２、及び電源パッド１４１、１５１のそれぞれに所定の電圧を印加しながら、プローブに流れる電流を測定する。

次に、上述のように構成される検査システム３において実行されるアクティブマトリクス基板の検査方法について説明する。

図２は、アクティブマトリクス基板の一般的な検査方法を大まかに示すフローチャートである。図２に示されるように、アクティブマトリクス基板は、一例として、８０Ｖ程度の電圧を印加して行う耐圧スクリーニング検査（Ｓ１０）、１０Ｖ程度の電圧を印加して行う端子間ショート検査（Ｓ２０）、及び３０Ｖ程度の電圧を印加して行う画素検査（Ｓ３０）で構成される。ステップＳ３０の画素検査は、画素部の全端子（図１の例では、走査線１２、データ線１３、第１電源線１４、及び第２電源線１５）を一旦接地した後（Ｓ３１）、各端子から所定の電圧を与えることによって画素部の駆動回路の動作を検査し（Ｓ３２）、その後、全端子を再び接地する（Ｓ３３）ことにより行われる。

このような検査方法に従って、耐圧スクリーニング検査では絶縁不良の有無が判定され、端子間ショート検査ではショート不良の有無が判定され、画素検査では駆動回路の動作不良の有無が判定される。不良と判定されたアクティブマトリクス基板は、後工程への移行が禁止され、リペア処理による再生が試みられる。また、不良箇所や原因を特定し不良情報として記録することで、歩留まりを改善するためのフィードバックが得られる。

図３は、比較例に係る耐圧スクリーニング及び端子間ショート検査の一例を示すフローチャートであり、図２のフローチャートにおけるステップＳ１０及びＳ２０の詳細な内容の一例が表されている。図３に示されるフローチャートでは、複数の端子組の各々について、当該端子組に属する端子間で絶縁不良やショートといった異常導通の有無が、次のようにして判定される。すなわち、検査する端子組を選択し（Ｓ２２）、選択された端子組に属する端子間に検査電圧（例えば、耐圧スクリーニングでは８０Ｖ程度、端子間ショート検査では１０Ｖ程度）を印加し（Ｓ２４）、異常導通の有無を判定し（Ｓ２５）、異常導通があると判定された場合に不良情報を記録する（Ｓ２６）処理が、全ての端子組での検査が行われるまで繰り返される（Ｓ２９）。ここで、異常導通の有無は、検査電圧の印加中に端子間に流れる電流量や、検査電圧の印加後の端子間の電圧変動など、周知の基準に従って判定される。

図３に従って端子間ショート検査を行う場合に生じる誤判定の具体例を、図１の画素部１１の構成に基づいて、以下に示す。

図３に従って、端子間ショート検査を、データ線１３−走査線１２、走査線１２−第１電源線１４、第１電源線１４−第２電源線１５の３組の端子組について、この順に行うことを考える。より詳細には、図３のフローチャートにおける繰り返し処理の１周目で、データ線１３に１０Ｖ、走査線１２に０Ｖを印加し、２周目で、走査線１２に１０Ｖ、第１電源線１４に０Ｖを印加し、３周目で、第１電源線１４に０Ｖ、第２電源線１５に０Ｖを印加する。

このような端子組の順序及び電圧で端子間ショート検査を行った場合、１周目でデータ線１３に印加された１０Ｖが、２周目においても、いくらかの電圧としてデータ線１３に残留していることがある。２周目で走査線１２に１０Ｖが印加され書込みトランジスタＴｒ２が導通したとき、データ線１３に電圧が残留していれば、当該電圧が蓄積容量Ｃｓに保持され、駆動トランジスタＴｒ１を導通させる。そのような場合、３周目で駆動トランジスタＴｒ１のソース−ドレイン間が、実際にはショートしていないにも関わらず、ショートしていると誤判定される。

このようにして端子間ショート検査（Ｓ２０）で蓄積容量Ｃｓに保持された電圧は、図２に示される画素検査（Ｓ３０）にも影響を及ぼす。蓄積容量Ｃｓに保持された電圧が、画素検査へ引き継がれた場合、蓄積容量Ｃｓの電圧は、画素部の全端子を接地しても（Ｓ３１）残留し、駆動回路動作検査（図２のＳ３２）で予期しないバイアスとして働く。その結果、駆動回路が実際には正しく動作しているにも関わらず、動作不良と誤判定される原因になり得る。

このように、本発明者は、図３に従って端子間ショート検査を行う場合、端子組の特定の順序及び特定の電圧で端子間ショート検査を行うことで蓄積容量Ｃｓに残留する電圧が、端子間ショート検査や画素回路動作検査での誤判定の原因となることを見出した。このような誤判定は、端子間ショート検査のみならず、耐圧スクリーニングにおいても生じ得る。また、蓄積容量Ｃｓのみならず、端子間の容量に残留する電圧も、同様の誤判定を引き起こす要因になり得る。

図１に示されるような単純な駆動回路では、蓄積容量Ｃｓや端子間の容量に電圧を残留させない端子組の検査順序及び検査電圧を十分に吟味することによって、このような誤判定は比較的容易に回避され得る。

しかしながら、駆動回路が複雑化し駆動回路が有する端子数が多くなると端子の組み合わせの数が急激に多くなるため、誤判定が生じない端子組の検査順序及び印加電圧を見つけることは、煩雑かつ困難である。つまり、適正な検査シーケンスを設計するために大きなコストがかかる。

このような課題に鑑み、本開示では、アクティブマトリクス基板における異常導通の有無を正しく判定するために適した検査方法が提供される。

開示される一態様に係る検査方法は、アクティブマトリクス基板の検査方法であって、前記アクティブマトリクス基板は、行列状に配置された複数の画素部を備え、個々の画素部は、データ電圧を保持する蓄積容量と、前記蓄積容量に保持されたデータ電圧に応じて発光素子に動作電流を供給するための駆動トランジスタとを含む駆動回路と、前記駆動回路に電気的に接続された複数の端子と、を有し、前記検査方法は、前記複数の端子のうちの２つ以上の端子間に０Ｖを印加し、前記０Ｖの印加後、前記２つ以上の端子間に検査電圧を印加することにより異常導通の有無を判定し、前記異常導通の有無を判定後、前記２つ以上の端子間に０Ｖを再印加するする。

このような検査方法によれば、前記端子間に残留する電圧が実質的に０Ｖになっている状態で印加される検査電圧に応じて前記２以上の端子間の異常導通の有無が判定されるので、前記端子間に残留する電圧によって引き起こされる誤判定が回避される。

また、前記検査方法は、前記複数の端子のうちの２つ以上の端子を相異なる組み合わせで含む複数の端子組の各々について順次、前記端子組に属する端子間に０Ｖを印加し、前記０Ｖの印加後、前記端子間に前記検査用電圧を印加することにより異常導通の有無を判定し、前記異常導通の有無を判定後、前記端子間に０Ｖを再印加してもよい。

このような検査方法によれば、端子組ごとに、前記端子組に属する端子間に残留する電圧が０Ｖになっている状態で印加される検査電圧に応じて前記端子間の異常導通の有無が判定される。その結果、どの端子組についても端子間に残留する電圧によって引き起こされる誤判定を回避する効果が得られる。この効果は、端子組の検査順序や検査電圧を考慮しなくとも得られるので、検査シーケンスの設計コストを低減するために役立つ。

また、前記検査方法は、前記複数の端子組のうちの最初の端子組に属する端子間に０Ｖを印加する前に、前記蓄積容量に保持されている電圧を０Ｖにリセットしてもよい。

このような検査方法によれば、前記端子間の容量のみならず、前記蓄積容量の電圧が実質的に０Ｖになっている状態で前記２以上の異常導通の有無が判定されるので、前記蓄積容量に残留している電圧によって引き起こされる誤判定が回避される。

また、前記検査方法は、前記複数の端子組の各々について、前記端子組に属する端子間に０Ｖを再印加後、次の端子組に属する端子間に０Ｖを印加する前に、前記蓄積容量に保持されている電圧を０Ｖにリセットしてもよい。

このような検査方法によれば、前記端子間の容量のみならず、前記蓄積容量の電圧が実質的に０Ｖになっている状態で前記２以上の異常導通の有無が判定されるので、前記蓄積容量に残留している電圧によって引き起こされる誤判定が回避される。

また、前記検査方法は、前記２つ以上の端子間に第１検査電圧を印加することにより前記異常導通の有無の判定する端子間ショート検査、及び前記２つ以上の端子間に前記第１検査電圧よりも高い第２検査電圧を印加することにより前記異常導通の有無の判定する耐圧スクリーニングのうちの、少なくとも一方を実行してもよい。

このような検査方法によれば、前記端子間ショート検査及び前記耐圧スクリーニングを行う際に、端子間の残留電圧や蓄積容量の残留電圧によって引き起こされる誤判定が回避される。

また、前記検査方法は、前記端子間ショート検査、前記耐圧スクリーニング、再度の前記端子間ショート検査を、この順に実行してもよい。

このような検査方法によれば、例えば、予備的な端子間ショート検査、耐圧スクリーニング、詳細な端子間ショート検査を、この順に行うことができる。

（実施の形態１）
図４Ａは、実施の形態１に係る端子間ショート検査の一例を示すフローチャートである。図４Ａに示される端子間ショート検査は、図３に示される比較例と比べて、端子間に０Ｖを印加する２つのステップが追加される。

図４Ａのフローチャートに従って、検査する端子組が選択された（Ｓ２２）後で、かつ、選択された端子組に属する端子間に検査電圧を印加する（Ｓ２４）前に、前記端子間に０Ｖが印加される（Ｓ２３）。また、異常導通の有無を判定後（Ｓ２５）、前記端子間に０Ｖが再印加される（Ｓ２７）。つまり、前記０Ｖの印加は、端子間ショート検査を行う端子組ごとに、異常導通の有無を判定する前後で、行われる。

これにより、どの端子組に属する端子間の異常導通も、端子間の電圧が実質的に０Ｖになっている状態で印加される検査電圧によって行われるので、少なくとも端子間に残留する電圧に起因する誤判定が回避される。しかも、この効果は、検査を行う端子組の順序や印加電圧を考慮しなくとも得られるので、検査シーケンスの設計コストを低減するために役立つ。

図４Ｂは、実施の形態１に係る端子間ショート検査の他の一例を示すフローチャートである。図４Ｂに示される端子間ショート検査は、図４Ａに示されるフローチャートと比べて、蓄積容量ＣｓをリセットするステップＳ２１が追加される。

図４Ｃは、実施の形態１に係る端子間ショート検査の他の一例を示すフローチャートである。図４Ｃに示される端子間ショート検査は、図４Ｂに示されるフローチャートと比べて、蓄積容量ＣｓをリセットするステップＳ２８がさらに追加される。

ここで、蓄積容量Ｃｓをリセットするとは、蓄積容量Ｃｓの電圧が実質的に０Ｖとなるように、蓄積容量Ｃｓの電荷をディスチャージする動作である。図４Ｂ及び図４Ｃに示されるフローチャートによれば、端子間の残留電圧によって引き起こされる誤判定のみならず、蓄積容量Ｃｓの残留電圧によって引き起こされる誤判定が回避される。

以下では、蓄積容量Ｃｓをリセットする動作の具体例を示す。

図５は、蓄積容量のリセット動作の具体例を示す図である。図５において、（ａ）はリセット動作が行われる画素回路、（ｂ）はリセット動作のシーケンス、及び（ｃ）はリセット動作に用いられる電圧を示す。

図５の（ａ）に示される画素回路は、図１に示される画素回路と同一である。

図５の（ｂ）に示されるシーケンスは、テスタ２からプローブ２０を介してアクティブマトリクス基板１に供給され、画素回路に印加される電圧のシーケンスを表している。

ステップ１で、データ線Ｄａｔａ、走査線Ｓｃａｎ、及び第１電源線ＶＴＦＴを接地し、駆動トランジスタＴｒ１、書込みトランジスタＴｒ２をオフ状態にする。ステップ２で、データ線Ｄａｔａ及び走査線Ｓｃａｎに電圧Ｈを印加し、第１電源線ＶＴＦＴに電圧Ｌを印加する。これにより、駆動トランジスタＴｒ１、書込みトランジスタＴｒ２をオン状態にし、駆動トランジスタＴｒ１のソース−ドレイン間電圧を０Ｖにする。

ステップ３で、データ線に電圧Ｌを印加し、駆動トランジスタＴｒ１のゲート−ソース間電圧を０Ｖにする。ステップ４で、書込みトランジスタＴｒ２をオフ状態にし、ステップ５で、再び全ての端子を接地する。以上のシーケンスに従って、蓄積容量Ｃｓの電圧が０Ｖにリセットされる。

図５の（ｃ）に示されるように、このシーケンスは、電圧Ｈを８Ｖ、電圧Ｌを０Ｖとして実行されてもよく（条件１）、また、電圧Ｈを８Ｖ、電圧Ｌを−２Ｖとして実行されてもよい（条件２）。いずれの電圧条件を採用した場合も、蓄積容量Ｃｓの電圧を０Ｖにリセットすることができる。

なお、図５の（ｂ）のリセットシーケンスは、図５の（ａ）に示される画素回路に限られず、駆動トランジスタＴｒ１、書込みトランジスタＴｒ２、及び蓄積容量Ｃｓを有する限り、あらゆる画素回路に適用できる。例えば、発光特性や制御性を向上するために、図５の（ａ）に示される画素回路にいくつかのトランジスタや制御信号線が追加された様々な画素回路が知られているが、図５の（ｂ）のリセットシーケンスは、そのような画素回路に適用されてもよい。

（実施の形態２）
実施の形態２では、実施の形態１の画素回路とは異なる構成の画素回路において蓄積容量Ｃｓをリセットする手順についていくつかの具体例を示す。

図６は、蓄積容量のリセット動作の具体例を示す図である。図６において、（ａ）はリセット動作が行われる画素回路、（ｂ）はリセット動作のシーケンス、及び（ｃ）はリセット動作に用いられる電圧を示す。

図６の（ａ）に示される画素回路は、図５の（ａ）に示される画素回路に、イネーブルトランジスタＴｒ３、初期化トランジスタＴｒ４、参照制御トランジスタＴｒ５、イネーブル制御線Ｅｎａｂｌｅ、初期化制御線Ｉｎｉｔ、参照制御線Ｒｅｆ、初期化電圧線ＶＩＮＩ、及び参照電圧線ＶＲＥＦを追加して構成される。

追加されるこれらの構成要素には、画素回路の発光特性や制御性を向上するための特定の役割りが与えられているが、蓄積容量Ｃｓのリセット動作においては、蓄積容量Ｃｓの電圧を０Ｖにリセットするために活用される。

イネーブル制御線Ｅｎａｂｌｅ、初期化制御線Ｉｎｉｔ、及び参照制御線Ｒｅｆは、各行に設けられ、当該行に配置される画素部に共通に接続されている。イネーブル制御線Ｅｎａｂｌｅ、初期化制御線Ｉｎｉｔ、及び参照制御線Ｒｅｆは、それぞれ異なるショートバーに接続され、当該ショートバーがテスタ２のプローブと接触することにより、テスタ２から検査用の電圧を印加されてもよい（図示省略）。

初期化電圧線ＶＩＮＩ及び参照電圧線ＶＲＥＦは、全ての画素部に共通に接続されている。初期化電圧線ＶＩＮＩ及び参照電圧線ＶＲＥＦは、それぞれ異なるパッドに接続され、当該パッドがテスタ２のプローブと接触することにより、テスタ２から検査用の電圧を印加されてもよい（図示省略）。

図６の（ｂ）に示されるシーケンスは、テスタ２からプローブ２０を介してアクティブマトリクス基板１に供給され、画素回路に印加される電圧のシーケンスを表している。

ステップ１で、データ線Ｄａｔａ、走査線Ｓｃａｎ、参照制御線Ｒｅｆ、初期化制御線Ｉｎｉｔ、イネーブル制御線Ｅｎａｂｌｅ、第１電源線ＶＴＦＴ、参照電圧線ＶＲＥＦ、初期化電圧線ＶＩＮＩ、及び第２電源線ＶＥＬを接地し、駆動トランジスタＴｒ１、書込みトランジスタＴｒ２、イネーブルトランジスタＴｒ３、初期化トランジスタＴｒ４、及び参照制御トランジスタＴｒ５をオフ状態にする。

ステップ２で、データ線Ｄａｔａ、走査線Ｓｃａｎ、参照制御線Ｒｅｆ、初期化制御線Ｉｎｉｔ、及びイネーブル制御線Ｅｎａｂｌｅに電圧Ｈを印加し、ステップ３で、データ線Ｄａｔａ、走査線Ｓｃａｎに電圧Ｌを印加する。これにより、初期化トランジスタＴｒ４及び参照制御トランジスタＴｒ５をオン状態にすることにより、駆動トランジスタＴｒ１のゲート−ソース間電圧、及びソース−ドレイン間電圧を０Ｖにする。

ステップ４で、イネーブルトランジスタＴｒ３をオフ状態にし、駆動トランジスタＴｒ１のゲート−ソース間電圧を０Ｖに維持する。ステップ５で初期化トランジスタＴｒ４及び参照制御トランジスタＴｒ５をオフ状態にし、ステップ５で、再び全ての端子を接地する。以上のシーケンスに従って、蓄積容量Ｃｓの電圧が０Ｖにリセットされる。

なお、上記ではステップ５で初期化トランジスタＴｒ４及び参照制御トランジスタＴｒ５を同時にオフ状態にしたが、ステップ５を２つのサブステップに分割し、当該２つのサブステップにおいて、初期化トランジスタＴｒ４及び参照制御トランジスタＴｒ５の一方及び他方を順次オフ状態にしてもよい。

図６の（ｃ）に示されるように、このシーケンスは、電圧Ｈを８Ｖ、電圧Ｌを０Ｖとして実行されてもよく（条件１）、また、電圧Ｈを８Ｖ、電圧Ｌを−２Ｖとして実行されてもよい（条件２）。いずれの電圧条件を採用した場合も、蓄積容量Ｃｓの電圧を０Ｖにリセットすることができる。

図６の（ｂ）に示されるシーケンスは、初期化トランジスタＴｒ４及び参照制御トランジスタＴｒ５を介して蓄積容量Ｃｓの電圧を０Ｖにリセットする点で、例えば、イネーブルトランジスタＴｒ３及びイネーブル制御線Ｅｎａｂｌｅを省略した画素回路によっても実行され得る。その場合の蓄積容量のリセット動作について説明する。

図７は、蓄積容量のリセット動作の具体例を示す図である。図７において、（ａ）はリセット動作が行われる画素回路、（ｂ）はリセット動作のシーケンス、及び（ｃ）はリセット動作に用いられる電圧を示す。

図７の（ａ）に示される画素回路は、図６の（ａ）に示される画素回路から、イネーブルトランジスタＴｒ３及びイネーブル制御線Ｅｎａｂｌｅを省いて構成される。

図７の（ｂ）に示されるシーケンスは、図６の（ｂ）に示されるシーケンスと比べて、イネーブル制御線Ｅｎａｂｌｅの駆動が省かれることによって、１ステップ短縮されている。図７の（ａ）に示される画素回路では、このようなシーケンスに従って、蓄積容量Ｃｓの電圧が０Ｖにリセットされる。

（実施の形態３）
実施の形態３では、実施の形態１の画素回路とは異なる構成の画素回路において蓄積容量Ｃｓをリセットする手順についていくつかの具体例を示す。

図８は、蓄積容量のリセット動作の具体例を示す図である。図８において、（ａ）はリセット動作が行われる画素回路、（ｂ）はリセット動作のシーケンス、及び（ｃ）はリセット動作に用いられる電圧を示す。

図８の（ａ）に示される画素回路は、図６の（ａ）に示される画素回路と同一である。

図８の（ｂ）に示されるシーケンスは、テスタ２からプローブ２０を介してアクティブマトリクス基板１に供給され、画素回路に印加される電圧のシーケンスを表している。

ステップ１で、データ線Ｄａｔａ、走査線Ｓｃａｎ、参照制御線Ｒｅｆ、初期化制御線Ｉｎｉｔ、イネーブル制御線Ｅｎａｂｌｅ、第１電源線ＶＴＦＴ、参照電圧線ＶＲＥＦ、初期化電圧線ＶＩＮＩ、及び第２電源線ＶＥＬを接地し、駆動トランジスタＴｒ１、書込みトランジスタＴｒ２、イネーブルトランジスタＴｒ３、初期化トランジスタＴｒ４、及び参照制御トランジスタＴｒ５をオフ状態にする。

ステップ２で、データ線Ｄａｔａ、走査線Ｓｃａｎ、参照制御線Ｒｅｆ、初期化制御線Ｉｎｉｔ、及びイネーブル制御線Ｅｎａｂｌｅに電圧Ｈを印加し、ステップ３で、データ線Ｄａｔａ、参照制御線Ｒｅｆ、初期化電圧線ＶＩＮＩに電圧Ｌを印加する。これにより、書込みトランジスタＴｒ２及び初期化トランジスタＴｒ４をオン状態にすることにより、駆動トランジスタＴｒ１のゲート−ソース間電圧、及びソース−ドレイン間電圧を０Ｖにする。

ステップ４で、イネーブルトランジスタＴｒ３をオフ状態にし、駆動トランジスタＴｒ１のゲート−ソース間電圧を０Ｖに維持する。ステップ５で書込みトランジスタＴｒ２及び初期化トランジスタＴｒ４をオフ状態にし、ステップ５で、再び全ての端子を接地する。以上のシーケンスに従って、蓄積容量Ｃｓの電圧が０Ｖにリセットされる。

なお、上記ではステップ５で書込みトランジスタＴｒ２及び初期化トランジスタＴｒ４を同時にオフ状態にしたが、ステップ５を２つのサブステップに分割し、当該２つのサブステップにおいて、書込みトランジスタＴｒ２及び初期化トランジスタＴｒ４の一方及び他方を順次オフ状態にしてもよい。

図８の（ｃ）に示されるように、このシーケンスは、電圧Ｈを８Ｖ、電圧Ｌを０Ｖとして実行されてもよく（条件１）、また、電圧Ｈを８Ｖ、電圧Ｌを−２Ｖとして実行されてもよい（条件２）。いずれの電圧条件を採用した場合も、蓄積容量Ｃｓの電圧を０Ｖにリセットすることができる。

図８の（ｂ）に示されるシーケンスは、書込みトランジスタＴｒ２及び初期化トランジスタＴｒ４を介して蓄積容量Ｃｓの電圧を０Ｖにリセットする点で、例えば、イネーブルトランジスタＴｒ３、参照制御トランジスタＴｒ５、イネーブル制御線Ｅｎａｂｌｅ、及び参照制御線Ｒｅｆを省略した画素回路によっても実行され得る。その場合の蓄積容量のリセット動作について説明する。

図９は、蓄積容量のリセット動作の具体例を示す図である。図９において、（ａ）はリセット動作が行われる画素回路、（ｂ）はリセット動作のシーケンス、及び（ｃ）はリセット動作に用いられる電圧を示す。

図９の（ａ）に示される画素回路は、図８の（ａ）に示される画素回路から、イネーブルトランジスタＴｒ３及びイネーブル制御線Ｅｎａｂｌｅを省いて構成される。

図９の（ｂ）に示されるシーケンスは、図８の（ｂ）に示されるシーケンスと比べて、イネーブル制御線Ｅｎａｂｌｅの駆動が省かれることによって、１ステップ短縮されている。図９の（ａ）に示される画素回路では、このようなシーケンスに従って、蓄積容量Ｃｓの電圧が０Ｖにリセットされる。

また、次のような画素回路にも適用できる。

図１０は、蓄積容量のリセット動作の具体例を示す図である。図１０において、（ａ）はリセット動作が行われる画素回路、（ｂ）はリセット動作のシーケンス、及び（ｃ）はリセット動作に用いられる電圧を示す。

図１０の（ａ）に示される画素回路は、図８の（ａ）に示される画素回路から、参照制御トランジスタＴｒ５、参照制御線Ｒｅｆ、及び参照電圧線ＶＲＥＦを省いて構成される。

図１０の（ｂ）に示されるシーケンスは、図８の（ｂ）に示されるシーケンスと比べて、参照制御線Ｒｅｆの駆動及び参照電圧線ＶＲＥＦへの電圧供給が省かれている。図１０の（ａ）に示される画素回路では、このようなシーケンスに従って、蓄積容量Ｃｓの電圧が０Ｖにリセットされる。

（変形例）
以上、本発明の一つまたは複数の態様に係るアクティブマトリクス基板の検査方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施した形態や、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。

実施の形態１では、駆動トランジスタＴｒ１及び書込みトランジスタＴｒ２を介して蓄積容量Ｃｓの電圧を０Ｖにリセットしたが、参照制御トランジスタＴｒ５を有する画素回路では、書込みトランジスタＴｒ２の代わりに参照制御トランジスタＴｒ５を用いることもできる。その場合の蓄積容量のリセット動作について説明する。

図１１は、蓄積容量のリセット動作の具体例を示す図である。図１１において、（ａ）はリセット動作が行われる画素回路、（ｂ）はリセット動作のシーケンス、及び（ｃ）はリセット動作に用いられる電圧を示す。

図１１の（ａ）に示される画素回路は、図６の（ａ）に示される画素回路から、初期化トランジスタＴｒ４、初期化制御線Ｉｎｉｔ、及び初期化電圧線ＶＩＮＩを省いて構成される。

図１１の（ｂ）に示されるシーケンスは、テスタ２からプローブ２０を介してアクティブマトリクス基板１に供給され、画素回路に印加される電圧のシーケンスを表している。

ステップ１で、データ線Ｄａｔａ、走査線Ｓｃａｎ、参照制御線Ｒｅｆ、イネーブル制御線Ｅｎａｂｌｅ、第１電源線ＶＴＦＴ、参照電圧線ＶＲＥＦ、及び第２電源線ＶＥＬを接地し、駆動トランジスタＴｒ１、書込みトランジスタＴｒ２、イネーブルトランジスタＴｒ３、及び参照制御トランジスタＴｒ５をオフ状態にする。

ステップ２で、データ線Ｄａｔａ、走査線Ｓｃａｎ、参照制御線Ｒｅｆ、及びイネーブル制御線Ｅｎａｂｌｅに電圧Ｈを印加し、ステップ３で、データ線Ｄａｔａ、参照制御線Ｒｅｆに電圧Ｌを印加する。これにより、駆動トランジスタＴｒ１のゲート−ソース間電圧を０Ｖにする。

ステップ４で、イネーブルトランジスタＴｒ３をオフ状態にし、駆動トランジスタＴｒ１のゲート−ソース間電圧を０Ｖに維持する。ステップ５で参照制御トランジスタＴｒ５をオフ状態にし、ステップ５で、再び全ての端子を接地する。以上のシーケンスに従って、蓄積容量Ｃｓの電圧が０Ｖにリセットされる。

図１１の（ｃ）に示されるように、このシーケンスは、電圧Ｈを８Ｖ、電圧Ｌを０Ｖとして実行されてもよく（条件１）、また、電圧Ｈを８Ｖ、電圧Ｌを−２Ｖとして実行されてもよい（条件２）。いずれの電圧条件を採用した場合も、蓄積容量Ｃｓの電圧を０Ｖにリセットすることができる。

図１１の（ａ）に示される画素回路では、このようなシーケンスに従って、蓄積容量Ｃｓの電圧が０Ｖにリセットされる。

また、一般的なアクティブマトリクス基板の検査として、耐圧スクリーニング、端子間ショート検査、及び、画素検査がこの順に行われる例について述べたが、アクティブマトリクス基板の検査は、この順序には限られない。例えば、耐圧スクリーニングの前後で端子間ショート検査が行われてもよい。そのような変形について説明する。

図１２は、変形例に係るアクティブマトリクス基板の検査方法を大まかに示すフローチャートである。図１２に示されるように、まず、端子間ショート検査を行い（Ｓ２０ａ）、次に、耐圧スクリーニングを行い（Ｓ１０）、その後再び、端子間ショート検査を行ってもよい（Ｓ２０ｂ）。前述したように、端子間ショート検査（Ｓ２０ａ、Ｓ２０ｂ）は、１０Ｖ程度の電圧を印加して行われ、耐圧スクリーニング（Ｓ１０）は、８０Ｖ程度の電圧を印加して行われる。

このような構成によれば、例えば、予備的な端子間ショート検査、耐圧スクリーニング、詳細な端子間ショート検査を、この順に行うことができる。

本発明にかかるアクティブマトリクス基板の検査方法は、表示パネルを構成するアクティブマトリクス基板の検査に利用できる。

１ アクティブマトリクス基板
２ テスタ
３ 検査システム
１０ 表示部
１１ 画素部
１２ 走査線
１３ データ線
１４ 第１電源線
１５ 第２電源線
１９ 割断線
２０ プローブ
１２１、１２２、１３１、１３２ ショートバー
１４１、１５１ 電源パッド

Claims (6)

1. アクティブマトリクス基板の検査方法であって、
   前記アクティブマトリクス基板は、行列状に配置された複数の画素部を備え、
   個々の画素部は、
   データ電圧を保持する蓄積容量と、前記蓄積容量に保持されたデータ電圧に応じて発光素子に動作電流を供給するための駆動トランジスタとを含む駆動回路と、
   前記駆動回路に電気的に接続された複数の端子と、
   を有し、
   前記検査方法は、
   前記複数の端子のうちの２つ以上の端子間に０Ｖを印加し、
   前記０Ｖの印加後、前記２つ以上の端子間に検査電圧を印加することにより異常導通の有無を判定し、
   前記異常導通の有無を判定後、前記２つ以上の端子間に０Ｖを再印加する、
   検査方法。
2. 前記検査方法は、
   前記複数の端子のうちの２つ以上の端子を相異なる組み合わせで含む複数の端子組の各々について順次、前記端子組に属する端子間に０Ｖを印加し、前記０Ｖの印加後、前記端子間に前記検査用電圧を印加することにより異常導通の有無を判定し、前記異常導通の有無を判定後、前記端子間に０Ｖを再印加する、
   請求項１に記載の検査方法。
3. 前記検査方法は、
   前記複数の端子組のうちの最初の端子組に属する端子間に０Ｖを印加する前に、前記蓄積容量に保持されている電圧を０Ｖにリセットする、
   請求項２に記載の検査方法。
4. 前記検査方法は、
   前記複数の端子組の各々について、前記端子組に属する端子間に０Ｖを再印加後、次の端子組に属する端子間に０Ｖを印加する前に、前記蓄積容量に保持されている電圧を０Ｖにリセットする、
   請求項２に記載の検査方法。
5. 前記検査方法は、
   前記２つ以上の端子間に第１検査電圧を印加することにより前記異常導通の有無の判定する端子間ショート検査、及び前記２つ以上の端子間に前記第１検査電圧よりも高い第２検査電圧を印加することにより前記異常導通の有無の判定する耐圧スクリーニングのうちの、少なくとも一方を実行する、
   請求項１に記載の検査方法。
6. 前記検査方法は、
   前記端子間ショート検査、前記耐圧スクリーニング、再度の前記端子間ショート検査を、この順に実行する、
   請求項５に記載の検査方法。

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