JP2016103036A - Display device driver - Google Patents
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Abstract
Description
本発明は、表示装置に係わり、特に、表示パネル表面のノイズを低減する技術に関する。 The present invention relates to a display device, and more particularly to a technique for reducing noise on the surface of a display panel.
近年、モバイル機器の普及において、”人にやさしい”グラフィカルユーザインターフェースを支えるタッチパネル技術が重要となってきている。
そして、このタッチパネル基板を液晶表示パネルの表面に取り付けることで、液晶表示パネルに表示されたメニュー画面を指でタッチすることで、メニューに応じた動作を実施するタッチパネル付き液晶表示パネルも知られている。
In recent years, in the spread of mobile devices, touch panel technology supporting a “human friendly” graphical user interface has become important.
Also, a liquid crystal display panel with a touch panel that performs an operation corresponding to the menu by touching the menu screen displayed on the liquid crystal display panel with a finger by attaching the touch panel substrate to the surface of the liquid crystal display panel is also known. Yes.
しかながら、タッチパネル付き液晶表示パネルにおいて、液晶表示パネル表面から生じるノイズにより、タッチパネルが誤動作を起こすことが想定される。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、表示パネル表面から生じるノイズを低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
However, in a liquid crystal display panel with a touch panel, it is assumed that the touch panel malfunctions due to noise generated from the surface of the liquid crystal display panel.
The present invention has been made to solve the problems of the prior art, and an object of the present invention is to provide a technique capable of reducing noise generated from the display panel surface in a display device. It is in.
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
(1)複数の画素と、前記複数の画素に映像電圧を入力する複数本の映像線とを有する表示パネルと、各映像線に映像電圧を供給するドライバとを備え、前記ドライバは、外部から入力される表示データを格納するフレームメモリと、前記フレームメモリから1表示ライン分の表示データを読み出し、ラッチする複数の第1のラッチ回路と、前記複数の第1のラッチ回路毎に設けられ、前記第1のラッチ回路にラッチされた表示データを、ラッチ制御信号に基づきラッチする複数の第2のラッチ回路と、前記複数の第2のラッチ回路毎に設けられ、前記第2のラッチ回路でラッチされた表示データを映像電圧に変換する複数のデコーダ回路とを有する表示装置であって、前記複数の映像線、および、前記各映像線毎に設けられる前記第2のラッチ回路と前記デコーダ回路を複数のブロックに分割し、前記ラッチ制御信号の伝搬経路の前記ブロックの境界に遅延素子を挿入し、前記第2のラッチ回路において、前記第1のラッチ回路にラッチされた表示データをラッチするタイミングを、前記各ブロック毎に異ならせる。
(2)(1)において、前記ラッチ制御信号の伝搬経路は、前記ドライバの中央から左右両側に向かう2つの伝搬経路を有する。
(3)(1)において、前記表示パネルは、前記複数の画素に走査電圧を入力する複数本の走査線を有し、前記複数の画素で構成される画素部の左右両側に設けられる第1の走査回路と第2の走査回路とを有し、前記第1の走査回路は、複数本の走査線の中の奇数番目の走査線に走査電圧を供給し、前記第2の走査回路は、複数本の走査線の中の偶数番目の走査線に走査電圧を供給し、前記走査電圧の伝搬方向と前記ラッチ制御信号の伝搬経路とは、一致する。
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
(1) A display panel having a plurality of pixels, a plurality of video lines for inputting video voltages to the plurality of pixels, and a driver for supplying the video voltages to the video lines, wherein the drivers are externally provided. A frame memory for storing input display data; a plurality of first latch circuits for reading and latching display data for one display line from the frame memory; and provided for each of the plurality of first latch circuits; A plurality of second latch circuits for latching display data latched in the first latch circuit based on a latch control signal; and each of the plurality of second latch circuits. A display device having a plurality of decoder circuits for converting the latched display data into a video voltage, the plurality of video lines, and the second label provided for each of the video lines. And the decoder circuit is divided into a plurality of blocks, a delay element is inserted at the boundary of the block of the propagation path of the latch control signal, and is latched by the first latch circuit in the second latch circuit. The timing for latching the display data is made different for each block.
(2) In (1), the propagation path of the latch control signal has two propagation paths from the center of the driver toward the left and right sides.
(3) In (1), the display panel includes a plurality of scanning lines for inputting a scanning voltage to the plurality of pixels, and is provided on both left and right sides of a pixel portion configured by the plurality of pixels. The first scanning circuit supplies a scanning voltage to odd-numbered scanning lines among a plurality of scanning lines, and the second scanning circuit includes: A scanning voltage is supplied to an even-numbered scanning line among the plurality of scanning lines, and the propagation direction of the scanning voltage coincides with the propagation path of the latch control signal.
(4)(1)において、前記複数のデコーダ回路毎に設けられる複数の出力アンプ回路を有し、前記各出力アンプ回路は、1水平走査期間に前記各デコーダ回路から出力される階調電圧を各映像線に出力する前に、プリチャージ電圧を各映像線に出力し、前記各出力アンプ回路が1水平走査期間に前記プリチャージ電圧を各映像線に出力するタイミングを、前記各ブロック毎に異ならせる。
(5)(1)において、前記複数のデコーダ回路毎に設けられる複数の出力アンプ回路と、前記各出力アンプ回路にバイアス電圧を供給するバイアス回路とを有し、前記バイアス回路は、それぞれ電流値が異なる複数の定電流源と、前記複数の定電流源の中のいずれか1つを選択するスイッチ素子を有し、前記バイアス回路は、前記選択された定電流源により生成されるバイアス電圧を、前記各出力アンプ回路に供給する。
(6)(1)において、前記複数のデコーダ回路毎に設けられる複数の出力アンプ回路と、前記各出力アンプ回路にバイアス電圧を供給するバイアス回路とを有し、前記複数の出力アンプ回路は、正極性の階調電圧を出力する正極性アンプ回路と、負極性の階調電圧を出力する負極性アンプ回路とを有し、前記バイアス回路は、それぞれ電流値が異なる正極性アンプ回路用の複数の定電流源と、それぞれ電流値が異なる負極性アンプ回路用の複数の定電流源と、前記正極性アンプ回路用の複数の定電流源の中のいずれか1つを選択するスイッチ素子と、前記負極性アンプ回路用の複数の定電流源の中のいずれか1つを選択するスイッチ素子とを有し、前記バイアス回路は、前記選択された正極性アンプ回路用の定電流源により生成されるバイアス電圧を前記各出力アンプ回路の正極性アンプ回路に供給するとともに、前記選択された負極性アンプ回路用の定電流源により生成されるバイアス電圧を前記各出力アンプ回路の負極性アンプ回路に供給する。
(4) In (1), each output amplifier circuit includes a plurality of output amplifier circuits provided for each of the plurality of decoder circuits, and each output amplifier circuit outputs a gradation voltage output from each decoder circuit in one horizontal scanning period. Before outputting to each video line, the precharge voltage is output to each video line, and the timing at which each output amplifier circuit outputs the precharge voltage to each video line in one horizontal scanning period is set for each block. Make it different.
(5) In (1), it has a plurality of output amplifier circuits provided for each of the plurality of decoder circuits, and a bias circuit for supplying a bias voltage to each of the output amplifier circuits, and each of the bias circuits has a current value. A plurality of constant current sources different from each other, and a switch element that selects any one of the plurality of constant current sources, and the bias circuit generates a bias voltage generated by the selected constant current source. To the output amplifier circuits.
(6) In (1), it includes a plurality of output amplifier circuits provided for each of the plurality of decoder circuits, and a bias circuit that supplies a bias voltage to each of the output amplifier circuits, and the plurality of output amplifier circuits include: A plurality of positive-polarity amplifier circuits for outputting positive-polarity gradation voltages and negative-polarity amplifier circuits for outputting negative-polarity gradation voltages; A constant current source, a plurality of constant current sources for a negative polarity amplifier circuit each having a different current value, and a switch element for selecting any one of the plurality of constant current sources for the positive polarity amplifier circuit, A switching element for selecting any one of a plurality of constant current sources for the negative polarity amplifier circuit, and the bias circuit is generated by the selected constant current source for the positive polarity amplifier circuit. Buy Supply a bias voltage generated by a constant current source for the selected negative amplifier circuit to the negative amplifier circuit of each output amplifier circuit. To do.
(7)(1)において、前記複数の映像線は、第1の色の複数の映像線と、第2の色の複数の映像線と、第3の色の複数の映像線とを有し、前記各出力アンプ回路から出力される階調電圧を、1水平走査期間内に第1の色ないし第3の色のそれぞれの映像線に出力するスイッチ回路を有し、前記スイッチ回路は、スイッチ制御信号により制御され、それぞれスルーレートが異なる複数のスイッチ素子を有し、前記スイッチ回路には、前記複数のスイッチング素子の中で、選択されたスイッチング素子を介して、スイッチ制御信号が入力される。
(8)(7)において、前記複数のスイッチング素子の各々は、トランスファーゲート回路で構成され、前記各々のトランスファーゲート回路は、ゲート長およびゲート幅の少なくとも一方がそれぞれ異なっている。
(9)(1)において、複数の画素と、前記複数の画素に映像電圧を入力する複数本の映像線とを有する表示パネルと、各映像線に映像電圧を供給するドライバとを備え、前記ドライバと前記各映像線との間に抵抗素子を挿入する。
(10)(9)において、前記抵抗素子は、ポリシリコン抵抗層で構成される。
(7) In (1), the plurality of video lines include a plurality of video lines of a first color, a plurality of video lines of a second color, and a plurality of video lines of a third color. And a switch circuit for outputting the gradation voltage output from each of the output amplifier circuits to the video lines of the first color to the third color within one horizontal scanning period. The switch circuit is controlled by a control signal and has a plurality of switch elements each having a different slew rate, and the switch circuit receives a switch control signal via a selected switching element among the plurality of switching elements. .
(8) In (7), each of the plurality of switching elements is constituted by a transfer gate circuit, and each of the transfer gate circuits is different in at least one of a gate length and a gate width.
(9) In (1), comprising: a display panel having a plurality of pixels; a plurality of video lines for inputting video voltages to the plurality of pixels; and a driver for supplying the video voltages to the video lines, A resistance element is inserted between the driver and each video line.
(10) In (9), the resistance element is formed of a polysilicon resistance layer.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、表示パネル表面から生じるノイズを低減することが可能となる。
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
According to the display device of the present invention, noise generated from the display panel surface can be reduced.
以下、本発明を液晶表示装置に適用した実施例を図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
図1は、本発明の実施例の液晶表示装置の概略構成を示すブロック図である。
液晶表示パネルには、複数の走査線(GL)と、複数の走査線(GL)にそれぞれ直交する複数の映像線(DL)が設けられる。走査線(GL)と映像線(DL)との交差する部分に画素(PS)が設けられる。複数の画素(PS)はマトリックス状に配置されて画素領域(AR)を構成する。
各画素(PS)には、画素電極(PX)と薄膜トランジスタ(TFT)が設けられる。各画素電極(PX)に対向するように、対向電極(CT)が設けられ、各画素電極(PX)と対向電極(CT)との間には液晶容量(図示せず)と、保持容量(Cadd)が形成される。
各画素(PS)の薄膜トランジスタ(TFT)は、ソースが画素電極(PX)に接続され、ドレインが映像線(DL)に接続され、ゲートが走査線(GL)に接続される。この薄膜トランジスタ(TFT)は、画素電極(PX)に表示電圧(階調電圧)を供給するためのスイッチとして機能する。
なお、ソース、ドレインの呼び方は、バイアスの関係で逆になることもあるが、ここでは、映像線(DL)に接続される方をドレインと称する。
Hereinafter, embodiments in which the present invention is applied to a liquid crystal display device will be described in detail with reference to the drawings.
In all the drawings for explaining the embodiments, parts having the same functions are given the same reference numerals, and repeated explanation thereof is omitted. Also, the following examples are not intended to limit the interpretation of the scope of the claims of the present invention.
FIG. 1 is a block diagram showing a schematic configuration of a liquid crystal display device according to an embodiment of the present invention.
The liquid crystal display panel is provided with a plurality of scanning lines (GL) and a plurality of video lines (DL) orthogonal to the plurality of scanning lines (GL). Pixels (PS) are provided at the intersections between the scanning lines (GL) and the video lines (DL). The plurality of pixels (PS) are arranged in a matrix to form a pixel area (AR).
Each pixel (PS) is provided with a pixel electrode (PX) and a thin film transistor (TFT). A counter electrode (CT) is provided so as to face each pixel electrode (PX), and a liquid crystal capacitor (not shown) and a holding capacitor (not shown) are provided between each pixel electrode (PX) and the counter electrode (CT). Cadd) is formed.
The thin film transistor (TFT) of each pixel (PS) has a source connected to the pixel electrode (PX), a drain connected to the video line (DL), and a gate connected to the scanning line (GL). The thin film transistor (TFT) functions as a switch for supplying a display voltage (gradation voltage) to the pixel electrode (PX).
Note that although the names of the source and the drain may be reversed due to the bias, the one connected to the video line (DL) is referred to as the drain here.
映像線(DL)は、RGBスイッチ回路(RGB−SW)を介してドライバ(DRV)に接続される。また、対向電極(CT)もドライバ(DRV)に接続される。
ドライバ(DRV)は、第1ガラス基板(SUB1)上に実装された、1チップ構成の半導体集積回路(LSI)から構成され、映像線(DL)への映像信号の出力回路と、対向電極(CT)への対向電極電圧(コモン電圧ともいう)を出力する出力回路と、ゲート回路(L−GCS,R−GCS)へゲート制御信号(S−GATE)等を出力する回路とを有している。
走査線(GL)は、一つおきに画素領域(AR)の左右に配置されたゲート回路(L−GCS,R−GCS)に接続される。ゲート回路(L−GCS,R−GCS)は、例えば、半導体層がポリシリコンから成るポリシリコン薄膜トランジスタで構成されるCMOS構成の回路、あるいは、単チャネル構成の回路で構成される。なお、ゲート回路(L−GCS,R−GCS)は、半導体層がアモルファスシリコンから成るアモルファスシリコン薄膜トランジスタで構成してもよい。
いずれの場合でも、ゲート回路(L−GCS,R−GCS)を構成する薄膜トランジスタは、画素(PS)の薄膜トランジスタ(TFT)と同時に作製される。
The video line (DL) is connected to a driver (DRV) via an RGB switch circuit (RGB-SW). The counter electrode (CT) is also connected to the driver (DRV).
The driver (DRV) is composed of a one-chip semiconductor integrated circuit (LSI) mounted on the first glass substrate (SUB1), and outputs a video signal output circuit to the video line (DL) and a counter electrode ( An output circuit that outputs a common electrode voltage to CT), and a circuit that outputs a gate control signal (S-GATE) to the gate circuits (L-GCS, R-GCS). Yes.
The scanning lines (GL) are connected to gate circuits (L-GCS, R-GCS) arranged on the left and right of the pixel region (AR) every other line. The gate circuit (L-GCS, R-GCS) is constituted by, for example, a circuit having a CMOS structure, or a circuit having a single channel structure in which a semiconductor layer is formed of a polysilicon thin film transistor made of polysilicon. The gate circuit (L-GCS, R-GCS) may be composed of an amorphous silicon thin film transistor whose semiconductor layer is made of amorphous silicon.
In any case, the thin film transistors constituting the gate circuits (L-GCS, R-GCS) are manufactured at the same time as the thin film transistors (TFTs) of the pixels (PS).
液晶表示パネルは、画素電極(PX)、薄膜トランジスタ(TFT)等が設けられた第1ガラス基板(SUB1)と、カラーフィルタ等が形成される第2ガラス基板(図示せず)とを、所定の間隙を隔てて重ね合わせ、該両ガラス基板間の周縁部近傍に枠状に設けたシール材により、両ガラス基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両ガラス基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。例えば、縦電界方式の場合、対向電極(CT)は第2のガラス基板に形成される。横電界方式の場合、対向電極(CT)は、第1のガラス基板(SUB1)に形成される。
The liquid crystal display panel includes a first glass substrate (SUB1) provided with pixel electrodes (PX), thin film transistors (TFTs), and the like, and a second glass substrate (not shown) on which color filters and the like are formed. The two glass substrates are bonded together by a seal material provided in a frame shape in the vicinity of the peripheral edge between the two glass substrates while being spaced apart from each other, and between the two substrates from the liquid crystal sealing opening provided in a part of the seal material. A liquid crystal is sealed and sealed inside the sealing material, and a polarizing plate is attached to the outside of both glass substrates.
Since the present invention is not related to the internal structure of the liquid crystal display panel, a detailed description of the internal structure of the liquid crystal display panel is omitted. Furthermore, the present invention can be applied to a liquid crystal display panel having any structure. For example, in the case of the vertical electric field method, the counter electrode (CT) is formed on the second glass substrate. In the case of the horizontal electric field method, the counter electrode (CT) is formed on the first glass substrate (SUB1).
ゲート回路(L−GCS,R−GCS)は、ドライバ(DRV)から入力されるゲート制御信号(S−GATE)に基づき、1水平走査時間毎に、順次液晶表示パネルの各走査線(GL)に“High”レベルの選択電圧(走査信号)を供給する。これにより、液晶表示パネルの各走査線(GL)に接続された複数の薄膜トランジスタ(TFT)が、1水平走査期間の間、映像線(DL)と画素電極(PX)との間を電気的に導通させる。
また、ドライバ(DRV)は、画素(PS)が表示すべき階調に対応する階調電圧を映像線(DL)に出力する。薄膜トランジスタ(TFT)がオン状態(導通)になると、映像線(DL)から階調電圧(映像信号)が画素電極(PX)に供給される。その後、薄膜トランジスタ(TFT)がオフ状態となることで画素(PS)が表示すべき映像に基づく階調電圧が画素電極(PX)に保持される。
本実施例では、ドライバ(DRV)が、1水平走査時間内に、順番に赤(R)、緑(G)、青(B)の階調電圧を出力する。そして、RGBスイッチ回路(RGB−SW)が、ドライバ(DRV)からの制御信号(S−RGB)に基づき、1水平走査時間内に、ドライバ(DRV)から順番に出力される赤(R)、緑(G)、青(B)の階調電圧を、赤(R)、緑(G)、青(B)のそれぞれの映像線(DL)に出力する。
対向電極(CT)には対向電極電圧が印加されており、液晶表示パネルは画素電極(PX)と対向電極(CT)との間の電位差により、間に挟まれた液晶分子の配向方向を変化させ、光の透過率または反射率を変化させることで画像を表示する。
本実施例では、交流化駆動法として、ドット反転を採用している。そのため、対向電極(CT)上の対向電圧(コモン電圧)は、一定の基準電圧となっており、映像線(DL)には、1水平走査時間毎に、正極性の階調電圧と負極性の階調電圧が出力される。
The gate circuits (L-GCS, R-GCS) are sequentially supplied to the scanning lines (GL) of the liquid crystal display panel every horizontal scanning time based on the gate control signal (S-GATE) input from the driver (DRV). Is supplied with a selection voltage (scanning signal) of “High” level. Thus, a plurality of thin film transistors (TFTs) connected to each scanning line (GL) of the liquid crystal display panel are electrically connected between the video line (DL) and the pixel electrode (PX) during one horizontal scanning period. Conduct.
The driver (DRV) outputs a gradation voltage corresponding to a gradation to be displayed by the pixel (PS) to the video line (DL). When the thin film transistor (TFT) is turned on (conductive), a gradation voltage (video signal) is supplied from the video line (DL) to the pixel electrode (PX). After that, when the thin film transistor (TFT) is turned off, the gradation voltage based on the image to be displayed by the pixel (PS) is held in the pixel electrode (PX).
In this embodiment, the driver (DRV) sequentially outputs gradation voltages of red (R), green (G), and blue (B) within one horizontal scanning time. Then, the RGB switch circuit (RGB-SW) receives red (R) sequentially output from the driver (DRV) within one horizontal scanning time based on the control signal (S-RGB) from the driver (DRV). The green (G) and blue (B) gradation voltages are output to the red (R), green (G), and blue (B) video lines (DL), respectively.
A counter electrode voltage is applied to the counter electrode (CT), and the liquid crystal display panel changes the orientation direction of the liquid crystal molecules sandwiched between them by the potential difference between the pixel electrode (PX) and the counter electrode (CT). The image is displayed by changing the light transmittance or reflectance.
In this embodiment, dot inversion is adopted as an alternating drive method. Therefore, the counter voltage (common voltage) on the counter electrode (CT) is a constant reference voltage, and the video line (DL) has a positive gradation voltage and a negative polarity every horizontal scanning time. Is output.
図2は、図1に示すドライバ(DRV)の内部ブロック図である。
同図において、11はタイミング生成回路であり、タイミング生成回路11には、インターフェース回路10を介して、本体側のマイコン、または、グラフィックコントローラから表示データと、表示コントロール信号が入力される。
図1の31は、システムインターフェースであり、マイコン等から各種コントロール信号および画像が入力される系である。また、図1の32は、表示データインターフェース(RGBインターフェース)のことであり、外部のグラフィックコントローラで生成された画像データと、データ取込用のクロックが連続的に入力される系である。
外部から入力された表示データは、フレームメモリ12に格納される。
ラッチ回路13は、タイミング生成回路11から出力されるクロック(CL2)に同期して、各色毎8ビットの表示データを出力本数分だけラッチする。
最終ラッチ回路14は、タイミング生成回路11から出力される出力タイミング制御用クロック(CL1)に基づき、ラッチ回路13内の表示データをラッチする。この最終ラッチ回路14に取り込まれた表示データは、レベルシフト回路15を介して、デコーダ回路16に入力される。
FIG. 2 is an internal block diagram of the driver (DRV) shown in FIG.
In the figure,
A
Display data input from the outside is stored in the
The
The
デコーダ回路16は、階調電圧生成回路19から入力される正極性の256階調の階調電圧、あるいは負極性の256階調の階調電圧に基づき、表示データに対応した1つの階調電圧(256階調の中の1つの階調電圧)を選択して、出力アンプ回路17に出力する。
出力アンプ回路17は、階調電圧を電流増幅して各映像線(DL)に出力する、なお、出力アンプ回路17には、バイアス回路20からバイアス電圧が入力される。
階調電圧生成回路19は、γ調整回路18からの出力により、出力する階調電圧のγ特性を調整する。
タイミング生成回路11で生成されたゲート回路を制御するゲート制御信号(S−GATE)は、レベルシフト回路22、パネルインターフェース回路23を介して、ゲート回路(L−GCS,R−GCS)に出力される。なお、ゲート制御信号(S−GATE)には、フレーム開始指示信号(FLM)、シフトクロック(CL3)が含まれる。
ここで、タイミング生成回路11で生成された、RGBスイッチ回路(RGB−SW)を制御する制御信号(S−RGB)も、レベルシフト回路22、パネルインターフェース回路23を介して、RGBスイッチ回路(RGB−SW)に出力される。
さらに、図1の昇圧回路21は、タイミング生成回路11から出力されるクロックに基づき、液晶表示パネルの内部で使用される各種の駆動電圧を生成する。
The
The
The gradation
A gate control signal (S-GATE) for controlling the gate circuit generated by the
Here, the control signal (S-RGB) generated by the
Further, the
前述したように、本実施例では、交流化駆動法として、ドット反転を採用している。ドット反転では、対向電圧(コモン電圧)は一定で、且つ、 映像線上の階調電圧も、正極性の階調電圧と、負極性の階調電圧が存在し、電圧変動は相殺されるためノイズは微小であると考えられていた。
しかしながら、本願の発明者らが検討した結果、液晶表示パネルの表面から生じるノイズは、映像線(DL)上の電圧変動が大きく影響していることが判明した。
本実施例は、液晶表示パネルの表面から生じるノイズのピークを低減させるために、映像線(DL)を複数のブロック(例えば、10本の映像線(DL)毎のブロック)に分割し、映像線(DL)に出力する階調電圧の出力タイミングを、各ブロック毎に異ならせたことを特徴とする。
従来の液晶表示パネルでは、全ての映像線(DL)で、同じタイミングで電圧変動が起こるが、本実施例の液晶表示パネルでは、各ブロックの映像線(DL)毎に、電圧変動のタイミングが異なるので、液晶表示パネルの表面から生じるノイズのピークを低減することが可能となる。
As described above, in this embodiment, dot inversion is adopted as an alternating drive method. In the dot inversion, the counter voltage (common voltage) is constant, and the gradation voltage on the video line also has a positive gradation voltage and a negative gradation voltage. Was thought to be small.
However, as a result of investigations by the inventors of the present application, it has been found that noise generated from the surface of the liquid crystal display panel is greatly affected by voltage fluctuation on the video line (DL).
In this embodiment, in order to reduce noise peaks generated from the surface of the liquid crystal display panel, the video lines (DL) are divided into a plurality of blocks (for example, blocks for every 10 video lines (DL)), and the video is displayed. The output timing of the gradation voltage output to the line (DL) is different for each block.
In the conventional liquid crystal display panel, the voltage fluctuation occurs at the same timing in all the video lines (DL). In the liquid crystal display panel of the present embodiment, the voltage fluctuation timing is generated for each video line (DL) in each block. Since they are different, it is possible to reduce the peak of noise generated from the surface of the liquid crystal display panel.
図3は、本実施例のドライバ(DRV)の概略構成を示すブロック図であり、最終ラッチ14の周辺の回路構成を示す図である。
図3に示すように、本実施例では、タイミング生成回路11からの出力タイミング制御用クロック(CL1)が伝搬する信号線に、最終ラッチ回路14の内部の複数のラッチ回路140毎に、遅延素子(DDL)を挿入し、各ラッチ回路140のラッチ動作をブロック単位で、時分割で行わせる。
これにより、ラッチ回路140から各映像線(DL)に出力される階調電圧も、ブロック単位(例えば、10本の映像線(DL)単位)となるので、各ブロックの映像線(DL)毎に、電圧変動のタイミングが異なるので、液晶表示パネルの表面から生じるノイズのピークを低減することが可能となる。
なお、図3では、ラッチ回路13を2つに分割するともに、タイミング生成回路11からの出力タイミング制御用クロック(CL1)を、最終ラッチ回路14の中央部から、左右両側に伝搬するようにしている。即ち、最終ラッチ回路14の各ラッチ回路140に入力される出力タイミング制御用クロック(CL1)は、最終ラッチ回路14の中央部付近のラッチ回路140が最も早く入力され、最終ラッチ回路14の左右両側のラッチ回路140になるほど遅く入力される。
FIG. 3 is a block diagram showing a schematic configuration of the driver (DRV) of this embodiment, and is a diagram showing a peripheral circuit configuration of the
As shown in FIG. 3, in this embodiment, a delay element is provided for each of the plurality of
Accordingly, the gradation voltage output from the
In FIG. 3, the
図4は、本実施例のドライバ(DRV)の変形例の概略構成を示すブロック図であり、最終ラッチ14の周辺の回路構成を示す図である。
図4に示すように、本実施例の変形例では、出力タイミング制御用クロック(CL1)は、ドライバ(DRV)を構成する半導体チップの左端から右端に伝搬するもの(CL1−L)と、半導体チップの右端から左端に伝搬するもの(CL1−R)の2種類用意される。
図5に示すように、本実施例では、液晶表示パネルの画素領域(AR)の左右両側にゲート回路(L−GCS,R−GCS)が配置され、右から左に伝搬する走査電圧(図5のA)と、左から右に伝搬する走査電圧(図5のB)とが、1走査線毎に、交互に左右のゲート回路(L−GCS,R−GCS)から出力される。
走査電圧が、右から左へ伝搬する場合は、液晶表示パネルの右端では、走査電圧の波形鈍りは少なく、液晶表示パネルの左端では、走査電圧の波形鈍りは大きくなる。そこで、本実施例では、走査電圧の波形鈍りの大きい左端で、ドライバ(DRV)の出力も遅延させるように、ドライバ内を伝搬する出力タイミング制御用クロック(CL1)も、半導体チップの右端から左端に伝搬するように制御する。
逆に、走査電圧が、左から右へ伝搬する場合は、液晶表示パネルの左端では、走査電圧の波形鈍りは少なく、液晶表示パネルの左端では、走査電圧の波形鈍りは大きくなる。この場合は、走査電圧の波形鈍りの大きい右端で、ドライバ(DRV)の出力も遅延させるように、ドライバ内を伝搬する出力タイミング制御用クロック(CL1)も、半導体チップの左端から右端に伝搬するように制御する。
FIG. 4 is a block diagram showing a schematic configuration of a modified example of the driver (DRV) of the present embodiment, and is a diagram showing a peripheral circuit configuration of the
As shown in FIG. 4, in the modification of the present embodiment, the output timing control clock (CL1) is propagated from the left end to the right end of the semiconductor chip constituting the driver (DRV) (CL1-L), and the semiconductor Two types (CL1-R) that propagate from the right end to the left end of the chip are prepared.
As shown in FIG. 5, in the present embodiment, gate circuits (L-GCS, R-GCS) are arranged on the left and right sides of the pixel area (AR) of the liquid crystal display panel, and the scanning voltage propagates from right to left (FIG. 5). 5A) and the scanning voltage propagating from left to right (B in FIG. 5) are alternately output from the left and right gate circuits (L-GCS, R-GCS) for each scanning line.
When the scanning voltage propagates from right to left, the waveform of the scanning voltage is less dull at the right end of the liquid crystal display panel, and the waveform of the scanning voltage becomes dull at the left end of the liquid crystal display panel. Therefore, in this embodiment, the output timing control clock (CL1) propagating in the driver is also delayed from the right end of the semiconductor chip to the left end so that the output of the driver (DRV) is delayed at the left end where the waveform of the scanning voltage is greatly dull. Control to propagate to.
On the other hand, when the scanning voltage propagates from left to right, the waveform of the scanning voltage is less dull at the left end of the liquid crystal display panel, and the waveform of the scanning voltage becomes dull at the left end of the liquid crystal display panel. In this case, the output timing control clock (CL1) propagating in the driver is also propagated from the left end to the right end of the semiconductor chip so that the output of the driver (DRV) is delayed at the right end where the waveform of the scanning voltage is greatly dull. To control.
従来、各映像線(DL)に表示データに対応した階調電圧が出力されるまでの時間(以下、出力遅延時間という)を少なくするために、図6に示すように、出力アンプ回路17内にプリチャージ回路171を設け、当該プリチャージ回路171を、出力アンプ回路17の各アンプ回路172の後段に挿入している。
このプリチャージ回路171により、1水平走査期間毎に、各映像線(DL)に表示データに対応した階調電圧を出力する前に、スイッチング素子(SW1)により、各映像線(DL)にプリチャージ電圧(Vpre;例えば、ノーマリブラックのタイプの液晶表示パネルであれば、白色と黒色との中間電位に対応する電圧)を入力し、各映像線(DL)をプリチャージ電圧(Vpre)に充電することにより、出力遅延時間を少なくすることができる。
そして、前述したように、映像線(DL)を複数のブロック(例えば、10本の映像線(DL)毎のブロック)に分割するとともに、プリチャージ回路171の動作も時分割で実行させて、各映像線(DL)に出力するプリチャージ電圧(Vpre)の出力タイミングを、各ブロック毎に異ならせる。
この場合も、液晶表示パネルの表面から生じるノイズのピークを低減することが可能となる。
Conventionally, in order to reduce the time until the gradation voltage corresponding to the display data is output to each video line (DL) (hereinafter referred to as output delay time), as shown in FIG. Is provided with a
The
As described above, the video line (DL) is divided into a plurality of blocks (for example, blocks for every 10 video lines (DL)), and the operation of the
Also in this case, it is possible to reduce noise peaks generated from the surface of the liquid crystal display panel.
図9は、本実施例のドライバ(DRV)における正極性アンプ回路と、負極性アンプ回路を説明する図である。
図9に示すように、図2に示すデコーダ回路16は、最終ラッチ回路14内の各ラッチ回路140から出力される表示用データに対応する正極性の階調電圧を選択する正極性デコーダ回路16pと、表示用データに対応する負極性の階調電圧を選択する負極性デコーダ回路16nとで構成される。
また、図6に示すアンプ回路172は、正極性アンプ回路172pと負極性アンプ回路172nとで構成される。正極性アンプ回路172pは、正極性の階調電圧を電流増幅して出力する。負極性アンプ回路172nは、負極性の階調電圧を電流増幅して出力する。
ドット反転法では、隣接する映像線(DL)の階調電圧は互いに逆極性となり、正極性デコーダ回路16pおよび正極性アンプ回路172pと、負極性デコーダ回路16nおよび負極性アンプ回路172nは、隣接して配置されるので、スイッチ部(CSW1)により、表示データを、そのまま、あるいは入れ替えて、隣り合うラッチ回路13に入力し、それに合わせて、正極性アンプ回路172pと負極性アンプ回路172nから出力される出力電圧をスイッチ部(CSW2)で切り替えることにより、任意の1水平走査期間に、Y1の映像線に正極性の階調電圧を、Y2の映像線に負極性の階調電圧を出力し、次の1水平走査期間に、Y1の映像線に負極性の階調電圧を、Y2の映像線に正極性の階調電圧を出力することが可能となる。
FIG. 9 is a diagram illustrating a positive polarity amplifier circuit and a negative polarity amplifier circuit in the driver (DRV) of this embodiment.
As shown in FIG. 9, the
The
In the dot inversion method, the gradation voltages of adjacent video lines (DL) have opposite polarities, and the positive
図7は、従来のドライバ(DRV)における出力波形とノイズの関係を示す図である。
図7において、VPWは正極性の「白色」の階調電圧であり、VNWは負極性の「白色」の階調電圧である。
図7に示すように、ドット反転法で、液晶表示パネルに「白色」を表示する場合、映像線(DL)上の電圧は、1表示期間毎に、正極性の「白色」の階調電圧(VPW)から負極性の「白色」の階調電圧(VNW)へ、あるいは、負極性の「白色」の階調電圧(VNW)から正極性の「白色」の階調電圧(VPW)へ変化することになる。
この場合、出力アンプ回路17内の正極性アンプ回路172pと、負極性アンプ回路172nのスルーレート差(立ち上がり特性差)により、図7に示すように、ノイズ(NOIZ)が発生する。
本発明の実施例2は、この図7に示すノイズ(NOIZ)を低減する実施例である。
図8は、本発明の実施例2のドライバ(DRV)の概略構成を示すブロック図であり、バイアス回路20の回路構成を示す図である。
図8に示すように、出力アンプ回路内の17の正極性アンプ回路172pと、負極性アンプ回路172nのスルーレート差を一致させるために、出力アンプ回路17の正極性アンプ回路172pを流れる電流と、負極性アンプ回路172nを流れる電流を調整する。
そのため、図8に示すように、バイアス回路20内に、電流値が異なる複数個の電流源(Io1〜Io3)を用意し、スイッチング素子(SW2)で切り替えることにより、選択された時の電流源により生成されるバイアス電圧を出力アンプ回路17に出力する。
これにより、出力アンプ回路17の正極性アンプ回路172pと、負極性アンプ回路172nから、様々なスルーレートのアンプ出力を可能とする。ここで、図8に示す回路を、出力アンプ回路17の正極性アンプ回路172pと、負極性アンプ回路172nのそれぞれに用意する。
FIG. 7 is a diagram illustrating a relationship between an output waveform and noise in a conventional driver (DRV).
In FIG. 7, VPW is a positive “white” gradation voltage, and VNW is a negative “white” gradation voltage.
As shown in FIG. 7, when “white” is displayed on the liquid crystal display panel by the dot inversion method, the voltage on the video line (DL) is a positive “white” gradation voltage for each display period. From (VPW) to negative “white” gradation voltage (VNW), or from negative “white” gradation voltage (VNW) to positive “white” gradation voltage (VPW) Will do.
In this case, noise (NOIZ) is generated as shown in FIG. 7 due to the slew rate difference (rising characteristic difference) between the
The second embodiment of the present invention is an embodiment for reducing the noise (NOIZ) shown in FIG.
FIG. 8 is a block diagram illustrating a schematic configuration of the driver (DRV) according to the second embodiment of the present invention, and illustrates a circuit configuration of the
As shown in FIG. 8, in order to make the slew rate difference between the 17
Therefore, as shown in FIG. 8, a plurality of current sources (Io1 to Io3) having different current values are prepared in the
As a result, the amplifier output of various slew rates is enabled from the positive
図1に示すように、RGBスイッチ回路(RGB−SW)を有する液晶表示パネルでは、制御信号(S−RGB)のON/OFFにより、ノイズ発生する。しかし、制御信号(S−RGB)は相殺する波形が無いため、ON/OFF波形がそのままノイズとして伝搬する。
そこで、本発明の実施例3では、図10に示すように、図2のパネルインターフェース回路23内の制御信号(S−RGB)を出力するゲート回路として、チャネル幅およびチャネル長の少なくとも一方が異なる、複数のトランスファーゲート回路(TG1〜TG3)を用意する。そして、トランスファーゲート回路を選択することにより、トランスファーゲート回路のスルーレートを低減させて、制御信号(S−RGB)ON/OFF波形を鈍らせ、ノイズ低減させる。
通常、高精細化が進むにつれ、書き込み時間が厳しくなるため、トランスファーゲート回路のスルーレートを向上させるが、ノイズ対策のために、トランスファーゲート回路のスルーレートをむしろ悪化させる方向に調整する。
As shown in FIG. 1, in a liquid crystal display panel having an RGB switch circuit (RGB-SW), noise is generated by ON / OFF of a control signal (S-RGB). However, since the control signal (S-RGB) has no canceling waveform, the ON / OFF waveform propagates as noise as it is.
Therefore, in the third embodiment of the present invention, as shown in FIG. 10, as a gate circuit that outputs the control signal (S-RGB) in the
Normally, as the definition becomes higher, the writing time becomes more severe, so that the slew rate of the transfer gate circuit is improved. However, in order to prevent noise, the slew rate of the transfer gate circuit is adjusted to be rather deteriorated.
液晶表示パネルの表面から生じするノイズの発生原理が、映像線(DL)等の信号遷移のカップリングであることから、映像線(DL)上の電圧遷移がゆっくりであれば、ノイズを低減できる。
そこで、図11に示すように、本発明の実施例4では、階調電圧の書き込み時間を満足する範囲内で、液晶表示パネルのドライバ(DRV)のRGBスイッチ回路(RGB−SW)と、画素領域(AR)の映像線(DL)との間に、抵抗素子(R)を挿入することで、スルーレートを低減し、ノイズを低減させることができる。
本実施例では、先の実施例1のように、映像線(DL)に対する階調電圧の書き込時点は、各ブロック毎に異なることがない。
なお、各画素の薄膜トランジスタ(TFT)が、半導体層がポリシリコンで構成される場合には、抵抗素子(R)は、ポリシリコン抵抗層で容易に形成することが可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
Since the generation principle of noise generated from the surface of the liquid crystal display panel is coupling of signal transitions such as video lines (DL), noise can be reduced if the voltage transitions on the video lines (DL) are slow. .
Therefore, as shown in FIG. 11, in the fourth embodiment of the present invention, the RGB switch circuit (RGB-SW) of the driver (DRV) of the liquid crystal display panel and the pixel are within the range satisfying the writing time of the gradation voltage. By inserting the resistance element (R) between the video line (DL) in the region (AR), the slew rate can be reduced and noise can be reduced.
In the present embodiment, as in the first embodiment, the time point at which the gradation voltage is written to the video line (DL) is not different for each block.
When the thin film transistor (TFT) of each pixel has a semiconductor layer made of polysilicon, the resistance element (R) can be easily formed of a polysilicon resistance layer.
As mentioned above, the invention made by the present inventor has been specifically described based on the above embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Of course.
10 インターフェース回路
11 タイミング生成回路
12 フレームメモリ
13,140 ラッチ回路
14 最終ラッチ回路
15,22 レベルシフト回路
16 デコーダ回路
17 出力アンプ回路
18 γ調整回路
19 階調電圧生成回路
20 バイアス回路
21 昇圧回路
23 パネルインターフェース回路
171 プリチャージ回路
172 アンプ回路
172p 正極性アンプ回路
172n 負極性アンプ回路
DL 映像線
GL 走査線
CT 対向電極
PX 画素電極
Cadd 保持容量
PS 画素
AR 画素領域
TFT 薄膜トランジスタ
RGB−SW RGBスイッチ回路
CSW1,CSW2 スイッチ部
DRV ドライバ
SUB1 第1ガラス基板
L−GCS,R−GCS ゲート回路
DDL 遅延素子
Io1〜Io3 電流源
TG1〜TG3 トランスファーゲート回路
SW1,SW2 スイッチング素子
R 抵抗素子
DESCRIPTION OF
Claims (8)
外部から入力される表示データを格納するフレームメモリと、
前記フレームメモリから1表示ライン分の表示データを読み出し、ラッチする複数の第1のラッチ回路と、
ラッチ制御信号を生成するタイミング生成回路と、
前記複数の第1のラッチ回路毎に設けられ、前記第1のラッチ回路にラッチされた表示データを、前記ラッチ制御信号に基づきラッチする複数の第2のラッチ回路と、
前記第2のラッチ回路でラッチされた表示データを映像信号電圧に変換する複数のデコーダ回路と、
前記複数のデコーダ回路毎に設けられる複数の出力アンプ回路と、
前記各出力アンプ回路にバイアス電圧を供給するバイアス回路とを有し、
前記バイアス回路は、それぞれ電流値が異なる複数の定電流源と、
前記複数の定電流源の中のいずれか1つを選択するスイッチ素子を有し、
前記バイアス回路は、前記選択された定電流源により生成されるバイアス電圧を、前記各出力アンプ回路に供給することを特徴とする表示装置用ドライバ。 A display driver for supplying a video voltage to each video line of a display panel,
A frame memory for storing display data input from the outside;
A plurality of first latch circuits for reading and latching display data for one display line from the frame memory;
A timing generation circuit for generating a latch control signal;
A plurality of second latch circuits provided for each of the plurality of first latch circuits and latching display data latched in the first latch circuit based on the latch control signal;
A plurality of decoder circuits for converting display data latched by the second latch circuit into video signal voltages;
A plurality of output amplifier circuits provided for each of the plurality of decoder circuits;
A bias circuit for supplying a bias voltage to each of the output amplifier circuits,
The bias circuit includes a plurality of constant current sources having different current values,
A switch element for selecting any one of the plurality of constant current sources;
The display device driver, wherein the bias circuit supplies a bias voltage generated by the selected constant current source to each of the output amplifier circuits.
外部から入力される表示データを格納するフレームメモリと、
前記フレームメモリから1表示ライン分の表示データを読み出し、ラッチする複数の第1のラッチ回路と、
ラッチ制御信号を生成するタイミング生成回路と、
前記複数の第1のラッチ回路毎に設けられ、前記第1のラッチ回路にラッチされた表示データを、前記ラッチ制御信号に基づきラッチする複数の第2のラッチ回路と、
前記第2のラッチ回路でラッチされた表示データを映像信号電圧に変換する複数のデコーダ回路と、
前記複数のデコーダ回路毎に設けられる複数の出力アンプ回路と、
前記各出力アンプ回路にバイアス電圧を供給するバイアス回路とを有し、
前記複数の出力アンプ回路は、正極性の階調電圧を出力する正極性アンプ回路と、
負極性の階調電圧を出力する負極性アンプ回路とを有し、
前記バイアス回路は、それぞれ電流値が異なる正極性アンプ回路用の複数の定電流源と、
それぞれ電流値が異なる負極性アンプ回路用の複数の定電流源と、
前記正極性アンプ回路用の複数の定電流源の中のいずれか1つを選択するスイッチ素子と、前記負極性アンプ回路用の複数の定電流源の中のいずれか1つを選択するスイッチ素子とを有し、
前記バイアス回路は、前記選択された正極性アンプ回路用の定電流源により生成されるバイアス電圧を前記各出力アンプ回路の正極性アンプ回路に供給するとともに、前記選択された負極性アンプ回路用の定電流源により生成されるバイアス電圧を前記各出力アンプ回路の負極性アンプ回路に供給することを特徴とする表示装置用ドライバ。 A display driver for supplying a video voltage to each video line of a display panel,
A frame memory for storing display data input from the outside;
A plurality of first latch circuits for reading and latching display data for one display line from the frame memory;
A timing generation circuit for generating a latch control signal;
A plurality of second latch circuits provided for each of the plurality of first latch circuits and latching display data latched in the first latch circuit based on the latch control signal;
A plurality of decoder circuits for converting display data latched by the second latch circuit into video signal voltages;
A plurality of output amplifier circuits provided for each of the plurality of decoder circuits;
A bias circuit for supplying a bias voltage to each of the output amplifier circuits,
The plurality of output amplifier circuits include a positive polarity amplifier circuit that outputs a positive gradation voltage;
A negative amplifier circuit that outputs a negative gradation voltage,
The bias circuit includes a plurality of constant current sources for positive polarity amplifier circuits each having a different current value,
A plurality of constant current sources for negative polarity amplifier circuits each having a different current value;
A switch element for selecting any one of the plurality of constant current sources for the positive polarity amplifier circuit, and a switch element for selecting any one of the plurality of constant current sources for the negative polarity amplifier circuit And
The bias circuit supplies a bias voltage generated by the constant current source for the selected positive amplifier circuit to the positive amplifier circuit of each of the output amplifier circuits, and for the selected negative amplifier circuit. A display driver, wherein a bias voltage generated by a constant current source is supplied to a negative polarity amplifier circuit of each output amplifier circuit.
前記タイミング生成回路から前記複数の内部ラッチ回路に至る前記ラッチ制御信号の伝搬経路を有し、
当該伝搬経路上に前記内部ラッチ回路ごとに遅延素子を有し、
前記第2のラッチ回路において、前記第1のラッチ回路にラッチされた表示データをラッチするタイミングを、前記内部ラッチ回路毎に異ならせたことを特徴とする請求項1又は2に記載の表示装置用ドライバ。 In the second latch circuit, the plurality of video lines are divided into a plurality of blocks, and a plurality of internal latch circuits are provided for each of the blocks,
A propagation path of the latch control signal from the timing generation circuit to the plurality of internal latch circuits;
A delay element for each internal latch circuit on the propagation path;
3. The display device according to claim 1, wherein in the second latch circuit, a timing at which display data latched in the first latch circuit is latched is different for each internal latch circuit. 4. Driver.
前記ラッチ制御信号の伝搬経路は、前記第1のグループに接続される第1の伝搬経路と、前記第2のグループに接続される第2の伝搬経路とを有することを特徴とする請求項3に記載の表示装置用ドライバ。 The internal latch circuit is divided into first and second groups with a central position as a boundary in the second latch circuit,
4. The propagation path of the latch control signal has a first propagation path connected to the first group and a second propagation path connected to the second group. The display device driver described in 1.
前記複数の画素で構成される画素部の左右両側に設けられる第1の走査回路と第2の走査回路とを有し、
前記第1の走査回路は、複数本の走査線の中の奇数番目の走査線に走査電圧を供給し、
前記第2の走査回路は、複数本の走査線の中の偶数番目の走査線に走査電圧を供給し、
前記ラッチ制御信号の伝搬経路は、前記第1の走査回路に対応する第1の伝搬経路と、前記第2の走査回路に対応する第2の伝搬経路とを有することを特徴とする請求項3に記載の表示装置用ドライバ。 The display panel has a plurality of scanning lines for inputting a scanning voltage to the plurality of pixels,
A first scanning circuit and a second scanning circuit provided on the left and right sides of the pixel portion composed of the plurality of pixels;
The first scanning circuit supplies a scanning voltage to an odd-numbered scanning line among the plurality of scanning lines,
The second scanning circuit supplies a scanning voltage to an even-numbered scanning line among the plurality of scanning lines;
4. The propagation path of the latch control signal has a first propagation path corresponding to the first scanning circuit and a second propagation path corresponding to the second scanning circuit. The display device driver described in 1.
前記各出力アンプ回路は、1水平走査期間に前記各デコーダ回路から出力される階調電圧を各映像線に出力する前に、プリチャージ電圧を各映像線に出力し、
前記各出力アンプ回路が1水平走査期間に前記プリチャージ電圧を各映像線に出力するタイミングを、前記各ブロック毎に異ならせたことを特徴とする請求項3に記載の表示装置用ドライバ。 A plurality of output amplifier circuits provided for each of the plurality of decoder circuits;
Each output amplifier circuit outputs a precharge voltage to each video line before outputting the gradation voltage output from each decoder circuit to each video line in one horizontal scanning period,
4. The driver for a display device according to claim 3, wherein a timing at which each output amplifier circuit outputs the precharge voltage to each video line in one horizontal scanning period is varied for each block.
前記スイッチ回路は、スイッチ制御信号により制御され、
それぞれスルーレートが異なる複数のスイッチン素子を有し、
前記スイッチ回路には、前記複数のスイッチング素子の中で、選択されたスイッチング素子を介して、スイッチ制御信号が入力されることを特徴とする請求項6に記載の表示装置用ドライバ。 A switch circuit that outputs the gradation voltage output from each of the output amplifier circuits to the video lines of the first color to the third color within one horizontal scanning period;
The switch circuit is controlled by a switch control signal,
Each has a plurality of switching elements with different slew rates,
7. The display driver according to claim 6, wherein a switch control signal is input to the switch circuit via a selected switching element among the plurality of switching elements.
前記各々のトランスファーゲート回路は、ゲート長およびゲート幅の少なくとも一方がそれぞれ異なっていることを特徴とする請求項7に記載の表示装置用ドライバ。 Each of the plurality of switching elements is composed of a transfer gate circuit,
8. The display device driver according to claim 7, wherein each of the transfer gate circuits is different in at least one of a gate length and a gate width.
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