JP2016100452A - In-plane double-gate transistor - Google Patents
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Abstract
Description
本発明は、２次元的にチャネルを挾む２つのゲートを備えるインプレーンダブルゲートトランジスタに関する。 The present invention relates to an in-plane double gate transistor having two gates that two-dimensionally hold a channel.
２次元電子ガスなどを利用することで、チャネルを２次元的に２つのゲートで挾むインプレーンダブルゲートトランジスタが提案されている（特許文献１，非特許文献１，非特許文献２参照）。インプレーンダブルゲートトランジスタは、ＧａＡｓ／ＡｌＧａＡｓ系、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系、ＳｉＧｅ／Ｓｉ系、Ｓｉ／ＳｉＯ2など多くのＩＩＩ−Ｖ族化合物半導体、ＩＶ族半導体などさまざまな半導体での実現が可能である。 An in-plane double gate transistor in which a channel is two-dimensionally sandwiched by two gates by using a two-dimensional electron gas has been proposed (see Patent Document 1, Non-Patent Document 1, and Non-Patent Document 2). In-plane double gate transistors can be realized in various semiconductors such as GaAs / AlGaAs, InGaAs / InAlAs, SiGe / Si, Si / SiO 2 and other III-V compound semiconductors and IV semiconductors. .
以下、ＩｎＧａＡｓ／ＩｎＡｌＡｓ系材料を用い、２次元電子ガスでチャネルおよびゲートを構成したインプレーンダブルゲートトランジスタについて説明する。このトランジスタは、図６に示すように、まず、高抵抗なＩｎＰからなる基板６０１と、この上に形成されたＩｎＡｌＡｓからなる層厚２００ｎｍのバッファ層６０２と、この上に形成されたＩｎＧａＡｓからなる層厚２０ｎｍのチャネル層６０３と、この上に形成されたＩｎＡｌＡｓからなる層厚１２ｎｍのキャリア供給層６０４とを備える。 Hereinafter, an in-plane double gate transistor in which a channel and a gate are configured with a two-dimensional electron gas using an InGaAs / InAlAs-based material will be described. As shown in FIG. 6, this transistor first comprises a substrate 601 made of high-resistance InP, a buffer layer 602 made of InAlAs and having a thickness of 200 nm, and InGaAs formed thereon. A channel layer 603 with a layer thickness of 20 nm and a carrier supply layer 604 with a layer thickness of 12 nm made of InAlAs formed thereon are provided.
キャリア供給層６０４は、層厚方向に、下層から３ｎｍから８ｎｍの層厚５ｎｍの領域に、Ｓｉが導入されたｎ型領域６０５を備えている。このように、ｎ型領域６０５をチャネル層６０３より離間して設けることで、チャネル層６０３により安定して２次元電子ガス６１０が形成できるようになる。なお、キャリア供給層６０４の上には、ＩｎＰからなる層厚５ｎｍのキャップ層６０６、およびＩｎＧａＡｓからなる層厚２ｎｍのコンタクト層６０７が形成されている。 The carrier supply layer 604 includes an n-type region 605 into which Si is introduced in a region having a layer thickness of 5 nm from 3 nm to 8 nm from the lower layer in the layer thickness direction. Thus, by providing the n-type region 605 away from the channel layer 603, the channel layer 603 can stably form the two-dimensional electron gas 610. On the carrier supply layer 604, a 5 nm thick cap layer 606 made of InP and a 2 nm thick contact layer 607 made of InGaAs are formed.
また、このトランジスタは、コンタクト層６０７からチャネル層６０３の途中まで形成された第１溝６０８および第２溝６０９を備える。基板６０１に平行な平面上で、第２溝６０９は、第１溝６０８に平行な部分を備えて形成されている。図６では、この平行な部分の断面を示している。 In addition, this transistor includes a first groove 608 and a second groove 609 formed from the contact layer 607 to the middle of the channel layer 603. On the plane parallel to the substrate 601, the second groove 609 is formed with a portion parallel to the first groove 608. In FIG. 6, the cross section of this parallel part is shown.
このインプレーンダブルゲートトランジスタは、まず、互いに平行とされている第１溝６０８および第２溝６０９に挾まれたチャネル領域６２１の２次元電子ガス６１０に形成されたチャネル６１１を備える。また、チャネル領域６２１を挟む両脇に、第１領域６２２および第２領域６２３に形成された第１ゲート６１２および第２ゲート６１３を備える。第１ゲート６１２および第２ゲート６１３は、第１溝６０８および第２溝６０９により、チャネル６１１と分離されている。 The in-plane double gate transistor first includes a channel 611 formed in a two-dimensional electron gas 610 in a channel region 621 sandwiched between a first groove 608 and a second groove 609 that are parallel to each other. In addition, a first gate 612 and a second gate 613 formed in the first region 622 and the second region 623 are provided on both sides of the channel region 621. The first gate 612 and the second gate 613 are separated from the channel 611 by the first groove 608 and the second groove 609.
なお、図６の紙面手前から奥にかけて延在しているチャネル６１１の一端には、ソース（不図示）が接続し、チャネル６１１の他端には、ドレイン（不図示）が接続されている。この状態を、図７の写真に示す。図７に示すように、紙面上下方向に延在しているチャネル領域７０１の両脇に、２つのゲートＧが配置され、チャネル領域７０１の一端にソースＳが接続し、他端にドレインＤが接続している。図７は、実際に作製されたインプレーンダブルゲートトランジスタのコンタクト層６０７表面を撮影した写真である。 Note that a source (not shown) is connected to one end of a channel 611 extending from the front to the back of FIG. 6, and a drain (not shown) is connected to the other end of the channel 611. This state is shown in the photograph of FIG. As shown in FIG. 7, two gates G are arranged on both sides of a channel region 701 extending in the vertical direction on the paper surface, a source S is connected to one end of the channel region 701, and a drain D is connected to the other end. Connected. FIG. 7 is a photograph of the surface of the contact layer 607 of the actually fabricated in-plane double gate transistor.
上述した構成のインプレーンダブルゲートトランジスタは、イオンエッチングなどにより形成可能な第１溝６０８および第２溝６０９により、２つの第１ゲート６１２、第２ゲート６１３、およびこれらに挾まれたチャネル６１１を形成している。このため、きわめて容易に、２つのゲートでチャネルを挟む構造が形成できる。このインプレーンダブルゲートトランジスタの出力特性は、図８に示すようにゲート電圧に対して変化する。 In the in-plane double gate transistor having the above-described configuration, the first groove 608 and the second groove 609 that can be formed by ion etching or the like form two first gates 612, second gates 613, and a channel 611 sandwiched between them. Forming. Therefore, a structure in which a channel is sandwiched between two gates can be formed very easily. The output characteristics of the in-plane double gate transistor vary with respect to the gate voltage as shown in FIG.
ところで、上述したインプレーンダブルゲートトランジスタでは、図９に示すように、第１溝６０８ａおよび第２溝６０９ａは、微細加工条件によっては、より深い箇所ほど幅が狭くなり、基板平面に対して側壁が斜めになりやすい。特に、製造プロセスが容易なウエットエッチングでは、上述したような形状となる。なお、図９は、図６を用いて説明したインプレーンダブルゲートトランジスタの構成をより簡略して示しており、同一の符号は説明を省略する。 By the way, in the above-described in-plane double gate transistor, as shown in FIG. 9, the first groove 608a and the second groove 609a have a narrower width at a deeper portion depending on fine processing conditions, and the side wall with respect to the substrate plane. Tends to be slanted. In particular, in wet etching, which is easy to manufacture, the shape is as described above. FIG. 9 shows the configuration of the in-plane double gate transistor described with reference to FIG. 6 in a simplified manner, and description of the same reference numerals is omitted.
このように、溝断面が斜めになる状態では、ゲート電圧を印加してもトランジスタ出力（ソース・ドレイン間電圧）が、変化しない状態が確認された。これは、ウエットエッチ具などの簡便な製造プロセスでは、側壁が斜めになり、寸法誤差が大きくなるためと考えられる。このような状態では、ゲートとチャネルとの距離が素子毎に異なり、トランジスタの閾値も素子毎に異なる。また、チャネルの幅も設計値とは異なる場合が発生しやすく、チャネルの抵抗値もばらつくことになる。 As described above, it was confirmed that the transistor output (source-drain voltage) did not change even when the gate voltage was applied in the state where the groove cross section was inclined. This is presumably because, in a simple manufacturing process such as a wet etch tool, the side walls become slanted and the dimensional error increases. In such a state, the distance between the gate and the channel is different for each element, and the threshold value of the transistor is also different for each element. In addition, the channel width is likely to be different from the design value, and the resistance value of the channel varies.
これらのことにより、簡便に用いることができる製造プロセスでは、所望とする特性のインプレーンダブルゲートトランジスタが得られていない。一方で、側壁が垂直に形成でき、寸法誤差を小さくできるリアクティブイオンエッチングなどの製造プロセスは、製造装置が大がかりとなり、製造条件が限られたものとなり、簡便な製造方法とはいえない。このように、上述した構成のインプレーンダブルゲートトランジスタでは、所望とする特性が容易には得られないという問題がある。 For these reasons, an in-plane double gate transistor having desired characteristics cannot be obtained by a manufacturing process that can be easily used. On the other hand, a manufacturing process such as reactive ion etching, in which the side wall can be formed vertically and the dimensional error can be reduced, is a simple manufacturing method because the manufacturing apparatus is large and the manufacturing conditions are limited. As described above, the in-plane double gate transistor having the above-described configuration has a problem that desired characteristics cannot be easily obtained.
本発明は、以上のような問題点を解消するためになされたものであり、インプレーンダブルゲートトランジスタで、所望とする特性がより容易に得られるようにすることを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to make it easier to obtain desired characteristics with an in-plane double gate transistor.
本発明に係るインプレーンダブルゲートトランジスタは、基板の上に形成された層状物質からなる伝導層と、伝導層に形成された第１溝と、第１溝に平行な部分を備えて伝導層に形成された第２溝と、第１溝および第２溝の互いに平行とされている領域に挾まれたチャネル領域の伝導層に形成されたチャネルと、チャネル領域を挾んで第１溝および第２溝で分離した第１領域および第２領域に形成された第１ゲートおよび第２ゲートと、チャネルの一端に接続するソースと、チャネルの他端に接続するドレインとを備える。 An in-plane double gate transistor according to the present invention includes a conductive layer made of a layered material formed on a substrate, a first groove formed in the conductive layer, and a portion parallel to the first groove. The formed second groove, the channel formed in the conductive layer of the channel region sandwiched between the first groove and the second groove that are parallel to each other, the first groove and the second groove sandwiching the channel region A first gate and a second gate formed in the first region and the second region separated by the groove, a source connected to one end of the channel, and a drain connected to the other end of the channel.
上記インプレーンダブルゲートトランジスタにおいて、第１ゲートおよび第２ゲートは、第１領域および第２領域における伝導層より構成されていればよい。また、第１ゲートおよび第２ゲートは、第１領域および第２領域に形成された金属層より構成されているようにしてもよい。 In the above-described in-plane double gate transistor, the first gate and the second gate only need to be formed of conductive layers in the first region and the second region. Further, the first gate and the second gate may be configured by metal layers formed in the first region and the second region.
上記インプレーンダブルゲートトランジスタにおいて、層状物質は、カルコゲナイド系層状物質であればよい。また、層状物質は、窒化物層状物質であってもよい。また、層状物質は、層状酸化物であってもよい。また、層状物質は、有機層状物質であってもよい。また、層状物質は、層状水酸化物であってもよい。また、層状物質は、シリセンであってもよい。 In the in-plane double gate transistor, the layered material may be a chalcogenide-based layered material. Further, the layered material may be a nitride layered material. The layered material may be a layered oxide. The layered material may be an organic layered material. The layered substance may be a layered hydroxide. The layered material may be silicene.
以上説明したように、本発明によれば、層状物質から伝導層を構成したので、インプレーンダブルゲートトランジスタを、より容易に所望とする特性にすることができるという優れた効果が得られるようになる。 As described above, according to the present invention, since the conductive layer is composed of the layered material, an excellent effect that the in-plane double gate transistor can be easily made to have desired characteristics can be obtained. Become.
以下、本発明の実施の形態について図を参照して説明する。図１Ａ，図１Ｂは、本発明の実施の形態におけるインプレーンダブルゲートトランジスタの構成を示す構成図である。図１Ａは、断面を模式的に示し，図１Ｂは、平面を示している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1A and 1B are configuration diagrams showing the configuration of an in-plane double gate transistor according to an embodiment of the present invention. FIG. 1A schematically shows a cross section, and FIG. 1B shows a plane.
このインプレーンダブルゲートトランジスタは、基板１０１の上に形成された層状物質からなる伝導層１０２と、伝導層１０２に形成された第１溝１０３と、第１溝１０３に平行な部分を備えて伝導層１０２に形成された第２溝１０４とを備える。 This in-plane double gate transistor includes a conductive layer 102 made of a layered material formed on a substrate 101, a first groove 103 formed in the conductive layer 102, and a portion parallel to the first groove 103. A second groove 104 formed in the layer 102.
また、このインプレーンダブルゲートトランジスタは、第１溝１０３および第２溝１０４の互いに平行とされている領域に挾まれたチャネル領域１２１において、伝導層１０２に形成されたチャネル１０５を備える。また、チャネル領域１２１を挾む第１領域１２２および第２領域１２３に、第１ゲート１０６および第２ゲート１０７が形成されている。チャネル領域１２１（チャネル１０５）と第１領域１２２（第１ゲート１０６）とは、第１溝１０３で分離され、チャネル領域１２１（チャネル１０５）と第２領域１２３（第２ゲート１０７）とは、第２溝１０４で分離されている。 The in-plane double gate transistor includes a channel 105 formed in the conductive layer 102 in a channel region 121 sandwiched between regions of the first groove 103 and the second groove 104 that are parallel to each other. The first gate 106 and the second gate 107 are formed in the first region 122 and the second region 123 that sandwich the channel region 121. The channel region 121 (channel 105) and the first region 122 (first gate 106) are separated by the first groove 103, and the channel region 121 (channel 105) and the second region 123 (second gate 107) are They are separated by the second groove 104.
また、チャネル１０５の一端には、ソース１０８が接続し、チャネル１０５の他端には、ドレイン１０９が接続している。 A source 108 is connected to one end of the channel 105, and a drain 109 is connected to the other end of the channel 105.
実施の形態では、活性領域（電気伝導領域）として機能する伝導層１０２に、第１ゲート１０６，第２ゲート１０７，ソース１０８，ドレイン１０９が形成されている。従って、実施の形態では、伝導層１０２が形成されている同一平面上に、第１ゲート１０６，第２ゲート１０７，ソース１０８，ドレイン１０９が配置されていることになる。 In the embodiment, the first gate 106, the second gate 107, the source 108, and the drain 109 are formed in the conductive layer 102 that functions as an active region (electrically conductive region). Therefore, in the embodiment, the first gate 106, the second gate 107, the source 108, and the drain 109 are arranged on the same plane where the conductive layer 102 is formed.
ここで、伝導層１０２を構成する層状物質は、１原子層または１分子層から構成されており、空乏化せず、単独でチャネルとすることができる。このため、伝導層１０２よりチャネル１０５を構成した実施の形態におけるインプレーンダブルゲートトランジスタは、電界効果トランジスタとして動作する。 Here, the layered substance constituting the conductive layer 102 is composed of one atomic layer or one molecular layer, and is not depleted and can be a single channel. For this reason, the in-plane double gate transistor in the embodiment in which the channel 105 is formed of the conductive layer 102 operates as a field effect transistor.
層状物質は、例えば、ＭｏＳ2，ＭｏＳｅ2などのカルコゲナイド系層状物質である。ＭｏＳｅ2の場合、伝導層１０２は、厚さ０．７ｎｍとなる。例えば、カルコゲナイド層状物質は、ＧａＡｓやＳｉ上に、容易にエピタキシャル成長することができ、ＧａＡｓやＳｉなどの基板１０１の上に、伝導層１０２が形成された状態を容易に作製できる。 The layered material is, for example, a chalcogenide-based layered material such as MoS 2 or MoSe 2 . In the case of MoSe 2 , the conductive layer 102 has a thickness of 0.7 nm. For example, the chalcogenide layered material can be easily epitaxially grown on GaAs or Si, and a state in which the conductive layer 102 is formed on the substrate 101 of GaAs or Si can be easily manufactured.
層状物質は、ＢＮ，Ｃａ2Ｎなどの窒化物層状物質であってもよい。また、グラフェン、シリセンなどの単原子層状物質、層状酸化物、有機層状物質，層状水酸化物をはじめとする、１分子層で空乏化しない層状物質で半導体として動作するものであれば、いずれも伝導層１０２として用いることができる。また、伝導層１０２は、異種の層状物質を組み合わせて構成してもよい。また、伝導層１０２は、２分子層以上の層状物質で構成することも可能である。 The layered material may be a nitride layered material such as BN or Ca 2 N. In addition, any layered material that does not deplete in a single molecular layer, such as graphene, silicene, and other monoatomic layered materials, layered oxides, organic layered materials, and layered hydroxides, can be used as a semiconductor. The conductive layer 102 can be used. Further, the conductive layer 102 may be configured by combining different layered substances. The conductive layer 102 can also be composed of a layered substance having two or more molecular layers.
例えば、グラフェンやシリセンなど単原子層状物質は、超高移動度を実現することが可能であり、これらにより伝導層１０２を構成すれば、高速なトランジスタ動作が実現できる。例えば、予め別基板の上に形成してあるグラフェンを、貼り付けることで、基板１０１の上にグラフェンからなる伝導層１０２が形成できる。また、基板１０１をＳｉＣから構成し、基板１０１を高温（例えば１３００℃）で熱すること（熱昇華法）により、基板１０１表面にグラフェンからなる伝導層１０２が形成できる。 For example, a monoatomic layered material such as graphene or silicene can realize ultrahigh mobility, and if the conductive layer 102 is formed using these materials, high-speed transistor operation can be realized. For example, the conductive layer 102 made of graphene can be formed over the substrate 101 by pasting graphene formed over another substrate in advance. The conductive layer 102 made of graphene can be formed on the surface of the substrate 101 by forming the substrate 101 from SiC and heating the substrate 101 at a high temperature (for example, 1300 ° C.) (thermal sublimation method).
また、ＴｉＯ2やペロブスカイト系酸化物などの層状酸化物は、物質によって絶縁から超伝導まで、幅広い特性を示すため、これら特性を組み合わせる際に有効である。また、Ｍ（ＯＨ）2（Ｍは、アルカリ土類金属、遷移金属）などの層状水酸化物も同様である。 In addition, layered oxides such as TiO 2 and perovskite-based oxides exhibit a wide range of characteristics from insulation to superconductivity depending on the substance, and are effective in combining these characteristics. The same applies to layered hydroxides such as M (OH) 2 (M is an alkaline earth metal or transition metal).
また、有機層状物質の場合は、置換基を変えることで特定の溶剤には溶解し、他の溶媒には溶けない状態とすることが可能である。このことを利用することで、有機層状物質から構成した伝導層１０２は、選択的なエッチングに加工することが可能となる。また、溶剤に溶かした有機層状半導体を、プリンターなどを利用して基板上にふきつけて伝導層１０２とするという加工も可能である。有機層状物質の利点としては、置換基を選択することで、光学特性を変化させ、また、ｐ型，ｎ型などの伝導型の制御も可能である。 In the case of an organic layered substance, it can be dissolved in a specific solvent and insoluble in other solvents by changing the substituent. By utilizing this fact, the conductive layer 102 made of an organic layered substance can be processed into selective etching. Further, it is also possible to process the organic layered semiconductor dissolved in a solvent by wiping it onto a substrate using a printer or the like to form the conductive layer 102. As an advantage of the organic layered substance, the optical properties can be changed by selecting a substituent, and the conduction type such as p-type and n-type can be controlled.
上述した実施の形態によれば、チャネル１０５を層状物質から構成したので、複数の半導体層を積層して２次元電子ガスを形成してチャネルとする場合に比較して、非常に薄くすることができる。また、第１溝１０３，第２溝１０４は、層状物質から構成している伝導層１０２に形成すればよく、基板平面に対して斜めの溝側壁が形成されることが起きえない。例えば、第１溝１０３，第２溝１０４は、公知のリソグラフィー技術により形成したマスクパターンを用い、簡便なプロセスによるウエットエッチングにより、同時に形成可能である。この結果、実施の形態によれば、ゲート電圧を印加してもトランジスタ出力が、変化しないなどの状態は発生しない。また、第１溝１０３，第２溝１０４は、容易に作製可能である。このように、実施の形態によれば、所望とする特性のインプレーンダブルゲートトランジスタが、より容易に得られるようになる。 According to the above-described embodiment, the channel 105 is made of a layered material, and therefore, the channel 105 can be made very thin as compared with the case where a plurality of semiconductor layers are stacked to form a two-dimensional electron gas. it can. Further, the first groove 103 and the second groove 104 may be formed in the conductive layer 102 made of a layered material, and it is not possible to form groove sidewalls that are oblique to the substrate plane. For example, the first groove 103 and the second groove 104 can be simultaneously formed by wet etching using a simple process using a mask pattern formed by a known lithography technique. As a result, according to the embodiment, a state in which the transistor output does not change does not occur even when the gate voltage is applied. Further, the first groove 103 and the second groove 104 can be easily manufactured. Thus, according to the embodiment, an in-plane double gate transistor having desired characteristics can be obtained more easily.
ところで、本発明におけるインプレーンダブルゲートトランジスタは、図２Ａに示すように、伝導層１０２の上に、他の層状物質からなるキャップ層１１０を設けてもよい。また、図２Ｂに示すように、伝導層１０２の下（基板側）に、他の層状物質からなるバッファ層１１１を設けてもよい。また、図２Ｃに示すように、バッファ層１１１の上に伝導層１０２を配置し、伝導層１０２の上にキャップ層１１０を配置した構成としてもよい。 In the in-plane double gate transistor according to the present invention, a cap layer 110 made of another layered material may be provided on the conductive layer 102 as shown in FIG. 2A. Further, as shown in FIG. 2B, a buffer layer 111 made of another layered material may be provided under the conductive layer 102 (substrate side). In addition, as illustrated in FIG. 2C, the conductive layer 102 may be disposed on the buffer layer 111 and the cap layer 110 may be disposed on the conductive layer 102.
次に、上述したインプレーンダブルゲートトランジスタを用いた論理回路の例について、図３を用いて説明する。図３に示す論理回路は、インプレーンダブルゲートトランジスタ３０１、およびインプレーンダブルゲートトランジスタ３０１に直列に接続された自己バイアス型インプレーントランジスタ３０７によって構成されている。 Next, an example of a logic circuit using the above-described in-plane double gate transistor will be described with reference to FIG. The logic circuit shown in FIG. 3 includes an in-plane double gate transistor 301 and a self-biased in-plane transistor 307 connected in series to the in-plane double gate transistor 301.
自己バイアス型インプレーントランジスタ３０７は、チャネルの一端は、ドレイン３７３と接続されている。一方、第１ゲート３７１，第２ゲート３７２とチャネルとは、溝によって隔てられておらず、チャネルの他端が第１ゲート３７１，第２ゲート３７２およびソース３７４と接続した構造となっている。 In the self-biased in-plane transistor 307, one end of the channel is connected to the drain 373. On the other hand, the first gate 371 and the second gate 372 and the channel are not separated by a groove, and the other end of the channel is connected to the first gate 371, the second gate 372 and the source 374.
インプレーンダブルゲートトランジスタ３０１の第１ゲート３１１は、入力端子３０３に接続され、第２ゲート３１２は入力端子３０４に接続され、ドレイン３１３は出力端子３０５に接続され、ソース３１４はグランド端子３０８に接続されている。入力端子３０３と第１ゲート３１１との間、入力端子３０４と第２ゲート３１２との間、グランド端子３０８とソース３１４との間は、配線によって接続されている。 The first gate 311 of the in-plane double gate transistor 301 is connected to the input terminal 303, the second gate 312 is connected to the input terminal 304, the drain 313 is connected to the output terminal 305, and the source 314 is connected to the ground terminal 308. Has been. Wires are connected between the input terminal 303 and the first gate 311, between the input terminal 304 and the second gate 312, and between the ground terminal 308 and the source 314.
自己バイアス型インプレーントランジスタ３０７の第１ゲート３７１，第２ゲート３７２およびソース３７４は、出力端子３０５およびインプレーンダブルゲートトランジスタ３０１のドレイン３１３に接続され、ドレイン３７３は、バイアス端子３０６に接続されている。出力端子３０５と第１ゲート３７１，第２ゲート３７２およびソース３７４との間、第１ゲート３７１，第２ゲート３７２およびソース３７４とインプレーンダブルゲートトランジスタ３０１のドレイン３１３との間は、配線によって接続されている。 The first gate 371, the second gate 372, and the source 374 of the self-bias type in-plane transistor 307 are connected to the output terminal 305 and the drain 313 of the in-plane double gate transistor 301, and the drain 373 is connected to the bias terminal 306. Yes. The output terminal 305 is connected to the first gate 371, the second gate 372 and the source 374, and the first gate 371, the second gate 372 and the source 374 and the drain 313 of the in-plane double gate transistor 301 are connected by wiring. Has been.
上述した論理回路は、ＮＡＮＤ、ＮＯＲ動作が可能である。インプレーンダブルゲートトランジスタ３０１と自己バイアス型インプレーントランジスタ３０７との抵抗比によって、ＮＡＮＤ、ＮＯＲ動作が決まる。 The above-described logic circuit can perform NAND and NOR operations. The NAND and NOR operations are determined by the resistance ratio between the in-plane double gate transistor 301 and the self-biased in-plane transistor 307.
図４は、上述した論理回路の入出力特性を示す図である。図４に示す入出力特性は、インプレーンダブルゲートトランジスタ３０１と自己バイアス型インプレーントランジスタ３０７とを、直列に接続した構成における測定結果である。バイアス端子３０６に印加されるバイアス電圧ＶDDは、１Ｖである。図４は、自己バイアス型インプレーントランジスタ３０７の抵抗が、インプレーンダブルゲートトランジスタ３０１の抵抗より大きい場合の特性であり、以下では、この場合について説明する。 FIG. 4 is a diagram showing input / output characteristics of the logic circuit described above. The input / output characteristics shown in FIG. 4 are measurement results in a configuration in which an in-plane double gate transistor 301 and a self-biased in-plane transistor 307 are connected in series. The bias voltage V DD applied to the bias terminal 306 is 1V. FIG. 4 shows characteristics when the resistance of the self-biased in-plane transistor 307 is larger than the resistance of the in-plane double gate transistor 301. This case will be described below.
２つの入力端子３０３，３０４に入力電圧ＶIn1，ＶIn2として０Ｖを印加すると、インプレーンダブルゲートトランジスタ３０１のチャネルがＯＦＦ状態となり、チャネルが高抵抗化するため、インプレーンダブルゲートトランジスタ３０１のドレイン３１３の電圧が上昇する。このドレイン電圧が、自己バイアス型インプレーントランジスタ３０７の２つのゲート３７１，３７２に入力されるため、自己バイアス型インプレーントランジスタ３０７のチャネルがＯＮ状態となり、チャネルが低抵抗化する。この結果、出力端子３０５の電圧Ｖoutは１Ｖに近いＨｉｇｈレベル（図４の例では０．９５Ｖ）に上昇する。 When 0V is applied to the two input terminals 303 and 304 as the input voltages V In1 and V In2 , the channel of the in-plane double gate transistor 301 is turned off, and the channel becomes high resistance. The voltage at 313 increases. Since this drain voltage is input to the two gates 371 and 372 of the self-biased in-plane transistor 307, the channel of the self-biased in-plane transistor 307 is turned on, and the resistance of the channel is reduced. As a result, the voltage Vout of the output terminal 305 rises to a high level close to 1V (0.95V in the example of FIG. 4).
一方、２つの入力端子３０３，３０４のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合、あるいは２つの入力端子３０３，３０４に１Ｖを印加した場合には、インプレーンダブルゲートトランジスタ３０１のチャネルがＯＮ状態となり、チャネルが低抵抗化するため、インプレーンダブルゲートトランジスタ３０１のドレイン３１３の電圧が低下する。このドレイン電圧が自己バイアス型インプレーントランジスタ３０７の２つのゲート３７１，３７２に入力されるため、自己バイアス型インプレーントランジスタ３０７のチャネルがＯＦＦ状態となり、チャネルが高抵抗化する。 On the other hand, when 1 V is applied to one of the two input terminals 303 and 304 and 0 V is applied to the other input terminal, or 1 V is applied to the two input terminals 303 and 304, the input terminal Since the channel of the plane double gate transistor 301 is turned on and the resistance of the channel is lowered, the voltage of the drain 313 of the in-plane double gate transistor 301 is lowered. Since this drain voltage is input to the two gates 371 and 372 of the self-biased in-plane transistor 307, the channel of the self-biased in-plane transistor 307 is turned off, and the channel becomes highly resistive.
この結果、バイアス電圧のほとんどは自己バイアス型インプレーントランジスタ３０７にかかるため、出力端子３０５の電圧Ｖoutは０Ｖに近いＬｏｗレベル（図４の例では０．０２〜０．０５Ｖ）となる。このように、自己バイアス型インプレーントランジスタ３０７の抵抗が、インプレーンダブルゲートトランジスタ３０１の抵抗より大きい場合、上記論理回路はＮＯＲ回路として動作する。 As a result, most of the bias voltage is applied to the self-bias type in-plane transistor 307, so that the voltage Vout of the output terminal 305 becomes a low level close to 0V (0.02 to 0.05V in the example of FIG. 4). As described above, when the resistance of the self-bias type in-plane transistor 307 is larger than the resistance of the in-plane double gate transistor 301, the logic circuit operates as a NOR circuit.
次に、自己バイアス型インプレーントランジスタ３０７の抵抗が、インプレーンダブルゲートトランジスタ３０１の抵抗より小さい場合について、図５を用いて説明する。図５に示す入出力特性は、インプレーンダブルゲートトランジスタ３０１と自己バイアス型インプレーントランジスタ３０７とを直列に接続した構成における測定結果である。 Next, a case where the resistance of the self-biased in-plane transistor 307 is smaller than the resistance of the in-plane double gate transistor 301 will be described with reference to FIG. The input / output characteristics shown in FIG. 5 are measurement results in a configuration in which an in-plane double gate transistor 301 and a self-biased in-plane transistor 307 are connected in series.
この例では、自己バイアス型インプレーントランジスタ３０７は、ゲート３７１，３７２に強い電圧が加わらないとＯＦＦ状態にならない。インプレーンダブルゲートトランジスタ３０１のゲート３１１，３１２への電圧印加が、一方のゲートに対してのみ行われた場合、インプレーンダブルゲートトランジスタ３０１のドレイン電圧は自己バイアス型インプレーントランジスタ３０７をＯＦＦ状態に導くほど十分には低下しない。 In this example, the self-bias type in-plane transistor 307 is not turned off unless a strong voltage is applied to the gates 371 and 372. When voltage application to the gates 311 and 312 of the in-plane double-gate transistor 301 is performed only on one gate, the drain voltage of the in-plane double-gate transistor 301 causes the self-bias type in-plane transistor 307 to turn off. It doesn't drop enough to lead.
したがって、２つの入力端子３０３，３０４に入力電圧ＶIn1，ＶIn2として０Ｖを印加した場合、あるいは２つの入力端子３０３，３０４のうち一方の入力端子に１Ｖを印加し、他方の入力端子に０Ｖを印加した場合には、インプレーンダブルゲートトランジスタ３０１のチャネルがＯＦＦ状態となり、ドレイン３１３の電圧が上昇する。このドレイン電圧の上昇により、自己バイアス型インプレーントランジスタ３０７のチャネルがＯＮ状態となる。この結果、出力端子３０５の電圧Ｖoutは１Ｖに近いＨｉｇｈレベル（図５の例では０．９〜０．９８Ｖ）に上昇する。 Therefore, when 0 V is applied as the input voltages V In1 and V In2 to the two input terminals 303 and 304, or 1 V is applied to one of the two input terminals 303 and 304, and 0 V is applied to the other input terminal. Is applied, the channel of the in-plane double gate transistor 301 is turned off, and the voltage of the drain 313 increases. As the drain voltage rises, the channel of the self-biased in-plane transistor 307 is turned on. As a result, the voltage Vout at the output terminal 305 rises to a high level close to 1V (0.9 to 0.98V in the example of FIG. 5).
一方、２つの入力端子３０３，３０４に入力電圧ＶIn1，ＶIn2として１Ｖを印加すると、インプレーンダブルゲートトランジスタ３０１のチャネルがＯＮ状態となり、ドレイン３１３の電圧が低下する。このドレイン電圧の低下により、自己バイアス型インプレーントランジスタ３０７のチャネルがＯＦＦ状態となる。この結果、出力端子３０５の電圧Ｖoutは、０Ｖに近いＬｏｗレベル（図５の例では０．０９Ｖ）となる。このように、自己バイアス型インプレーントランジスタ３０７の抵抗が、インプレーンダブルゲートトランジスタ３０１の抵抗より小さい場合、上記論理回路はＮＡＮＤ回路として動作する。 On the other hand, when 1 V is applied as the input voltages V In1 and V In2 to the two input terminals 303 and 304, the channel of the in-plane double gate transistor 301 is turned on, and the voltage of the drain 313 is lowered. Due to the decrease in the drain voltage, the channel of the self-biased in-plane transistor 307 is turned off. As a result, the voltage V out of the output terminal 305 becomes a low level close to 0V (0.09V in the example of FIG. 5). As described above, when the resistance of the self-biased in-plane transistor 307 is smaller than the resistance of the in-plane double gate transistor 301, the logic circuit operates as a NAND circuit.
上述した自己バイアス型インプレーントランジスタ３０７の抵抗と、インプレーンダブルゲートトランジスタ３０１の抵抗との大小関係は、各々のチャネル幅もしくはチャネル長を相対的に変化させることで制御でき、このような制御により、上記論理回路の動作が決定できる。この論理回路の特徴は、自己バイアス型インプレーントランジスタ３０７と、インプレーンダブルゲートトランジスタ３０１との間の接続を伝導層により行い、外部配線を必要としない点にある。本発明における層状物質からなる伝導層を利用することで、この伝導層を配線の一部として用いることができる。このように、本発明によれば、回路設計、製造プロセスを著しく簡素化し、コストが大幅に低減できるようになる。 The magnitude relationship between the resistance of the self-bias type in-plane transistor 307 and the resistance of the in-plane double gate transistor 301 can be controlled by relatively changing each channel width or channel length. The operation of the logic circuit can be determined. The logic circuit is characterized in that the connection between the self-biased in-plane transistor 307 and the in-plane double gate transistor 301 is made by a conductive layer, and no external wiring is required. By using the conductive layer made of the layered material in the present invention, this conductive layer can be used as a part of the wiring. As described above, according to the present invention, the circuit design and manufacturing process can be remarkably simplified and the cost can be greatly reduced.
以上に説明したように、本発明によれば、層状物質から伝導層を構成したので、インプレーンダブルゲートトランジスタで、所望とする特性がより容易に得られるようになる。ところで、上述では、第１ゲートおよび第２ゲートを、層状物質から構成した伝導層より構成したが、これに限らず、第１領域および第２領域に形成された金属層より、第１ゲートおよび第２ゲートを構成してもよい。この金属層は、例えば、伝導層の上に形成すればよい。 As described above, according to the present invention, since the conductive layer is composed of the layered material, desired characteristics can be obtained more easily in the in-plane double gate transistor. Incidentally, in the above description, the first gate and the second gate are configured by the conductive layer formed of the layered material. However, the present invention is not limited thereto, and the first gate and the second gate are formed by the metal layers formed in the first region and the second region. A second gate may be configured. This metal layer may be formed on the conductive layer, for example.
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、基板は、ＧａＡｓ、Ｓｉ、ＳｉＣに限るものではなく、ＧａＮなどの窒化物半導体から構成してもよく、また、ガラス，サファイア，酸化マグネシウムなどの絶縁材料から構成してもよい。また、金属から基板を構成してもよく、プラスチックなどの有機材料から基板を構成してもよい。 The present invention is not limited to the embodiment described above, and many modifications and combinations can be implemented by those having ordinary knowledge in the art within the technical idea of the present invention. It is obvious. For example, the substrate is not limited to GaAs, Si, and SiC, and may be made of a nitride semiconductor such as GaN, or may be made of an insulating material such as glass, sapphire, or magnesium oxide. Further, the substrate may be made of metal, or the substrate may be made of an organic material such as plastic.
１０１…基板、１０２…伝導層、１０３…第１溝、１０４…第２溝、１０５…チャネル、１０６…第１ゲート、１０７…第２ゲート、１０８…ソース、１０９…ドレイン、１２１…チャネル領域、１２２…第１領域、１２３…第２領域。 DESCRIPTION OF SYMBOLS 101 ... Substrate, 102 ... Conductive layer, 103 ... First groove, 104 ... Second groove, 105 ... Channel, 106 ... First gate, 107 ... Second gate, 108 ... Source, 109 ... Drain, 121 ... Channel region, 122 ... 1st area | region, 123 ... 2nd area | region.
Claims (9)
前記伝導層に形成された第１溝と、
前記第１溝に平行な部分を備えて前記伝導層に形成された第２溝と、
前記第１溝および前記第２溝の互いに平行とされている領域に挾まれたチャネル領域の前記伝導層に形成されたチャネルと、
前記チャネル領域を挾んで前記第１溝および前記第２溝で分離した第１領域および第２領域に形成された第１ゲートおよび第２ゲートと、
前記チャネルの一端に接続するソースと、
前記チャネルの他端に接続するドレインと
を備えることを特徴とするインプレーンダブルゲートトランジスタ。 A conductive layer made of a layered material formed on a substrate;
A first groove formed in the conductive layer;
A second groove formed in the conductive layer with a portion parallel to the first groove;
A channel formed in the conductive layer of a channel region sandwiched between regions parallel to each other of the first groove and the second groove;
A first gate and a second gate formed in the first region and the second region separated by the first groove and the second groove across the channel region;
A source connected to one end of the channel;
An in-plane double gate transistor comprising: a drain connected to the other end of the channel.
前記第１ゲートおよび前記第２ゲートは、前記第１領域および前記第２領域における前記伝導層より構成されている
ことを特徴とするインプレーンダブルゲートトランジスタ。 The in-plane double gate transistor according to claim 1,
The in-plane double gate transistor, wherein the first gate and the second gate are formed of the conductive layer in the first region and the second region.
前記第１ゲートおよび前記第２ゲートは、前記第１領域および前記第２領域に形成された金属層より構成されている
ことを特徴とするインプレーンダブルゲートトランジスタ。 The in-plane double gate transistor according to claim 1,
The in-plane double gate transistor, wherein the first gate and the second gate are formed of metal layers formed in the first region and the second region.
前記層状物質は、カルコゲナイド系層状物質であることを特徴とするインプレーンダブルゲートトランジスタ。 In the in-plane double gate transistor according to any one of claims 1 to 3,
The in-plane double gate transistor, wherein the layered material is a chalcogenide-based layered material.
前記層状物質は、窒化物層状物質であることを特徴とするインプレーンダブルゲートトランジスタ。 In the in-plane double gate transistor according to any one of claims 1 to 3,
The in-plane double gate transistor, wherein the layered material is a nitride layered material.
前記層状物質は、層状酸化物であることを特徴とするインプレーンダブルゲートトランジスタ。 In the in-plane double gate transistor according to any one of claims 1 to 3,
The in-plane double gate transistor, wherein the layered material is a layered oxide.
前記層状物質は、有機層状物質であることを特徴とするインプレーンダブルゲートトランジスタ。 In the in-plane double gate transistor according to any one of claims 1 to 3,
The in-plane double gate transistor, wherein the layered material is an organic layered material.
前記層状物質は、層状水酸化物であることを特徴とするインプレーンダブルゲートトランジスタ。 In the in-plane double gate transistor according to any one of claims 1 to 3,
The in-plane double gate transistor, wherein the layered material is a layered hydroxide.
前記層状物質は、シリセンであることを特徴とするインプレーンダブルゲートトランジスタ。 In the in-plane double gate transistor according to any one of claims 1 to 3,
The in-plane double gate transistor, wherein the layered material is silicene.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020262501A1 (en) * | 2019-06-26 | 2020-12-30 | ソニーセミコンダクタソリューションズ株式会社 | Imaging device |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244216A (en) * | 1992-12-21 | 1994-09-02 | Mitsubishi Electric Corp | Ipg transistor and manufacture thereof, and semiconductor integrated circuit device and manufacture thereof |
| JPH0969630A (en) * | 1995-06-23 | 1997-03-11 | Matsushita Electric Ind Co Ltd | Single electron tunnel element and its manufacture |
| JPH11243253A (en) * | 1998-02-25 | 1999-09-07 | Sony Corp | Growth of nitride-based iii-v compound semiconductor, manufacture of semiconductor device, substrate for growth of nitride-based iii-v compound semiconductor, manufacture of the substrate for growth of nitride-based iii-v compound semiconductor |
| JP2000252458A (en) * | 1999-03-04 | 2000-09-14 | Sony Corp | Semiconductor element |
| JP2003046081A (en) * | 2001-07-30 | 2003-02-14 | Sharp Corp | Semiconductor device |
| JP2007506286A (en) * | 2003-09-22 | 2007-03-15 | ルーセント テクノロジーズ インコーポレーテッド | Field effect transistor using an inorganic semiconductor composed of weakly bonded layers |
| JP2008544477A (en) * | 2005-05-09 | 2008-12-04 | ナノ イープリント リミテッド | Electronic devices |
| JP2012175506A (en) * | 2011-02-23 | 2012-09-10 | Nippon Telegr & Teleph Corp <Ntt> | Logic circuit |
| JP2014521956A (en) * | 2011-07-27 | 2014-08-28 | ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ | Nanopore sensors for characterizing biomolecules |
-
2014
- 2014-11-21 JP JP2014236220A patent/JP6309882B2/en active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244216A (en) * | 1992-12-21 | 1994-09-02 | Mitsubishi Electric Corp | Ipg transistor and manufacture thereof, and semiconductor integrated circuit device and manufacture thereof |
| JPH0969630A (en) * | 1995-06-23 | 1997-03-11 | Matsushita Electric Ind Co Ltd | Single electron tunnel element and its manufacture |
| JPH11243253A (en) * | 1998-02-25 | 1999-09-07 | Sony Corp | Growth of nitride-based iii-v compound semiconductor, manufacture of semiconductor device, substrate for growth of nitride-based iii-v compound semiconductor, manufacture of the substrate for growth of nitride-based iii-v compound semiconductor |
| JP2000252458A (en) * | 1999-03-04 | 2000-09-14 | Sony Corp | Semiconductor element |
| JP2003046081A (en) * | 2001-07-30 | 2003-02-14 | Sharp Corp | Semiconductor device |
| JP2007506286A (en) * | 2003-09-22 | 2007-03-15 | ルーセント テクノロジーズ インコーポレーテッド | Field effect transistor using an inorganic semiconductor composed of weakly bonded layers |
| JP2008544477A (en) * | 2005-05-09 | 2008-12-04 | ナノ イープリント リミテッド | Electronic devices |
| JP2012175506A (en) * | 2011-02-23 | 2012-09-10 | Nippon Telegr & Teleph Corp <Ntt> | Logic circuit |
| JP2014521956A (en) * | 2011-07-27 | 2014-08-28 | ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ | Nanopore sensors for characterizing biomolecules |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020262501A1 (en) * | 2019-06-26 | 2020-12-30 | ソニーセミコンダクタソリューションズ株式会社 | Imaging device |
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| Publication number | Publication date |
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