JP2016086329A - 送信装置および中継装置 - Google Patents

Abstract

【課題】伝送路の数を減らすことができる、複数組の差動信号を生成する信号生成回路と、複数組の差動信号と複数の抵抗素子を含む抵抗回路に基づいて互いに異なる重み付けされた一組の差動信号を生成して出力する送信装置を提供する。【解決手段】信号生成回路は、それぞれが一組の差動信号を出力する複数のドライバ２１、２２、２３を有し、抵抗回路３１は、各ドライバからみた負荷インピーダンスが互いに等しくなるように構成する。【選択図】図２

Description

本開示は、差動信号を送信する送信装置および中継装置に関する。

近年の電子機器の高機能化および多機能化に伴い、デバイス間では、多くのデータがやり取りされるようになってきている。そこで、このようなデバイス間では、しばしば、例えば極数の多いケーブルなど、多くの伝送路を用いて、データが伝送される。

一方、コストおよび実装空間を節約することを目的として、伝送路の数を減らす技術が開示されている。例えば、特許文献１には、多ビットのデジタル信号と、ワードの区切りを示すワードクロックを、１つの信号で伝送する通信システムが開示されている。

特開２００５−１４２８７２号公報

このように、通信システムでは、伝送路の数が少ないことが望まれ、伝送路の数を減らすことが期待されている。

本開示はかかる問題点に鑑みてなされたもので、その目的は、伝送路の数を減らすことができる送信装置および中継装置を提供することにある。

本開示の送信装置は、信号生成回路と、抵抗回路とを備えている。信号生成回路は、複数組の差動信号を生成するものである。抵抗回路は、複数組の差動信号に基づいて一組の差動信号を生成して出力する、複数の抵抗素子を含むものである。

本開示の中継装置は、抵抗回路と、送信回路とを備えている。抵抗回路は、複数組の差動信号に基づいて一組の差動信号を生成する、複数の抵抗素子を含むものである。送信回路は、一組の差動信号を送信するものである。

本開示の送信装置および中継装置では、一組の差動信号が生成される。この一組の差動信号は、複数組の差動信号に基づいて、複数の抵抗素子を含む抵抗回路により生成される。

本開示の送信装置および中継装置によれば、複数組の差動信号に基づいて一組の差動信号を生成するようにしたので、伝送路の数を減らすことができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。

本開示の第１の実施の形態に係る通信システムの一構成例を表すブロック図である。 図１に示したドライバおよび抵抗回路の一構成例を表す回路図である。 図１に示した受信装置の一構成例を表すブロック図である。 図１に示した送信装置の一動作例を表すタイミング波形図である。 第１の実施の形態の変形例に係る通信システムの一構成例を表すブロック図である。 図５に示した抵抗回路の一構成例を表す回路図である。 図５に示した送信装置の一動作例を表すタイミング波形図である。 第１の実施の形態の他の変形例に係るドライバおよび抵抗回路の一構成例を表す回路図である。 第２の実施の形態に係る通信システムの一構成例を表すブロック図である。 図９に示したドライバおよび抵抗回路の一構成例を表す回路図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（送信装置の例）
２．第２の実施の形態（中継装置の例）
３．適用例

＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る通信システム（通信システム１）の一構成例を表すものである。通信システム１は、パルス振幅変調（ＰＡＭ；Pulse Amplitude Modulation）により信号を多重化して伝送するものである。通信システム１は、送信装置１０と、受信装置４０とを備えている。

送信装置１０は、この例では、２組の差動信号Ｓ１，Ｓ２を送信するものである。差動信号Ｓ１，Ｓ２は、それぞれ、この例では、８つの離散的なレベルを有する、いわゆる８ＰＡＭ信号である。送信装置１０は、１組の差動信号Ｓ１を、伝送路９１，９２を介して受信装置４０に送信するとともに、１組の差動信号Ｓ２を、伝送路９３，９４を介して受信装置４０に送信するようになっている。送信装置１０は、送信回路２０と、抵抗回路３１，３２とを有している。

送信回路２０は、６組の差動信号Ｐ１〜Ｐ６を生成するものである。送信回路２０は、６つのドライバ２１〜２６を有している。ドライバ２１〜２６は、ＬＶＤＳ（Low Voltage Differential Signaling）の出力インターフェースとして機能するものである。ドライバ２１〜２３は、差動信号Ｐ１〜Ｐ３を抵抗回路３１にそれぞれ供給するものであり、ドライバ２４〜２６は、差動信号Ｐ４〜Ｐ６を抵抗回路３２にそれぞれ供給するものである。

抵抗回路３１は、３組の差動信号Ｐ１〜Ｐ３に基づいてパルス振幅変調を行うことにより、１組の差動信号Ｓ１を生成するものである。具体的には、抵抗回路３１は、後述するように、差動信号Ｐ１，Ｐ２，Ｐ３に対してそれぞれ４：２：１の重み付けを行うことにより、差動信号Ｓ１を生成するようになっている。

抵抗回路３２は、３組の差動信号Ｐ４〜Ｐ５に基づいてパルス振幅変調を行うことにより、１組の差動信号Ｓ２を生成するものである。具体的には、抵抗回路３２は、抵抗回路３１と同様に、差動信号Ｐ４，Ｐ５，Ｐ６に対してそれぞれ４：２：１の重み付けを行うことにより、差動信号Ｓ２を生成するようになっている。

送信装置１０では、送信回路２０は、例えば、半導体チップにより構成されるとともにプリント基板上に実装され、抵抗回路３１，３２は、そのプリント基板上において送信回路２０の出力端子の近傍に配置される。これにより、送信装置１０では、送信回路２０および抵抗回路３１，３２間の配線パターンに起因する信号の反射を抑えることができるようになっている。

図２は、ドライバ２１〜２３および抵抗回路３１の一構成例を表すものである。なお、ドライバ２４〜２６および抵抗回路３２についても同様である。また、この図２には、伝送路９１，９２、および受信装置４０における終端抵抗４０１も示している。

ドライバ２１は、電流源２０１，２０４と、スイッチ２０２，２０３とを有している。電流源２０１，２０４は、所定の電流（駆動電流）を生成するものである。スイッチ２０２，２０３は、前段の回路（図示せず）から供給される制御信号に基づいて、第１の端子を、第２の端子または第３の端子に接続するものである。スイッチ２０２は、例えばＰ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いて構成されるものであり、スイッチ２０３は、例えばＮ型のＭＯＳトランジスタを用いて構成されるものである。

電流源２０１の一端には電源電圧ＶＤＤが供給され、他端はスイッチ２０２の第１の端子に接続され、一端から他端へ所定の電流を流すようになっている。スイッチ２０２の第１の端子は電流源２０１の他端に接続され、第２の端子はスイッチ２０３の第３の端子（後述）に接続されるとともに出力端子ＯＰ１に接続され、第３の端子はスイッチ２０３の第２の端子（後述）に接続されるとともに出力端子ＯＮ１に接続されている。スイッチ２０３の第１の端子は電流源２０４の一端に接続され、第２の端子はスイッチ２０２の第３の端子に接続されるとともに出力端子ＯＮ１に接続され、第３の端子はスイッチ２０２の第２の端子に接続されるとともに出力端子ＯＰ１に接続されている。電流源２０４の一端はスイッチ２０３の第１の端子に接続され、他端は接地され、一端から他端へ所定の電流を流すようになっている。

この構成により、ドライバ２１では、例えば、図２に示したように、スイッチ２０２，２０３のそれぞれにおいて、第１の端子を第２の端子に接続した場合には、電流源２０１が出力端子ＯＰ１を介して電流を出力するとともに、電流源２０４が出力端子ＯＮ１を介して電流をシンクする。これにより、出力端子ＯＰ１の電圧ＶＯＰ１が高レベルになるとともに、出力端子ＯＮ１の電圧ＶＯＮ１が低レベルになる。また、スイッチ２０２，２０３のそれぞれにおいて、第１の端子を第３の端子に接続した場合には、電流源２０１が出力端子ＯＮ１を介して電流を出力するとともに、電流源２０４が出力端子ＯＰ１を介して電流をシンクする。これにより、出力端子ＯＰ１の電圧ＶＯＰ１が低レベルになるとともに、出力端子ＯＮ１の電圧ＶＯＮ１が高レベルになる。ドライバ２１は、このようにして差動信号Ｐ１を生成するようになっている。

以上、ドライバ２１について説明したが、ドライバ２２，２３についても同様である。

抵抗回路３１は、抵抗素子３０１〜３０７を有している。抵抗素子３０１の一端は抵抗素子３０２の一端に接続されるとともに、ドライバ２１の出力端子ＯＰ１および伝送路９１の一端に接続され、他端は抵抗素子３０３の一端に接続されるとともに、ドライバ２１の出力端子ＯＮ１および伝送路９２の一端に接続されている。抵抗素子３０２の一端は抵抗素子３０１の一端に接続されるとともに、ドライバ２１の出力端子ＯＰ１および伝送路９１の一端に接続され、他端は抵抗素子３０４の一端および抵抗素子３０５の一端に接続されるとともに、ドライバ２２の出力端子ＯＰ２に接続されている。抵抗素子３０３の一端は抵抗素子３０１の他端に接続されるとともに、ドライバ２１の出力端子ＯＮ１および伝送路９２の一端に接続され、他端は抵抗素子３０４の他端および抵抗素子３０６の一端に接続されるとともに、ドライバ２２の出力端子ＯＮ２に接続されている。抵抗素子３０４の一端は抵抗素子３０２の他端および抵抗素子３０５の一端に接続されるとともに、ドライバ２２の出力端子ＯＰ２に接続され、他端は抵抗素子３０３の他端および抵抗素子３０６の一端に接続されるとともに、ドライバ２２の出力端子ＯＮ２に接続されている。抵抗素子３０５の一端は抵抗素子３０２の他端および抵抗素子３０４の一端に接続されるとともに、ドライバ２２の出力端子ＯＰ２に接続され、他端は抵抗素子３０７の一端に接続されるとともに、ドライバ２３の出力端子ＯＰ３に接続されている。抵抗素子３０６の一端は抵抗素子３０３の他端および抵抗素子３０４の他端に接続されるとともに、ドライバ２２の出力端子ＯＮ２に接続され、他端は抵抗素子３０７の他端に接続されるとともに、ドライバ２３の出力端子ＯＮ３に接続されている。抵抗素子３０７の一端は抵抗素子３０５の他端に接続されるとともに、ドライバ２３の出力端子ＯＰ３に接続され、他端は抵抗素子３０６の他端に接続されるとともに、ドライバ２３の出力端子ＯＮ３に接続されている。

ここで、伝送路９１，９２の特性インピーダンスＺｏを“１”としたときの、抵抗素子３０１〜３０７の抵抗値Ｒ３０１〜Ｒ３０７（正規化された抵抗値）は、以下のようにそれぞれ設定される。すなわち、抵抗素子３０１の抵抗値Ｒ３０１は“６”に設定され、抵抗素子３０２，３０３の抵抗値Ｒ３０２，Ｒ３０３は“３／４”にそれぞれ設定され、抵抗素子３０４の抵抗値Ｒ３０４は“３”に設定され、抵抗素子３０５，３０６の抵抗値Ｒ３０５，Ｒ３０６は“３／４”にそれぞれ設定され、抵抗素子３０７の抵抗値Ｒ３０７は“３／２”に設定されている。なお、受信装置４０における終端抵抗４０１の抵抗値Ｒ４０１は“２”に設定されている。これにより、抵抗回路３１は、後述するように、差動信号Ｐ１，Ｐ２，Ｐ３に対してそれぞれ４：２：１の重み付けを行うようになっている。

また、このように抵抗素子３０１〜３０７の抵抗値Ｒ３０１〜Ｒ３０７をそれぞれ設定することにより、伝送路９１，９２からみた抵抗回路３１のインピーダンス（正規化されたインピーダンス）を“２”にすることができ、インピーダンス整合を実現することができる。その結果、通信システム１では、信号の反射が生じることにより波形が乱れるおそれを低減することができるようになっている。

また、このように抵抗素子３０１〜３０７の抵抗値Ｒ３０１〜Ｒ３０７を設定することにより、各ドライバ２１〜２３からみた負荷インピーダンスを揃えることができる。すなわち、ドライバ２１の出力端子ＯＰ１，ＯＮ１からみた抵抗回路３１のインピーダンス（正規化されたインピーダンス）は“１”であり、ドライバ２２の出力端子ＯＰ２，ＯＮ２からみた抵抗回路３１のインピーダンスは“１”であり、ドライバ２３の出力端子ＯＰ２，ＯＮ２からみた抵抗回路３１のインピーダンスは“１”である。その結果、通信システム１では、３つのドライバ２１〜２３が、同じ条件で動作することができるため、波形品質を高めることができるようになっている。

受信装置４０は、伝送路９１，９２を介して差動信号Ｓ１を受信するとともに、伝送路９３，９４を介して差動信号Ｓ２を受信するものである。

図３は、受信装置４０の一構成例を表すものである。受信装置４０は、イコライザ４１，４２と、クロック生成回路４３と、ＡＤＣ（Analog-to-Digital Converter）４４，４５と、デシリアライザ４６とを有している。

イコライザ４１は、入力端子ＩＰ１，ＩＮ１を介して供給された差動信号Ｓ１に基づいて、伝送路９１，９２による信号の減衰分を補償することにより、波形整形を行うものである。イコライザ４２は、イコライザ４１と同様に、入力端子ＩＰ２，ＩＮ２を介して供給された差動信号Ｓ２に基づいて、伝送路９３，９４による信号の減衰分を補償することにより、波形整形を行うものである。クロック生成回路４３は、この例では、イコライザ４２の出力信号に基づいてクロック信号ＣＬＫを生成するものである。ＡＤＣ４４は、イコライザ４１の出力信号およびクロック信号ＣＬＫに基づいて、イコライザ４１の出力信号（アナログ信号）をデジタル信号に変換し、差動信号Ｓ１に含まれている差動信号Ｐ１，Ｐ２，Ｐ３の情報にそれぞれ対応する信号Ｑ１，Ｑ２，Ｑ３を生成するものである。ＡＤＣ４５は、ＡＤＣ４４と同様に、イコライザ４２の出力信号およびクロック信号ＣＬＫに基づいて、イコライザ４２の出力信号（アナログ信号）をデジタル信号に変換し、差動信号Ｓ２に含まれている差動信号Ｐ４，Ｐ５，Ｐ６の情報にそれぞれ対応する信号Ｑ４，Ｑ５，Ｑ６を生成するものである。デシリアライザ４６は、信号Ｑ１〜Ｑ６のそれぞれを、シリアル信号からパラレル信号に変換し、その変換したパラレル信号を出力するものである。

ここで、送信回路２０は、本開示における「信号生成回路」の一具体例に対応する。差動信号Ｐ１〜Ｐ６は、本開示における「複数組の差動信号」の一具体例に対応する。差動信号Ｓ１，Ｓ２は、本開示における「一組の差動信号」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態の通信システム１の動作および作用について説明する。

（全体動作概要）
まず、図１〜３を参照して、通信システム１の全体動作概要を説明する。送信装置１０において、ドライバ２１〜２６は、差動信号Ｐ１〜Ｐ６をそれぞれ生成する。抵抗回路３１は、３組の差動信号Ｐ１〜Ｐ３に基づいてパルス振幅変調を行うことにより、１組の差動信号Ｓ１を生成する。抵抗回路３２は、３組の差動信号Ｐ４〜Ｐ６に基づいてパルス振幅変調を行うことにより、１組の差動信号Ｓ２を生成する。受信装置４０において、イコライザ４１は、差動信号Ｓ１に基づいて、伝送路９１，９２による信号の減衰分を補償することにより、波形整形を行う。イコライザ４２は、差動信号Ｓ２に基づいて、伝送路９３，９４による信号の減衰分を補償することにより、波形整形を行う。クロック生成回路４３は、イコライザ４２の出力信号に基づいてクロック信号ＣＬＫを生成する。ＡＤＣ４４は、イコライザ４１の出力信号およびクロック信号ＣＬＫに基づいて、差動信号Ｐ１，Ｐ２，Ｐ３にそれぞれ対応する信号Ｑ１，Ｑ２，Ｑ３を生成する。ＡＤＣ４５は、イコライザ４２の出力信号およびクロック信号ＣＬＫに基づいて、差動信号Ｐ４，Ｐ５，Ｐ６にそれぞれ対応する信号Ｑ４，Ｑ５，Ｑ６を生成する。デシリアライザ４６は、信号Ｑ１〜Ｑ６のそれぞれを、シリアル信号からパラレル信号に変換し、その変換したパラレル信号を出力する。

（抵抗回路３１，３２の作用）
次に、抵抗回路３１，３２の作用について、抵抗回路３１を例に説明する。抵抗回路３１は、３組の差動信号Ｐ１〜Ｐ３に基づいてパルス振幅変調を行うことにより、１組の差動信号Ｓ１を生成する。その際、抵抗回路３１は、差動信号Ｐ１，Ｐ２，Ｐ３に対してそれぞれ４：２：１の重み付けを行うことにより、差動信号Ｓ１を生成する。

図４は、送信装置１０の一動作例を表すものであり、（Ａ）は差動信号Ｐ１（電圧ＶＯＰ１，ＶＯＮ１）の波形を示し、（Ｂ）は差動信号Ｐ２（電圧ＶＯＰ２，ＶＯＮ２）の波形を示し、（Ｃ）は差動信号Ｐ３（電圧ＶＯＰ３，ＶＯＮ３）の波形を示し、（Ｄ）は差動信号Ｓ１（電圧ＶＳＰ１，ＶＳＮ１）の波形を示す。図４において、縦軸は任意単位における電圧を示し、横軸は時間を示している。

タイミングｔ１以前において、電圧ＶＯＰ１は“−０．５”（低レベル）であり（図４（Ａ））、電圧ＶＯＰ２は“＋０．５”（高レベル）であり（図４（Ｂ））、電圧ＶＯＰ３は“−０．５”（低レベル）である（図４（Ｃ））。同様に、電圧ＶＯＮ１は“＋０．５”（高レベル）であり（図４（Ａ））、電圧ＶＯＮ２は“−０．５”（低レベル）であり（図４（Ｂ））、電圧ＶＯＮ３は“＋０．５”（高レベル）である（図４（Ｃ））。抵抗回路３１は、差動信号Ｐ１，Ｐ２，Ｐ３に対してそれぞれ４：２：１の重み付けを行うことにより、差動信号Ｓ１を生成する。これにより、電圧ＶＳＰ１は“−１．５”（＝−０．５×４＋０．５×２−０．５×１）になり、電圧ＶＳＮ１は、“＋１．５”（＝＋０．５×４−０．５×２＋０．５×１）になる。

タイミングｔ２において、電圧ＶＯＰ１は“＋０．５”（高レベル）に遷移し（図４（Ａ））、電圧ＶＯＰ２は“−０．５”（低レベル）に遷移する（図４（Ｂ））。なお、電圧ＶＯＰ３は“−０．５”（低レベル）のままである（図４（Ｃ））。同様に、電圧ＶＯＮ１は“−０．５”（低レベル）に遷移し（図４（Ａ））、電圧ＶＯＮ２は“＋０．５”（高レベル）に遷移する（図４（Ｂ））。なお、電圧ＶＯＮ３は“＋０．５”（高レベル）のままである（図４（Ｃ））。よって、電圧ＶＳＰ１は“＋０．５”（＝０．５×４−０．５×２−０．５×１）になり、電圧ＶＳＮ１は、“−０．５”（＝−０．５×４＋０．５×２＋０．５×１）になる。

タイミングｔ３以降についても同様である。

このようにして、送信装置１０では、抵抗回路３１は、差動信号Ｐ１，Ｐ２，Ｐ３に対してそれぞれ４：２：１の重み付けを行うことにより、差動信号Ｓ１を生成する。受信装置４０では、イコライザ４１が波形整形を行うことにより、差動信号Ｓ１（図４（Ｄ））と同等の信号を得る。そして、ＡＤＣ４４は、イコライザ４１の出力信号に基づいて、差動信号Ｐ１，Ｐ２，Ｐ３にそれぞれ対応する信号Ｑ１，Ｑ２，Ｑ３を生成する。

このように、通信システム１では、パルス振幅変調により信号を多重化して伝送するようにしたので、例えば、６組の差動信号を受信装置に直接伝送する場合と比べて、伝送路の数を削減することができるとともに、受信装置における入力端子の数を削減することができる。特に、市場に多く出回っているＬＶＤＳインターフェースを有する送信回路をそのまま活用し、このような送信回路に、抵抗回路３１，３２および受信装置４０を組み合わせることにより、より少ない開発コストで、伝送路の数が少ない通信システムを構成することができる。また、すでにＬＶＤＳインターフェースを有する送信装置と受信装置とからなる通信システムがある場合には、抵抗回路３１，３２を準備するとともに受信装置を本技術に係る受信装置４０に置き換えることにより、伝送路の数を削減することができる。

また、通信システム１では、差動信号Ｐ１，Ｐ２，Ｐ３に対してそれぞれ４：２：１の重み付けを行うことにより差動信号Ｓ１を生成するようにしたので、ノイズマージンを確保しつつ、データを伝送することができる。

また、通信システム１では、差動信号Ｐ１，Ｐ２，Ｐ３に対してこのように重み付けを行うとともに、インピーダンス整合を行うようにしたので、信号の反射が生ずるおそれを低減することができ、通信エラーが生じるおそれを低減することができる。すなわち、一般に、インピーダンス不整合により信号の反射が生じると、波形がひずみ、符号間干渉（ＩＳＩ；Inter Symbol Interference）が生じる。特に、パルス振幅変調された信号では、このような符号間干渉が生じると、通信エラーが生じやすい。通信システム１では、差動信号Ｐ１，Ｐ２，Ｐ３に対して重み付けを行うとともに、インピーダンス整合を行うようにしたので、ＰＡＭ信号を生成しつつインピーダンスを整合させることができるため、通信エラーが生じるおそれを低減することができる。

［効果］
以上のように本実施の形態では、パルス振幅変調により信号を多重化して伝送するようにしたので、伝送路の数を削減することができるとともに、受信装置における入力端子の数を削減することができる。

本実施の形態では、複数組の差動信号に対してそれぞれ重み付けを行うことにより差動信号を生成するようにしたので、ノイズマージンを確保しつつ、データを伝送することができる。

本実施の形態では、各ドライバからみた負荷インピーダンスを揃えるようにしたので、各ドライバが、同じ条件で動作することができるため、波形品質を高めることができるようになっている。

本実施の形態では、複数組の差動信号Ｐ１，Ｐ２，Ｐ３に対してそれぞれ重み付けを行うとともに、インピーダンス整合を行うようにしたので、信号の反射が生ずるおそれを低減することができ、通信エラーが生じるおそれを低減することができる。

［変形例１−１］
上記実施の形態では、例えば、３組の差動信号Ｐ１〜Ｐ３に基づいて１組の差動信号Ｓ１を生成したが、これに限定されるものではなく、これに代えて、例えば、２組の差動信号に基づいて１組の差動信号を生成してもよいし、４組以上の差動信号に基づいて１組の差動信号を生成してもよい。以下に、２組の差動信号に基づいて１組の差動信号を生成する例について説明する。

図５は、本変形例に係る通信システム１Ａの一構成例を表すものである。通信システム１Ａは、送信装置１０Ａと、受信装置４０Ａとを備えている。送信装置１０Ａは、送信回路２０Ａと、抵抗回路３１Ａ，５２Ａとを有している。送信回路２０Ａは、４組の差動信号Ｐ１〜Ｐ４を生成するものである。送信回路２０Ａは、４つのドライバ２１〜２４を有している。ドライバ２１，２２は、差動信号Ｐ１，Ｐ２を抵抗回路３１Ａにそれぞれ供給するものであり、ドライバ２３，２４は、差動信号Ｐ３，Ｐ４を抵抗回路３２Ａにそれぞれ供給するものである。抵抗回路３１Ａは、２組の差動信号Ｐ１，Ｐ２に基づいてパルス振幅変調を行うことにより、１組の差動信号Ｓ１を生成するものである。抵抗回路３２Ａは、２組の差動信号Ｐ３，Ｐ４に基づいてパルス振幅変調を行うことにより、１組の差動信号Ｓ２を生成するものである。受信装置４０Ａは、伝送路９１，９２を介して差動信号Ｓ１を受信するとともに、伝送路９３，９４を介して差動信号Ｓ２を受信するものである。

図６は、抵抗回路３１Ａの一構成例を表すものである。なお、抵抗回路３２Ａについても同様である。抵抗回路３１Ａは、抵抗素子３１１〜３１４を有している。抵抗素子３１１の一端は抵抗素子３１２の一端に接続されるとともに、ドライバ２１の出力端子ＯＰ１および伝送路９１の一端に接続され、他端は抵抗素子３１３の一端に接続されるとともに、ドライバ２１の出力端子ＯＮ１および伝送路９２の一端に接続されている。抵抗素子３１２の一端は抵抗素子３１１の一端に接続されるとともに、ドライバ２１の出力端子ＯＰ１および伝送路９１の一端に接続され、他端は抵抗素子３１４の一端に接続されるとともに、ドライバ２２の出力端子ＯＰ２に接続されている。抵抗素子３１３の一端は抵抗素子３１１の他端に接続されるとともに、ドライバ２１の出力端子ＯＮ１および伝送路９２の一端に接続され、他端は抵抗素子３１４の他端に接続されるとともに、ドライバ２２の出力端子ＯＮ２に接続されている。抵抗素子３１４の一端は抵抗素子３１２の他端に接続されるとともに、ドライバ２２の出力端子ＯＰ２に接続され、他端は抵抗素子３１３の他端に接続されるとともに、ドライバ２２の出力端子ＯＮ２に接続されている。

ここで、抵抗素子３１１の抵抗値Ｒ３１１（正規化された抵抗値）は“６”に設定され、抵抗素子３１２，３１３の抵抗値Ｒ３１２，Ｒ３１３は“３／４”にそれぞれ設定され、抵抗素子３１４の抵抗値Ｒ３１４は“３／２”に設定される。これにより、抵抗回路３１Ａは、以下に示すように、差動信号Ｐ１，Ｐ２に対してそれぞれ２：１の重み付けを行うようになっている。

図７は、送信装置１０Ａの一動作例を表すものであり、（Ａ）は差動信号Ｐ１（電圧ＶＯＰ１，ＶＯＮ１）の波形を示し、（Ｂ）は差動信号Ｐ２（電圧ＶＯＰ２，ＶＯＮ２）の波形を示し、（Ｃ）は差動信号Ｓ１（電圧ＶＳＰ１，ＶＳＮ１）の波形を示す。

タイミングｔ１１以前において、電圧ＶＯＰ１は“−０．５”（低レベル）であり（図７（Ａ））、電圧ＶＯＰ２は“−０．５”（低レベル）である（図７（Ｂ））。同様に、電圧ＶＯＮ１は“＋０．５”（高レベル）であり（図７（Ａ））、電圧ＶＯＮ２は“＋０．５”（高レベル）である（図７（Ｂ））。よって、電圧ＶＳＰ１は“−１．５”（＝−０．５×２−０．５×１）になり、電圧ＶＳＮ１は、“＋１．５”（＝＋０．５×２＋０．５×１）になる。

タイミングｔ１２において、電圧ＶＯＰ１は“＋０．５”（高レベル）に遷移する（図７（Ａ））。なお、電圧ＶＯＰ２は“−０．５”（低レベル）のままである（図７（Ｂ））。同様に、電圧ＶＯＮ１は“−０．５”（低レベル）に遷移する（図７（Ａ））。なお、電圧ＶＯＮ２は“＋０．５”（高レベル）のままである（図７（Ｂ））。よって、電圧ＶＳＰ１は“＋０．５”（＝０．５×２−０．５×１）になり、電圧ＶＳＮ１は、“−０．５”（＝−０．５×２＋０．５×１）になる。

タイミングｔ１３以降についても同様である。このように構成しても、上記実施の形態に係る通信システム１と同等の効果を得ることができる。

［変形例１−２］
上記実施の形態では、例えば、２つの電流源２０１，２０４を用いてドライバ２１〜２６をそれぞれ構成したが、これに限定されるものではない。以下に、本変形例について詳細に説明する。

図８は、ドライバ２１Ｂ〜２３Ｂおよび抵抗回路３１Ｂの一構成例を表すものである。ドライバ２１Ｂは、抵抗素子２２１，２２４を有している。抵抗素子２２１の一端には電源電圧ＶＤＤが供給され、他端はスイッチ２０２の第１の端子に接続されている。抵抗素子２２４の一端はスイッチ２０３の第１の端子に接続され、他端は接地されている。すなわち、上記実施の形態では、電流源２０１，２０４を用いてドライバ２１等を構成したが、本変形例では、抵抗素子２２１，２２４を用いてドライバ２１Ｂ等を構成している。

これに伴い、抵抗回路３１Ｂでは、抵抗素子３２１，３２４，３２７の抵抗値Ｒ３０１，Ｒ３０４，Ｒ３０７（正規化された抵抗値）が、図８に示したようにそれぞれ設定される。すなわち、これらの抵抗値Ｒ３２１，Ｒ３２４，Ｒ３２７は、上記実施の形態における抵抗素子３０１，３０４，３０７の抵抗値Ｒ３０１，Ｒ３０４，Ｒ３０７（図２）とは異なる値にそれぞれ設定される。具体的には、例えば、抵抗値Ｒ３２１は以下のようにして設定される。図８において、ドライバ２１Ｂの交流等価モデルにおける出力端子ＯＰ１，ＰＮ１間のインピーダンスは、抵抗素子２２１の抵抗値Ｒ２２１と抵抗素子２２４の抵抗値Ｒ２２４との和（Ｒ２２１＋Ｒ２２４）で表すことができる。すなわち、この例では、等価的に、抵抗値（Ｒ２２１＋Ｒ２２４）を有する抵抗素子と、抵抗素子３２１とが並列接続される。よって、抵抗値Ｒ３２１は、この抵抗素子２２１，２２４，３２１からなる回路の抵抗値が、図２における抵抗素子３０１の抵抗値Ｒ３０１（“６”）と等しくなるように設定される。抵抗値Ｒ３２４，Ｒ３２７についても同様である。このように構成しても、上記実施の形態に係る通信システム１と同等の効果を得ることができる。

＜２．第２の実施の形態＞
次に、第２の実施の形態に係る通信システム２について説明する。本実施の形態は、抵抗回路とドライバとの間の距離が離れている場合に適用されるものである。なお、上記第１の実施の形態に係る通信システム１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。

図９は、本実施の形態に係る通信システム２の一構成例を表すものである。通信システム２は、送信装置５９と、中継装置６０と、受信装置４０とを備えている。

送信装置５９は、６組の差動信号Ｐ１〜Ｐ６を送信するものである。送信装置５９は、送信回路５０を有しており、送信回路５０は、６つのドライバ５１〜５６を有している。ドライバ５１は、１組の差動信号Ｐ１を、伝送路１１１，１１２を介して中継装置６０に供給するものである。同様に、ドライバ５２は、１組の差動信号Ｐ２を、伝送路１１３，１１４を介して中継装置６０に供給するものである。ドライバ５３は、１組の差動信号Ｐ３を、伝送路１１５，１１６を介して中継装置６０に供給するものである。ドライバ５４は、１組の差動信号Ｐ４を、伝送路１２１，１２２を介して中継装置６０に供給するものである。ドライバ５５は、１組の差動信号Ｐ５を、伝送路１２３，１２４を介して中継装置６０に供給するものである。ドライバ５６は、１組の差動信号Ｐ６を、伝送路１２５，１２６を介して中継装置６０に供給するものである。

中継装置６０は、伝送路１１１〜１１６を介して３組の差動信号Ｐ１〜Ｐ３を受信し、その３組の差動信号Ｐ１〜Ｐ３に基づいて１組の差動信号Ｓ１を生成して送信するとともに、伝送路１２１〜１２６を介して３組の差動信号Ｐ４〜Ｐ６を受信し、その３組の差動信号Ｐ４〜Ｐ６に基づいて１組の差動信号Ｓ２を生成して送信するものである。中継装置６０は、抵抗回路６１，６２と、送信回路６３，６４とを有している。抵抗回路６１は、３組の差動信号Ｐ１〜Ｐ３に基づいてパルス振幅変調を行うことにより、１組の差動信号Ｓ１１を生成するものである。送信回路６３は、差動信号Ｓ１１を、パルス振幅変調された信号のまま、差動信号Ｓ１として送信するものである。同様に、抵抗回路６２は、３組の差動信号Ｐ４〜Ｐ６に基づいてパルス振幅変調を行うことにより、１組の差動信号Ｓ１２を生成するものである。送信回路６４は、差動信号Ｓ１２を、パルス振幅変調された信号のまま、差動信号Ｓ２として送信するものである。

中継装置６０は、例えば送信装置５９の近くに配置される。より具体的には、中継装置６０の抵抗回路６１，６２および送信回路６３，６４は、例えば、送信装置５９の送信回路５０が実装されたプリント基板とは異なるプリント基板に実装され、これらのプリント基板が、ケーブル（伝送路１１１〜１１６，１２１〜１２６）により互いに接続されている。

図１０は、ドライバ５１〜５３および抵抗回路６１の一構成例を表すものである。なお、ドライバ５４〜５６および抵抗回路６２についても同様である。

ドライバ５１は、電流源２０１，２０４と、スイッチ２０２，２０３と、抵抗素子５０５とを有している。抵抗素子５０５は、終端抵抗として機能するものであり、出力端子ＯＰ１，ＯＮ１間に挿入されている。ドライバ５２，５３についても同様である。

抵抗回路６１は、抵抗素子６０１〜６０９を有している。抵抗素子６０１の一端は、伝送路１１１を介してドライバ５１の出力端子ＯＰ１に接続されるとともに送信回路６３に接続され、他端は抵抗素子６０３の他端および抵抗素子６０５の一端に接続されている。抵抗素子６０２の一端は、伝送路１１２を介してドライバ５１の出力端子ＯＮ１に接続されるとともに送信回路６３に接続され、他端は抵抗素子６０４の他端および抵抗素子６０６の一端に接続されている。抵抗素子６０３の一端は、伝送路１１３を介してドライバ５２の出力端子ＯＰ２に接続され、他端は抵抗素子６０１の他端および抵抗素子６０５の一端に接続されている。抵抗素子６０４の一端は、伝送路１１４を介してドライバ５２の出力端子ＯＮ２に接続され、他端は抵抗素子６０２の他端および抵抗素子６０６の一端に接続されている。抵抗素子６０５の一端は、抵抗素子６０１の他端および抵抗素子６０３の他端に接続され、他端は抵抗素子６０７の他端および抵抗素子６０９の一端に接続されている。抵抗素子６０６の一端は、抵抗素子６０２の他端および抵抗素子６０４の他端に接続され、他端は抵抗素子６０８の他端および抵抗素子６０９の他端に接続されている。抵抗素子６０７の一端は、伝送路１１５を介してドライバ５３の出力端子ＯＰ３に接続され、他端は抵抗素子６０５の他端および抵抗素子６０９の一端に接続されている。抵抗素子６０８の一端は、伝送路１１６を介してドライバ５３の出力端子ＯＮ３に接続され、他端は抵抗素子６０６の他端および抵抗素子６０９の他端に接続されている。抵抗素子６０９の一端は抵抗素子６０５の他端および抵抗素子６０７の他端に接続され、他端は抵抗素子６０６の他端および抵抗素子６０８の他端に接続されている。

ここで、抵抗素子６０１〜６０９の抵抗値Ｒ６０１〜Ｒ６０９（正規化された抵抗値）は、以下のように設定される。すなわち、抵抗素子６０１〜６０４の抵抗値Ｒ６０１〜Ｒ６０４は“１／３”にそれぞれ設定され、抵抗素子６０５，６０６の抵抗値Ｒ６０５，Ｒ６０６は“２／３”にそれぞれ設定され、抵抗素子６０７，６０８の抵抗値Ｒ６０７，Ｒ６０８は“１／３”にそれぞれ設定され、抵抗素子６０９の抵抗値Ｒ６０９は“８／３”に設定されている。これにより、抵抗回路６１は、差動信号Ｐ１，Ｐ２，Ｐ３に対してそれぞれ４：２：１の重み付けを行うようになっている。

また、このように抵抗素子３０１〜３０７の抵抗値Ｒ３０１〜Ｒ３０７をそれぞれ設定することにより、各ドライバ５１〜５３の負荷を均等にすることができるとともに、各ドライバ５１〜５３と抵抗回路６１との間でインピーダンス整合を実現することができる。すなわち、ドライバ５１からみた抵抗回路６１の入力インピーダンス（正規化されたインピーダンス）は“２”であり、ドライバ５２からみた抵抗回路６１の入力インピーダンスは“２”であり、ドライバ５３からみた抵抗回路６１の入力インピーダンスは“２”である。その結果、送信装置５０と中継装置６０の間では、信号の反射が生じることにより波形が乱れるおそれを低減することができる。

このように、通信システム２では、抵抗回路６１，６２を送信回路５０の近くに配置できない場合でも、パルス振幅変調により信号を多重化して伝送することができる。その他の効果は、上記第１の実施の形態の場合と同様である。

以上、いくつかの実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記の各実施の形態では、抵抗回路を２つ設けたが、これに限定されるものではなく、１つだけ設けてもよいし、３つ以上設けてもよい。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術は以下のような構成とすることができる。

（１）複数組の差動信号を生成する信号生成回路と、
前記複数組の差動信号に基づいて一組の差動信号を生成して出力する、複数の抵抗素子を含む抵抗回路と
を備えた送信装置。

（２）前記抵抗回路は、各組の差動信号に対して、互いに異なる重み付けを行うことにより、前記一組の差動信号を生成する
前記（１）に記載の送信装置。

（３）前記信号生成回路は、それぞれが一組の差動信号を出力する複数のドライバを有し
前記抵抗回路は、各ドライバからみた負荷インピーダンスが互いに等しくなるように構成された
前記（２）に記載の送信装置。

（４）前記複数のドライバは、第１のドライバ、第２のドライバ、および第３のドライバを含み、
前記抵抗回路は、前記第１のドライバが出力する１組の差動信号、前記第２のドライバが出力する１組の差動信号、および前記第３のドライバが出力する１組の差動信号に対して、４：２：１の重み付けを行う
前記（３）に記載の送信装置。

（５）前記複数のドライバは、第１のドライバおよび第２のドライバを含み、
前記抵抗回路は、前記第１のドライバが出力する１組の差動信号、および前記第２のドライバが出力する１組の差動信号に対して、２：１の重み付けを行う
前記（３）に記載の送信装置。

（６）各ドライバは、
第１の出力端子と、
第２の出力端子と、
第１の端子と、第１の電源に接続された第２の端子とを有する第１の電流源と、
第１の端子と、第２の電源に接続された第２の端子とを有する第２の電流源と、
前記第１の電流源の第１の端子を前記第１の出力端子に接続するとともに前記第２の電流源の第１の端子を前記第２の出力端子に接続する第１の接続状態と、前記第１の電流源の第１の端子を前記第２の出力端子に接続するとともに前記第２の電流源の第１の端子を前記第１の出力端子に接続する第２の接続状態との間で選択的に動作するスイッチ部と
を有する
前記（３）から（５）のいずれかに記載の送信装置。

（７）各ドライバは、
第１の出力端子と、
第２の出力端子と、
第１の端子と、第１の電源に接続された第２の端子とを有する第１の抵抗素子と、
第１の端子と、第２の電源に接続された第２の端子とを有する第２の抵抗素子と、
前記第１の抵抗素子の第１の端子を前記第１の出力端子に接続するとともに前記第２の抵抗素子の第１の端子を前記第２の出力端子に接続する第１の接続状態と、前記第１の抵抗素子の第１の端子を前記第２の出力端子に接続するとともに前記第２の抵抗素子の第１の端子を前記第１の出力端子に接続する第２の接続状態との間で選択的に動作するスイッチ部と
を有する
前記（３）から（５）のいずれかに記載の送信装置。

（８）前記抵抗回路は、一組の伝送路に接続される一組の出力端子を有し、
前記一組の出力端子からみた前記送信装置のインピーダンス値は、前記一組の伝送路の特性インピーダンスに対応した値である
前記（１）から（７）のいずれかに記載の送信装置。

（９）複数組の差動信号に基づいて一組の差動信号を生成する、複数の抵抗素子を含む抵抗回路と、
前記一組の差動信号を送信する送信回路と
を備えた中継装置。

（１０）前記抵抗回路は、複数組の入力端子を有し、
各組の入力端子からみた前記中継装置のインピーダンス値は互いに等しい
前記（９）に記載の中継装置。

（１１）前記複数組の入力端子は、複数組の伝送路にそれぞれ接続され、
各組の入力端子からみた前記中継装置のインピーダンス値は、その組の入力端子に接続された一組の伝送路の特性インピーダンスに対応した値である
前記（１０）に記載の中継装置。

１，１Ａ，２…通信システム、１０，１０Ａ，５９…送信装置、２０，２０Ａ，５０，６３，６４…送信回路、２１〜２６，２１Ｂ〜２６Ｂ，５１〜５６…ドライバ、３１，３１Ａ，３１Ｂ，３２，３２Ａ，３２Ｂ，６１，６２…抵抗回路、４０…受信装置、４１，４２…イコライザ、４３…クロック生成回路、４４，４５…ＡＤＣ、４６…デシリアライザ、６０…中継装置、９１〜９４，１１１〜１１６，１２１〜１２６…伝送路、２０１，２０４…電流源、２０２，２０３…スイッチ、２２１，２２４，３０１〜３０７，３１１〜３１４，５０５，６０１〜６０９…抵抗素子、ＣＬＫ…クロック信号、ＯＰ１〜ＯＰ３，ＯＮ１〜ＯＮ３…出力端子、Ｐ１〜Ｐ６，Ｓ１，Ｓ２，Ｓ１１，Ｓ１２…差動信号、Ｑ１〜Ｑ６…信号、Ｒ３０１〜Ｒ３０７…抵抗値、ＶＯＰ１〜ＶＯＰ３，ＶＯＮ１〜ＶＯＮ３，ＶＳＰ１，ＶＳＮ１，ＶＳＰ２，ＶＳＮ２…電圧。

Claims (11)

1. 複数組の差動信号を生成する信号生成回路と、
   前記複数組の差動信号に基づいて一組の差動信号を生成して出力する、複数の抵抗素子を含む抵抗回路と
   を備えた送信装置。
2. 前記抵抗回路は、各組の差動信号に対して、互いに異なる重み付けを行うことにより、前記一組の差動信号を生成する
   請求項１に記載の送信装置。
3. 前記信号生成回路は、それぞれが一組の差動信号を出力する複数のドライバを有し
   前記抵抗回路は、各ドライバからみた負荷インピーダンスが互いに等しくなるように構成された
   請求項２に記載の送信装置。
4. 前記複数のドライバは、第１のドライバ、第２のドライバ、および第３のドライバを含み、
   前記抵抗回路は、前記第１のドライバが出力する１組の差動信号、前記第２のドライバが出力する１組の差動信号、および前記第３のドライバが出力する１組の差動信号に対して、４：２：１の重み付けを行う
   請求項３に記載の送信装置。
5. 前記複数のドライバは、第１のドライバおよび第２のドライバを含み、
   前記抵抗回路は、前記第１のドライバが出力する１組の差動信号、および前記第２のドライバが出力する１組の差動信号に対して、２：１の重み付けを行う
   請求項３に記載の送信装置。
6. 各ドライバは、
   第１の出力端子と、
   第２の出力端子と、
   第１の端子と、第１の電源に接続された第２の端子とを有する第１の電流源と、
   第１の端子と、第２の電源に接続された第２の端子とを有する第２の電流源と、
   前記第１の電流源の第１の端子を前記第１の出力端子に接続するとともに前記第２の電流源の第１の端子を前記第２の出力端子に接続する第１の接続状態、または前記第１の電流源の第１の端子を前記第２の出力端子に接続するとともに前記第２の電流源の第１の端子を前記第１の出力端子に接続する第２の接続状態で選択的に動作するスイッチ部と
   を有する
   請求項３に記載の送信装置。
7. 各ドライバは、
   第１の出力端子と、
   第２の出力端子と、
   第１の端子と、第１の電源に接続された第２の端子とを有する第１の抵抗素子と、
   第１の端子と、第２の電源に接続された第２の端子とを有する第２の抵抗素子と、
   前記第１の抵抗素子の第１の端子を前記第１の出力端子に接続するとともに前記第２の抵抗素子の第１の端子を前記第２の出力端子に接続する第１の接続状態、または前記第１の抵抗素子の第１の端子を前記第２の出力端子に接続するとともに前記第２の抵抗素子の第１の端子を前記第１の出力端子に接続する第２の接続状態で選択的に動作するスイッチ部と
   を有する
   請求項３に記載の送信装置。
8. 前記抵抗回路は、一組の伝送路に接続される一組の出力端子を有し、
   前記一組の出力端子からみた前記送信装置のインピーダンス値は、前記一組の伝送路の特性インピーダンスに対応した値である
   請求項１に記載の送信装置。
9. 複数組の差動信号に基づいて一組の差動信号を生成する、複数の抵抗素子を含む抵抗回路と、
   前記一組の差動信号を送信する送信回路と
   を備えた中継装置。
10. 前記抵抗回路は、複数組の入力端子を有し、
    各組の入力端子からみた前記中継装置のインピーダンス値は互いに等しい
    請求項９に記載の中継装置。
11. 前記複数組の入力端子は、複数組の伝送路にそれぞれ接続され、
    各組の入力端子からみた前記中継装置のインピーダンス値は、その組の入力端子に接続された一組の伝送路の特性インピーダンスに対応した値である
    請求項１０に記載の中継装置。
    

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