JP2016066861A - Pwm signal output device and switching power supply device - Google Patents

Pwm signal output device and switching power supply device Download PDF

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稔充 ▲高▼上
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崇 後藤
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崇 後藤
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Abstract

PROBLEM TO BE SOLVED: To provide a PWM signal output device that is enhanced in responsibility by properly clamping a PWM instruction signal at all times.SOLUTION: In a configuration of a PWM signal output device in which a comparator generates and outputs a PWM signal according to the difference between a PWM instruction signal output by an error amplifier 8 and a PWM carrier output by an oscillation circuit 10, an upper limit side clamp for clamping the output voltage of the error amplifier 8 as the PWM instruction signal to an upper limit voltage V, and a lower limit side clamp for clamping the output voltage to a lower limit voltage Vare performed by a series circuit 30 of resistance elements 31 to 35 and amplifiers 28 and 29. Voltages corresponding to the maximum value Vand the minimum value Vof the PWM carrier amplitude are generated by the series circuit 30. An offset voltage is applied to each of the voltages to generate an upper limit voltage V(>V)and a lower limit voltage V(<V).SELECTED DRAWING: Figure 2

Description

本発明は、ＰＷＭ信号出力装置、及びそのＰＷＭ信号出力装置を備えてなるスイッチング電源装置に関する。   The present invention relates to a PWM signal output device and a switching power supply device including the PWM signal output device.

例えばスイッチング電源装置は、エラーアンプにより電源装置の出力電圧と基準電圧との差を検出して誤差信号を出力し、その誤差信号に基づきＰＷＭ制御の指令電圧を生成する。そして、指令電圧とＰＷＭキャリアとを比較して生成したＰＷＭ信号により、例えばＭＯＳＦＥＴなどのスイッチング素子を制御する。   For example, the switching power supply device detects a difference between the output voltage of the power supply device and a reference voltage by an error amplifier, outputs an error signal, and generates a command voltage for PWM control based on the error signal. A switching element such as a MOSFET is controlled by a PWM signal generated by comparing the command voltage and the PWM carrier.

このようなスイッチング電源装置において、当該装置に供給されている電源の電圧が低下すると、エラーアンプが出力する誤差信号は最大レベルを示し、ＰＷＭデューティは１００％になる。その状態から電源電圧が復帰すると、電圧が上昇する過程で誤差信号のレベルが徐々に低下し、出力電圧は最終的に当初の制御レベルに戻る。   In such a switching power supply device, when the voltage of the power supply supplied to the device decreases, the error signal output from the error amplifier shows the maximum level, and the PWM duty becomes 100%. When the power supply voltage is restored from this state, the level of the error signal gradually decreases in the process of increasing the voltage, and the output voltage finally returns to the original control level.

このようにエラーアンプの出力信号が広い範囲に亘って変動すると、出力電圧も大きく変動し、また、正常な制御状態に復帰するまで時間がかかるため追従性が悪化するという問題がある。この問題に対処する技術として、誤差信号を所定の電圧にクランプするものがある（例えば、特許文献１，２参照）。   Thus, when the output signal of the error amplifier fluctuates over a wide range, the output voltage also fluctuates greatly, and there is a problem that followability deteriorates because it takes time to return to a normal control state. As a technique for dealing with this problem, there is a technique for clamping an error signal to a predetermined voltage (see, for example, Patent Documents 1 and 2).

特開２００６−１７４５８５号公報JP 2006-174585 A 特開２００４−３６４３９３号公報JP 2004-364393 A

特許文献１は、トランジスタのベース−エミッタ間電圧ＶＢＥを用いて誤差信号クランプする構成であり、温度特性や制御性に問題がある。また、特許文献２は、所謂スロースタート制御であり、電源の投入時における誤差信号の変動に対応するもので、限定的な対策でしかない。   Patent Document 1 has a configuration in which an error signal is clamped using a base-emitter voltage VBE of a transistor, and there is a problem in temperature characteristics and controllability. Patent Document 2 is so-called slow start control, which corresponds to fluctuations in the error signal when the power is turned on, and is only a limited measure.

本発明は上記事情に鑑みてなされたものであり、その目的は、ＰＷＭ指令信号のクランプを常時適切に行うことで、応答性が良好となるＰＷＭ信号出力装置、及びそのＰＷＭ信号出力装置を備えてなるスイッチング電源装置を提供することにある。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a PWM signal output device that has good responsiveness by always properly clamping a PWM command signal, and the PWM signal output device. Is to provide a switching power supply device.

請求項１記載のＰＷＭ信号出力装置によれば、ＰＷＭ信号出力回路が、エラーアンプが出力するＰＷＭ指令信号と、発振回路が出力するＰＷＭキャリアとの差に応じてＰＷＭ信号を生成出力する構成において、信号振幅クランプ手段は、ＰＷＭ指令信号振幅の最大値を、ＰＷＭキャリア振幅の最大値以上に設定される上限電圧にクランプする上限側クランプと、ＰＷＭ指令信号振幅の最小値を、ＰＷＭキャリア振幅の最小値以下に設定される下限電圧にクランプする下限側クランプとの何れか一方又は双方を行う。   According to the PWM signal output device of claim 1, the PWM signal output circuit generates and outputs a PWM signal according to the difference between the PWM command signal output from the error amplifier and the PWM carrier output from the oscillation circuit. The signal amplitude clamp means includes an upper limit side clamp that clamps the maximum value of the PWM command signal amplitude to an upper limit voltage that is set to be equal to or higher than the maximum value of the PWM carrier amplitude, and a minimum value of the PWM command signal amplitude. Either one or both of the lower limit side clamping and clamping to the lower limit voltage set below the minimum value is performed.

このように構成すれば、電源電圧の変動に伴いエラーアンプが出力するＰＷＭ指令信号の振幅が最大値又は最小値を示す際に、最大値又は最小値はそれぞれ上限電圧又は下限電圧にクランプされる。これにより、電源電圧が定常値に復帰する際に、ＰＷＭ指令信号振幅が最大値又は最小値を示し続ける期間が従来よりも短くなる。したがって、ＰＷＭ信号のデューティ変化応答がより迅速になる。   With this configuration, when the amplitude of the PWM command signal output from the error amplifier with the fluctuation of the power supply voltage indicates the maximum value or the minimum value, the maximum value or the minimum value is clamped to the upper limit voltage or the lower limit voltage, respectively. . As a result, when the power supply voltage returns to the steady value, the period during which the PWM command signal amplitude continues to show the maximum value or the minimum value becomes shorter than before. Therefore, the duty change response of the PWM signal becomes faster.

そして、例えば請求項１２のように、本発明のＰＷＭ信号出力装置を備えてスイッチング電源装置を構成すれば、入力電源の電圧が一時的に変動した後、定常値に復帰する際に、目標とする電圧をより早く出力することが可能になる。   And, for example, if the switching power supply is configured with the PWM signal output device of the present invention as in claim 12, when the voltage of the input power supply changes temporarily and then returns to the steady value, the target and It becomes possible to output the voltage to be performed more quickly.

第１実施形態であり、スイッチング電源装置の構成を示す図The figure which is 1st Embodiment and shows the structure of a switching power supply device エラーアンプの出力増幅部及び発振回路の一部の構成を示す回路図Circuit diagram showing the configuration of part of error amplifier output amplifier and oscillation circuit 動作タイミングチャートOperation timing chart 第１実施形態であり、エラーアンプの電力増幅部及び発振回路の一部の構成を示す回路図The circuit diagram which is 1st Embodiment and shows the structure of a part of power amplification part of an error amplifier, and an oscillation circuit 上限電圧及び下限電圧の双方を用いてクランプした場合のシミュレーション結果を示す図The figure which shows the simulation result at the time of clamping using both the upper limit voltage and the lower limit voltage 上限電圧のみを用いてクランプした場合のシミュレーション結果を示す図The figure which shows the simulation result when it clamps using only the upper limit voltage 下限電圧のみを用いてクランプした場合のシミュレーション結果を示す図Diagram showing simulation results when clamping using only the lower limit voltage 第３実施形態であり、クランプ電圧発生回路の変形例を示す図The figure which is 3rd Embodiment and shows the modification of a clamp voltage generation circuit 第４実施形態であり、クランプ電圧発生回路の変形例を示す図The figure which is 4th Embodiment and shows the modification of a clamp voltage generation circuit

（第１実施形態）
図１に示すスイッチング電源装置１において、電源ＶＢとグランドとの間にはＰチャネルＭＯＳＦＥＴ２（スイッチング素子）及びフリーホイールダイオード３の直列回路が接続されている。フリーホイールダイオード３には、コイル４及びコンデンサ５（負荷）の直列回路が並列に接続されている。コイル４及びコンデンサ５の共通接続点は、スイッチング電源装置１の出力端子となっており、その出力端子とグランドとの間には、抵抗素子６及び７の直列回路が接続されている。 (First embodiment)
In the switching power supply device 1 shown in FIG. 1, a series circuit of a P-channel MOSFET 2 (switching element) and a free wheel diode 3 is connected between the power supply VB and the ground. A series circuit of a coil 4 and a capacitor 5 (load) is connected to the freewheel diode 3 in parallel. A common connection point of the coil 4 and the capacitor 5 is an output terminal of the switching power supply device 1, and a series circuit of resistance elements 6 and 7 is connected between the output terminal and the ground.

抵抗素子６及び７の共通接続点は、エラーアンプ８の反転入力端子に接続されており、エラーアンプ８の非反転入力端子には、基準電圧ＶＲＥＦが与えられている。エラーアンプ８の出力端子は、コンパレータ９（ＰＷＭ信号出力回路）の非反転入力端子に接続されており、コンパレータ９の反転入力端子は発振回路１０の出力端子に接続されている。発振回路１０は、エラーアンプ８に対して、出力電圧（誤差電圧）をクランプするための電圧ＶＣＨ，ＶＣＬを供給している。 The common connection point of the resistance elements 6 and 7 is connected to the inverting input terminal of the error amplifier 8, and the reference voltage V REF is applied to the non-inverting input terminal of the error amplifier 8. The output terminal of the error amplifier 8 is connected to the non-inverting input terminal of the comparator 9 (PWM signal output circuit), and the inverting input terminal of the comparator 9 is connected to the output terminal of the oscillation circuit 10. The oscillation circuit 10 supplies voltages V CH and V CL for clamping the output voltage (error voltage) to the error amplifier 8.

発振回路１０は、ＰＷＭ制御用のキャリアである三角波（周波数は例えば数ＭＨｚ程度）を発振してコンパレータ９の反転入力端子に出力する。エラーアンプ８及び発振回路１０には例えば５Ｖの電源が供給されており、前記三角波の最大振幅電圧ＶＴＨは例えば３．５Ｖに、最小振幅電圧ＶＴＬは例えば１．５Ｖに規定されている。そして、発振回路１０がエラーアンプ８に供給している上限電圧ＶＣＨは、３．５Ｖよりも例えば０．１Ｖ高く設定され、下限電圧ＶＣＬは、１．５Ｖよりも例えば０．１Ｖ低く設定されている。コンパレータ９が出力するＰＷＭ信号は、波形整形ロジック１１により成形されると、ドライバ１２を介してＰチャネルＭＯＳＦＥＴ２のゲートに出力される。尚、前記ＰＷＭ信号は、波形整形ロジック１１又はドライバ１２の何れかで論理が反転されている。 The oscillation circuit 10 oscillates a triangular wave (frequency is about several MHz, for example), which is a carrier for PWM control, and outputs it to the inverting input terminal of the comparator 9. The error amplifier 8 and the oscillation circuit 10 are supplied with, for example, 5V power, the maximum amplitude voltage V TH of the triangular wave is specified to 3.5V, for example, and the minimum amplitude voltage V TL is set to 1.5V, for example. The upper limit voltage V CH supplied to the error amplifier 8 by the oscillation circuit 10 is set to be 0.1V higher than 3.5V, for example, and the lower limit voltage V CL is set to be 0.1V lower than 1.5V, for example. Has been. The PWM signal output from the comparator 9 is output by the waveform shaping logic 11 to the gate of the P-channel MOSFET 2 via the driver 12. Note that the logic of the PWM signal is inverted by either the waveform shaping logic 11 or the driver 12.

スイッチング電源装置１は、エラーアンプ８に与えられている基準電圧ＶＲＥＦと、抵抗素子６及び７により分圧されて検出される出力電圧（電圧信号）との関係で、出力電圧を例えば６Ｖに維持するようにＰＷＭ制御する。 The switching power supply device 1 has an output voltage of, for example, 6 V based on the relationship between the reference voltage V REF given to the error amplifier 8 and the output voltage (voltage signal) detected by dividing by the resistance elements 6 and 7. PWM control is performed so as to maintain.

図２に示すように、エラーアンプ８の出力側を構成している電力増幅部１３は、電源とグランドとの間に電流源１４及びＮチャネルＭＯＳＦＥＴ１５の直列回路と、ＰチャネルＭＯＳＦＥＴ１６及び電流源１７の直列回路とが接続されている。ＮチャネルＭＯＳＦＥＴ１５のドレインは、ＰチャネルＭＯＳＦＥＴ１６のゲートに接続されている。ＮチャネルＭＯＳＦＥＴ１５のゲートには、図示しないエラーアンプ８の入力側を構成している差動出力部からの差動出力信号が与えられている。電源には、ミラー対を構成するＰチャネルＭＯＳＦＥＴ１８及び１９のソースが接続されており、両者のゲートはＰチャネルＭＯＳＦＥＴ１９のドレインに接続されている。また、前記ドレインとグランドとの間には、電流源２０が接続されている。   As shown in FIG. 2, the power amplifying unit 13 constituting the output side of the error amplifier 8 includes a series circuit of a current source 14 and an N-channel MOSFET 15 between a power source and the ground, a P-channel MOSFET 16 and a current source 17. Are connected to the series circuit. The drain of the N-channel MOSFET 15 is connected to the gate of the P-channel MOSFET 16. A differential output signal from a differential output section constituting the input side of the error amplifier 8 (not shown) is given to the gate of the N-channel MOSFET 15. The sources of the P channel MOSFETs 18 and 19 constituting the mirror pair are connected to the power source, and the gates of both are connected to the drain of the P channel MOSFET 19. A current source 20 is connected between the drain and the ground.

ＰチャネルＭＯＳＦＥＴ１９のドレインは、直列に接続された２つのダイオード２１及び２２を介してＮチャネルＭＯＳＦＥＴ２３のドレインに接続されている。ＮチャネルＭＯＳＦＥＴ２３のソースはグランドに接続され、ゲートは、ＮチャネルＭＯＳＦＥＴ１６のソースに接続されている。   The drain of the P-channel MOSFET 19 is connected to the drain of the N-channel MOSFET 23 via two diodes 21 and 22 connected in series. The source of the N-channel MOSFET 23 is connected to the ground, and the gate is connected to the source of the N-channel MOSFET 16.

電源とグランドとの間には、抵抗素子２４、ＮＰＮトランジスタ２５（高電位側トランジスタ）、ＰＮＰトランジスタ２６（低電位側トランジスタ）及び抵抗素子２７の直列回路が接続されている。ＮＰＮトランジスタ２５のベース（導通制御端子）はダイオード２１のアノードに接続され、ＰＮＰトランジスタ２６のベースはダイオード２２のカソードに接続されている。そして、トランジスタ２５及び２６の共通接続点（前者のエミッタ及び後者のコレクタ）がエラーアンプ８の出力端子となっている。   A series circuit of a resistance element 24, an NPN transistor 25 (high potential side transistor), a PNP transistor 26 (low potential side transistor), and a resistance element 27 is connected between the power supply and the ground. The base (conduction control terminal) of the NPN transistor 25 is connected to the anode of the diode 21, and the base of the PNP transistor 26 is connected to the cathode of the diode 22. A common connection point (the former emitter and the latter collector) of the transistors 25 and 26 is an output terminal of the error amplifier 8.

発振回路１０の内部において、電源とグランドとの間には、抵抗素子３１〜３５の直列回路３０（信号振幅クランプ手段，最大及び最小電圧発生手段，上限及び下限クランプ電圧発生手段）が接続されている。抵抗素子３２及び３３の共通接続点は、三角波の最大振幅電圧ＶＴＨとなるように設定されており、抵抗素子３３及び３４の共通接続点は、三角波の最小振幅電圧ＶＴＬとなるように設定されている。そして、抵抗素子３１及び３２の共通接続点は上限電圧ＶＣＨとなるように設定されており、抵抗素子３４及び３５の共通接続点は下限電圧ＶＣＬとなるように設定されている。 In the oscillation circuit 10, a series circuit 30 (signal amplitude clamping means, maximum and minimum voltage generating means, upper and lower limit clamping voltage generating means) of resistance elements 31 to 35 is connected between the power source and the ground. Yes. The common connection point of the resistance elements 32 and 33 is set to be the maximum amplitude voltage V TH of the triangular wave, and the common connection point of the resistance elements 33 and 34 is set to be the minimum amplitude voltage V TL of the triangular wave. Has been. The common connection point of the resistance elements 31 and 32 is set to be the upper limit voltage VCH, and the common connection point of the resistance elements 34 and 35 is set to be the lower limit voltage VCL .

抵抗素子３１及び３２の共通接続点は、電力増幅部１３内部のアンプ２８（信号振幅クランプ手段，上限クランプ用アンプ）の非反転入力端子に接続され、抵抗素子３４及び３５の共通接続点は、電力増幅部１３内部のアンプ２９（信号振幅クランプ手段，下限クランプ用アンプ）の非反転入力端子に接続されている。アンプ２８及び２９の反転入力端子は、エラーアンプ８の出力端子に共通に接続されている。アンプ２８の出力端子はＮＰＮトランジスタ２５のベースに接続され、アンプ２９の出力端子はＰＮＰトランジスタ２６のベースに接続されている。   The common connection point of the resistance elements 31 and 32 is connected to the non-inverting input terminal of the amplifier 28 (signal amplitude clamping means, upper limit clamping amplifier) inside the power amplification unit 13, and the common connection point of the resistance elements 34 and 35 is It is connected to a non-inverting input terminal of an amplifier 29 (signal amplitude clamping means, lower limit clamping amplifier) inside the power amplifying unit 13. The inverting input terminals of the amplifiers 28 and 29 are commonly connected to the output terminal of the error amplifier 8. The output terminal of the amplifier 28 is connected to the base of the NPN transistor 25, and the output terminal of the amplifier 29 is connected to the base of the PNP transistor 26.

このように、電力増幅部１３にアンプ２８及び２９が存在することで、エラーアンプ８の出力電圧は、電圧ＶＣＨ〜ＶＣＬの範囲内にクランプされる。すなわち、出力電圧が上昇して電圧ＶＣＨに達すると、アンプ２８が出力電圧をそれ以上上昇させないようにＮＰＮトランジスタ２５のベース電流を引き込む。また、出力電圧が低下して電圧ＶＣＬに達すると、アンプ２９が出力電圧をそれ以下に低下させないようにＰＮＰトランジスタ２６にベース電流を供給する。尚、図１に示す構成において、波形整形ロジック１１以降（但し、抵抗素子６及び７を除く）の構成を除いたものが、ＰＷＭ信号出力装置３６を構成している。 Thus, the presence of the amplifiers 28 and 29 in the power amplification unit 13 causes the output voltage of the error amplifier 8 to be clamped within the range of the voltages V CH to V CL . That is, when the output voltage rises and reaches the voltage VCH , the amplifier 28 draws the base current of the NPN transistor 25 so that the output voltage is not further raised. When the output voltage decreases to reach the voltage V CL , the amplifier 29 supplies a base current to the PNP transistor 26 so as not to decrease the output voltage below that. In the configuration shown in FIG. 1, the PWM signal output device 36 is configured by excluding the configuration after the waveform shaping logic 11 (except for the resistance elements 6 and 7).

次に、本実施形態の作用について説明する。図３に示すように、例えば電源ＶＢの電圧は通常１５Ｖであるが、負荷の状況により５Ｖ程度に低下している状態から１５Ｖに復帰する場合を想定する。電源電圧が５Ｖ程度に低下している状態で、エラーアンプ８の出力電圧（アンプ出力と称す）に本実施形態のようなクランプ作用が及ばなければ、アンプ出力は破線で示すように４Ｖ程度まで上昇する。（１）一方、本実施形態のアンプ出力は、最大振幅電圧ＶＴＨよりも若干高い電圧ＶＣＨにクランプされている。何れの場合も、ＰＷＭ信号のデューティ比は１００％である。スイッチング電源装置１の出力電圧は、電源電圧に等しく５Ｖになる。 Next, the operation of this embodiment will be described. As shown in FIG. 3, for example, it is assumed that the voltage of the power supply VB is normally 15V, but returns to 15V from a state where the voltage drops to about 5V depending on the load condition. If the output voltage of the error amplifier 8 (referred to as amplifier output) does not have the clamping action as in this embodiment in a state where the power supply voltage is lowered to about 5V, the amplifier output is up to about 4V as shown by the broken line. To rise. (1) On the other hand, the amplifier output of the embodiment is clamped to a voltage slightly higher V CH than the maximum amplitude voltage V TH. In any case, the duty ratio of the PWM signal is 100%. The output voltage of the switching power supply device 1 is 5 V, which is equal to the power supply voltage.

（２）この状態から、電源電圧が上昇を開始すると、それに伴いアンプ出力も低下を開始するので、ＰＷＭ信号のデューティ比は直ちに１００％未満となり、ＰチャネルＭＯＳＦＥＴ２によるスイッチングが開始される。一方、クランプ作用が無い場合のアンプ出力はＰＷＭキャリアの最大振幅電圧ＶＴＨよりも高い状態が暫く継続するので、その間デューティ比は１００％（フルオン）のままとなり、スイッチングはまだ開始されない。 (2) When the power supply voltage starts to increase from this state, the amplifier output also starts to decrease accordingly, so the duty ratio of the PWM signal immediately becomes less than 100%, and switching by the P-channel MOSFET 2 is started. On the other hand, the amplifier output when there is no clamping action continues to be higher than the maximum amplitude voltage VTH of the PWM carrier for a while, so that the duty ratio remains 100% (full on) during that time, and switching is not yet started.

（３）アンプ出力が低下すると共に出力電圧は上昇する。出力電圧が６Ｖを超えた後にアンプ出力が最小振幅電圧ＶＴＬを若干下回ると、アンプ出力は電圧ＶＣＬにクランプされる。したがって、デューティ比は０％（フルオフ）になり、出力電圧は低下する。クランプ作用が無い場合のアンプ出力は、この期間内にＰＷＭキャリアの振幅範囲に到達してスイッチングを開始するので、出力電圧はまだ上昇し続ける。 (3) The amplifier output decreases and the output voltage increases. If the amplifier output is slightly below the minimum amplitude voltage VTL after the output voltage exceeds 6V, the amplifier output is clamped at the voltage VCL . Therefore, the duty ratio becomes 0% (full off), and the output voltage decreases. The amplifier output when there is no clamping action reaches the amplitude range of the PWM carrier within this period and starts switching, so that the output voltage continues to rise.

（４）その後、出力電圧が６Ｖを下回るとアンプ出力は上昇を開始して再びスイッチングが行われる。そして、出力電圧は６Ｖに等しくなるようにスイッチング制御は収束する。一方、クランプ作用が無い場合のアンプ出力は最小振幅電圧ＶＴＬを大きく下回り、その期間にデューティ比は０％になる。つまり、クランプ作用が無い場合は、電源電圧が上昇する過程でのスイッチング動作の開始が遅れるため、出力電圧が過剰に上昇してオーバーシュートが大きくなる。また、その状態から出力電圧を低下させるので、デューティ比が０％になりフルオフする期間も本実施形態の場合より後になる。総じて、出力電圧が目標値である６Ｖに収束するまでにより長い時間を要している。 (4) Thereafter, when the output voltage falls below 6V, the amplifier output starts increasing and switching is performed again. Then, the switching control converges so that the output voltage becomes equal to 6V. On the other hand, the amplifier output when there is no clamping action is significantly lower than the minimum amplitude voltage V TL, the duty ratio during that period is 0%. That is, when there is no clamping action, the start of the switching operation in the process of increasing the power supply voltage is delayed, so the output voltage rises excessively and the overshoot becomes large. Further, since the output voltage is lowered from this state, the duty ratio becomes 0% and the full-off period is later than in the case of this embodiment. In general, it takes a longer time for the output voltage to converge to the target value of 6V.

以上のように本実施形態によれば、コンパレータ９が、エラーアンプ８が出力するＰＷＭ指令信号と、発振回路１０が出力するＰＷＭキャリアとのレベル差に応じてＰＷＭ信号を生成出力するＰＷＭ信号出力装置３６において、抵抗素子３１〜３５の直列回路３０並びにアンプ２８及び２９により、ＰＷＭ指令信号であるエラーアンプ８の出力電圧を上限電圧ＶＣＨにクランプする上限側クランプと、下限電圧ＶＣＬにクランプする下限側クランプとの双方を行う。 As described above, according to the present embodiment, the comparator 9 generates and outputs a PWM signal according to the level difference between the PWM command signal output from the error amplifier 8 and the PWM carrier output from the oscillation circuit 10. in the apparatus 36, the series circuit 30 and amplifier 28 and 29 of the resistive elements 31 to 35, the upper side clamp for clamping the upper limit voltage V CH to the output voltage of the error amplifier 8 is a PWM command signal, clamp the lower limit voltage V CL Do both with the lower limit side clamp.

そして、直列回路３０によりＰＷＭキャリア振幅の最大値ＶＴＨ及び最小値ＶＴＬに対応する電圧を発生させ、それぞれにオフセット電圧を付与して上限電圧ＶＣＨ（＞ＶＴＨ）及び下限電圧ＶＣＬ（＜ＶＴＬ）を発生させるようにした。したがって、電源電圧ＶＢが低下してから定常値に復帰する際に、エラーアンプ８の出力電圧が最大値ＶＣＨ又は最小値ＶＣＬを示し続ける期間が従来よりも短くなり、ＰＷＭ信号のデューティ変化応答がより迅速になる。そして、ＰＷＭ信号出力装置３６を備えてスイッチング電源装置１を構成したので、電源ＶＢの電圧が変動した際に、目標とする電圧をより早く出力することが可能になる。 A voltage corresponding to the maximum value V TH and the minimum value V TL of the PWM carrier amplitude is generated by the series circuit 30, and an offset voltage is applied to each of them to provide an upper limit voltage V CH (> V TH ) and a lower limit voltage V CL ( <V TL ) was generated. Therefore, when the power supply voltage VB decreases and then returns to a steady value, the period during which the output voltage of the error amplifier 8 continues to show the maximum value VCH or the minimum value VCL becomes shorter than before, and the duty change of the PWM signal Response is faster. Since the switching power supply 1 is configured by including the PWM signal output device 36, the target voltage can be output earlier when the voltage of the power supply VB fluctuates.

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図４に示すように、第２実施形態では、電力増幅部１３に対してクランプ作用を成すための構成を変更したものについて、シミュレーションを行った結果を示す。第２実施形態では、一般的な構成のアンプ２８及び２９に替えて、差動アンプ３９及び４０を用いている。 (Second Embodiment)
Hereinafter, the same parts as those in the first embodiment are denoted by the same reference numerals, description thereof will be omitted, and different parts will be described below. As shown in FIG. 4, in 2nd Embodiment, the result of having performed the simulation about what changed the structure for comprising a clamp effect | action with respect to the power amplification part 13 is shown. In the second embodiment, differential amplifiers 39 and 40 are used instead of the amplifiers 28 and 29 having a general configuration.

電源とグランドとの間には、（第１）ＰＮＰトランジスタ４１、（第１）ＮＰＮトランジスタ４２及び電流源４３の直列回路が接続されている。ＰＮＰトランジスタ４１のベースは自身のコレクタに接続されており、ＮＰＮトランジスタ４２のベースには上限電圧ＶＣＨが与えられている。ＮＰＮトランジスタ２５のベースと電流源４３との間には、（第２）ＰＮＰトランジスタ４４及び（第２）ＮＰＮトランジスタ４５の直列回路が接続されている。ＰＮＰトランジスタ４４のベースは自身のコレクタに接続されており、ＮＰＮトランジスタ４５のベースはエラーアンプ８の出力端子に接続されている。以上が差動アンプ３９（上限クランプ用アンプ）を構成している。 A series circuit of a (first) PNP transistor 41, a (first) NPN transistor 42, and a current source 43 is connected between the power supply and the ground. The base of the PNP transistor 41 is connected to its own collector, and the upper limit voltage V CH is applied to the base of the NPN transistor 42. A series circuit of a (second) PNP transistor 44 and a (second) NPN transistor 45 is connected between the base of the NPN transistor 25 and the current source 43. The base of the PNP transistor 44 is connected to its own collector, and the base of the NPN transistor 45 is connected to the output terminal of the error amplifier 8. The above constitutes the differential amplifier 39 (upper limit clamping amplifier).

電源とＰＮＰトランジスタ２６のベースとの間には、電流源４６、（第１）ＮＰＮトランジスタ４７及び（第１）ＰＮＰトランジスタ４８の直列回路が接続されている。ＮＰＮトランジスタ４７のベースには、下限電圧ＶＣＬが与えられており、ＰＮＰトランジスタ４８のベースは自身のコレクタに接続されている。電流源４６とグランドとの間には、（第２）ＮＰＮトランジスタ４９及び（第２）ＰＮＰトランジスタ５０の直列回路が接続されている。ＮＰＮトランジスタ４９のベースはエラーアンプ８の出力端子に接続されており、ＰＮＰトランジスタ５０のベースは自身のコレクタに接続されている。以上が差動アンプ４０（下限クランプ用アンプ）を構成している。 A series circuit of a current source 46, a (first) NPN transistor 47 and a (first) PNP transistor 48 is connected between the power supply and the base of the PNP transistor 26. The base of the NPN transistor 47 is given a lower limit voltage VCL , and the base of the PNP transistor 48 is connected to its own collector. A series circuit of a (second) NPN transistor 49 and a (second) PNP transistor 50 is connected between the current source 46 and the ground. The base of the NPN transistor 49 is connected to the output terminal of the error amplifier 8, and the base of the PNP transistor 50 is connected to its own collector. The above constitutes the differential amplifier 40 (lower limit clamping amplifier).

図５に示すように、第２実施形態では、ＰＷＭキャリア（比較三角波）の最大振幅電圧ＶＴＨは２．８Ｖ程度、最小振幅電圧ＶＴＬは２．２Ｖ程度に設定されている。尚、図５〜図７に示すＰＷＭキャリアの波形は、図示の都合上、振幅の最大及び最小を示すラインだけを示している。そして、上限電圧ＶＣＨ＝（ＶＴＨ＋０．１）Ｖ、下限電圧ＶＣＬ＝（ＶＴＬ−０．１）Ｖである。電源電圧が５．５Ｖに低下した場合、クランプ作用が無いアンプ出力は４．２Ｖ、クランプ作用があるアンプ出力はＶＣＨである。 As shown in FIG. 5, in the second embodiment, the maximum amplitude voltage V TH is 2.8V approximately of the PWM carrier (comparative triangular wave), the minimum amplitude voltage V TL is set to approximately 2.2V. The waveforms of the PWM carriers shown in FIGS. 5 to 7 show only lines indicating the maximum and minimum amplitudes for convenience of illustration. The upper limit voltage V CH = (V TH +0.1) V and the lower limit voltage V CL = (V TL −0.1) V. If the supply voltage drops to 5.5V, the amplifier output no clamping action is 4.2 V, the amplifier output there are clamping action is V CH.

電源電圧が１５Ｖに復帰した場合のスイッチング電源装置の出力電圧は「クランプなし」で１１．５Ｖ、「クランプあり」で７．９Ｖである。そして、出力電圧が６Ｖに収束するまでの電圧安定時間は「クランプなし」で７８２μｓ、「クランプあり」で３１１μｓである。したがって、「クランプあり」の方が出力電圧のオーバーシュート及びアンダーシュートを抑制できており、電圧安定時間が短縮されている。   When the power supply voltage returns to 15V, the output voltage of the switching power supply device is 11.5V with “no clamp” and 7.9V with “clamp”. The voltage stabilization time until the output voltage converges to 6V is 782 μs for “without clamping” and 311 μs for “with clamping”. Therefore, “with clamp” can suppress overshoot and undershoot of the output voltage, and the voltage stabilization time is shortened.

また、図６に示すように電圧の上限側のみクランプを作用させた結果は、図５とほぼ同じ結果となった。一方、図７に示すように電圧の下限側のみクランプを作用させた結果は、図５及び図６に示すケースに対してオーバーシュート及びアンダーシュートの抑制、電圧安定時間の短縮効果が小さかったが、「クランプなし」に対しては多少改善されている。   Further, as shown in FIG. 6, the result of applying the clamp only on the upper limit side of the voltage was almost the same as that of FIG. On the other hand, as shown in FIG. 7, the result of applying the clamp only on the lower limit side of the voltage is that the effects of suppressing overshoot and undershoot and shortening the voltage stabilization time are small compared to the cases shown in FIGS. , "Non-clamping" is somewhat improved.

以上のように第２実施形態によれば、上限クランプ用の差動アンプ３９を、ＰＮＰトランジスタ４１及び４４、ＮＰＮトランジスタ４２及び４５並びに電流源４３で構成し、下限クランプ用の差動アンプ４０を、ＮＰＮトランジスタ４７及び４９、ＰＮＰトランジスタ４８及び５０並びに電流源４３で構成した。すなわち、クランプ作用を成すために必要最小限の要素で構成された差動アンプ３９及び４０を用いるので、ＰＷＭ信号出力装置及びスイッチング電源装置のサイズをより小さくすることができる。   As described above, according to the second embodiment, the upper limit clamping differential amplifier 39 includes the PNP transistors 41 and 44, the NPN transistors 42 and 45, and the current source 43, and the lower limit clamping differential amplifier 40 is provided. , NPN transistors 47 and 49, PNP transistors 48 and 50, and a current source 43. That is, since the differential amplifiers 39 and 40 configured by the minimum necessary elements for performing the clamping action are used, the sizes of the PWM signal output device and the switching power supply device can be further reduced.

（第３，第４実施形態）
第３，第４実施形態は、クランプ電圧を発生させる回路の変形例を示す。図８（ａ）は、電源とグランドとの間に抵抗素子５１及び電流源５２の直列回路（クランプ電圧発生手段）を接続したもので、両者の共通接続点の電位が上限電圧ＶＣＨとなるように設定する。図８（ｂ）は（ａ）と接続関係を逆にして、電源とグランドとの間に電流源５３及び抵抗素子５４の直列回路（クランプ電圧発生手段）を接続し、両者の共通接続点の電位が下限電圧ＶＣＬとなるように設定する。 (Third and fourth embodiments)
The third and fourth embodiments show modifications of the circuit that generates the clamp voltage. In FIG. 8A, a series circuit (clamp voltage generating means) of a resistance element 51 and a current source 52 is connected between a power source and the ground, and the potential at the common connection point between them is the upper limit voltage VCH. Set as follows. FIG. 8B reverses the connection relationship with FIG. 8A and connects a series circuit (clamp voltage generating means) of a current source 53 and a resistance element 54 between the power source and the ground, and the common connection point of both is connected. The potential is set to be the lower limit voltage VCL .

図９は、シリーズ電源回路６１（クランプ電圧発生手段）である。オペアンプ６２の非反転入力端子に基準電圧Ｖrefを与え、出力端子をＮＰＮトランジスタ６３のベースに接続する。ＮＰＮトランジスタ６３のエミッタはグランドに接続され、コレクタは、ＮＰＮトランジスタ６４のベースに接続されると共に、抵抗素子６４を介してＮＰＮトランジスタ６５のコレクタに接続されている。   FIG. 9 shows a series power supply circuit 61 (clamp voltage generating means). A reference voltage Vref is applied to the non-inverting input terminal of the operational amplifier 62, and the output terminal is connected to the base of the NPN transistor 63. The emitter of the NPN transistor 63 is connected to the ground, the collector is connected to the base of the NPN transistor 64, and is connected to the collector of the NPN transistor 65 via the resistance element 64.

ＮＰＮトランジスタ６５のコレクタは電源に接続され、エミッタは抵抗素子６６及び６７を介してグランドに接続されている。以上のように構成されるシリーズ電源回路６１を用い、基準電圧Ｖrefを適宜設定することで、ＮＰＮトランジスタ６５のエミッタより出力される電圧を、上限電圧ＶＣＨ、下限電圧ＶＣＬに設定できる。 The collector of the NPN transistor 65 is connected to the power source, and the emitter is connected to the ground via the resistance elements 66 and 67. By using the series power supply circuit 61 configured as described above and appropriately setting the reference voltage Vref, the voltage output from the emitter of the NPN transistor 65 can be set to the upper limit voltage V CH and the lower limit voltage V CL .

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
抵抗素子３１〜３５の直列回路３０は、必ずしも発振回路１０の内部構成である必要はなく、独立の構成としても良い。
各電圧の具体数値については、個別の設計に応じて適宜変更すれば良い。
ＶＣＨ＝ＶＴＨ、ＶＣＬ＝ＶＴＬに設定しても良い。例えば第１実施形態では、抵抗素子３２及び３３の共通接続点をアンプ２８の非反転入力端子に接続し、抵抗素子３３及び３４の共通接続点をアンプ２９の非反転入力端子に接続すれば良い。 The present invention is not limited to the embodiments described above or shown in the drawings, and the following modifications or expansions are possible.
The series circuit 30 of the resistance elements 31 to 35 is not necessarily the internal configuration of the oscillation circuit 10 and may be an independent configuration.
What is necessary is just to change suitably the specific numerical value of each voltage according to an individual design.
V CH = V TH, may be set to V CL = V TL. For example, in the first embodiment, the common connection point of the resistance elements 32 and 33 may be connected to the non-inverting input terminal of the amplifier 28, and the common connection point of the resistance elements 33 and 34 may be connected to the non-inverting input terminal of the amplifier 29. .

ＮＰＮトランジスタ２５及びＰＮＰトランジスタ２６を、それぞれＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴで構成しても良い。
スイッチング素子には、ＮチャネルＭＯＳＦＥＴやバイポーラトランジスタ等を用いても良い。
ＰＷＭ信号出力装置を、スイッチング電源装置以外に適用しても良い。 The NPN transistor 25 and the PNP transistor 26 may be composed of an N channel MOSFET and a P channel MOSFET, respectively.
As the switching element, an N-channel MOSFET, a bipolar transistor, or the like may be used.
The PWM signal output device may be applied to devices other than the switching power supply device.

図面中、１はスイッチング電源装置、２はＰチャネルＭＯＳＦＥＴ（スイッチング素子）、４はコイル（負荷）、５はコンデンサ（負荷）、８はエラーアンプ、９はコンパレータ（ＰＷＭ信号出力回路）、１０は発振回路、１３は電力増幅部、２５はＮＰＮトランジスタ（高電位側トランジスタ）、２６はＰＮＰトランジスタ（低電位側トランジスタ）、２８はアンプ（信号振幅クランプ手段，上限クランプ用アンプ）、２９はアンプ（信号振幅クランプ手段，下限クランプ用アンプ）、３０は直列回路（信号振幅クランプ手段，最大及び最小電圧発生手段，上限及び下限クランプ電圧発生手段）、３６はＰＷＭ信号出力装置を示す。   In the drawings, 1 is a switching power supply device, 2 is a P-channel MOSFET (switching element), 4 is a coil (load), 5 is a capacitor (load), 8 is an error amplifier, 9 is a comparator (PWM signal output circuit), 10 is The oscillation circuit, 13 is a power amplifier, 25 is an NPN transistor (high potential side transistor), 26 is a PNP transistor (low potential side transistor), 28 is an amplifier (signal amplitude clamping means, upper limit clamping amplifier), and 29 is an amplifier ( 30 is a series circuit (signal amplitude clamp means, maximum and minimum voltage generation means, upper limit and lower limit clamp voltage generation means), and 36 is a PWM signal output device.

Claims (12)

ＰＷＭ（Pulse Width Modulation）信号の出力結果に応じて検出される電圧信号と、基準電圧との差に応じてＰＷＭ指令信号を出力するエラーアンプ（８）と、
ＰＷＭキャリアを出力する発振回路（１０）と、
前記ＰＷＭキャリアと前記ＰＷＭ指令信号との差に応じてＰＷＭ信号を生成出力するＰＷＭ信号出力回路（９）と、
前記ＰＷＭ指令信号振幅の最大値を、前記ＰＷＭキャリア振幅の最大値以上に設定される上限電圧にクランプする上限側クランプと、前記ＰＷＭ指令信号振幅の最小値を、前記ＰＷＭキャリア振幅の最小値以下に設定される下限電圧にクランプする下限側クランプとの何れか一方又は双方を行う信号振幅クランプ手段（２８〜３０）とを備えてなることを特徴とするＰＷＭ信号出力装置。 An error amplifier (8) that outputs a PWM command signal according to a difference between a voltage signal detected according to a PWM (Pulse Width Modulation) signal output result and a reference voltage;
An oscillation circuit (10) for outputting a PWM carrier;
A PWM signal output circuit (9) for generating and outputting a PWM signal according to a difference between the PWM carrier and the PWM command signal;
An upper limit side clamp that clamps the maximum value of the PWM command signal amplitude to an upper limit voltage that is set to be equal to or greater than the maximum value of the PWM carrier amplitude, and a minimum value of the PWM command signal amplitude is equal to or less than the minimum value of the PWM carrier amplitude And a signal amplitude clamp means (28-30) for performing either one or both of the lower limit side clamps for clamping to the lower limit voltage set in the above. 前記信号振幅クランプ手段は、前記上限電圧を、前記ＰＷＭキャリア振幅の最大値に等しく設定することを特徴とする請求項１記載のＰＷＭ信号出力装置。   2. The PWM signal output device according to claim 1, wherein the signal amplitude clamping means sets the upper limit voltage equal to a maximum value of the PWM carrier amplitude. 前記信号振幅クランプ手段は、前記上限電圧を、前記ＰＷＭキャリア振幅の最大値よりも大きく設定することを特徴とする請求項１記載のＰＷＭ信号出力装置。   2. The PWM signal output device according to claim 1, wherein the signal amplitude clamping means sets the upper limit voltage to be larger than a maximum value of the PWM carrier amplitude. 前記ＰＷＭキャリア振幅の最大値に対応する電圧を発生させる最大電圧発生手段（３３〜３５）を備え、
前記信号振幅クランプ手段は、前記最大値に対応する電圧にオフセット電圧を付与して前記上限電圧を発生させることを特徴とする請求項３記載のＰＷＭ信号出力装置。 Maximum voltage generating means (33-35) for generating a voltage corresponding to the maximum value of the PWM carrier amplitude;
4. The PWM signal output device according to claim 3, wherein the signal amplitude clamping means generates the upper limit voltage by applying an offset voltage to a voltage corresponding to the maximum value. 前記信号振幅クランプ手段は、
前記上限電圧を発生させる上限クランプ電圧発生手段（３２〜３５）と、
非反転入力端子に前記上限電圧が与えられ、反転入力端子が前記エラーアンプの出力端子に接続されると共に、出力端子が前記エラーアンプの電力増幅部（１３）を構成する高電位側トランジスタ（２５）の導通制御端子に接続される上限クランプ用アンプ（２８，３９）とで構成されることを特徴とする請求項１から４の何れか一項に記載のＰＷＭ信号出力装置。 The signal amplitude clamping means is
Upper limit clamp voltage generating means (32-35) for generating the upper limit voltage;
The upper limit voltage is applied to the non-inverting input terminal, the inverting input terminal is connected to the output terminal of the error amplifier, and the output terminal is a high-potential side transistor (25) constituting the power amplifier (13) of the error amplifier. 5. The PWM signal output device according to claim 1, wherein the PWM signal output device comprises an upper limit clamping amplifier (28, 39) connected to the conduction control terminal. 前記上限クランプ用アンプ（３９）は、
電源とグランドとの間に接続される第１ＰＮＰトランジスタ（４１）、第１ＮＰＮトランジスタ（４２）及び電流源（４３）の直列回路と、
前記エラーアンプの電力増幅部を構成する高電位側トランジスタの導通制御端子と、前記電流源との間に接続される第２ＰＮＰトランジスタ（４４）、第２ＮＰＮトランジスタ（４５）の直列回路とを備えて構成され、
前記第１及び第２ＰＮＰトランジスタのベースは、それぞれ自身のコレクタに接続されており、
前記第１ＮＰＮトランジスタのベースには、前記上限電圧が与えられ、
前記第２ＮＰＮトランジスタのベースは、前記エラーアンプの出力端子に接続されることを特徴とする請求項５記載のＰＷＭ信号出力装置。 The upper limit clamping amplifier (39)
A series circuit of a first PNP transistor (41), a first NPN transistor (42) and a current source (43) connected between a power source and a ground;
A conduction control terminal of a high-potential side transistor constituting the power amplifier of the error amplifier; and a series circuit of a second PNP transistor (44) and a second NPN transistor (45) connected between the current sources. Configured,
The bases of the first and second PNP transistors are each connected to their collectors;
The upper limit voltage is applied to a base of the first NPN transistor,
6. The PWM signal output device according to claim 5, wherein a base of the second NPN transistor is connected to an output terminal of the error amplifier. 前記信号振幅クランプ手段は、前記下限電圧を、前記ＰＷＭキャリア振幅の最小値に等しく設定することを特徴とする請求項１から６の何れか一項に記載のＰＷＭ信号出力装置。   The PWM signal output apparatus according to claim 1, wherein the signal amplitude clamping unit sets the lower limit voltage equal to a minimum value of the PWM carrier amplitude. 前記信号振幅クランプ手段は、前記下限電圧を、前記ＰＷＭキャリア振幅の最小値よりも小さく、且つ０Ｖよりも大きく設定することを特徴とする請求項１から６の何れか一項に記載のＰＷＭ信号出力装置。   The PWM signal according to any one of claims 1 to 6, wherein the signal amplitude clamping means sets the lower limit voltage to be smaller than a minimum value of the PWM carrier amplitude and larger than 0V. Output device. 前記ＰＷＭキャリア振幅の最小値に対応する電圧を発生させる最小電圧発生手段（３４、３５）を備え、
前記信号振幅クランプ手段は、前記最小値に対応する電圧にオフセット電圧を付与して、前記下限限電圧を発生させることを特徴とする請求項８記載のＰＷＭ信号出力装置。 Minimum voltage generating means (34, 35) for generating a voltage corresponding to the minimum value of the PWM carrier amplitude;
9. The PWM signal output device according to claim 8, wherein the signal amplitude clamping means generates the lower limit voltage by applying an offset voltage to a voltage corresponding to the minimum value. 前記信号振幅クランプ手段は、
前記下限電圧を発生させる下限クランプ電圧発生手段（３５）と、
非反転入力端子に前記下限電圧が与えられ、反転入力端子が前記エラーアンプの出力端子に接続されると共に、出力端子が前記エラーアンプの電力増幅部を構成する低電位側トランジスタの導通制御端子に接続される下限クランプ用アンプ（２９、４０）とで構成されることを特徴とする請求項１から９の何れか一項に記載のＰＷＭ信号出力装置。 The signal amplitude clamping means is
Lower limit clamp voltage generating means (35) for generating the lower limit voltage;
The lower limit voltage is given to the non-inverting input terminal, the inverting input terminal is connected to the output terminal of the error amplifier, and the output terminal is connected to the conduction control terminal of the low-potential side transistor that constitutes the power amplifier of the error amplifier. The PWM signal output device according to any one of claims 1 to 9, wherein the PWM signal output device comprises a lower limit clamping amplifier (29, 40) connected thereto. 前記下限クランプ用アンプ（４０）は、
電源と、前記エラーアンプの電力増幅部を構成する低電位側トランジスタの導通制御端子との間に接続される、電流源（４６）、第１ＮＰＮトランジスタ（４７）、第１ＰＮＰトランジスタ（４８）の直列回路と、
前記電流源とグランドとの間に接続される第２ＮＰＮトランジスタ（４９）及び第２ＰＮＰトランジスタ（５０）の直列回路とを備えて構成され、
前記第１及び第２ＰＮＰトランジスタのベースは、それぞれ自身のコレクタに接続されており、
前記第１ＮＰＮトランジスタのベースには、前記下限電圧が与えられ、
前記第２ＮＰＮトランジスタのベースは、前記エラーアンプの出力端子に接続されることを特徴とする請求項１０記載のＰＷＭ信号出力装置。 The lower limit clamping amplifier (40) is:
A current source (46), a first NPN transistor (47), and a first PNP transistor (48) connected in series between the power source and the conduction control terminal of the low-potential side transistor that constitutes the power amplifier of the error amplifier. Circuit,
A series circuit of a second NPN transistor (49) and a second PNP transistor (50) connected between the current source and the ground,
The bases of the first and second PNP transistors are each connected to their collectors;
The lower limit voltage is applied to a base of the first NPN transistor,
11. The PWM signal output device according to claim 10, wherein a base of the second NPN transistor is connected to an output terminal of the error amplifier. 電源とグランドとの間に、負荷（４、５）と直列に接続されるスイッチング素子（２）と、
請求項１から１１の何れか一項に記載のＰＷＭ信号出力装置とを備え、
前記スイッチング素子が、前記ＰＷＭ信号出力装置により出力されるＰＭＷ信号でスイッチング制御されることを特徴とするスイッチング電源装置。 A switching element (2) connected in series with a load (4, 5) between the power source and the ground;
A PWM signal output device according to any one of claims 1 to 11,
The switching power supply device, wherein the switching element is switching-controlled by a PMW signal output from the PWM signal output device.
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