JP2016063478A - 高周波スイッチ装置 - Google Patents

Abstract

【課題】２ビットの制御信号で制御可能なＳＰＳＴスイッチを基本として、複数の経路の切替を可能とする高周波スイッチ装置を提供する。【解決手段】高周波共通端子５０と第１の高周波入出力端子５１との間に、制御電圧Ｖ１，Ｖ２が“ＨＬ”でのみオンとなる第１のＳＰＳＴスイッチ１０１を、高周波共通端子５０と第２の高周波入出力端子５２との間に、制御電圧Ｖ１，Ｖ２が“ＬＨ”でのみオンとなる第２のＳＰＳＴスイッチ１０２を、高周波共通端子５０と第３の高周波入出力端子５３との間に、制御電圧Ｖ１，Ｖ２が“ＨＨ”でのみオンとなる第３のＳＰＳＴスイッチ１０３を、高周波共通端子５０と第４の高周波入出力端子５４との間に、制御電圧Ｖ１，Ｖ２が“ＬＬ”でのみオンとなる第４のＳＰＳＴスイッチ１０４を、それぞれ設けた。【選択図】図１

Description

本発明は、無線通信機器に用いられる高周波スイッチ装置に係り、特に、回路構成部品の削減等を図ったものに関する。

無線通信機器において、高周波スイッチ装置は、高周波の信号経路を切り替える機能を有し、アンテナの切り替えによるダイバーシティ受信や、時分割多重通信における送受信の切り替えや、さらには、異なる周波数帯に対応した送受信回路を切り替えて、複数の周波数帯に対応する通信機の実現などにおいて幅広く用いられているものである。

かかる高周波スイッチ装置には、ＳＰＳＴ (Single Pole Single Throw：単極単投)スイッチ、ＳＰＤＴ(Single Pole Double Throw：単極双投)スイッチ、ＳＰ３Ｔ(Single Pole 3 Throw：単極３投)スイッチなどの１つの入力信号を所望の信号経路に切り替えるためのスイッチや、ＤＰＤＴ(Double Pole Double Throw：双極双投)スイッチ、ＤＰ３Ｔ(3 Pole 3 Throw：３極３投)スイッチなどの２つの入力信号を所望する信号経路に切り替えるためのスイッチが、種々組み合わされて用いられている。

例えば、図１０には、ＳＰＤＴスイッチの構成例が示されており、以下、同図を参照しつつ、ＳＰＤＴスイッチについて説明する。
ＳＰＤＴスイッチは、２つのＳＰＳＴスイッチを用いて構成されものとなっている。
かかるＳＰＤＴスイッチは、１つの高周波共通端子ＰＣと、２つの出力端子Ｐ１，Ｐ２を有し、第１の出力端子Ｐ１は、第１のＳＰＳＴスイッチ（ＳＰＳＴ１）を介して、また、第２の出力端子Ｐ２は、第２のＳＰＳＴスイッチ（ＳＰＳＴ２）を介して、それぞれ高周波共通端子ＰＣに接続されるようになっている。

各々のＳＰＳＴスイッチ（ＳＰＳＴ１，ＳＰＳＴ２）は、そのオン・オフ状態を切り替える制御端子（図示せず）を有しており、かかる制御端子に印加される制御信号に応じて、そのオン・オフが切替可能に構成されたものとなっている。
具体的には、ＳＰＳＴ１がオン状態、ＳＰＳＴ２がオフ状態となるよう制御信号を与えた場合、高周波共通端子ＰＣに入力された信号は、第１の出力端子Ｐ１から出力される一方、ＳＰＳＴ１がオフ状態、ＳＰＳＴ２がオン状態となるよう制御信号を与えた場合、高周波共通端子ＰＣに入力された信号は、第２の出力端子Ｐ２から出力されることとなる。
このように、ＳＰＤＴスイッチは、制御信号によって高周波共通端子ＰＣに入力された高周波信号の経路を切り替えることができるものとなっている。

高周波スイッチ装置を構成するデバイスとしては、電界効果トランジスタ（ＦＥＴ）が用いられることが多く、例えば、その中で、ＭＥＳＦＥＴ(Metal-Semiconductor Field Effect Transistor)を用いて、ＳＰＤＴスイッチを構成した回路例が、図１１に示されており、以下、同図を参照しつつ、このＳＰＤＴスイッチについて説明する。
この回路例においては、ゲート電位とソース電位の電位差、又は、ゲート電位とドレイン電位の電位差が等しい場合にオン状態となるデプレッション型のＭＥＳＦＥＴが用いられており、同図においては、かかるデプレッション型のＭＥＳＦＥＴを”ＤＦＥＴ”と表記している。

この回路例において、制御端子Ｖ１の電圧を論理値Ｈｉｇｈに相当する電圧（例えば３Ｖ）とし、制御端子Ｖ２の電圧を論理値Ｌｏｗに相当する電圧（例えば０Ｖ）とし、さらに、ゲートでの電圧降下を０．３Ｖとした場合、ＤＦＥＴ１のゲート電位は３Ｖとなり、ソース電位はゲート電位から０．３Ｖ下がり２．７Ｖとなる
したがって、ソース電位よりもゲート電位の方が高く、ＤＦＥＴ１はオン状態となる。

一方、ＤＦＥＴ２のゲート電位は０Ｖとなり、ソース電位はＤＦＥＴ１のソース電位と同電位となるため、２．７Ｖとなる。
したがって、ゲート電位は、ソース電位よりも２．７Ｖ低く、ＤＦＥＴ２はオフ状態となる。

次に、上述の場合とは逆に、制御端子Ｖ２の電圧を論理値Ｈｉｇｈに相当する電圧（例えば３Ｖ）とし、制御端子Ｖ１の電圧を論理値Ｌｏｗに相当する電圧（例えば０Ｖ）とした場合、ＤＦＥＴ２のゲート電圧は３Ｖ、ソース電圧は２．７Ｖ、ＤＦＥＴ１のゲート電圧は０Ｖ、ソース電圧は２．７Ｖとなり、ＤＦＥＴ２がオン状態、ＤＦＥＴ１がオフ状態となる。

したがって、この回路は、制御端子Ｖ１が論理値Ｈｉｇｈ、制御端子Ｖ２が論理値Ｌｏｗに相当する電圧にそれぞれ設定された場合、高周波共通端子ＰＣ・第１の出力端子Ｐ１間がオン、高周波共通端子ＰＣ・第２の出力端子Ｐ２間がオフとなる一方、制御端子Ｖ１が論理値Ｌｏｗ、制御端子Ｖ２が論理値Ｈｉｇｈに相当する電圧にそれぞれ設定された場合、高周波共通端子ＰＣ・第１の出力端子Ｐ１間がオフ、高周波共通端子ＰＣ・第２の出力端子Ｐ２間がオンとなる、２ｂｉｔの制御電圧で制御可能なＳＰＤＴスイッチとして動作するものであることが理解できる。
なお、この図１１に示されたＳＰＤＴスイッチの真理値表は、図１２に示された通りである。

図１３には、ＳＰ３Ｔスイッチの従来回路例が示されており、以下、同図を参照しつつ、この回路について説明する。
このＳＰ３Ｔスイッチは、高周波共通端子ＰＣと第１の出力端子Ｐ１間にＦＥＴ１が、高周波共通端子ＰＣと第２の出力端子Ｐ２間にＦＥＴ２が、高周波共通端子ＰＣと第３の出力端子Ｐ３間にＦＥＴ３が、それぞれ接続されており、制御電圧Ｖ１〜Ｖ３によって、各ＦＥＴ１〜ＦＥＴ３のオン・オフが制御されるよう構成されたものとなっている。
かかるＳＰ３Ｔスイッチの真理値表は、図１４に示された通りである。

次に、図１５には、ＳＰ４Ｔスイッチの従来回路例が示されており、以下、同図を参照しつつ、この回路について説明する。
このＳＰ４Ｔスイッチは、高周波共通端子ＰＣと第１の出力端子Ｐ１間にＤＦＥＴ１が、高周波共通端子ＰＣと第２の出力端子Ｐ２間にＤＦＥＴ２が、高周波共通端子ＰＣと第３の出力端子Ｐ３間にＤＦＥＴ３が、高周波共通端子ＰＣと第４の出力端子Ｐ４間にＤＦＥＴ４が、それぞれ接続されており、制御電圧Ｖ１〜Ｖ４によって、各ＤＦＥＴ１〜ＤＦＥＴ４のオン・オフが制御されるよう構成されたものとなっている。
かかるＳＰ４Ｔスイッチの真理値表は、図１６に示された通りである。

上述のＳＰ３ＴスイッチとＳＰ４Ｔスイッチは、いずれも、その動作原理は同じであり、オン状態にしたいＦＥＴのゲートに論理値Ｈｉｇｈに相当する制御電圧を印加し、その他の全てのＦＥＴのゲートには論理値Ｌｏｗに相当する制御電圧を印加することで、１つの経路のみがオン状態とされ、その他の経路はオフ状態とされて信号経路の切り替えが行われるようになっている。
上述したような回路構成にあっては、ＳＰＤＴスイッチの場合は、制御端子が２つ、ＳＰ３Ｔスイッチの場合は、制御端子が３つ、ＳＰ４Ｔスイッチの場合は、制御端子が４つ、それぞれ必要となる。
また、高周波共通端子から他の出力端子間には、１つのＦＥＴを設けることで回路が構成されるものとなっている。

図１７には、スイッチのアイソレーションを高くしたＳＰ３Ｔスイッチの回路例を示されており、以下、同図を参照しつつ、この回路について説明する。
この回路は、先に図１２に示されたＳＰ３Ｔスイッチの回路構成を基本として、各出力端子Ｐ１〜Ｐ３とグランドとの間に、ＳＰＳＴスイッチを用いたシャントスイッチを設けた構成を有するものとなっている。

かかる回路においては、ＰＣ−ＰＣ１間の経路をオン状態とする場合は、Ｖ１、Ｖ５、Ｖ６を論理値Ｈｉｇｈに相当する電圧とし、Ｖ２、Ｖ３、Ｖ４を論理値Ｌｏｗに相当する電圧とする。
その結果、ＤＦＥＴ１、ＤＦＥＴ５、ＤＦＥＴ６がオン状態となり、ＤＦＥＴ２、ＤＦＥＴ３、ＤＦＥＴ４がオフ状態となる。
そして、ＤＦＥＴ１がオン状態、ＤＦＥＴ４がオフ状態であるため、ＰＣ−Ｐ１間の経路がオン状態となる。

また、ＤＦＥＴ２がオフ状態であるため、ＰＣ−Ｐ２間の経路はオフ状態であり、ＤＦＥＴ２のソース・ドレイン間の寄生容量を介して信号漏洩があっても、ＤＦＥＴ５がオン状態であるため、ＤＦＥＴ５を介してグランドにバイパスされ、ＤＦＥＴ５を設けない回路に比してアイソレーションの改善がなされるものとなっている。
ＰＣ−Ｐ３間の動作についても、ＰＣ−Ｐ２間と同様である。
このように、アイソレーションを改善するために、シャントスイッチを付加した場合、高周波信号入出力端子数の２倍の制御端子が必要となる。

高周波スイッチ装置において、制御端子を削減する方法としては、デコーダ回路を設ける方法がある。
１ｂｉｔで２状態、２ｂｉｔで４状態を切り替えることができるので、ＳＰＤＴスイッチの場合、制御端子は１つ、ＳＰ３Ｔスイッチ、ＳＰ４Ｔスイッチの場合、制御端子は２つで済む。これは、シャントスイッチを付加した構成においても同様であり、ＳＰＤＴスイッチであれば１ｂｉｔ、ＳＰ３Ｔ、ＳＰ４Ｔであれば、２ｂｉｔで制御可能である。
但し、制御端子の他に、デコーダ回路の電源端子と、グランド端子が別途必要となり、必ずしもトータル端子数は減少しない。
また、デコーダ回路の追加によるコスト増、消費電流の増加、経路の切替に必要なスイッチング時間の増加などのデメリットも生ずる。

これに対して、デコーダ回路を用いずにＳＰＤＴスイッチの制御電圧の数を削減する回路として、図１８に示された回路が提案されている（例えば、特許文献１等参照）。
かかる回路は、ＤＦＥＴ１のゲートとＤＦＥＴ２のソース（又はドレイン）に制御電圧Ｖ１を印加する一方、ＤＦＥＴ１のソース（又はドレイン）に所定のバイアス電圧を印加すると共に、ＤＦＥＴ２のゲート電位をグランド電位に固定する構成となっている。
この回路の真理値表は、図１９に示された通りである。
このような構成においては、制御電圧の他に電源電圧が必要となるが、デコーダ回路を用いることなく、１つの制御端子でＳＰＤＴスイッチを制御することが可能である。

また、デコーダ回路を用いずにＳＰ３Ｔスイッチの制御端子を削減する回路として、図２０に示された回路が提案されている（例えば、特許文献２等参照）。
この回路構成においては、制御端子が２つで済み、先に図１３に示されたＳＰ３Ｔスイッチと比較して、必要な制御端子が少なくて済むものとなっている。
なお、この回路の真理値表は、図２１に示された通りである。

さらに、デコーダ回路を用いずにシャントスイッチ付のＳＰ３Ｔスイッチの制御端子を削減する回路として、図２２に示された回路が提案されている
この回路構成においては、制御端子は３つとなる。
この回路構成をシャントスイッチ付のＳＰ４Ｔスイッチに適用した場合、制御端子は４つとなり、それぞれ高周波信号入出力端子数と同数の制御端子数での制御が可能となる。

特開２００２−２５２３３５号公報（第３−５頁、図１−図６） 特開２００７−６７７５１号公報（第４−７頁、図１−図６）

しかしながら、上述のように制御端子の削減が可能な回路であっても、例えば、図２０に示された回路においては、ＰＣ−Ｐ２間の経路をオン状態とするには、ＤＦＥＴ２とＤＦＥＴ３、また、ＰＣ−Ｐ３間の経路をオン状態とするには、ＤＦＥＴ２とＤＦＥＴ４を、それぞれオン状態として、２つのトランジスタを通過する必要があり、１つのトランジスタのみで済む場合に比して信号伝達ロスが増加することとなる。
また、ＳＰ３Ｔスイッチを実現するには、４つのＤＦＥＴ４が必要となり、図１３に示された構成のＳＰ３Ｔスイッチに比して部品コストの増加を招くこととなる。

例えば、図２３に示された回路は、図２０に示された回路構成をＳＰ４Ｔスイッチに適用した例であるが、制御端子数は３つとなり、図１５に示されたＳＰ４Ｔスイッチの制御端子数４に比べて少なくなるが、ＰＣ−Ｐ２間の経路をオン状態にする場合は、ＤＦＥＴ２，３，５の３つのトランジスタを、また、ＰＣ−Ｐ４間の経路をオン状態とする場合は、ＤＦＥＴ２，３，６の３つのトランジスタを、それぞれ通過させなければならず、ＳＰ３Ｔスイッチと比べてもさらにロスが増加することとなる。

このようなロス増加の理由は次のように説明することができる。
なお、以下の説明において、制御電圧Ｖ１が論理値Ｈｉｇｈ、制御電圧Ｖ２が論理値Ｈｉｇｈの状態を”ＨＨ”、制御電圧Ｖ１が論理値Ｈｉｇｈ、制御電圧Ｖ２が論理値Ｌｏｗの状態を”ＨＬ”、制御電圧Ｖ１が論理値Ｌｏｗ、制御電圧Ｖ２が論理値Ｈｉｇｈの状態を”ＬＨ”、制御電圧Ｖ１が論理値Ｌｏｗ、制御電圧Ｖ２が論理値Ｌｏｗの状態を”ＬＬ”と、それぞれ表記することとする。

かかる前提の下、例えば、図２０に示されたＳＰ３Ｔスイッチの真理値表である図２１を見ると、制御電圧がＬＨのときにＰＣ−Ｐ１がオン状態、制御電圧がＨＨのときにＰＣ−Ｐ２がオン状態、制御電圧がＨＬのときにＰＣ−Ｐ３がオン状態、制御電圧がＬＬのときには全ての経路がオン状態となることが理解できる。

このようなＳＰ３Ｔスイッチを、ＳＰＳＴスイッチで実現するには、以下の３種類のＳＰＳＴスイッチが必要となる。
すなわち、制御電圧がＬＨ、ＬＬの場合にオン状態となり、制御電圧がＨＨ、ＨＬの場合にオフ状態となるＳＰＳＴスイッチと、制御電圧がＨＨ、ＬＬの場合にオン状態となり、制御電圧がＨＬ、ＬＨの場合にオフ状態となるＳＰＳＴスイッチと、制御電圧がＨＬ、ＬＬの場合にオン状態となり、制御電圧がＨＨ、ＬＨの場合にオフ状態となるＳＰＳＴスイッチである。

ここで、制御電圧がＬＨ、ＬＬの場合にオン状態となり、制御電圧がＨＨ、ＨＬの場合にオフ状態となるＳＰＳＴスイッチは、制御電圧Ｖ２の状態に関わらず、制御電圧Ｖ１が論理値Ｌｏｗの場合にオン状態となり、制御電圧Ｖ１が論理値Ｈｉｇｈの場合にオフ状態となればよいので、例えば、図２０に示されたＤＦＥＴ１のように、ゲートをグランドに接続し、ドレインを抵抗を介して制御電圧Ｖ１が印加されるようにすれば容易に実現可能である。

また、制御電圧がＨＬ、ＬＬの場合にオン状態となり、制御電圧がＨＨ、ＬＨの場合にオフ状態となるＳＰＳＴスイッチは、制御電圧Ｖ１の状態に関わらず、制御電圧Ｖ２が論理値Ｌｏｗの場合にオン状態となり、制御電圧Ｖ２が論理値Ｈｉｇｈの場合にオフ状態となればよいので、例えば、図２０に示されたＤＦＥＴ１のように、ゲートをグランドに接続し、ドレインを抵抗を介して制御電圧Ｖ２に接続すれば容易に実現可能である。

しかし、制御電圧がＨＨ、ＬＬでオン状態となり、制御電圧がＨＬ、ＬＨの場合にオフ状態となるＳＰＳＴスイッチの実現は容易ではないため、制御電圧がＨＨ、ＨＬ、ＬＬでオン状態となり、制御電圧がＬＨの場合にオフ状態となるＳＰＳＴスイッチ（例えば、図２０のＤＦＥＴ２）と、制御電圧がＨＨ、ＨＬ、ＬＨ、ＬＬでオン状態となり、ＨＬの場合にオフ状態となるＳＰＳＴスイッチ（例えば、図２０のＤＦＥＴ３）とを、直列接続することで、ＤＦＥＴ２及びＤＦＥＴ３が共にオン状態となる制御電圧ＨＨ、ＬＬの場合に全体としてオン状態となり、ＤＦＥＴ２、ＤＦＥＴ３の一方のみがオン状態となる制御電圧ＨＬ、ＬＨの場合に全体としてオフ状態となるＳＰＳＴスイッチを実現している。
この場合、ＳＰＳＴスイッチを直列に接続しているため、高周波信号入出力端子数には２つのＦＥＴが接続されることとなり、ロスが増加する結果となる。

また、２ビットの制御電圧で動作するＳＰ４Ｔスイッチを実現するためには、制御電圧がＨＨの場合にオン状態となり、制御電圧がＨＬ、ＬＨ、ＬＬの場合にオフ状態となるＳＰＳＴスイッチと、制御電圧がＨＬの場合にオン状態となり、制御電圧がＨＨ、ＬＨ、ＬＬの場合にオフ状態となるＳＰＳＴスイッチと、制御電圧がＬＨの場合にオン状態となり、制御電圧がＨＨ、ＨＬ、ＬＬの場合にオフ状態となるＳＰＳＴスイッチと、制御電圧がＬＬの場合にオン状態となり、制御電圧がＨＨ、ＨＬ、ＬＨの場合にオフ状態となるＳＰＳＴスイッチが必要となるが、従来このようなＳＰＳＴスイッチを実現する回路は提案されていなかった。

さらに、シャントスイッチ付きのＳＰ３Ｔスイッチ、ＳＰ４Ｔスイッチに関しては、それぞれ制御端子は、３つ、４つ必要であり（図２２参照）、これに対して、２つの制御端子で制御可能なシャントスイッチ付きのＳＰ３Ｔスイッチ、ＳＰ４Ｔスイッチを実現する回路は提案されていなかった。

本発明は、上記実状に鑑みてなされたもので、２ビット制御信号で制御可能で、かつ、所望する単極複数投スイッチ（ＳＰｎＴ）を構成することのできる単極単投（ＳＰＳＴ）スイッチ及び、これを用いた高周波スイッチ装置を提供するものである。

上記本発明の目的を達成するため、本発明に係るＳＰＳＴスイッチは、
第１のエンハンスメント型電界効果トランジスタを有してなる第１のＳＰＳＴスイッチであって、
前記第１のエンハンスメント型電界効果トランジスタのドレインは、前記ＳＰＳＴスイッチの一端とされる一方、ソースは、前記ＳＰＳＴスイッチの他端とされ、前記第１のエンハンスメント型電界効果トランジスタのゲートは第１のスイッチ用第１インピーダンス素子を介して第１の制御電圧が、また、前記第１のエンハンスメント型電界効果トランジスタのドレインは、第１のスイッチ用第２インピーダンス素子を介して第２の制御電圧が、それぞれ印加可能とされてなり、前記第１のエンハンスメント型電界効果トランジスタは、前記第１の制御電圧が論理値Ｈｉｇｈに対応する電圧に、前記第２の制御電圧が論理値Ｌｏｗに対応する電圧に、それぞれ設定された場合にのみオン状態となるよう構成されてなるものである。
また、上記本発明の目的を達成するため、本発明に係るＳＰＳＴスイッチは、
第２のエンハンスメント型電界効果トランジスタを有してなる第２のＳＰＳＴスイッチであって、
前記第２のエンハンスメント型電界効果トランジスタのドレインは、前記ＳＰＳＴスイッチの一端とされる一方、ソースは、前記ＳＰＳＴスイッチの他端とされ、前記第２のエンハンスメント型電界効果トランジスタのゲートは、第２のスイッチ用第１インピーダンス素子を介して第２の制御電圧が、また、前記第２のエンハンスメント型電界効果トランジスタのドレインは、第１のスイッチ用第２インピーダンス素子を介して第１の制御電圧が、それぞれ印加可能とされてなり、前記第２のエンハンスメント型電界効果トランジスタは、前記第１の制御電圧が論理値Ｌｏｗに対応する電圧に、前記第２の制御電圧が論理値Ｈｉｇｈに対応する電圧に、それぞれ設定された場合にのみオン状態となるよう構成されてなるものも好適である。
また、上記本発明の目的を達成するため、本発明に係るＳＰＳＴスイッチは、
第３のエンハンスメント型電界効果トランジスタを有してなる第３のＳＰＳＴスイッチであって、
前記第３のエンハンスメント型電界効果トランジスタのドレインは、前記ＳＰＳＴスイッチの一端とされる一方、ソースは、前記ＳＰＳＴスイッチの他端とされ、前記第３のエンハンスメント型電界効果トランジスタのゲートは、第３のスイッチ用第１インピーダンス素子を介して第１の制御電圧が印加可能とされると共に、第３のスイッチ用第２インピーダンス素子を介して第２の制御電圧が印加可能とされ、
さらに、前記第３のエンハンスメント型電界効果トランジスタのドレインは第３のスイッチ用第３インピーダンス素子を介して第１の制御電圧が、ソースは第３のスイッチ用第４インピーダンス素子を介して第２の制御電圧が、それぞれ印加可能とされ、また、前記第３のエンハンスメント型電界効果トランジスタのドレインは、第３のスイッチ用第５インピーダンス素子を介して、前記第３のエンハンスメント型電界効果トランジスタのソースは、第３のスイッチ用第６インピーダンス素子を介して、共にグランドに接続されてなり、
前記第３のエンハンスメント型電界効果トランジスタは、前記第１及び第２の制御電圧が共に論理値Ｈｉｇｈに対応する電圧に設定された場合にのみオン状態となるよう構成されてなるものも好適である。
さらに、上記本発明の目的を達成するため、本発明に係るＳＰＳＴスイッチは、
第４のデプレッション型電界効果トランジスタを有してなる第４のＳＰＳＴスイッチであって、
前記第４のデプレッション型電界効果トランジスタのドレインは、前記ＳＰＳＴスイッチの一端とされる一方、ソースは、前記ＳＰＳＴスイッチの他端とされ、前記第４のデプレッション型電界効果トランジスタのソースは、第４のスイッチ用第１インピーダンス素子を介して第１の制御電圧が、また、前記第４のデプレッション型電界効果トランジスタのドレインは、第４のスイッチ用第３インピーダンス素子を介して第２の制御電圧が、それぞれ印加可能とされ、前記第４のデプレッション型電界効果トランジスタのゲートは、第４のスイッチ用第２インピーダンス素子を介してグランドに接続され、前記第４のデプレッション型電界効果トランジスタのドレインとソースは、第４のスイッチ用第４インピーダンス素子を介して相互に接続されてなり、前記第４のデプレッション型電界効果トランジスタは、前記第１及び第２の制御電圧が共に論理値Ｌｏｗに対応する電圧に設定された場合にのみオン状態となるよう構成されてなるものも好適である。
また、上記本発明の目的を達成するため、本発明に係る高周波スイッチ装置は、
高周波共通端子と第１の高周波入出力端子との間に第１のカップリングコンデンサと請求項１記載の第１のＳＰＳＴスイッチが、前記高周波共通端子と第２の高周波入出力端子との間に第２のカップリングコンデンサと請求項２記載の第２のＳＰＳＴスイッチが、前記高周波共通端子と第３の高周波入出力端子との間に第３のカップリングコンデンサと請求項３記載の第３のＳＰＳＴスイッチが、前記高周波共通端子と第４の高周波入出力端子との間に第４のカップリングコンデンサと請求項４記載の第４のＳＰＳＴスイッチが、それぞれ設けられ、第１及び第２の制御電圧の設定によって、前記第１乃至第４のＳＰＳＴスイッチのいずれか１つをオン状態とするＳＰ４Ｔスイッチが構成されてなるものである。
さらに、上記本発明の目的を達成するため、本発明に係る高周波スイッチ装置は、
高周波共通端子と第１の高周波入出力端子との間に第１のカップリングコンデンサとＳＰ３Ｔ用第１のＳＰＳＴスイッチが、前記高周波共通端子と第２の高周波入出力端子との間に第２のカップリングコンデンサとＳＰ３Ｔ用第２のＳＰＳＴスイッチが、前記高周波共通端子と第３の高周波入出力端子との間に第３のカップリングコンデンサとＳＰ３Ｔ用第３のＳＰＳＴスイッチが、それぞれ設けられ、
前記ＳＰ３Ｔ用第１乃至第３のＳＰＳＴスイッチは、請求項１乃至請求項４記載の第１乃至第４のＳＰＳＴスイッチのいずれかであって、それぞれの第１及び第２の制御電圧の設定が異なるものが用いられ、ＳＰ３Ｔスイッチが構成されてなるものである。
またさらに、上記本発明の目的を達成するため、本発明に係る高周波スイッチ装置は、
第１乃至第４の高周波入出力端子を有し、前記第１の高周波入出力端子に第１のＳＰＳＴスイッチの一端が、前記第２の高周波入出力端子に前記第１のＳＰＳＴスイッチの他端が第１のカップリングコンデンサを介して、それぞれ接続され、
前記第２の高周波入出力端子に第２のＳＰＳＴスイッチの一端が、前記第３の高周波入出力端子に前記第２のＳＰＳＴスイッチの他端が第２のカップリングコンデンサを介して、それぞれ接続され、
前記第３の高周波入出力端子に第３のＳＰＳＴスイッチの一端が、前記第４の高周波入出力端子に前記第３のＳＰＳＴスイッチの他端が第３のカップリングコンデンサを介して、それぞれ接続され、
前記第４の高周波入出力端子に第４のＳＰＳＴスイッチの一端が、前記第１の高周波入出力端子に前記第４のＳＰＳＴスイッチの他端が第４のカップリングコンデンサを介して、それぞれ接続され、
前記第１乃至第４のＳＰＳＴスイッチは、請求項１乃至請求項４記載のＳＰＳＴスイッチのいずれかであって、それぞれの第１及び第２の制御電圧の設定が異なるものが用いられ、ＤＰＤＴスイッチが構成されてなるものである。

本発明によれば、２ビットの制御信号、すなわち、２つの制御電圧で制御可能なＳＰＳＴスイッチを基本として、複数の経路の切替を可能とする高周波スイッチ装置を構成できるようにしたので、必要最小限度の制御端子数とすることができ、かつ、全ての高周波信号経路が１つのＦＥＴを通過するだけの構成であるため、従来に比して、低ロス、低コストの高周波スイッチ装置を提供することができるという効果を奏するものである。
また、本発明に係るＳＰＳＴスイッチは、ドレインとソースへの電圧印加は、必ずインピーダンス素子を介して行われるよう構成されているため、ＭＯＳ ＦＥＴを含む如何なる種類のＦＥＴであっても動作させることができる。

本発明の実施の形態における高周波スイッチ装置の第１の実施例における回路図である。 本発明の実施の形態における高周波スイッチ装置の第２の実施例における回路図である。 本発明の実施の形態における高周波スイッチ装置の第３の実施例における回路図である。 本発明の実施の形態における高周波スイッチ装置の第４の実施例における回路図である。 本発明の実施の形態における高周波スイッチ装置の第５の実施例における回路図である。 本発明の実施の形態における高周波スイッチ装置の第６の実施例における回路図である。 本発明の実施の形態における高周波スイッチ装置の第７の実施例における回路図である。 本発明の実施の形態における高周波スイッチ装置の第８の実施例における回路図である。 本発明の実施の形態における高周波スイッチ装置の第９の実施例における回路図である。 ＳＰＳＴスイッチの基本構成を示すブロック図である。 従来のＳＰＳＴスイッチの具体回路例を示す回路図である。 図１１に示されたＰＳＴスイッチの真理値を説明する説明図である。 従来のＳＰ３Ｔスイッチの回路図である。 図１４に示されたＳＰ３Ｔスイッチの真理値を説明する説明図である。 従来のＳＰ４Ｔスイッチの回路図である。 図１５に示されたＳＰ４Ｔスイッチの真理値を説明する説明図である。 従来のシャントスイッチ付きＳＰ３Ｔスイッチの回路図である。 従来のＳＰＤＴスイッチの回路構成例を示す回路図である。 図１８に示されたＳＰＤＴスイッチの真理値を説明する説明図である。 従来のＳＰ３Ｔスイッチの他の回路構成例を示す回路図である。 図２０に示されたＳＰ３Ｔスイッチの真理値を説明する説明図である。 図２０に示された従来回路を適用したＳＰ４Ｔスイッチの回路図である。 従来のＳＰ４Ｔスイッチの他の回路構成例を示す回路図である。 図２３に示されたＳＰ４Ｔスイッチの真理値を説明する説明図である。

以下、本発明の実施の形態について、図１乃至図９を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における高周波スイッチ装置の第１の実施例について、図１を参照ししつつ説明する。
この第１の実施例における高周波スイッチ装置は、ＳＰ４Ｔスイッチが構成された例であり、第１乃至第４のＳＰＳＴスイッチ（図１においては、それぞれ「ＳＷ１」、「ＳＷ２」、「ＳＷ３」、「ＳＷ４」と表記）１０１〜１０４と、高周波共通端子（図１においては「ＰＣ」と表記）５０と、第１乃至第４の高周波入出力端子（図１においては、それぞれ「Ｐ１」、「Ｐ２」、「Ｐ３」、「Ｐ４」と表記）５１〜５４と、第１及び第２制御電圧端子５５，５６とを有して構成されたものとなっている。

第１乃至第４のＳＰＳＴスイッチ１０１〜１０４は、いずれも２ビットの制御電圧Ｖ１，Ｖ２で制御可能な単極単投スイッチ（ＳＰＳＴ）スイッチであって、しかも、それぞれの回路構成は、以下に説明するように、制御電圧に対する真理値表が異なる回路構成を有するものとなっている。
最初に、第１のＳＰＳＴスイッチ１０１は、第１のスイッチ用エンハンスメント型ＦＥＴ（図１においては「ＥＦＥＴ１」と表記）１と、第１のスイッチ用第１インピーダンス素子（図１においては「Ｚ１１」と表記）２と、第１のスイッチ用第２インピーダンス素子（図１においては「Ｚ１２」と表記）３とを有して構成されたものとなっている。

そして、第１のスイッチ用エンハンスメント型ＦＥＴ（以下、説明の便宜上「第１ＳＷ用ＥＦＥＴ」と称する）１は、そのゲートが第１スイッチ用第１インピーダンス素子２を介して第１制御電圧端子５５に接続される一方、ドレインは、第１の高周波入出力端子５１と接続されると共に、第１スイッチ用第２インピーダンス素子３を介して第２制御電圧端子５６に接続され、ソースは、第１のカップリングコンデンサ７１を解して高周波共通端子５０に接続されたものとなっている。

第２のＳＰＳＴスイッチ１０２は、第２のスイッチ用エンハンスメント型ＦＥＴ（図１においては「ＥＦＥＴ２」と表記）４と、第２のスイッチ用第１インピーダンス素子（図１においては「Ｚ２１」と表記）５と、第２のスイッチ用第２インピーダンス素子（図１においては「Ｚ２２」と表記）６とを有して構成されたものとなっている。

そして、第２のスイッチ用エンハンスメント型ＦＥＴ（以下、説明の便宜上「第２ＳＷ用ＥＦＥＴ」と称する）４は、そのゲートが第２スイッチ用第１インピーダンス素子５を介して第２制御電圧端子５６に接続される一方、ソースは、第２のカップリングコンデンサ７２を介して高周波共通端子５０に接続され、ドレインは、第２の高周波入出力端子５２に接続されると共に、第２スイッチ用第２インピーダンス素子６を介して第２制御電圧端子５６に接続されたものとなっている。

第３のＳＰＳＴスイッチ１０３は、第３のスイッチ用エンハンスメント型ＦＥＴ（図１においては「ＥＦＥＴ３」と表記）７と、第３のスイッチ用第１乃至第６インピーダンス素子（図１においては、それぞれ、「Ｚ３１」、「Ｚ３２」、「Ｚ３３」、「Ｚ３４」、「３５」、「３６」と表記）８〜１３とを有して構成されたものとなっている。
そして、第３のスイッチ用エンハンスメント型ＦＥＴ（以下、説明の便宜上「第３ＳＷ用ＥＦＥＴ」と称する）７は、そのゲートが第３のスイッチ用第１インピーダンス８を介して第１制御電圧端子５５に接続されると共に、第３のスイッチ用第２インピーダンス９を介して第２制御電圧端子５６に接続されている。

また、第３ＳＷ用ＥＦＥＴ７は、ドレインが第３の高周波入出力端子５３に接続されると共に、第３のスイッチ用第３インピーダンス素子１０を介して第１制御電圧端子５５に、また、第３のスイッチ用第５インピーダンス素子１２を介してグランドに、それぞれ接続されている。
さらに、第３ＳＷ用ＥＦＥＴ７は、ソースが第３のスイッチ用第４インピーダンス素子１１を介して第２制御電圧端子５６に、また、第３のスイッチ用第６インピーダンス素子１３を介してグランドに、それぞれ接続されると共に、第３のカップリングコンデンサ７３を介して高周波共通端子５０に接続されたものとなっている。

なお、本発明の実施の形態において、第３のスイッチ用第１インピーダンス８と第３のスイッチ用第２インピーダンス９の抵抗成分は略同一に、第３のスイッチ用第３インピーダンス１０と第３のスイッチ用第４インピーダンス１１の抵抗成分は略同一に、第３のスイッチ用第５インピーダンス１２と第３のスイッチ用第６インピーダンス１３の抵抗成分は略同一に、それぞれ設定されたものとなっている。

第４のＳＰＳＴスイッチ１０４は、第４のスイッチ用デプレッション型ＦＥＴ（図１においては「ＤＦＥＴ１」と表記）１４と、第４のスイッチ用第１乃至第４インピーダンス素子（図１においては、それぞれ、「Ｚ４１」、「Ｚ４２」、「Ｚ４３」、「Ｚ４４」と表記）１５〜１８とを有して構成されたものとなっている。
そして、第４のスイッチ用デプレッション型ＦＥＴ（以下、説明の便宜上「第４ＳＷ用ＤＦＥＴ」と称する）１４は、そのゲートが第４のスイッチ用第２インピーダンス素子１６を介してグランドに接続される一方、ソースは、第４のカップリングコンデンサ７４を介して高周波共通端子５０に接続されると共に、第４のスイッチ用第１インピーダンス素子１５を介して第１制御電圧端子５５に接続されたものとなっている。

さらに、第４ＳＷ用ＤＦＥＴ１４は、ドレインが第４の高周波入出力端子５４に接続されると共に、第４のスイッチ用第３インピーダンス素子１７を介して第２制御電圧端子５６に接続されている。
また、第４ＳＷ用ＤＦＥＴ１４のソースとドレインは、第４のスイッチ用第４インピーダンス素子１８を介して相互に接続されたものとなっている。

次に、かかる構成における動作について説明する。
最初に、以下の説明において、制御電圧Ｖ１が論理値Ｈｉｇｈ、制御電圧Ｖ２が論理値Ｈｉｇｈの状態を”ＨＨ”、制御電圧Ｖ１が論理値Ｈｉｇｈ、制御電圧Ｖ２が論理値Ｌｏｗの状態を”ＨＬ”、制御電圧Ｖ１が論理値Ｌｏｗ、制御電圧Ｖ２が論理値Ｈｉｇｈの状態を”ＬＨ”、制御電圧Ｖ１が論理値Ｌｏｗ、制御電圧Ｖ２が論理値Ｌｏｗの状態を”ＬＬ”と、それぞれ表記することとする。
なお、論理値Ｈｉｇｈは、例えば３Ｖ程度、論理値Ｌｏｗは、例えば０Ｖ程度である。

まず、第１のＳＰＳＴスイッチ１０１は、制御電圧が”ＨＬ”の場合にオン状態となり、制御電圧が”ＨＨ”、”ＬＨ”、”ＬＬ”の場合にオフ状態となる。
第２のＳＰＳＴスイッチ１０２は、制御電圧が”ＬＨ”の場合にオン状態となり、制御電圧が”ＨＨ”、”ＨＬ”、”ＬＬ”の場合にオフ状態となる。
第３のＳＰＳＴスイッチ１０３は、制御電圧が”ＨＨ”の場合にオン状態となり、制御電圧が”ＨＬ”、”ＬＨ”、”ＬＬ”の場合にオフ状態となる。
第４のＳＰＳＴスイッチ１０４は、制御電圧が”ＬＬ”の場合にオン状態となり、制御電圧が”ＨＨ”、”ＨＬ”、”ＬＨ”の場合にオフ状態となる。

第１のＳＰＳＴスイッチ１０１においては、制御電圧が”ＨＬ”の場合、第１ＳＷ用ＥＦＥＴ１のドレイン電位は０Ｖとなり、ゲート電位は３Ｖとなり、ゲート電位はドレイン電位よりも３Ｖ高くなるため、第１ＳＷ用ＥＦＥＴ１はオン状態となる。
また、制御電圧が”ＬＬ”の場合、第１ＳＷ用ＥＦＥＴ１のドレイン電位及びゲート電位は、共に０Ｖとなり、双方の電位は同電位となるため、第１ＳＷ用ＥＦＥＴ１はオフ状態となる。

また、制御電圧が”ＨＨ”の場合、第１ＳＷ用ＥＦＥＴ１のドレイン電位及びゲート電位は、共に３Ｖとなり、双方の電位は同電位となるため、第１ＳＷ用ＥＦＥＴ１はオフ状態となる。
さらに、制御電圧が”ＨＬ”の場合、第１ＳＷ用ＥＦＥＴ１のドレイン電位は３Ｖとなり、ゲート電位は０Ｖなり、ゲート電位はドレイン電位よりも３Ｖ低くなるため、第１ＳＷ用ＥＦＥＴ１はオフ状態となる。
したがって、第１のＳＰＳＴスイッチ１０１は、制御電圧Ｖ１が論理値Ｈｉｇｈに相当する電圧で、制御電圧Ｖ２が論理値Ｌｏｗに相当する電圧の場合のみオン状態となり、その他の場合にはオフ状態となるよう動作するものとなっている。

次に、第２のＳＰＳＴスイッチ１０２においては、制御電圧が”ＬＨ”の場合、第２ＳＷ用ＥＦＥＴ４のドレイン電位は０Ｖとなり、ゲート電位は３Ｖとなり、ゲート電位はドレイン電位よりも３Ｖ高くなるため、第２ＳＷ用ＥＦＥＴ４はオン状態となる。
また、制御電圧が”ＬＬ”の場合、第２ＳＷ用ＥＦＥＴ４のドレイン電位及びゲート電位は、共に０Ｖとなり、双方の電位は同電位となるため、第２ＳＷ用ＥＦＥＴ４はオフ状態となる。

また、制御電圧が”ＨＨ”の場合、第２ＳＷ用ＥＦＥＴ４のドレイン電位及びゲート電位は、共に３Ｖとなり、双方の電位は同電位となるため、第２ＳＷ用ＥＦＥＴ４はオフ状態となる。
さらに、制御電圧が”ＨＬ”の場合、第２ＳＷ用ＥＦＥＴ４のドレイン電位は３Ｖとなり、ゲート電位は０Ｖとなり、ゲート電位はドレイン電位よりも３Ｖ低くなるため、第２ＳＷ用ＥＦＥＴ４はオフ状態となる。
したがって、第２のＳＰＳＴスイッチ１０２は、制御電圧Ｖ１が論理値Ｌｏｗに相当する電圧で、制御電圧Ｖ２が論理値Ｈｉｇｈに相当する電圧の場合のみオン状態となり、その他の場合にはオフ状態となるよう動作するものとなっている。

次に、第３のＳＰＳＴスイッチ１０３においては、制御電圧が”ＨＨ”の場合、第３ＳＷ用ＥＦＥＴ７のドレイン電位は、制御電圧Ｖ１を第３のスイッチ用第３インピーダンス素子１０の抵抗成分の抵抗値Ｒ３３と、第３のスイッチ用第５インピーダンス素子１２の抵抗成分の抵抗値Ｒ３５とで抵抗分割した電圧である２Ｖとなる。また、第３ＳＷ用ＥＦＥＴ７のソース電位は、制御電圧Ｖ２を、第３のスイッチ用第４インピーダンス素子１１の抵抗成分の抵抗値Ｒ３４と、第３のスイッチ用第６インピーダンス素子１３の抵抗成分の抵抗値Ｒ３６とで抵抗分割した電圧である２Ｖとなる。
さらに、第３ＳＷ用ＥＦＥＴ７のゲート電位は、３Ｖとなり、ゲート電位は、ソース電位、ドレイン電位よりも約１Ｖ高くなるため、第３ＳＷ用ＥＦＥＴ７はオン状態となる。

また、制御電圧が”ＨＬ”の場合、第３のスイッチ用第４インピーダンス素子１１、第３のスイッチ用第５インピーダンス素子１２、及び、第３のスイッチ用第６インピーダンス素子１３が並列接続されたと等価な状態となり、この並列接続に対して第３のスイッチ用第３インピーダンス素子１０が直列接続された状態となる。

第３のスイッチ用第５インピーダンス素子１２、及び、第３のスイッチ用第６インピーダンス素子１３の抵抗成分は、先の抵抗値Ｒ３３の２倍程度となるので、第３のスイッチ用第４インピーダンス素子１１、第３のスイッチ用第５インピーダンス素子１２、及び、第３のスイッチ用第６インピーダンス素子１３の並列接続部分の抵抗成分は、第３のスイッチ用第３インピーダンス素子１０の抵抗成分の値Ｒ３３の半分程度となる。
したがって、第３ＳＷ用ＥＦＥＴ７のドレイン電位、及び、ソース電位は１Ｖ程度となる。

また、第３ＳＷ用ＥＦＥＴ７のゲート電位は、制御電圧Ｖ１，Ｖ２の電位差を、略同一の抵抗値で抵抗分割するため約１．５Ｖとなる。
そして、ゲート電位は、トレイン電位よりも０．５Ｖ高い電位となるが、ＥＦＥＴのピンチオフ電圧が０．６Ｖ程度あるため、第３ＳＷ用ＥＦＥＴ７はオフ状態となる。

また、制御電圧が”ＬＨ”の場合は、制御電圧が”ＨＬ”の場合と同様になるため、第３ＳＷ用ＥＦＥＴ７はオフ状態となる。
さらに、制御電圧が”ＬＬ”の場合、第３ＳＷ用ＥＦＥＴ７のドレイン電位、ソース電位、及び、ゲート電位は、いずれも０Ｖとなり、ゲート電位は、ドレイン電位、及び、ソース電位と同電位となるため、第３ＳＷ用ＥＦＥＴ７はオフ状態となる。
したがって、第３ＳＷ用ＥＦＥＴ７は、制御電圧Ｖ１及びＶ２が、いずれも論理値Ｈｉｇｈに相当する電圧の場合のみオン状態となり、その他の場合にはオフ状態とななるよう動作するものとなっている。

次に、第４のＳＰＳＴスイッチ１０４においては、制御電圧が”ＬＬ”の場合、第４ＳＷ用ＤＦＥＴ１４のドレイン電位、ソース電位、及び、ゲート電位は、いずれも０Ｖとなり、ゲート電位は、ドレイン電位、及び、ソース電位と同電位となるため、第４ＳＷ用ＤＦＥＴ１４はオン状態となる。
また、制御電圧が”ＨＨ”の場合、第４ＳＷ用ＤＦＥＴ１４のドレイン電位、及び、ソース電位は共に３Ｖとなり、ゲート電位は０Ｖとなり、ゲート電位はドレイン電位、及び、ソース電位よりも３Ｖ低い値となるため、第４ＳＷ用ＤＦＥＴ１４はオフ状態となる。

また、制御電圧が”ＨＬ”の場合、第４のスイッチ用第１インピーダンス素子１５、第４のスイッチ用第３インピーダンス素子１７、及び、第４のスイッチ用第４インピーダンス素子１８の、略同一の抵抗値で抵抗分割されるため、第４ＳＷ用ＤＦＥＴ１４のソース電位は約２Ｖ、ドレイン電位は約１Ｖ、ゲート電位は０Ｖとなり、ゲート電位はドレイン電位よりも約１Ｖ低いため、第４ＳＷ用ＤＦＥＴ１４はオフ状態となる。

さらに、制御電圧が”ＬＨ”の場合、制御電圧が”ＨＬ”の場合と同様に第４ＳＷ用ＤＦＥＴ１４はオフ状態となる。
したがって、第４ＳＷ用ＤＦＥＴ１４は、制御電圧Ｖ１及びＶ２が共に論理値Ｌｏｗに相当する電圧の場合にのみオン状態となり、その他の場合にはオフ状態となるよう動作するものとなっている。

第１乃至第４のＳＰＳＴスイッチ１０１〜１０４は、先に説明したように容量を介して高周波共通端子５０に接続されており、各々がオン状態となる際の制御電圧の設定は互いに異なっており、しかも、オン状態となる際の２つの制御電圧の設定は１つだけであり、その他の状態ではオフ状態となるため、２ビットで制御可能なＳＰ４Ｔスイッチが実現されたものとなっている。

次に、第２の実施例について、図２を参照しつつ説明する。
なお、図１に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この高周波スイッチ装置は、第１乃至第３のＳＰＳＴスイッチ１０１〜１０３を用いてＳＰ３Ｔスイッチが構成されたものである。
高周波共通端子５０に対して、第１のＳＰＳＴスイッチ１０１（ＳＰ３Ｔ用第１のＳＰＳＴスイッチ）が第１のカップリングコンデンサ７１を介して、第２のＳＰＳＴスイッチ（ＳＰ３Ｔ用第２のＳＰＳＴスイッチ）１０２が第２のカップリングコンデンサ７２を介して、第３のＳＰＳＴスイッチ（ＳＰ３Ｔ用第３のＳＰＳＴスイッチ）１０３が第３のカップリングコンデンサ７３を介して、それぞれ接続される点は、図１に示されたＳＰ４Ｔスイッチの場合と同一である。

この構成においては、制御電圧が”ＨＬ”の場合に、第１のＳＰＳＴスイッチ１０１のみがオン状態となり、高周波共通端子５０と第１の高周波入出力端子５１とが第１のＳＰＳＴスイッチ１０１を介して接続される。
また、制御電圧が”ＬＨ”の場合に、第２のＳＰＳＴスイッチ１０２のみがオン状態となり、高周波共通端子５０と第２の高周波入出力端子５２とが第２のＳＰＳＴスイッチ１０２を介して接続される。
さらに、制御電圧が”ＨＨ”の場合に、第３のＳＰＳＴスイッチ１０３のみがオン状態となり、高周波共通端子５０と第３の高周波入出力端子５３とが第３のＳＰＳＴスイッチ１０３を介して接続される。

次に、第３の実施例について、図３を参照しつつ説明する。
なお、図１、図２に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この高周波スイッチ装置は、第１乃至第４のＳＰＳＴスイッチ１０１〜１０４を用いてＤＰＤＴスイッチが構成されたものである。
以下、具体的に説明すれば、まず、第１のＳＰＳＴスイッチ１０１は、第１ＳＷ用ＥＦＥＴ１のドレインが第１の高周波入出力端子５１に接続される一方、第１ＳＷ用ＥＦＥＴ１のソースが第１のカップリングコンデンサ７１を介して第２の高周波入出力端子５２に接続されている。

また、第２のＳＰＳＴスイッチ１０２は、第２ＳＷ用ＥＦＥＴ１のソースが第２の高周波入出力端子５２に接続される一方、ドレインが第２のカップリングコンデンサ７２を介して第３の高周波入出力端子５３に接続されている。
また、第３のＳＰＳＴスイッチ１０３は、第３ＳＷ用ＥＦＥＴ３のソースが第３の高周波入出力端子５３に接続される一方、ドレインが第３のカップリングコンデンサ７３を介して第４の高周波入出力端子５４に接続されている。
さらに、第４のＳＰＳＴスイッチ１０４は、第４ＳＷ用ＤＦＥＴ１４のソースが第４のカップリングコンデンサ７４を介して第１の高周波入出力端子５１に接続される一方、ドレインが第４の高周波入出力端子５４に接続されている。

かかる構成において、制御電圧が”ＨＬ”の場合、第１の高周波入出力端子５１と第２の高周波入出力端子５２間がオン状態となり、第２の高周波入出力端子５２と第３の高周波入出力端子５３間、第３の高周波入出力端子５３と第４の高周波入出力端子５４間、第４の高周波入出力端子５４と第１の高周波入出力端子５１間は、いずれもオフ状態となる。

また、制御電圧が”ＬＨ”の場合、第２の高周波入出力端子５２と第３の高周波入出力端子５３間がオン状態となり、第１の高周波入出力端子５１と第２の高周波入出力端子５２間、第３の高周波入出力端子５３と第４の高周波入出力端子５４間、第４の高周波入出力端子５４と第１の高周波入出力端子５１間は、いずれもオフ状態となる。

また、制御電圧が”ＨＨ”の場合、第３の高周波入出力端子５３と第４の高周波入出力端子５４間がオン状態となり、第１の高周波入出力端子５１と第２の高周波入出力端子５２間、第２の高周波入出力端子５２と第３の高周波入出力端子５３間、第４の高周波入出力端子５４と第１の高周波入出力端子５１間は、いずれもオフ状態となる。

さらに、制御電圧が”ＬＬ”の場合、第４の高周波入出力端子５４と第１の高周波入出力端子５１間がオン状態となり、第１の高周波入出力端子５１と第２の高周波入出力端子５２間、第２の高周波入出力端子５２と第３の高周波入出力端子５３間、第３の高周波入出力端子５３と第４の高周波入出力端子５４間は、いずれもオフ状態となる。

次に、第４の実施例について、図４を参照しつつ説明する。
なお、図１、図２、図３に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この高周波スイッチ装置は、第３のＳＰＳＴスイッチ１０３を用いたＳＰＳＴスイッチが構成されたものである。

第３のＳＰＳＴスイッチ１０３において、第３ＳＷ用ＥＦＥＴ３のドレインが第１の高周波入出力端子５１に接続される一方、ソースが第２の高周波入出力端子５２に接続されたものとなっている。
かかる構成において、制御電圧が”ＨＨ”の場合、第３ＳＷ用ＥＦＥＴ３がオン状態となることに伴い、第１の高周波入出力端子５１と第２の高周波入出力端子５２間がオン状態となる。

次に、第５の実施例について、図５を参照しつつ説明する。
なお、図１、図２、図３、図４に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この高周波スイッチ装置は、第４のＳＰＳスイッチ１０４を用いたＳＰＳＴスイッチが構成されたしたものである。

第４のＳＰＳＴスイッチ１０４において、第４ＳＷ用ＤＥＦＴ１４のドレインが第１の高周波入出力端子５１に接続される一方、ソースが第２の高周波入出力端子５２に接続されたものとなっている。
かかる構成において、制御電圧が”ＬＬ”の場合、第４ＳＷ用ＥＦＥＴ１４がオン状態となることに伴い、第１の高周波入出力端子５１と第２の高周波入出力端子５２間がオン状態となる。

次に、第６の実施例について、図６を参照しつつ説明する。
なお、図１、図２、図３、図４、図５に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この高周波スイッチ装置は、第１乃至第４のＳＰＳＴスイッチ１０１〜１０４を用いて構成されたＳＰ４Ｔスイッチに、シャントスイッチとして作用する第５乃至第８のスイッチ（図６においては、それぞれ「ＳＷ５」、「ＳＷ６」、「ＳＷ７」、「ＳＷ８」と表記）１０５〜１０８が設けられたものとなっている。

第１乃至第４のＳＰＳＴスイッチ１０１〜１０４により構成されるＳＰ４Ｔスイッチについては、図１に示された回路例と基本的に同一であり、図６においては、具体的な回路構成を省略し、単極単投スイッチの回路記号で表しており、そのため、その詳細な再度の説明は省略し、以下、第５乃至第８のスイッチ１０５〜１０８について説明する。
まず、第５のスイッチ１０５は、第５のスイッチ用デプレッション型ＦＥＴ（図６においては「ＤＦＥＴ５」と表記）２１と、第５のスイッチ用第１乃至第３インピーダンス素子（図６においては、それぞれ、「Ｚ５１」、「Ｚ５２」、「Ｚ５３」と表記）２２〜２４とを有して構成されたものとなっている。

第５のスイッチ用デプレッション型ＦＥＴ（以下、説明の便宜上「第５ＳＷ用ＤＦＥＴ」と称する）２１は、ドレインが第５スイッチ用第１カップリングコンデンサ（図６においては「Ｃ５１」と表記）２５を介して第１の高周波入出力端子５１に接続されると共に、第５のスイッチ用第３インピーダンス素子２４を介して第１制御電圧端子５５に接続される一方、ソースは、第５スイッチ用第２カップリングコンデンサ（図６においては「Ｃ５２」と表記）２６を介してグランドに接続されている。

また、第５ＳＷ用ＤＦＥＴ２１のゲートは、第５のスイッチ用第１インピーダンス素子２２を介して第１制御電圧端子５５に接続されると共に、第５のスイッチ用第２インピーダンス素子２３を介して第２制御電圧端子５６に接続されている。

次に、第６のスイッチ１０６は、第６のスイッチ用デプレッション型ＦＥＴ（図６においては「ＤＦＥＴ６」と表記）２７と、第６のスイッチ用第１乃至第３インピーダンス素子（図６においては、それぞれ、「Ｚ６１」、「Ｚ６２」、「Ｚ６３」と表記）２８〜３０とを有して構成されたものとなっている。
第６のスイッチ用デプレッション型ＦＥＴ（以下、説明の便宜上「第６ＳＷ用ＤＦＥＴ」と称する）２７は、ドレインが第６スイッチ用第１カップリングコンデンサ（図６においては「Ｃ６１」と表記）３１を介して第２の高周波入出力端子５２に接続される一方、ソースは、第６スイッチ用第２カップリングコンデンサ（図６においては「Ｃ６２」と表記）３２を介してグランドに接続されると共に、第６のスイッチ用第３インピーダンス素子３０を介して第２制御電圧端子５６に接続されている。
また、第６ＳＷ用ＤＦＥＴ２７のゲートは、第６のスイッチ用第１インピーダンス素子２８を介して第１制御電圧端子５５に接続されると共に、第６のスイッチ用第２インピーダンス素子２９を介して第２制御電圧端子５６に接続されている。

次に、第７のスイッチ１０７は、第７のスイッチ用デプレッション型ＦＥＴ（図６においては「ＤＦＥＴ７」と表記）３３と、第７のスイッチ用第１乃至第４インピーダンス素子（図６においては、それぞれ、「Ｚ７１」、「Ｚ７２」、「Ｚ７３」、「Ｚ７４」と表記）３４〜３７と、第１及び第２のダイオード（図６においては、それぞれ「Ｄｘ７１」、「Ｄｘ７２」と表記）３８，３９を有して構成されたものとなっている。

第７のスイッチ用デプレッション型ＦＥＴ（以下、説明の便宜上「第７ＳＷ用ＤＦＥＴ」と称する）３３は、ドレインが第７スイッチ用第１カップリングコンデンサ（図６においては「Ｃ７１」と表記）４１を介して第３の高周波入出力端子５３に接続されると共に、第７のスイッチ用第３インピーダンス素子３６を介して第１制御電圧端子５５に接続される一方、ソースは、第７スイッチ用第２カップリングコンデンサ（図６においては「Ｃ７２」と表記）４２を介してグランドに接続されると共に、第７のスイッチ用第４インピーダンス素子３７を介して第２制御電圧端子５６に接続されている。

また、第７ＳＷ用ＤＦＥＴ３３のゲートは、第７のスイッチ用第１インピーダンス素子３４を介して第１制御電圧端子５５に接続されると共に、第７のスイッチ用第２インピーダンス素子３５を介して第２制御電圧端子５６に接続されている。
さらに、第７ＳＷ用ＤＦＥＴ３３のゲートとグランドとの間には、第１及び第２のダイオード３８，３９がグランドに対して順方向となるように直列接続されて設けられている。
すなわち、第１のダイオード３８のアノードは、第７ＳＷ用ＤＦＥＴ３３のゲートに接続される一方、カソードは、第２のダイオード３９のアノードに接続され、第２のダイオード３９のカソードは、グランドに接続されたものとなっている。

次に、第８のスイッチ１０８は、第８のスイッチ用エンハンスメント型ＦＥＴ（図６においては「ＥＦＥＴ８」と表記）４３と、第８のスイッチ用第１乃至第３インピーダンス素子（図６においては、それぞれ、「Ｚ８１」、「Ｚ８２」、「Ｚ８３」と表記）４４〜４６とを有して構成されたものとなっている。
第８のスイッチ用エンハンスメント型ＦＥＴ（以下、説明の便宜上「第８ＳＷ用ＥＦＥＴ」と称する）４３は、ドレインが第８スイッチ用第１カップリングコンデンサ（図６においては「Ｃ８１」と表記）４７を介して第４の高周波入出力端子５４に接続されると共に、第８のスイッチ用第３インピーダンス素子４６を介してグランドに接続される一方、ソースは、第８スイッチ用第２カップリングコンデンサ（図６においては「Ｃ８２」と表記）４８を介してグランドに接続されている。

また、第８ＳＷ用ＥＦＥＴ４３のゲートは、第８のスイッチ用第１インピーダンス素子４４を介して第１制御電圧端子５５に接続されると共に、第８のスイッチ用第２インピーダンス素子４５を介して第２制御電圧端子５６に接続されている。
かかる構成において、第１乃至第４のＳＰＳＴスイッチ１０１〜１０４は、先に説明したように、それぞれ制御電圧Ｖ１，Ｖ２の特定の組み合わせでのみオン状態となる点は、図１に示された回路例と同様である。
これに対して、第５のスイッチ１０５は、制御電圧が”ＨＬ”の場合、第５ＳＷ用ＤＦＥＴ２１のドレイン電位は３Ｖ、ゲート電位は１．５Ｖとなり、ゲート電位はドレイン電位よりも１．５Ｖ低くなるため、第５ＳＷ用ＤＦＥＴ２１はオフ状態となる。

また、第５ＳＷ用ＤＦＥＴ２１は、制御電圧が”ＬＬ”の場合、ドレイン電位、及び、ゲート電位は、共に０Ｖとなり、ゲート電位とドレイン電位は同電位となるため、第５ＳＷ用ＤＦＥＴ２１はオン状態となる。
また、第５ＳＷ用ＤＦＥＴ２１は、制御電圧が”ＨＨ”の場合、ドレイン電位、及び、ゲート電位は、共に３Ｖとなり、ゲート電位とドレイン電位は同電位となるため、第５ＳＷ用ＤＦＥＴ２１はオン状態となる。

さらに、第５ＳＷ用ＤＦＥＴ２１は、制御電圧が”ＬＨ”の場合、ソース電位は０Ｖ、ゲート電位は１．５Ｖとなり、ゲート電位はドレイン電位よりも１．５Ｖ高くなるため、第５ＳＷ用ＤＦＥＴ２１はオン状態となる。
したがって、第５のスイッチ１０５は、制御電圧Ｖ１が論理値Ｈｉｇｈに相当する電圧となり、制御電圧Ｖ２が論理値Ｌｏｗに相当する電圧となった場合にのみオフ状態となり、その他の場合には、オン状態となるＳＰＳＴスイッチとして動作するものとなっている。

次に、第６のスイッチ１０６は、制御電圧が”ＬＨ”の場合、第６ＳＷ用ＤＦＥＴ２７のソース電位は３Ｖ、ゲート電位は１．５Ｖとなり、ゲート電位はソース電位よりも１．５Ｖ低くなるため、第６ＳＷ用ＤＦＥＴ２７はオフ状態となる。
また、制御電圧が”ＬＬ”の場合、第６ＳＷ用ＤＦＥＴ２７のソース電位、及び、ゲート電位は共に０Ｖとなり、ゲート電位とソース電位は同電位となるため、第６ＳＷ用ＤＦＥＴ２７はオン状態となる。

また、制御電圧が”ＨＨ”の場合、第６ＳＷ用ＤＦＥＴ２７のソース電位、及び、ゲート電位は、共に３Ｖとなり、ゲート電位はソース電位と同電位となるため、第６ＳＷ用ＤＦＥＴ２７はオン状態となる。
さらに、制御電圧が”ＨＬ”の場合、第６ＳＷ用ＤＦＥＴ２７のソース電位は０Ｖ、ゲート電位は１．５Ｖとなり、ゲート電位はソース電位よりも１．５Ｖ高くなるため、第６ＳＷ用ＤＦＥＴ２７はオン状態となる。
したがって、第６のスイッチ１０６は、制御電圧Ｖ１が論理値Ｌｏｗに相当する電圧となり、制御電圧Ｖ２が論理値Ｈｉｇｈに相当する電圧となった場合にのみオフ状態となり、その他の場合には、オン状態となるＳＰＳＴスイッチとして動作するものとなっている。

次に、第７のスイッチ１０７は、制御電圧が”ＨＨ”の場合、第７ＳＷ用ＤＦＥＴ３３のドレイン電位、及び、ソース電位は、共に３Ｖとなり、ゲート電位は第１及び第２のダイオード３８，３９により電圧がクリップされて１．５Ｖ程度となり、ゲート電位はソース電位よりも低くなるため、第７ＳＷ用ＤＦＥＴ３３はオフ状態となる。
また、制御電圧が”ＨＬ”の場合、第７ＳＷ用ＤＦＥＴ３３のソース電位は０Ｖ、ゲート電位は１．５Ｖとなり、ゲート電位はソース電位よりも１．５Ｖ高くなるため、第７ＳＷ用ＤＦＥＴ３３はオン状態となる。

また、制御電圧が”ＬＨ”の場合、第７ＳＷ用ＤＦＥＴ３３のドレイン電位は０Ｖ、ゲート電位は１．５Ｖとなり、ゲート電位はソース電位よりも１．５Ｖ高くなるため、第７ＳＷ用ＤＦＥＴ３３はオン状態となる。
さらに、制御電圧が”ＬＬ”の場合、第７ＳＷ用ＤＦＥＴ３３のソース電位、及び、ゲート電位は、共に０Ｖとなり、ゲート電位はソース電位と同電位となるため、第７ＳＷ用ＤＦＥＴ３３はオン状態となる。
したがって、第７のスイッチ１０７は、制御電圧Ｖ１，Ｖ２共に論理値Ｈｉｇｈに相当する電圧となった場合にのみオフ状態となり、その他の場合には、オン状態となるＳＰＳＴスイッチとして動作するものとなっている。

次に、第８のスイッチ１０８は、制御電圧が”ＬＬ”の場合、第８ＳＷ用ＥＦＥＴ４３のソース電位、及び、ゲート電位は、共に０Ｖとなり、ゲート電位はソース電位と同電位となるため、第８ＳＷ用ＥＦＥＴ４３はオフ状態となる。
また、制御電圧が”ＨＨ”の場合、第８ＳＷ用ＥＦＥＴ４３のドレイン電位は０Ｖ、ゲート電位は３Ｖとなり、ゲート電位はドレイン電位よりも３Ｖ高くなるため、第８ＳＷ用ＥＦＥＴ４３はオン状態となる。

また、制御電圧が”ＨＬ”の場合、第８ＳＷ用ＥＦＥＴ４３のドレイン電位は０Ｖ、ゲート電位は１．５Ｖとなり、ゲート電位はドレイン電位よりも１．５Ｖ高くなるため、第８ＳＷ用ＥＦＥＴ４３はオン状態となる。
さらに、制御電圧が”ＬＨ”の場合、第８ＳＷ用ＥＦＥＴ４３のソース電位は０Ｖ、ゲート電位は１．５Ｖとなり、ゲート電位はソース電位よりも１．５Ｖ高くなるため、第８ＳＷ用ＥＦＥＴ４３はオン状態となる。
したがって、第８のスイッチ１０８は、制御電圧Ｖ１，Ｖ２共に論理値Ｌｏｗに相当する電圧となった場合にのみオフ状態となり、その他の場合には、オン状態となるＳＰＳＴスイッチとして動作するものとなっている。

しかして、この第６の実施例においては、制御電圧が”ＨＬ”で、第１乃至第４のＳＰＳＴスイッチ１０１〜１０４の内、第１のＳＰＳＴスイッチ１０１のみがオン状態の場合、第５乃至第８のスイッチ１０５〜１０８の内、第５のスイッチ１０５のみがオフ状態となり、第６乃至第８のスイッチ１０６〜１０８はオン状態となり、シャントスイッチとして機能する。

また、制御電圧が”ＬＨ”で、第１乃至第４のＳＰＳＴスイッチ１０１〜１０４の内、第２のＳＰＳＴスイッチ１０２のみがオン状態の場合、第５乃至第８のスイッチ１０５〜１０８の内、第６のスイッチ１０６のみがオフ状態となり、第５のスイッチ１０５、第７のスイッチ１０７、及び、至第８のスイッチ１０８はオン状態となり、シャントスイッチとして機能する。

また、制御電圧が”ＨＨ”で、第１乃至第４のＳＰＳＴスイッチ１０１〜１０４の内、第３のＳＰＳＴスイッチ１０３のみがオン状態の場合、第５乃至第８のスイッチ１０５〜１０８の内、第７のスイッチ１０７のみがオフ状態となり、第５のスイッチ１０５、第６のスイッチ１０６、及び、至第８のスイッチ１０８はオン状態となり、シャントスイッチとして機能する。

さらに、制御電圧が”ＬＬ”で、第１乃至第４のＳＰＳＴスイッチ１０１〜１０４の内、第４のＳＰＳＴスイッチ１０４のみがオン状態の場合、第５乃至第８のスイッチ１０５〜１０８の内、第８のスイッチ１０８のみがオフ状態となり、第５乃至第７のスイッチ１０５〜１０７はオン状態となり、シャントスイッチとして機能する。

次に、第７の実施例について図７を参照しつつ説明する。
この例は、ＳＰＳＴスイッチの他の構成例を示すもので、この第９のＳＰＳＴスイッチ１０９は、図６において示された第５のスイッチ１０５を基本としたものである。なお、図６に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
第９のＳＰＳＴスイッチ１０９は、第５ＳＷ用ＤＦＥＴ２１と、第５のスイッチ用第１乃至第３インピーダンス素子２２〜２４とを有して構成されたものとなっている。

第５ＳＷ用ＤＦＥＴ２１は、ドレインが第１の高周波入出力端子５１に接続されると共に、第５のスイッチ用第３インピーダンス素子２４を介して第１制御電圧端子５５に接続される一方、ソースは、第２の高周波入出力端子５２に接続されている。

そして、第５ＳＷ用ＤＦＥＴ２１のゲートは、第５のスイッチ用第１インピーダンス素子２２を介して第１制御電圧端子５５に接続されると共に、第５のスイッチ用第２インピーダンス素子２３を介して第２制御電圧端子５６に接続されている。

かかる構成において、第９のＳＰＳＴスイッチ１０９は、制御電圧が”ＨＬ”の場合にのみオフ状態となり、制御電圧が他の状態、すなわち、”ＬＬ”、”ＨＨ”、”ＬＨ”の場合にオン状態となるＳＰＳＴスイッチとして機能するものとなっている。
なお、先の図６に示された第６のスイッチ１０６の回路構成を基本としても、同様にＳＰＳＴスイッチを実現することができる。

次に、第８の実施例について図８を参照しつつ説明する。
この例は、ＳＰＳＴスイッチの他の構成例を示すもので、この第１０のＳＰＳＴスイッチ１１０は、図６において示された第７のスイッチ１０７を基本としたものである。なお、図６に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。

第１０のＳＰＳＴスイッチ１１０は、第７ＳＷ用ＤＦＥＴ３３と、第７のスイッチ用第１乃至第４インピーダンス素子３４〜３７と、第１及び第２のダイオード３８，３９を有して構成されたものとなっている。
第７ＳＷ用ＤＦＥＴ３３は、ドレインが第１の高周波入出力端子５１に接続されると共に、第７のスイッチ用第３インピーダンス素子３６を介して第１制御電圧端子５５に接続される一方、ソースは、第２の高周波入出力端子５２に接続されると共に、第７のスイッチ用第４インピーダンス素子３７を介して第２制御電圧端子５６に接続されている。

また、第７ＳＷ用ＤＦＥＴ３３のゲートは、第７のスイッチ用第１インピーダンス素子３４を介して第１制御電圧端子５５に接続されると共に、第７のスイッチ用第２インピーダンス素子３５を介して第２制御電圧端子５６に接続されている。
さらに、第７ＳＷ用ＤＦＥＴ３３のゲートとグランドとの間には、第１及び第２のダイオード３８，３９がグランドに対して順方向となるように直列接続されて設けられている。

すなわち、第１のダイオード３８のアノードは、第７ＳＷ用ＤＦＥＴ３３のゲートに接続される一方、カソードは、第２のダイオード３９のアノードに接続され、第２のダイオード３９のカソードは、グランドに接続されたものとなっている。

かかる構成において、第１０のＳＰＳＴスイッチ１１０は、制御電圧が”ＨＨ”の場合にのみオフ状態となり、制御電圧が他の状態、すなわち、”ＨＬ”、”ＬＨ”、”ＬＬ”の場合にオン状態となるＳＰＳＴスイッチとして機能するものとなっている。

次に、第９の実施例について図９を参照しつつ説明する。
この例は、ＳＰＳＴスイッチの他の構成例を示すもので、この第１１のＳＰＳＴスイッチ１１１は、図６において示された第８のスイッチ１０８を基本としたものである。なお、図６に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
第１１のＳＰＳＴスイッチ１１１は、第８ＳＷ用ＥＦＥＴ４３と、第８のスイッチ用第１乃至第３インピーダンス素子４４〜４６とを有して構成されたものとなっている。

第８ＳＷ用ＥＦＥＴ４３は、ドレインが第１の高周波入出力端子５１に接続されると共に、第８のスイッチ用第３インピーダンス素子４６を介してグランドに接続される一方、ソースは、第２の高周波入出力端子５２に接続されている。

そして、第８ＳＷ用ＥＦＥＴ４３のゲートは、第８のスイッチ用第１インピーダンス素子４４を介して第１制御電圧端子５５に接続されると共に、第８のスイッチ用第２インピーダンス素子４５を介して第２制御電圧端子５６に接続されている。
かかる構成において、第１１のスイッチ１１１は、制御電圧Ｖ１，Ｖ２共に論理値Ｌｏｗに相当する電圧となった場合にのみオフ状態となり、その他の場合には、オン状態となるＳＰＳＴスイッチとして動作するものとなっている。

２ビット制御信号で制御可能なＳＰＳＴスイッチを用いて複数経路の切替が所望される高周波スイッチ装置に適用できる。

１０１…第１のＳＰＳＴスイッチ
１０２…第２のＳＰＳＴスイッチ
１０３…第３のＳＰＳＴスイッチ
１０４…第４のＳＰＳＴスイッチ

Claims (8)

1. 第１のエンハンスメント型電界効果トランジスタを有してなる第１のＳＰＳＴスイッチであって、
   前記第１のエンハンスメント型電界効果トランジスタのドレインは、前記ＳＰＳＴスイッチの一端とされる一方、ソースは、前記ＳＰＳＴスイッチの他端とされ、前記第１のエンハンスメント型電界効果トランジスタのゲートは第１のスイッチ用第１インピーダンス素子を介して第１の制御電圧が、また、前記第１のエンハンスメント型電界効果トランジスタのドレインは、第１のスイッチ用第２インピーダンス素子を介して第２の制御電圧が、それぞれ印加可能とされてなり、前記第１のエンハンスメント型電界効果トランジスタは、前記第１の制御電圧が論理値Ｈｉｇｈに対応する電圧に、前記第２の制御電圧が論理値Ｌｏｗに対応する電圧に、それぞれ設定された場合にのみオン状態となるよう構成されてなることを特徴とする高周波スイッチ装置。
2. 第２のエンハンスメント型電界効果トランジスタを有してなる第２のＳＰＳＴスイッチであって、
   前記第２のエンハンスメント型電界効果トランジスタのドレインは、前記ＳＰＳＴスイッチの一端とされる一方、ソースは、前記ＳＰＳＴスイッチの他端とされ、前記第２のエンハンスメント型電界効果トランジスタのゲートは、第２のスイッチ用第１インピーダンス素子を介して第２の制御電圧が、また、前記第２のエンハンスメント型電界効果トランジスタのドレインは、第１のスイッチ用第２インピーダンス素子を介して第１の制御電圧が、それぞれ印加可能とされてなり、前記第２のエンハンスメント型電界効果トランジスタは、前記第１の制御電圧が論理値Ｌｏｗに対応する電圧に、前記第２の制御電圧が論理値Ｈｉｇｈに対応する電圧に、それぞれ設定された場合にのみオン状態となるよう構成されてなることを特徴とする高周波スイッチ装置。
3. 第３のエンハンスメント型電界効果トランジスタを有してなる第３のＳＰＳＴスイッチであって、
   前記第３のエンハンスメント型電界効果トランジスタのドレインは、前記ＳＰＳＴスイッチの一端とされる一方、ソースは、前記ＳＰＳＴスイッチの他端とされ、前記第３のエンハンスメント型電界効果トランジスタのゲートは、第３のスイッチ用第１インピーダンス素子を介して第１の制御電圧が印加可能とされると共に、第３のスイッチ用第２インピーダンス素子を介して第２の制御電圧が印加可能とされ、
   さらに、前記第３のエンハンスメント型電界効果トランジスタのドレインは第３のスイッチ用第３インピーダンス素子を介して第１の制御電圧が、ソースは第３のスイッチ用第４インピーダンス素子を介して第２の制御電圧が、それぞれ印加可能とされ、また、前記第３のエンハンスメント型電界効果トランジスタのドレインは、第３のスイッチ用第５インピーダンス素子を介して、前記第３のエンハンスメント型電界効果トランジスタのソースは、第３のスイッチ用第６インピーダンス素子を介して、共にグランドに接続されてなり、
   前記第３のエンハンスメント型電界効果トランジスタは、前記第１及び第２の制御電圧が共に論理値Ｈｉｇｈに対応する電圧に設定された場合にのみオン状態となるよう構成されてなることを特徴とする高周波スイッチ装置。
4. 第４のデプレッション型電界効果トランジスタを有してなる第４のＳＰＳＴスイッチであって、
   前記第４のデプレッション型電界効果トランジスタのドレインは、前記ＳＰＳＴスイッチの一端とされる一方、ソースは、前記ＳＰＳＴスイッチの他端とされ、前記第４のデプレッション型電界効果トランジスタのソースは、第４のスイッチ用第１インピーダンス素子を介して第１の制御電圧が、また、前記第４のデプレッション型電界効果トランジスタのドレインは、第４のスイッチ用第３インピーダンス素子を介して第２の制御電圧が、それぞれ印加可能とされ、前記第４のデプレッション型電界効果トランジスタのゲートは、第４のスイッチ用第２インピーダンス素子を介してグランドに接続され、前記第４のデプレッション型電界効果トランジスタのドレインとソースは、第４のスイッチ用第４インピーダンス素子を介して相互に接続されてなり、前記第４のデプレッション型電界効果トランジスタは、前記第１及び第２の制御電圧が共に論理値Ｌｏｗに対応する電圧に設定された場合にのみオン状態となるよう構成されてなることを特徴とする高周波スイッチ装置。
5. 高周波共通端子と第１の高周波入出力端子との間に第１のカップリングコンデンサと請求項１記載の第１のＳＰＳＴスイッチが、前記高周波共通端子と第２の高周波入出力端子との間に第２のカップリングコンデンサと請求項２記載の第２のＳＰＳＴスイッチが、前記高周波共通端子と第３の高周波入出力端子との間に第３のカップリングコンデンサと請求項３記載の第３のＳＰＳＴスイッチが、前記高周波共通端子と第４の高周波入出力端子との間に第４のカップリングコンデンサと請求項４記載の第４のＳＰＳＴスイッチが、それぞれ設けられ、第１及び第２の制御電圧の設定によって、前記第１乃至第４のＳＰＳＴスイッチのいずれか１つをオン状態とするＳＰ４Ｔスイッチが構成されてなることを特徴とする高周波スイッチ装置。
6. 高周波共通端子と第１の高周波入出力端子との間に第１のカップリングコンデンサとＳＰ３Ｔ用第１のＳＰＳＴスイッチが、前記高周波共通端子と第２の高周波入出力端子との間に第２のカップリングコンデンサとＳＰ３Ｔ用第２のＳＰＳＴスイッチが、前記高周波共通端子と第３の高周波入出力端子との間に第３のカップリングコンデンサとＳＰ３Ｔ用第３のＳＰＳＴスイッチが、それぞれ設けられ、
   前記ＳＰ３Ｔ用第１乃至第３のＳＰＳＴスイッチは、請求項１乃至請求項４記載の第１乃至第４のＳＰＳＴスイッチのいずれかであって、それぞれの第１及び第２の制御電圧の設定が異なるものが用いられ、ＳＰ３Ｔスイッチが構成されてなることを特徴とする高周波スイッチ装置。
7. 第１乃至第４の高周波入出力端子を有し、前記第１の高周波入出力端子に第１のＳＰＳＴスイッチの一端が、前記第２の高周波入出力端子に前記第１のＳＰＳＴスイッチの他端が第１のカップリングコンデンサを介して、それぞれ接続され、
   前記第２の高周波入出力端子に第２のＳＰＳＴスイッチの一端が、前記第３の高周波入出力端子に前記第２のＳＰＳＴスイッチの他端が第２のカップリングコンデンサを介して、それぞれ接続され、
   前記第３の高周波入出力端子に第３のＳＰＳＴスイッチの一端が、前記第４の高周波入出力端子に前記第３のＳＰＳＴスイッチの他端が第３のカップリングコンデンサを介して、それぞれ接続され、
   前記第４の高周波入出力端子に第４のＳＰＳＴスイッチの一端が、前記第１の高周波入出力端子に前記第４のＳＰＳＴスイッチの他端が第４のカップリングコンデンサを介して、それぞれ接続され、
   前記第１乃至第４のＳＰＳＴスイッチは、請求項１乃至請求項４記載のＳＰＳＴスイッチのいずれかであって、それぞれの第１及び第２の制御電圧の設定が異なるものが用いられ、ＤＰＤＴスイッチが構成されてなることを特徴とする高周波スイッチ装置。
8. 高周波共通端子と第１の高周波入出力端子との間に請求項１記載の第１のＳＰＳＴスイッチが、前記高周波共通端子と第２の高周波入出力端子との間に請求項２記載の第２のＳＰＳＴスイッチが、前記高周波共通端子と第３の高周波入出力端子との間に請求項３記載の第３のＳＰＳＴスイッチが、前記高周波共通端子と第４の高周波入出力端子との間に請求項４記載の第４のＳＰＳＴスイッチが、それぞれ設けられる一方、
   前記第１の高周波入出力端子とグランドとの間に、第５のＳＰＳＴスイッチが、前記第２の高周波入出力端子とグランドとの間に、第６のＳＰＳＴスイッチが、前記第３の高周波入出力端子とグランドとの間に、第７のＳＰＳＴスイッチが、前記第４の高周波入出力端子とグランドとの間に、第８のＳＰＳＴスイッチが、それぞれ設けられ、
   前記第５のＳＰＳＴスイッチは、
   第５のスイッチ用デプレッション型電界効果トランジスタと、第５のスイッチ用第１乃至第３インピーダンス素子を有し、前記第５のスイッチ用デプレッション型電界効果トランジスタは、ドレインが第５スイッチ用第１カップリングコンデンサを介して第１の高周波入出力端子に接続されると共に、第５のスイッチ用第３インピーダンス素子を介して第１の制御電圧が印加可能とされる一方、ソースは第５スイッチ用第２カップリングコンデンサを介してグランドに接続され、前記第５のスイッチ用デプレッション型電界効果トランジスタのゲートは、第５のスイッチ用第１インピーダンス素子を介して前記第１の制御電圧が印加可能とされると共に、第５のスイッチ用第２インピーダンス素子を介して第２の制御電圧が印加可能とされ、
   前記第５のスイッチ用デプレッション型電界効果トランジスタは、前記第１の制御電圧が論理値Ｈｉｇｈに相当する電圧に、前記第２の制御電圧が論理値Ｌｏｗに相当する電圧に、それぞれ設定された場合にのみオフ状態となるよう構成されてなり、
   前記第６のＳＰＳＴスイッチは、
   第６のスイッチ用デプレッション型電界効果トランジスタと、第６のスイッチ用第１乃至第３インピーダンス素子とを有し、前記第６のスイッチ用デプレッション型電界効果トランジスタは、ドレインが第６スイッチ用第１カップリングコンデンサを介して第２の高周波入出力端子に接続される一方、ソースは、第６スイッチ用第２カップリングコンデンサを介してグランドに接続されると共に、第６のスイッチ用第３インピーダンス素子を介して第２の制御電圧が印加可能とされ、前記第６のスイッチ用デプレッション型電界効果トランジスタのゲートは、第６のスイッチ用第１インピーダンス素子を介して第１の制御電圧が印加可能とされると共に、第６のスイッチ用第２インピーダンス素子を介して前記第２の制御電圧が印加可能とされ、
   前記第６のスイッチ用デプレッション型電界効果トランジスタは、前記第１の制御電圧が論理値Ｌｏｗに相当する電圧に、前記第２の制御電圧が論理値Ｈｉｇｈに相当する電圧に、それぞれ設定された場合にのみオフ状態となるよう構成されてなり、
   前記第７のＳＰＳＴスイッチは、
   第７のスイッチ用デプレッション型電界効果トランジスタと、第７のスイッチ用第１乃至第４インピーダンス素子と、第１及び第２のダイオードを有し、前記第７のスイッチ用デプレッション型電界効果トランジスタは、ドレインが第７スイッチ用第１カップリングコンデンサを介して第３の高周波入出力端子に接続されると共に、第７のスイッチ用第３インピーダンス素子を介して第１の制御電圧が印加可能とされる一方、ソースは第７スイッチ用第２カップリングコンデンサを介してグランドに接続されると共に、第７のスイッチ用第４インピーダンス素子を介して第２の制御電圧が印加可能とされ、前記第７のスイッチ用デプレッション型電界効果トランジスタのゲートは、第７のスイッチ用第１インピーダンス素子を介して前記第１の制御電圧が印加可能とされると共に、第７のスイッチ用第２インピーダンス素子を介して前記第２の制御電圧が印加可能とされ、
   前記第７のスイッチ用デプレッション型電界効果トランジスタのゲートとグランドとの間には、第１及び第２のダイオードがグランドに対して順方向となるように直列接続されて設けられ、
   前記第７のスイッチ用デプレッション型電界効果トランジスタは、前記第１及び第２の制御電圧が共に論理値Ｈｉｇｈに相当する電圧に設定された場合にのみオフ状態となるよう構成されてなり、
   前記第８のＳＰＳＴスイッチは、
   第８のスイッチ用エンハンスメント型電界効果トランジスタと、第８のスイッチ用第１乃至第３インピーダンス素子とを有し、前記第８のスイッチ用エンハンスメント型電界効果トランジスタは、ドレインが第８スイッチ用第１カップリングコンデンサを介して第４の高周波入出力端子に接続されると共に、第８のスイッチ用第３インピーダンス素子を介してグランドに接続される一方、ソースは第８スイッチ用第２カップリングコンデンサを介してグランドに接続され、前記第８のスイッチ用エンハンスメント型電界効果トランジスタのゲートは、第８のスイッチ用第１インピーダンス素子を介して第１の制御電圧が印加可能とされると共に、第８のスイッチ用第２インピーダンス素子を介して第２の制御電圧が印加可能とされ、
   前記第８のスイッチ用エンハンスメント型電界効果トランジスタは、前記第１及び第２の制御電圧が共に論理値Ｌｏｗに相当する電圧に設定された場合にのみオフ状態となるよう構成されてなり、
   ＳＰ４Ｔスイッチが構成されてなることを特徴とする高周波スイッチ装置。

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