JP2016040874A - 固体撮像装置 - Google Patents

Abstract

【課題】白色画素を用いた色配列においてビニング動作が可能な固体撮像装置を提供する。
【解決手段】画素ＰＣには、緑色画素Ｇ、赤色画素Ｒ、青色画素Ｂおよび白色画素Ｗが設けられ、白色画素Ｗは画素アレイ部１に市松状に配置され、緑色画素Ｇは第２カラムおよび第４カラムにおいて白色画素Ｗ間に配置され、赤色画素Ｒは第１カラムにおいて白色画素Ｗ間に配置され、青色画素Ｂは第３カラムにおいて白色画素Ｗ間に配置されている。
【選択図】図１

Description

本発明の実施形態は、固体撮像装置に関する。

カラー撮像が可能な固体撮像装置の高感度化を図るため、色フィルタの一部に青色と緑色と赤色の光を透過する透明（白色）フィルタを用いる方法がある。この白色フィルタを用いた色フィルタ配列として様々な配列が提案されている。

特開２０１２−１３００７８号公報 特開２０１２−８５３３４号公報 特開２００８−２２５２１号公報 特開２００８−１７２２８９号公報

本発明の一つの実施形態は、白色画素を用いた色配列においてビニング動作が可能な固体撮像装置を提供することを目的とする。

本発明の一つの実施形態によれば、光電変換された電荷を蓄積する画素がロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部を備え、前記画素は、第１波長域に感度を有する第１画素と、第２波長域に感度を有する第２画素と、第３波長域に感度を有する第３画素と、前記第１波長域、前記第２波長域および前記第３波長域に感度を有する第４画素とを備える。前記第４画素は前記画素アレイ部に市松状に配置され、前記第１画素は第２カラムおよび第４カラムにおいて前記第４画素間に配置され、前記第２画素は第１カラムにおいて前記第４画素間に配置され、前記第３画素は第３カラムにおいて前記第４画素間に配置されている。

図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。 図２は、図１の固体撮像装置の２画素１セル構成における横４×縦４画素分の画素の構成例を示す回路図である。 図３は、図１の固体撮像装置の４画素１セル構成における横４×縦４画素分の画素の構成例を示す回路図である。 図４は、図１の固体撮像装置の４画素１セル構成における横４×縦４画素分の画素のその他の構成例を示す回路図である。 図５は、図１のアナログ水平画素合成回路９の構成例を示す回路図である。 図６（ａ）は、図１の固体撮像装置のビニング処理前の横８×縦８画素分の色配列を示す図、図６（ｂ）は、図１の固体撮像装置のビニング処理後の横４×縦４画素分の色配列を示す図である。 図７（ａ）は、第２実施形態に係る固体撮像装置のビニング処理前の横８×縦８画素分の色配列を示す図、図７（ｂ）は、図１の固体撮像装置のビニング処理後の横４×縦４画素分の色配列を示す図である。 図８は、第３実施形態に係る固体撮像装置に適用されるＤＣ成分除去回路２１の構成例を示す回路図である。 図９は、第４実施形態に係る固体撮像装置の２画素１セル構成における横４×縦４画素分の画素の構成例を示す回路図である。 図１０は、第４実施形態に係る固体撮像装置に適用されるＤＣ成分除去回路２２および選択回路２３の構成例を示す回路図である。 図１１は、第５実施形態に係る固体撮像装置に適用される信号処理回路の構成例を示すブロック図である。 図１２は、第６実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。

以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、固体撮像装置には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向ＲＤおよびカラム方向ＣＤにｎ（ｎは正の整数）行×ｍ（ｍは正の整数）列分だけマトリックス状に配置されている。また、この画素アレイ部１において、ロウ方向ＲＤには画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。画素ＰＣには、緑色画素Ｇ、赤色画素Ｒ、青色画素Ｂおよび白色画素Ｗが設けられている。緑色画素Ｇは緑色に感度を有する。赤色画素Ｒは赤色に感度を有する。青色画素Ｂは青色に感度を有する。白色画素Ｗは緑色、赤色および緑色に感度を有する。なお、緑色画素Ｇ、赤色画素Ｒ、青色画素Ｂおよび白色画素Ｗは、色フィルタを用いて構成するようにしてもよいし、半導体層における光電変換層の深さおよび厚さを変化させることで構成するようにしてもよいし、光電変換層の材料を変化させることで構成するようにしてもよい。ここで、白色画素Ｗは画素アレイ部１に市松状に配置され、緑色画素Ｇは第２カラムおよび第４カラムにおいて白色画素Ｗ間に配置され、赤色画素Ｒは第１カラムにおいて白色画素Ｗ間に配置され、青色画素Ｂは第３カラムにおいて白色画素Ｗ間に配置されている。この構成では、４画素分の緑色画素Ｇ、２画素分の赤色画素Ｒ、２画素分の青色画素Ｂおよび８画素分の白色画素Ｗからなる横４×縦４画素分の画素配列を単位として、ロウ方向ＲＤおよびカラム方向ＣＤに繰り返し配置することができる。この時、第１カラムでは赤色画素Ｒと白色画素Ｗが交互に配置される。第２カラムおよび第４カラムでは緑色画素Ｇと白色画素Ｗが交互に配置される。第３カラムでは青色画素Ｂと白色画素Ｗが交互に配置される。すなわち、同一カラムでは２色分の画素ＰＣが交互に配置される。

また、固体撮像装置には、読み出し対象となる画素ＰＣを垂直方向に走査する垂直走査回路２、画素ＰＣとの間でソースフォロア動作を行うことにより、画素ＰＣから垂直信号線Ｖｌｉｎにカラムごとに画素信号を読み出す負荷回路３、各画素ＰＣの信号成分のみを抽出するためのＣＤＳ処理を実施するとともにデジタル信号に変換するカラムＡＤＣ回路４、カラムＡＤＣ回路４にて検出された各画素ＰＣの信号成分をカラムごとに記憶するラインメモリ５、読み出し対象となる画素ＰＣを水平方向に走査する水平走査回路６、カラムＡＤＣ回路４に基準電圧ＶＲＥＦを出力する基準電圧発生回路７、各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路８、画素信号がデジタル化される前に同色画素をロウ方向ＲＤにビニング処理するアナログ水平画素合成回路９および画素信号がデジタル化された後に同色画素をロウ方向ＲＤにビニング処理するデジタル水平画素合成回路１０が設けられている。タイミング制御回路８には、同色画素をカラム方向ＣＤにビニング処理するアナログ垂直画素合成部８Ａが設けられている。また、タイミング制御回路８にはマスタークロックＭＣＫが入力される。基準電圧ＶＲＥＦはランプ波を用いることができる。

そして、ビニングなしで画素信号を読み出す場合、垂直走査回路２にて画素ＰＣが１ラインずつ垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作がカラムごとに行われることにより、画素ＰＣから読み出された画素信号が垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路４に送られる。また、基準電圧発生回路７において、基準電圧ＶＲＥＦとしてランプ波が設定され、カラムＡＤＣ回路４に送られる。そして、カラムＡＤＣ回路４において、画素ＰＣから読み出された信号レベルとリセットレベルがランプ波のレベルに一致するまでクロックのカウント動作が行われデジタル信号に変換する。その時の信号レベルとリセットレベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにて検出され、ラインメモリ５を介して出力信号ＳＯＡとして出力される。

一方、ビニングありで画素信号を読み出す場合、垂直走査回路２にて画素ＰＣが２ラインずつ垂直方向に走査されることで、ロウ方向ＲＤに２ライン分の同色の画素ＰＣが選択される。そして、負荷回路３において、２ライン分の画素ＰＣとの間でソースフォロア動作がカラムごとに行われることによりカラム方向ＣＤにビニング処理され、２ライン分の画素ＰＣから読み出された画素信号が垂直信号線Ｖｌｉｎを介して伝送される。そして、アナログ水平画素合成回路９において、２カラム分の同色の画素ＰＣについての垂直信号線Ｖｌｉｎがショートされ、２カラム分の同色の画素ＰＣについての画素信号が混合されることでロウ方向ＲＤにビニング処理され、カラムＡＤＣ回路４に送られる。また、基準電圧発生回路７において、基準電圧ＶＲＥＦとしてランプ波が設定され、カラムＡＤＣ回路４に送られる。そして、カラムＡＤＣ回路４において、カラム方向ＣＤおよびロウ方向ＲＤにビニング処理された画素信号の信号レベルとリセットレベルがランプ波のレベルに一致するまでクロックのカウント動作が行われデジタル信号に変換する。その時の信号レベルとリセットレベルとの差分がとられることで、ビニング処理された画素信号の信号成分がＣＤＳにて検出され、ラインメモリ５を介して出力信号ＳＯＢとして出力される。なお、アナログ水平画素合成回路９においてロウ方向ＲＤのビニング処理をアナログ的に行うことなく、デジタル水平画素合成回路１０において画素信号がデジタル化された後にロウ方向ＲＤのビニング処理をデジタル的に行うようにしてもよい。このビニング処理は、画素信号の加算処理であってもよいし、画素信号の平均化処理であってもよい。

ここで、同一カラムでは２色分の画素ＰＣを交互に配置することにより、白色画素を用いた色配列において、同一カラムで１つ置きに異色画素が同時に選択されないようにすることが可能となる。このため、白色画素を用いた色配列において、同一カラムで１つ置きに同色画素を同時に選択することが可能となり、ベイヤ配列を用いた場合に比べて高感度化を図りつつ、ビニング動作を実現することが可能となる。

図２は、図１の固体撮像装置の２画素１セル構成における横４×縦４画素分の画素の構成例を示す回路図である。
図２において、第１カラム〜第４カラムに対応して垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４が設けられている。白色画素ＷにはフォトダイオードＰＤ−Ｗが設けられ、フォトダイオードＰＤ−Ｗは読み出しトランジスタＴＧｗを介してフローティングディフュージョンＦＤに接続されている。緑色画素ＧにはフォトダイオードＰＤ−Ｇが設けられ、フォトダイオードＰＤ−Ｇは読み出しトランジスタＴＧｇを介してフローティングディフュージョンＦＤに接続されている。赤色画素ＲにはフォトダイオードＰＤ−Ｒが設けられ、フォトダイオードＰＤ−Ｒは読み出しトランジスタＴＧｒを介してフローティングディフュージョンＦＤに接続されている。青色画素ＢにはフォトダイオードＰＤ−Ｂが設けられ、フォトダイオードＰＤ−Ｂは読み出しトランジスタＴＧｂを介してフローティングディフュージョンＦＤに接続されている。
ここで、第１カラムでは、２ライン分のフォトダイオードＰＤ−Ｗ、ＰＤ−Ｒで１個のフローティングディフュージョンＦＤが共有されている。第３カラムでは、２ライン分のフォトダイオードＰＤ−Ｂ、ＰＤ−Ｗで１個のフローティングディフュージョンＦＤが共有されている。第２カラムおよび第４カラムでは、２ライン分のフォトダイオードＰＤ−Ｇ、ＰＤ−Ｗで１個のフローティングディフュージョンＦＤが共有されている。

そして、各フローティングディフュージョンＦＤは、増幅トランジスタＴａｍｐのゲートに接続され、各増幅トランジスタＴａｍｐのソースはカラムごとに垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４に接続され、各増幅トランジスタＴａｍｐのドレインは行選択トランジスタＴａｄｒを介して電源電位ＶＤＤに接続されている。また、各フローティングディフュージョンＦＤは、リセットトランジスタＴｒｓｔを介して電源電位ＶＤＤに接続されている。
そして、ビニングなしで画素信号を読み出す場合、１ライン目の読み出しトランジスタＴＧｗ、ＴＧｇがオンされることでフォトダイオードＰＤ−Ｗ、ＰＤ−Ｇから画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４にそれぞれ読み出される。次に、２ライン目の読み出しトランジスタＴＧｒ、ＴＧｗ、ＴＧｂがオンされることでフォトダイオードＰＤ−Ｒ、ＰＤ−Ｗ、ＰＤ−Ｂから画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４にそれぞれ読み出される。次に、３ライン目の読み出しトランジスタＴＧｗ、ＴＧｇがオンされることでフォトダイオードＰＤ−Ｗ、ＰＤ−Ｇから画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４にそれぞれ読み出される。次に、４ライン目の読み出しトランジスタＴＧｒ、ＴＧｗ、ＴＧｂがオンされることでフォトダイオードＰＤ−Ｒ、ＰＤ−Ｗ、ＰＤ−Ｂから画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４にそれぞれ読み出される。
一方、ビニングありで画素信号を読み出す場合、１ライン目および３ライン目の読み出しトランジスタＴＧｗ、ＴＧｇが同時にオンされることでフォトダイオードＰＤ−Ｗ、ＰＤ−Ｇから画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４にそれぞれ読み出される。この時、１ライン目および３ライン目において同一カラムには同色画素が配置されているので、１ライン目および３ライン目の画素から同時に画素信号を読み出した場合においても、混色を防止することができる。
次に、２ライン目および４ライン目の読み出しトランジスタＴＧｒ、ＴＧｗ、ＴＧｂが同時にオンされることでフォトダイオードＰＤ−Ｒ、ＰＤ−Ｗ、ＰＤ−Ｂから画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ４にそれぞれ読み出される。この時、２ライン目および４ライン目において同一カラムには同色画素が配置されているので、２ライン目および４ライン目の画素から同時に画素信号を読み出した場合においても、混色を防止することができる。

図３は、図１の固体撮像装置の４画素１セル構成における横４×縦４画素分の画素の構成例を示す回路図である。
図３において、第１カラムでは、４ライン分のフォトダイオードＰＤ−Ｗ、ＰＤ−Ｒで１個のフローティングディフュージョンＦＤが共有されている。第３カラムでは、４ライン分のフォトダイオードＰＤ−Ｂ、ＰＤ−Ｗで１個のフローティングディフュージョンＦＤが共有されている。第２カラムおよび第４カラムでは、４ライン分のフォトダイオードＰＤ−Ｇ、ＰＤ−Ｗで１個のフローティングディフュージョンＦＤが共有されている。その他の構成は図２の構成と同様である。
図３の構成では、図２の構成に比べてフローティングディフュージョンＦＤ、増幅トランジスタＴａｍｐ、行選択トランジスタＴａｄｒおよびリセットトランジスタＴｒｓｔの個数を半減させることができ、レイアウト面積を削減することができる。

図４は、図１の固体撮像装置の４画素１セル構成における横４×縦４画素分の画素のその他の構成例を示す回路図である。
図４において、第１カラムおよび第２カラムの１ライン目および２ライン目において、横２×縦２画素分のフォトダイオードＰＤ−Ｗ、ＰＤ−Ｇ、ＰＤ−Ｒで１個のフローティングディフュージョンＦＤが共有されている。第１カラムおよび第２カラムの３ライン目および４ライン目において、横２×縦２画素分のフォトダイオードＰＤ−Ｗ、ＰＤ−Ｇ、ＰＤ−Ｒで１個のフローティングディフュージョンＦＤが共有されている。第３カラムおよび第４カラムの１ライン目および２ライン目において、横２×縦２画素分のフォトダイオードＰＤ−Ｗ、ＰＤ−Ｇ、ＰＤ−Ｂで１個のフローティングディフュージョンＦＤが共有されている。第３カラムおよび第４カラムの３ライン目および４ライン目において、横２×縦２画素分のフォトダイオードＰＤ−Ｗ、ＰＤ−Ｇ、ＰＤ−Ｂで１個のフローティングディフュージョンＦＤが共有されている。その他の構成は図２の構成と同様である。
図４の構成では、図２の構成に比べてフローティングディフュージョンＦＤ、増幅トランジスタＴａｍｐ、行選択トランジスタＴａｄｒおよびリセットトランジスタＴｒｓｔの個数を半減させることができ、レイアウト面積を削減することができる。

図５は、図１のアナログ水平画素合成回路９の構成例を示す回路図である。
図５において、第１カラム〜第８カラムに対応して垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８が設けられている。第１ライン〜第ｎラインに対応して水平制御線Ｈｌｉｎ１〜Ｈｌｉｎｎが設けられている。アナログ水平画素合成回路９には、結合トランジスタＴ１〜Ｔ８が設けられている。結合トランジスタＴ１は垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ３間に接続され、結合トランジスタＴ２は垂直信号線Ｖｌｉｎ２、Ｖｌｉｎ４間に接続され、結合トランジスタＴ３は垂直信号線Ｖｌｉｎ５、Ｖｌｉｎ７間に接続され、結合トランジスタＴ４は垂直信号線Ｖｌｉｎ６、Ｖｌｉｎ８間に接続されている。結合トランジスタＴ１〜Ｔ４のゲートは切替制御線ＨＳ１３に接続されている。結合トランジスタＴ５は垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ５間に接続され、結合トランジスタＴ６は垂直信号線Ｖｌｉｎ２、Ｖｌｉｎ４間に接続され、結合トランジスタＴ７は垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ７間に接続され、結合トランジスタＴ８は垂直信号線Ｖｌｉｎ６、Ｖｌｉｎ８間に接続されている。結合トランジスタＴ５〜Ｔ８のゲートは切替制御線ＨＳ２４に接続されている。
そして、切替制御線ＨＳ１３の電位が立ち上がると、結合トランジスタＴ１〜Ｔ４がオンする。このため、第１ラインおよび第３ラインにおいて、ロウ方向ＲＤに２画素分の緑色画素Ｇのビニング読み出しが行われるとともに、ロウ方向ＲＤに２画素分の白色画素Ｗのビニング読み出しが行われる。また、切替制御線ＨＳ２４の電位が立ち上がると、結合トランジスタＴ５〜Ｔ８がオンする。このため、第２ラインおよび第４ラインにおいて、ロウ方向ＲＤに２画素分の赤色画素Ｒのビニング読み出しが行われ、ロウ方向ＲＤに２画素分の青色画素Ｂのビニング読み出しが行われ、ロウ方向ＲＤに２画素分の白色画素Ｗのビニング読み出しが行われる。
これにより、白色画素Ｗを用いた色配列において、同一ロウの同色画素の画素信号をアナログ的に混合することが可能となり、ベイヤ配列を用いた場合に比べて高感度化を図りつつ、ビニング動作を実現することが可能となる。
なお、図５では、水平２画素分の画素信号を混合させる構成を例にとったが、水平４画素分の画素信号を混合させるようにしてもよいし、水平８画素分の画素信号を混合させるようにしてもよい。

図６（ａ）は、図１の固体撮像装置のビニング処理前の横８×縦８画素分の色配列を示す図、図６（ｂ）は、図１の固体撮像装置のビニング処理後の横４×縦４画素分の色配列を示す図である。
図６（ａ）の横８×縦８画素分のビニング処理を行うことで、図６（ｂ）の横４×縦４画素分の画素信号を得ることができる。だだし、図６（ｂ）において、ＢＷｘｙはビニング処理後の白色画素Ｗの画素信号、Ｗｘｙはビニング処理前の白色画素Ｗの画素信号、ＢＧｘｙはビニング処理後の緑色画素Ｇの画素信号、Ｇｘｙはビニング処理前の緑色画素Ｇの画素信号、ＢＲｘｙはビニング処理後の赤色画素Ｒの画素信号、Ｒｘｙはビニング処理前の赤色画素Ｒの画素信号、ＢＢｘｙはビニング処理後の青色画素Ｂの画素信号、Ｂｘｙはビニング処理前の青色画素Ｂの画素信号を示す。ｘはｘ行目の画素、ｙはｙ列目の画素を示す。
ここで、赤色画素Ｒおよび青色画素Ｂではロウ方向ＲＤに４画素ごとにビニング処理が行われる。また、白色画素Ｗではロウ方向ＲＤに２画素ごとにビニング処理を行うことにより、解像度の低下を抑えることができる。

（第２実施形態）
図７（ａ）は、第２実施形態に係る固体撮像装置のビニング処理前の横８×縦８画素分の色配列を示す図、図７（ｂ）は、図１の固体撮像装置のビニング処理後の横４×縦４画素分の色配列を示す図である。
図７（ａ）の横８×縦８画素分のビニング処理を行うことで、図７（ｂ）の横４×縦４画素分の画素信号を得ることができる。緑色画素Ｇ、赤色画素Ｒおよび青色画素Ｂについては、図７（ｂ）のビニング処理は、図６（ｂ）のビニング処理と同様である。白色画素Ｗについては、図６（ｂ）のビニング処理では、白色画素Ｗが横３×縦３画素の範囲から選択されたが、図７（ｂ）のビニング処理では、白色画素Ｗが横２×縦４画素の範囲から選択される。これにより、図７（ｂ）のビニング処理では、斜め方向に１画素ごとにビニング処理を行うことができ、図６（ｂ）のビニング処理に比べて水平解像度を向上させることができる。

（第３実施形態）
図８は、第３実施形態に係る固体撮像装置に適用されるＤＣ成分除去回路２１の構成例を示す回路図である。
図８において、この構成では、図５の構成にＤＣ成分除去回路２１が追加されている。ＤＣ成分除去回路２１には容量Ｃ１〜Ｃ８が設けられている。容量Ｃ１〜Ｃ８は、画素アレイ部１とアナログ水平画素合成回路９との間において垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８にそれぞれ挿入されている。
ここで、垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８にＤＣ成分除去回路２１を設けることにより、画素ＰＣから読み出された画素信号のうちの変動分のみを負荷回路３に送ることが可能となる。このため、画素ＰＣから読み出された画素信号のＤＣ成分がカラム間でばらつく場合においても、垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８間での電位差を低減することができ、ビニング動作時での負荷回路３におけるソースフォロア動作を正常に行わせることが可能となる。

（第４実施形態）
図９は、第４実施形態に係る固体撮像装置の２画素１セル構成における横４×縦４画素分の画素の構成例を示す回路図である。
図９において、第１カラムでは図２の垂直信号線Ｖｌｉｎ１の代わりに垂直信号線Ｖｌｉｎ１１、Ｖｌｉｎ１２が設けられ、第２カラムでは図２の垂直信号線Ｖｌｉｎ２の代わりに垂直信号線Ｖｌｉｎ２１、Ｖｌｉｎ２２が設けられ、第３カラムでは図２の垂直信号線Ｖｌｉｎ３の代わりに垂直信号線Ｖｌｉｎ３１、Ｖｌｉｎ３２が設けられ、第４カラムでは図２の垂直信号線Ｖｌｉｎ４の代わりに垂直信号線Ｖｌｉｎ４１、Ｖｌｉｎ４２が設けられている。垂直信号線Ｖｌｉｎ１１、Ｖｌｉｎ２１、Ｖｌｉｎ３１、Ｖｌｉｎ４１は第１ライン目および第２ライン目の画素に接続され、垂直信号線Ｖｌｉｎ１２、Ｖｌｉｎ２２、Ｖｌｉｎ３２、Ｖｌｉｎ４２は第３ライン目および第４ライン目の画素に接続されている。

図１０は、第４実施形態に係る固体撮像装置に適用されるＤＣ成分除去回路２２および選択回路２３の構成例を示す回路図である。
図１０において、この構成では、図５の構成にＤＣ成分除去回路２２および選択回路２３が追加されている。また、図１０の構成では、画素アレイ部１として図９の構成が用いられている。ＤＣ成分除去回路２２には容量Ｃ１１〜Ｃ８１、Ｃ１２〜Ｃ８２が設けられている。容量Ｃ１１〜Ｃ８１、Ｃ１２〜Ｃ８２は、画素アレイ部１とアナログ水平画素合成回路９との間において垂直信号線Ｖｌｉｎ１１〜Ｖｌｉｎ８１、Ｖｌｉｎ１２〜Ｖｌｉｎ８２にそれぞれ挿入されている。選択回路２３には選択トランジスタＴ１１〜Ｔ８１、Ｔ１２〜Ｔ８２が設けられている。選択トランジスタＴ１１〜Ｔ８１、Ｔ１２〜Ｔ８２は、画素アレイ部１とアナログ水平画素合成回路９との間において垂直信号線Ｖｌｉｎ１１〜Ｖｌｉｎ８１、Ｖｌｉｎ１２〜Ｖｌｉｎ８２にそれぞれ挿入されている。選択トランジスタＴ１１〜Ｔ８１のゲートは選択制御線ＶＳ１に接続され、選択トランジスタＴ１２〜Ｔ８２のゲートは選択制御線ＶＳ２に接続されている。
そして、ビニングなしで画素信号を読み出す場合、結合トランジスタＴ１〜Ｔ８はオフされることで垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８が分離される。また、選択トランジスタＴ１１〜Ｔ８１と選択トランジスタＴ１２〜Ｔ８２とが別個にオンされることで垂直信号線Ｖｌｉｎ１１〜Ｖｌｉｎ８１と垂直信号線Ｖｌｉｎ１２〜Ｖｌｉｎ８２とが別個に選択される。そして、垂直信号線Ｖｌｉｎ１１〜Ｖｌｉｎ８１が選択されると、第１ライン目または第２ライン目の画素から読み出された画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８に送られる。一方、垂直信号線Ｖｌｉｎ１２〜Ｖｌｉｎ８２が選択されると、第３ライン目または第４ライン目の画素から読み出された画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８に送られる。
一方、ビニングありで画素信号を読み出す場合、選択トランジスタＴ１１〜Ｔ８１、Ｔ１２〜Ｔ８２が同時にオンされることで垂直信号線Ｖｌｉｎ１１〜Ｖｌｉｎ８１、Ｖｌｉｎ１２〜Ｖｌｉｎ８２が同時に選択される。そして、第１ライン目および第３ライン目の画素から読み出された画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８に同時に送られることで、カラム方向ＣＤにビニング処理される。この時、結合トランジスタＴ１〜Ｔ４がオンすることで、ロウ方向ＲＤのビニング処理も同時に実行される。
その後、第２ライン目および第４ライン目の画素から読み出された画素信号が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ８に同時に送られることで、カラム方向ＣＤにビニング処理される。この時、結合トランジスタＴ５〜Ｔ８がオンすることで、ロウ方向ＲＤのビニング処理も同時に実行される。
ここで、ビニングありで画素信号を読み出す場合、選択トランジスタＴ１１〜Ｔ８１、Ｔ１２〜Ｔ８２を同時にオンすることで、２画素の信号差が大きい場合においても、平均化した画素信号を得ることができる。また、カラム方向ＣＤのサンプリング数を１／２にすることが可能となるとともに、ロウ方向ＲＤのサンプリング数を１／２にすることが可能となり、４倍速の高速動作を実現することが可能となる。

（第５実施形態）
図１１は、第５実施形態に係る固体撮像装置に適用される信号処理回路の構成例を示すブロック図である。
図１１において、ＣＭＯＳセンサ３２の前段にはレンズ３１が設けられ、ＣＭＯＳセンサ３２の後段にはノイズ低減回路３３、Ｗデモザイキング回路３４Ａ、ＲＧＢデモザイキング回路３４Ｂ、ホワイトバランス回路３５、リニアマトリックス回路３６、輪郭強調ガンマ補正回路３７およびＹＵＶ回路３８が設けられている。なお、ＣＭＯＳセンサ３２としては、例えば、図１の構成を用いることができる。
そして、ＣＭＯＳセンサ３２からは、フル解像度読み出しでは出力信号ＳＯＡが出力され、ビニング読み出しでは出力信号ＳＯＢが出力される。そして、ノイズ低減回路３３において、白傷および黒傷などの画素欠陥が補正され、ランダムノイズが低減される。次に、Ｗデモザイキング回路３４Ａにおいて、出力信号ＳＯＡまたは出力信号ＳＯＢの白色画素Ｗについてデモザイキング処理が行われる。このデモザイキング処理では、撮像画像がランダムであるか、縦横斜めに方向性があるかどうかが判断される。そして、出力信号ＳＯＡまたは出力信号ＳＯＢの緑色画素Ｇ、赤色画素Ｒおよび青色画素Ｂの位置が白色画素Ｗで補完されることで、Ｗ補完画像ＳＷが生成される。例えば、Ｂ２３の青色画素Ｂの位置のＷ２３は（Ｗ１３＋Ｗ２２＋Ｗ２４＋Ｗ３３）／４で与えることができる。
次に、ＲＧＢデモザイキング回路３４Ｂにおいて、出力信号ＳＯＡまたは出力信号ＳＯＢのＲＧＢ画像ＳＭについてデモザイキング処理が行われる。このデモザイキング処理では、白色画素Ｗの補完位置と、緑色画素Ｇ、赤色画素Ｒおよび青色画素Ｂの位置との間で信号比が算出される。そして、この信号比に応じて各色ごとに比率係数を求め、比率係数に基づいて白色画素Ｗの位置が緑色画素Ｇ、赤色画素Ｒおよび青色画素Ｂで補完されることで、Ｇ補完画像ＳＧ、Ｒ補完画像ＳＲ、Ｂ補完画像ＳＢが生成される。例えば、緑色比率係数Ｋｗｇは（Ｗ１２＋Ｗ１４＋Ｗ３２＋Ｗ３４）／（Ｇ１２＋Ｇ１４＋Ｇ３２＋Ｇ３４）で与えることができる。赤色比率係数Ｋｗｒは（Ｗ２１＋Ｗ４１）／（Ｒ２１＋Ｒ４１）で与えることができる。青色比率係数Ｋｗｂは（Ｗ２３＋Ｗ４３）／（Ｂ２３＋Ｂ４３）で与えることができる。この時、Ｗ２２の白色画素Ｗの位置において、Ｇ２２はＫｗｇ＊Ｗ２２、Ｒ２２はＫｗｒ＊Ｗ２２、Ｂ２２はＫｗｂ＊Ｗ２２で与えることができる。Ｇ２３はＫｗｇ＊Ｗ２３、Ｒ２３はＫｗｒ＊Ｗ２３で与えることができる。
次に、ホワイトバランス回路３５においてホワイトバランスが調整され、リニアマトリックス回路３６において色再現性が改善され、輪郭強調ガンマ補正回路３７において輪郭強調処理およびガンマ補正が行われ、ＹＵＶ回路３８において色変換処理が行われる。この時、ＹＵＶ回路３８はＹＵＶ信号またはＲＧＢ信号を出力することができる。

（第６実施形態）
図１２は、第６実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
図１２において、デジタルカメラ１１は、カメラモジュール１２および後段処理部１３を有する。カメラモジュール１２は、撮像光学系１４および固体撮像装置１５を有する。後段処理部１３は、イメージシグナルプロセッサ（ＩＳＰ）１６、記憶部１７及び表示部１８を有する。なお、ＩＳＰ１６の少なくとも一部の構成は固体撮像装置１５とともに１チップ化するようにしてもよい。固体撮像装置１５としては、例えば、図１の構成を用いることができる。この時、デジタル水平画素合成回路１０は、イメージシグナルプロセッサ１６に設けるようにしてもよい。

撮像光学系１４は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１５は、被写体像を撮像する。ＩＳＰ１６は、固体撮像装置１５での撮像により得られた画像信号を信号処理する。記憶部１７は、ＩＳＰ１６での信号処理を経た画像を格納する。記憶部１７は、ユーザの操作等に応じて、表示部１８へ画像信号を出力する。表示部１８は、ＩＳＰ１６あるいは記憶部１７から入力される画像信号に応じて、画像を表示する。表示部１８は、例えば、液晶ディスプレイである。なお、カメラモジュール１２は、デジタルカメラ１１以外にも、例えばカメラ付き携帯端末またはスマートフォン等の電子機器に適用するようにしてもよい。

なお、上述した実施形態では、２画素１セルおよび４画素１セルを例にとったが、１画素１セルまたは８画素１セルなどであってもよい。また、上述した実施形態では２画素１セルおよび４画素１セルに行選択トランジスタを設けた構成を示したが、行選択トランジスタはなくてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 画素アレイ部、２ 垂直走査回路、３ 負荷回路、４ カラムＡＤＣ回路、５ ラインメモリ、６ 水平走査回路、７ 基準電圧発生回路、８ タイミング制御回路、８Ａ アナログ垂直画素合成部、９ アナログ水平画素合成回路、１０ デジタル水平画素合成回路、ＰＣ 画素、Ｖｌｉｎ 垂直信号線、Ｈｌｉｎ 水平制御線

Claims (5)

1. 光電変換された電荷を蓄積する画素がロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部を備え、
   前記画素は、
   第１波長域に感度を有する第１画素と、
   第２波長域に感度を有する第２画素と、
   第３波長域に感度を有する第３画素と、
   前記第１波長域、前記第２波長域および前記第３波長域に感度を有する第４画素とを備え、
   前記第４画素は前記画素アレイ部に市松状に配置され、
   前記第１画素は第２カラムおよび第４カラムにおいて前記第４画素間に配置され、
   前記第２画素は第１カラムにおいて前記第４画素間に配置され、
   前記第３画素は第３カラムにおいて前記第４画素間に配置されている固体撮像装置。
2. 前記第１画素は緑色画素、前記第２画素は赤色画素、前記第３画素は青色画素、前記第４画素は白色画素である請求項１に記載の固体撮像装置。
3. 同色画素を前記カラム方向にビニング処理する垂直画素合成部と、
   同色画素を前記ロウ方向にビニング処理する水平画素合成回路とを備える請求項１または２に記載の固体撮像装置。
4. 前記画素から読み出された画素信号を前記カラム方向に伝送する垂直信号線を備え、
   前記画素アレイ部と前記水平画素合成回路との間において前記垂直信号線ごとに挿入された容量を備える請求項３に記載の固体撮像装置。
5. 第１カラムに設けられた第１垂直信号線と、
   前記第１カラムに設けられた第２垂直信号線と、
   前記第１垂直信号線を選択する第１選択スイッチと、
   前記第２垂直信号線を選択する第２選択スイッチとを備え、
   前記第１垂直信号線と前記第２垂直信号線はカラムの異なる同色画素に別個に接続可能とされる請求項１から４のいずれか１項に記載の固体撮像装置。

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