JP2016011953A - Power semiconductor test apparatus - Google Patents
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Abstract
Description
本発明は、ＩＧＢＴなどのパワー半導体で用いられる試験装置に関するものである。 The present invention relates to a test apparatus used in a power semiconductor such as an IGBT.
従来より、モジュール組み立て前のテストピース状態で半導体素子の電気性能を評価する場合、テストピースに対してコンタクトピンを導体 に当接して所定の電圧を印加する試験装置が知られている。 2. Description of the Related Art Conventionally, when evaluating the electrical performance of a semiconductor element in a test piece state before module assembly, a test apparatus is known that applies a predetermined voltage to a test piece by contacting a contact pin with a conductor.
また近年、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を用いたパワー半導体技術が進展し、電力を効率的に制御し利用するために必須の技術となっている。パワー半導体は大電力で高速なスイッチングが可能な半導体素子であるから、これらの電気性能を評価するには高電圧且つ高速な駆動及び検出機構を有する試験装置が用いられている。 In recent years, power semiconductor technology using an insulated gate bipolar transistor (IGBT) has progressed and has become an indispensable technology for efficiently controlling and using power. Since a power semiconductor is a semiconductor element capable of high-speed and high-speed switching, a test apparatus having a high-voltage and high-speed drive and detection mechanism is used to evaluate the electrical performance.
解決しようとする問題点は、このような試験装置において、必要な試験電流を供給するために試験電流を放出するコンデンサ及びパワー半導体の負荷となる誘導負荷を用いるが、これらを含む試験回路のインダクタンスによって印加波形やピーク電圧が大きな影響を受ける点にある。 The problem to be solved is that in such a test apparatus, a capacitor for discharging the test current and an inductive load as a load of the power semiconductor are used to supply a necessary test current, and the inductance of the test circuit including these capacitors is used. Therefore, the applied waveform and peak voltage are greatly affected.
特に、試験回路中に存在する寄生インダクタンスは、試験電流が変化する特性確認試験で問題となる場合がある。これは、試験電流の変化により、その電流変化スピードと寄生インダクタンスの積に比例したサージ電圧が試験回路中に発生することが原因となる。このサージ電圧により試験対象であるパワー半導体が破損したり、測定精度の低下をもたらすため、この寄生インダクタンスを可能な限り低減することが求められていた。 In particular, the parasitic inductance existing in the test circuit may cause a problem in the characteristic confirmation test in which the test current changes. This is because a change in test current causes a surge voltage in the test circuit that is proportional to the product of the current change speed and the parasitic inductance. Since the power semiconductor under test is damaged by this surge voltage or the measurement accuracy is lowered, it has been required to reduce this parasitic inductance as much as possible.
本発明は上記の課題に鑑みてなされたものであって、高圧電源１と、前記高圧電源１に接続され試験対象であるパワー半導体４、５への試験電流を放出するコンデンサ２と、パワー半導体４、５の負荷となる誘導負荷３と、前記誘導負荷３をポジティブ側に接続する半導体または機械式のP側接続リレー１４と、ネガティブ側に接続する半導体または機械式のN側接続リレー１５と、前記各部品を接続するバスバー１０、１３と、パワー半導体４、５のドライバ回路６，７を有するパワー半導体用動特性試験装置において、バスバー１０、１３の厚みが５ｍｍ以上であることを特徴とするパワー半導体用動特性試験装置である。また本発明は、該バスバー１０、１３の５０％以上の部分の厚みが１０ｍｍ以上であることを特徴とするパワー半導体用動特性試験装置である。 The present invention has been made in view of the above problems, and includes a high-voltage power supply 1, a capacitor 2 connected to the high-voltage power supply 1 and emitting a test current to power semiconductors 4 and 5 to be tested, and a power semiconductor. 4 or 5 inductive load 3, a semiconductor or mechanical P-side connection relay 14 connecting the inductive load 3 to the positive side, and a semiconductor or mechanical N-side connection relay 15 connecting to the negative side The power semiconductor dynamic characteristic test apparatus having the bus bars 10 and 13 for connecting the components and the driver circuits 6 and 7 for the power semiconductors 4 and 5, wherein the bus bars 10 and 13 have a thickness of 5 mm or more. This is a dynamic characteristic test apparatus for power semiconductors. Further, the present invention is the dynamic characteristic test apparatus for a power semiconductor, wherein a thickness of 50% or more of the bus bars 10 and 13 is 10 mm or more.
また本発明は、高圧電源１と、
前記高圧電源１に接続され試験対象であるパワー半導体４、５への試験電流を放出するコンデンサ２と、パワー半導体４、５の負荷となる誘導負荷３と、前記誘導負荷３をポジティブ側に接続する半導体または機械式のP側接続リレー１４と、ネガティブ側に接続する半導体または機械式のN側接続リレー１５と、前記各部品を接続するバスバー１０、１３と、パワー半導体４、５のドライバ回路６，７を有するパワー半導体用動特性試験装置において、パワー半導体４、５とコンデンサ２までの端子間距離が３００ｍｍ以内であることを特徴とするパワー半導体用動特性試験装置である。また本発明は、該パワー半導体４、５とコンデンサ２までの端子間距離が２００ｍｍ以内であることを特徴とするパワー半導体用動特性試験装置である。
The present invention also includes a high voltage power source 1 and
A capacitor 2 that is connected to the high-voltage power supply 1 and emits a test current to the power semiconductors 4 and 5 to be tested, an inductive load 3 that is a load of the power semiconductors 4 and 5, and the inductive load 3 is connected to the positive side Semiconductor or mechanical P-side connection relay 14 to be connected, semiconductor or mechanical N-side connection relay 15 to be connected to the negative side, bus bars 10 and 13 to connect the respective components, and driver circuits for the power semiconductors 4 and 5 6 is a dynamic characteristic test apparatus for power semiconductors, characterized in that the distance between terminals between the power semiconductors 4 and 5 and the capacitor 2 is 300 mm or less. The power semiconductor dynamic characteristic test apparatus according to the present invention is characterized in that a distance between terminals between the power semiconductors 4 and 5 and the capacitor 2 is within 200 mm.
また本発明は、該コンデンサ２を複数備えてなり、該コンデンサ２が同心円状に配置されたことを特徴とする。また本発明は、該コンデンサ２を複数備えてなり、該コンデンサ２が径の異なる複数列の同心円状に配置されたことを特徴とする。 Further, the present invention is characterized in that a plurality of the capacitors 2 are provided, and the capacitors 2 are arranged concentrically. Further, the present invention is characterized in that a plurality of capacitors 2 are provided, and the capacitors 2 are arranged in a plurality of concentric circles having different diameters.
また本発明は、該複数のコンデンサ２の電流値が過大な場合に電流を遮断する複数の遮断素子１００をさらに備えることを特徴とする。 The present invention is further characterized by further comprising a plurality of blocking elements 100 that block current when the current values of the plurality of capacitors 2 are excessive.
また本発明は、該複数の遮断素子１００が同心円状に配置されたことを特徴とする。また本発明は、該複数の遮断素子１００が径の異なる複数列の同心円状に配置されたことを特徴とする。 Further, the present invention is characterized in that the plurality of blocking elements 100 are arranged concentrically. Further, the present invention is characterized in that the plurality of blocking elements 100 are arranged in a plurality of concentric circles having different diameters.
また本発明は、該バスバー１０と該誘導負荷３の電流を測定して、演算によりバスバー１３の電流を算出することを特徴とする。 Further, the present invention is characterized in that the current of the bus bar 10 and the inductive load 3 is measured, and the current of the bus bar 13 is calculated by calculation.
本発明に係るパワー半導体用動特性試験装置は、簡素な構成でもってパワー半導体用動特性試験装置の試験回路中に存在する寄生インダクタンスを減少させ、印加波形やピーク電圧への影響を低減し、パワー半導体用動特性試験装置に於ける試験精度を向上させることが出来るという利点がある。 The power semiconductor dynamic characteristic test apparatus according to the present invention reduces the parasitic inductance existing in the test circuit of the power semiconductor dynamic characteristic test apparatus with a simple configuration, and reduces the influence on the applied waveform and peak voltage, There is an advantage that the test accuracy in the dynamic characteristic test apparatus for power semiconductor can be improved.
本発明は、簡素な構成でもってパワー半導体用動特性試験装置の試験回路中に存在する寄生インダクタンスを減少させ、印加波形やピーク電圧への影響を低減し、パワー半導体用動特性試験装置に於ける試験精度を向上させることが出来るパワー半導体試験装置を提供するため、高圧電源１と、前記高圧電源１に接続され試験対象であるパワー半導体４、５への試験電流を放出するコンデンサ２と、パワー半導体４、５の負荷となる誘導負荷３と、前記誘導負荷３をポジティブ側に接続する半導体または機械式のP側接続リレー１４と、ネガティブ側に接続する半導体または機械式のN側接続リレー１５と、前記各部品を接続するバスバー１０、１３と、パワー半導体４、５のドライバ回路６，７を有するパワー半導体用動特性試験装置において、バスバー１０、１３の５０％以上の部分の厚みが５ｍｍ以上であることを特徴とするパワー半導体用動特性試験装置である。また本発明は、該バスバー１０、１３の厚みが１０ｍｍ以上であることを特徴とするパワー半導体用動特性試験装置である。 The present invention reduces the parasitic inductance existing in the test circuit of the power semiconductor dynamic characteristic test apparatus with a simple configuration, reduces the influence on the applied waveform and peak voltage, and the power semiconductor dynamic characteristic test apparatus. In order to provide a power semiconductor test apparatus capable of improving the test accuracy, a high-voltage power supply 1 and a capacitor 2 connected to the high-voltage power supply 1 and emitting a test current to the power semiconductors 4 and 5 to be tested, Inductive load 3 serving as a load for power semiconductors 4 and 5, a semiconductor or mechanical P-side connection relay 14 for connecting the inductive load 3 to the positive side, and a semiconductor or mechanical N-side connection relay for connecting to the negative side 15, a power semiconductor dynamic characteristic test apparatus having bus bars 10 and 13 for connecting the components and driver circuits 6 and 7 for the power semiconductors 4 and 5. A power semiconductor for dynamic characteristic test apparatus, wherein the thickness of 50% or more portions of the bus bars 10 and 13 is equal to or greater than 5 mm. Further, the present invention is the dynamic characteristic test apparatus for power semiconductor, wherein the thickness of the bus bars 10 and 13 is 10 mm or more.
また本発明は、高圧電源１と、
前記高圧電源１に接続され試験対象であるパワー半導体４、５への試験電流を放出するコンデンサ２と、パワー半導体４、５の負荷となる誘導負荷３と、前記誘導負荷３をポジティブ側に接続する半導体または機械式のP側接続リレー１４と、ネガティブ側に接続する半導体または機械式のN側接続リレー１５と、前記各部品を接続するバスバー１０、１３と、パワー半導体４、５のドライバ回路６，７を有するパワー半導体用動特性試験装置において、パワー半導体４、５とコンデンサ２までの端子間距離が３００ｍｍ以内であることを特徴とするパワー半導体用動特性試験装置である。また本発明は、該パワー半導体４、５とコンデンサ２までの端子間距離が２００ｍｍ以内であることを特徴とするパワー半導体用動特性試験装置である。
The present invention also includes a high voltage power source 1 and
A capacitor 2 that is connected to the high-voltage power supply 1 and emits a test current to the power semiconductors 4 and 5 to be tested, an inductive load 3 that is a load of the power semiconductors 4 and 5, and the inductive load 3 is connected to the positive side Semiconductor or mechanical P-side connection relay 14 to be connected, semiconductor or mechanical N-side connection relay 15 to be connected to the negative side, bus bars 10 and 13 to connect the respective components, and driver circuits for the power semiconductors 4 and 5 6 is a dynamic characteristic test apparatus for power semiconductors, characterized in that the distance between terminals between the power semiconductors 4 and 5 and the capacitor 2 is 300 mm or less. The power semiconductor dynamic characteristic test apparatus according to the present invention is characterized in that a distance between terminals between the power semiconductors 4 and 5 and the capacitor 2 is within 200 mm.
また本発明は、該コンデンサ２を複数備えてなり、該コンデンサ２が同心円状に配置されたことを特徴とする。また本発明は、該コンデンサ２を複数備えてなり、該コンデンサ２が径の異なる複数列の同心円状に配置されたことを特徴とする。 Further, the present invention is characterized in that a plurality of the capacitors 2 are provided, and the capacitors 2 are arranged concentrically. Further, the present invention is characterized in that a plurality of capacitors 2 are provided, and the capacitors 2 are arranged in a plurality of concentric circles having different diameters.
また本発明は、該複数のコンデンサ２の電流値が過大な場合に電流を遮断する複数の遮断素子１００をさらに備えることを特徴とする。 The present invention is further characterized by further comprising a plurality of blocking elements 100 that block current when the current values of the plurality of capacitors 2 are excessive.
また本発明は、該複数の遮断素子１００が同心円状に配置されたことを特徴とする。また本発明は、該複数の遮断素子１００が径の異なる複数列の同心円状に配置されたことを特徴とする。 Further, the present invention is characterized in that the plurality of blocking elements 100 are arranged concentrically. Further, the present invention is characterized in that the plurality of blocking elements 100 are arranged in a plurality of concentric circles having different diameters.
また本発明は、該バスバー１０と該誘導負荷３の電流を測定して、演算によりバスバー１３の電流を算出することを特徴とする。 Further, the present invention is characterized in that the current of the bus bar 10 and the inductive load 3 is measured, and the current of the bus bar 13 is calculated by calculation.
図１はパワー半導体用試験装置の一例に係る回路ブロック図である。図１に於いては、少なくとも数百ボルトから数千ボルトを発生する高圧電源１と、前記高圧電源１に接続され試験対象であるパワー半導体４，５への試験電流を放出するコンデンサ２と、パワー半導体４，５の負荷となる誘導負荷３と、前記誘導負荷３をポジティブ側に接続する半導体または機械式のＰ側接続リレー１４と、ネガティブ側に接続する半導体または機械式のＮ側接続リレー１５と、前記各部品を接続するバスバーと、パワー半導体４，５のドライバ回路６，７を備えている。 FIG. 1 is a circuit block diagram according to an example of a power semiconductor test apparatus. In FIG. 1, a high voltage power source 1 that generates at least several hundred volts to several thousand volts, a capacitor 2 that is connected to the high voltage power source 1 and emits a test current to the power semiconductors 4 and 5 to be tested, Inductive load 3 serving as a load for power semiconductors 4 and 5, a semiconductor or mechanical P-side connection relay 14 for connecting the inductive load 3 to the positive side, and a semiconductor or mechanical N-side connection relay for connecting to the negative side 15, a bus bar for connecting the components, and driver circuits 6 and 7 for the power semiconductors 4 and 5.
図２は従来のパワー半導体用試験装置の構造を示す概念図である。従来の構成においては、１０、１１、１２、１３に厚さ２mm以下の薄板導体を用いていた。 FIG. 2 is a conceptual diagram showing the structure of a conventional power semiconductor test apparatus. In the conventional configuration, thin plate conductors having a thickness of 2 mm or less were used for 10, 11, 12, and 13.
図３は従来のパワー半導体用試験装置に生ずる寄生インダクタンスの例を示す概念図である。前記の様に従来のパワー半導体用試験装置においては１０、１１、１２、１３に厚さ２mm以下の薄板導体を用いていたため、この部分で図中Ｌｓ１、Ｌｓ２、Ｌｓ３、Ｌｓ４に示された寄生インダクタンスが発生し、これによって印加波形やピーク電圧が大きな影響を受け、測定精度の低下をもたらしていた。 FIG. 3 is a conceptual diagram showing an example of parasitic inductance generated in a conventional power semiconductor test apparatus. As described above, the conventional power semiconductor test apparatus uses thin plate conductors having a thickness of 2 mm or less for 10, 11, 12 and 13, so this portion shows the parasitics indicated by Ls1, Ls2, Ls3 and Ls4 in the figure. Inductance was generated, which greatly affected the applied waveform and peak voltage, resulting in a decrease in measurement accuracy.
前記の課題を解決するため、本発明においては、高圧電源１と、前記高圧電源１に接続され試験対象であるパワー半導体４、５への試験電流を放出するコンデンサ２と、パワー半導体４、５の負荷となる誘導負荷３と、前記誘導負荷３をポジティブ側に接続する半導体または機械式のP側接続リレー１４と、ネガティブ側に接続する半導体または機械式のN側接続リレー１５と、前記各部品を接続するバスバー１０、１３と、パワー半導体４、５のドライバ回路６，７を有するパワー半導体用動特性試験装置において、バスバー１０、１３の５０％以上の部分の厚みが５ｍｍ以上とする構成とした。なお、電流密度の低い部分はバスバーの厚みを薄くしても全体を同一厚みとした場合と遜色ない特性が得られる。多くの場合、バスバーの５０％以上の部分の厚みが一定以上であれば全体を同一厚みとした場合と遜色ない特性が得られる。 In order to solve the above-described problems, in the present invention, the high-voltage power source 1, the capacitor 2 connected to the high-voltage power source 1 and emitting a test current to the power semiconductors 4 and 5 to be tested, and the power semiconductors 4 and 5 An inductive load 3 serving as a load, a semiconductor or mechanical P-side connection relay 14 for connecting the inductive load 3 to the positive side, a semiconductor or mechanical N-side connection relay 15 for connecting to the negative side, In a power semiconductor dynamic characteristic testing apparatus having bus bars 10 and 13 for connecting components and driver circuits 6 and 7 for power semiconductors 4 and 5, the thickness of 50% or more of bus bars 10 and 13 is set to 5 mm or more. It was. In addition, even if the thickness of the bus bar is reduced in the portion where the current density is low, the same characteristics as in the case where the entire thickness is the same can be obtained. In many cases, if the thickness of a portion of 50% or more of the bus bar is equal to or greater than a certain value, characteristics comparable to those obtained when the entire thickness is the same can be obtained.
なお、該バスバー１０、１３の５０％以上の部分の厚みが１０ｍｍ以上であるような構成がさらに望ましい。 It is more desirable that the thickness of 50% or more of the bus bars 10 and 13 is 10 mm or more.
また本発明は、高圧電源１と、前記高圧電源１に接続され試験対象であるパワー半導体４、５への試験電流を放出するコンデンサ２と、パワー半導体４、５の負荷となる誘導負荷３と、前記誘導負荷３をポジティブ側に接続する半導体または機械式のP側接続リレー１４と、ネガティブ側に接続する半導体または機械式のN側接続リレー１５と、前記各部品を接続するバスバー１０、１３と、パワー半導体４、５のドライバ回路６，７を有するパワー半導体用動特性試験装置において、パワー半導体４、５とコンデンサ２までの端子間距離が３００ｍｍ以内であるような構成とした。 The present invention also includes a high-voltage power source 1, a capacitor 2 that is connected to the high-voltage power source 1 and emits a test current to the power semiconductors 4 and 5 to be tested, and an inductive load 3 that serves as a load for the power semiconductors 4 and 5. The semiconductor or mechanical P-side connection relay 14 that connects the inductive load 3 to the positive side, the semiconductor or mechanical N-side connection relay 15 that connects to the negative side, and the bus bars 10 and 13 that connect the components. In the dynamic characteristic testing apparatus for power semiconductors having the driver circuits 6 and 7 for the power semiconductors 4 and 5, the distance between the terminals of the power semiconductors 4 and 5 and the capacitor 2 is within 300 mm.
また本発明は、該パワー半導体４、５とコンデンサ２までの端子間距離が２００ｍｍ以内であるような構成がさらに望ましい。 In the present invention, it is further desirable that the distance between terminals between the power semiconductors 4 and 5 and the capacitor 2 is 200 mm or less.
図４はパワー半導体用試験装置における寄生インダクタンスとバスバーの厚み及び長さの関係を示すグラフである。これからわかるように、本発明の構成であるバスバー１０、１３の５０％以上の部分の厚みが５ｍｍ以上とする構成が、寄生インダクタンスの低減に有効である。さらに、バスバー１０、１３の５０％以上の部分の厚みが１０ｍｍ以上であるような構成がさらに望ましいこともわかる。 FIG. 4 is a graph showing the relationship between the parasitic inductance and the thickness and length of the bus bar in the power semiconductor test apparatus. As can be seen, the configuration in which the thickness of 50% or more of the bus bars 10 and 13 according to the present invention is 5 mm or more is effective in reducing the parasitic inductance. Further, it can be seen that a configuration in which the thickness of 50% or more of the bus bars 10 and 13 is 10 mm or more is more desirable.
図５はパワー半導体用試験装置における寄生インダクタンスとバスバーの長さの関係を示すグラフである。図４及び図５わかるように、本発明の構成である、パワー半導体４、５とコンデンサ２までの端子間距離が３００ｍｍ以内であるような構成が、寄生インダクタンスの低減に有効である。さらに、パワー半導体４、５とコンデンサ２までの端子間距離が２００ｍｍ以内であるような構成がさらに望ましいこともわかる。 FIG. 5 is a graph showing the relationship between the parasitic inductance and the length of the bus bar in the power semiconductor test apparatus. As can be seen from FIGS. 4 and 5, the configuration of the present invention in which the distance between the terminals between the power semiconductors 4 and 5 and the capacitor 2 is within 300 mm is effective in reducing the parasitic inductance. Furthermore, it can be seen that a configuration in which the distance between the terminals to the power semiconductors 4 and 5 and the capacitor 2 is within 200 mm is further desirable.
図６は本発明に係るパワー半導体用試験装置の実施例に係る概念図であり、図７は本発明に係るパワー半導体用試験装置の実施例を説明する回路図であり、図８は本発明に係るパワー半導体用試験装置の実際の試験機の形態を示す回路図である。 FIG. 6 is a conceptual diagram according to an embodiment of a power semiconductor test apparatus according to the present invention, FIG. 7 is a circuit diagram illustrating an embodiment of a power semiconductor test apparatus according to the present invention, and FIG. It is a circuit diagram which shows the form of the actual testing machine of the testing apparatus for power semiconductors concerning.
かかる構成により、本発明に係るパワー半導体用動特性試験装置は、簡素な構成でもってパワー半導体用動特性試験装置の試験回路中に存在する寄生インダクタンスを減少させ、印加波形やピーク電圧への影響を低減し、パワー半導体用動特性試験装置に於ける試験精度を向上させることが出来る。 With this configuration, the power semiconductor dynamic characteristic test apparatus according to the present invention reduces the parasitic inductance existing in the test circuit of the power semiconductor dynamic characteristic test apparatus with a simple configuration, and affects the applied waveform and peak voltage. The test accuracy in the dynamic characteristic test apparatus for power semiconductors can be improved.
図９は本発明に係るパワー半導体用試験装置に用いられる過電流保護回路を示す概念図である。かかる保護回路を用いることにより、パワー半導体用試験装置の信頼性が向上し、安定した試験評価が可能となる。 FIG. 9 is a conceptual diagram showing an overcurrent protection circuit used in the power semiconductor test apparatus according to the present invention. By using such a protection circuit, the reliability of the power semiconductor test apparatus is improved, and stable test evaluation is possible.
図１０及び図１１は本発明に係るパワー半導体用試験装置の構成を示す概念図である。ここで、３０、３１及び３２は電流センサである。パワー半導体試験装置は、試験対象素子であるパワー半導体５，４それぞれのコレクタ電流またはエミッタ電流を測定し、電流の変化速度など試験対象素子の特性を評価することを目的としている。なお、試験対象素子の性質により、コレクタ電流とエミッタ電流はほぼ同じ値となり、どちらを測定しても試験対象素子の特性を評価することができる。一方で、バスバー１０に電流センサ３０を挿入して試験対象素子４のエミッタ電流を測定する場合、バスバー１０に電流センサ３０が挿入されることにより、バスバー１０の寄生インダクタンスが増大する弊害がある。一方、キルヒホッフの法則に従えば、バスバー１３の電流は、電流センサ３０と３２の電流計測値から演算することで算出することができる。即ち、バスバー１３の電流は、電流センサ３０と３２の電流計測値の合計から符号を反転したものとなる。この手法によれば、試験対象素子５においては、バスバー１３に電流センサを挿入することなく、即ちバスバー１３の寄生インダクタンスの上昇をまねくことなく、前記演算により、試験対象素子５の特性を示すコレクタ電流を演算により算出することができる。 10 and 11 are conceptual diagrams showing the configuration of the power semiconductor test apparatus according to the present invention. Here, 30, 31 and 32 are current sensors. The power semiconductor test apparatus is intended to measure the collector current or the emitter current of each of the power semiconductors 5 and 4 that are test target elements, and to evaluate the characteristics of the test target elements such as the current change rate. Note that the collector current and the emitter current have substantially the same value depending on the properties of the test target element, and the characteristics of the test target element can be evaluated by measuring either of them. On the other hand, when the current sensor 30 is inserted into the bus bar 10 to measure the emitter current of the test target element 4, there is a problem that the parasitic inductance of the bus bar 10 increases due to the insertion of the current sensor 30 into the bus bar 10. On the other hand, according to Kirchhoff's law, the current of the bus bar 13 can be calculated by calculating from the current measurement values of the current sensors 30 and 32. That is, the current of the bus bar 13 is obtained by reversing the sign from the sum of the current measurement values of the current sensors 30 and 32. According to this method, in the test target element 5, a collector that shows the characteristics of the test target element 5 by the above calculation without inserting a current sensor into the bus bar 13, that is, without increasing the parasitic inductance of the bus bar 13. The current can be calculated by calculation.
図１２は本発明に係るパワー半導体用試験装置の構成部品配置を示す概念図である。試験対象素子であるパワー半導体４，５から複数のコンデンサ２までの電流経路は、バスバー１３、複数の遮断素子１００、バスバー１０、及び電流センサ３０で構成される。この構成において、それぞれの構成部品を図に示す配置とすることにより、バスバー１０及びバスバー１３の経路長を300mm以下、厚み5mm以上のバスバーとすることができ寄生インダクタンスの上昇を抑えたものである。また、パワー半導体４，５の特性試験用負荷となる誘導負荷３と前記誘導負荷３をポジティブ側に接続する半導体または機械式のP側接続リレー１４と、ネガティブ側に接続する半導体または機械式のN側接続リレー１５は、ケーブル２０，２１，２２，２３，２４で所定箇所に接続する。前記ケーブル２０には、電流センサ３２によりケーブルに流れる電流を測定できる構成とする。これは、電流センサ３０と３２の電流計測値の合計から符号を反転して、バスバー１３の電流、即ちパワー半導体５のコレクタ電流を算出するためのものである。 FIG. 12 is a conceptual diagram showing the arrangement of components of the power semiconductor test apparatus according to the present invention. The current path from the power semiconductors 4 and 5 that are the test target elements to the plurality of capacitors 2 includes the bus bar 13, the plurality of cutoff elements 100, the bus bar 10, and the current sensor 30. In this configuration, by arranging the components as shown in the drawing, the path length of the bus bar 10 and the bus bar 13 can be a bus bar having a length of 300 mm or less and a thickness of 5 mm or more, and an increase in parasitic inductance is suppressed. . Further, an inductive load 3 serving as a characteristic test load for the power semiconductors 4 and 5, a semiconductor or mechanical P-side connection relay 14 for connecting the inductive load 3 to the positive side, and a semiconductor or mechanical type for connecting to the negative side. The N-side connection relay 15 is connected to a predetermined location with cables 20, 21, 22, 23, and 24. The cable 20 is configured such that the current flowing through the cable can be measured by the current sensor 32. This is for inverting the sign from the sum of the current measurement values of the current sensors 30 and 32 to calculate the current of the bus bar 13, that is, the collector current of the power semiconductor 5.
図１３は本発明に係るパワー半導体用試験装置の構成部品配置を示す概念図である。また、図１４はかかる構成におけるパワー半導体用試験装置の構成部品配置を示す断面概念図である。本実施例においては、４バンク、即ちコンデンサ２及び遮断素子１００をそれぞれ４個づつ備えるパワー半導体用試験装置の構成となっている。本実施例に於いては、コンデンサ２を複数備えてなり、該コンデンサ２が同心円状に配置されている。かかる構成とすることにより、複数バンクの構成であってもパワー半導体用動特性試験装置の試験回路中に存在する寄生インダクタンスを減少させ、印加波形やピーク電圧への影響を低減し、パワー半導体用動特性試験装置に於ける試験精度を向上させることが出来る。 FIG. 13 is a conceptual diagram showing the arrangement of components of the power semiconductor test apparatus according to the present invention. FIG. 14 is a conceptual cross-sectional view showing the arrangement of components of the power semiconductor testing device in such a configuration. In the present embodiment, the power semiconductor test apparatus has four banks, that is, four capacitors 2 and four cutoff elements 100 each. In this embodiment, a plurality of capacitors 2 are provided, and the capacitors 2 are arranged concentrically. By adopting such a configuration, the parasitic inductance existing in the test circuit of the dynamic characteristic test apparatus for power semiconductors is reduced even in the configuration of a plurality of banks, and the influence on the applied waveform and peak voltage is reduced. Test accuracy in the dynamic characteristic test apparatus can be improved.
また、本実施例に於いては複数のコンデンサ２の電流値が過大な場合に電流を遮断する複数の遮断素子１００を備え、該複数の遮断素子１００が同心円状に配置されている。かかる構成とすることにより、複数バンクの構成であってもパワー半導体用動特性試験装置の試験回路中に存在する寄生インダクタンスを減少させ、印加波形やピーク電圧への影響を低減するとともに装置の信頼性を向上させ、パワー半導体用動特性試験装置に於ける試験精度を向上させることが出来る。 In the present embodiment, a plurality of cutoff elements 100 are provided for cutting off the current when the current values of the plurality of capacitors 2 are excessive, and the plurality of cutoff elements 100 are arranged concentrically. By adopting such a configuration, even in a multi-bank configuration, the parasitic inductance existing in the test circuit of the dynamic characteristic test apparatus for power semiconductors is reduced, the influence on the applied waveform and peak voltage is reduced, and the reliability of the apparatus is reduced. The test accuracy in the dynamic characteristic test apparatus for power semiconductors can be improved.
図１５は本発明に係るパワー半導体用試験装置の構成部品配置を示す概念図である。この場合は５バンクのパワー半導体用試験装置の構成となっているが、４バンクの構成と同様に、パワー半導体用動特性試験装置の試験回路中に存在する寄生インダクタンスを減少させ、印加波形やピーク電圧への影響を低減し、パワー半導体用動特性試験装置に於ける試験精度を向上させることが出来る。 FIG. 15 is a conceptual diagram showing the arrangement of components of the power semiconductor test apparatus according to the present invention. In this case, the configuration is a 5-bank power semiconductor test apparatus, but, as in the 4-bank configuration, the parasitic inductance existing in the test circuit of the power semiconductor dynamic characteristic test apparatus is reduced, The influence on the peak voltage can be reduced, and the test accuracy in the dynamic characteristic test apparatus for power semiconductor can be improved.
図１６は本発明に係るパワー半導体用試験装置の構成部品配置を示す概念図である。また、図１７はかかる構成におけるパワー半導体用試験装置の構成部品配置を示す断面概念図である。本実施例においては、８バンクのパワー半導体用試験装置の構成となっている。本実施例に於いては、コンデンサ２を複数備えてなり、該コンデンサ２が径の異なる複数列の同心円状に配置されている。かかる構成とすることにより、さらに多数のバンクの構成であってもパワー半導体用動特性試験装置の試験回路中に存在する寄生インダクタンスを減少させ、印加波形やピーク電圧への影響を低減し、パワー半導体用動特性試験装置に於ける試験精度を向上させることが出来る。 FIG. 16 is a conceptual diagram showing the arrangement of components of the power semiconductor test apparatus according to the present invention. FIG. 17 is a conceptual cross-sectional view showing the arrangement of components of the power semiconductor testing device in such a configuration. In the present embodiment, the configuration is a test apparatus for power semiconductors of 8 banks. In this embodiment, a plurality of capacitors 2 are provided, and the capacitors 2 are arranged concentrically in a plurality of rows having different diameters. By adopting such a configuration, even in the configuration of a larger number of banks, the parasitic inductance existing in the test circuit of the power semiconductor dynamic characteristic test apparatus is reduced, the influence on the applied waveform and peak voltage is reduced, and the power is reduced. It is possible to improve test accuracy in a semiconductor dynamic characteristic test apparatus.
また、本実施例に於いては複数のコンデンサ２の電流値が過大な場合に電流を遮断する複数の遮断素子１００を備え、該複数の遮断素子１００が径の異なる複数列の同心円状に配置されている。かかる構成とすることにより、さらに多数のバンクの構成であってもパワー半導体用動特性試験装置の試験回路中に存在する寄生インダクタンスを減少させ、印加波形やピーク電圧への影響を低減するとともに装置の信頼性を向上させ、パワー半導体用動特性試験装置に於ける試験精度を向上させることが出来る。 Further, in this embodiment, a plurality of cutoff elements 100 are provided for cutting off current when the current values of the plurality of capacitors 2 are excessive, and the plurality of cutoff elements 100 are arranged in a plurality of concentric circles having different diameters. Has been. By adopting such a configuration, even in the configuration of a larger number of banks, the parasitic inductance existing in the test circuit of the power semiconductor dynamic characteristic test device is reduced, and the influence on the applied waveform and peak voltage is reduced and the device is reduced. And the test accuracy in the dynamic characteristic test apparatus for power semiconductors can be improved.
以上述べて来たように本発明に係るパワー半導体用試験装置は、、簡素な構成でもってパワー半導体用動特性試験装置の試験回路中に存在する寄生インダクタンスを減少させ、印加波形やピーク電圧への影響を低減し、パワー半導体用動特性試験装置に於ける試験精度を向上させることが出来るという利点があり、もって産業の発展に寄与するものである。 As described above, the power semiconductor test apparatus according to the present invention reduces the parasitic inductance existing in the test circuit of the power semiconductor dynamic characteristic test apparatus with a simple configuration, to the applied waveform and the peak voltage. Therefore, it is possible to improve the test accuracy in the dynamic characteristic test apparatus for power semiconductors, thereby contributing to the development of the industry.
１ 高圧電源
２ 試験電流を放出するコンデンサ
３ 誘導負荷
４，５ パワー半導体
１０ パワー半導体４とコンデンサ２間のバスバー
１３ パワー半導体５とコンデンサ２間のバスバー
１４ Ｐ側接続リレー
１５ Ｎ側接続リレー
６，７ パワー半導体のドライバ回路
２０，２１，２２，２３，２４，２５ ケーブル
３０，３２ 電流センサ
６０ ダイオード
１００ 遮断素子
１０１ 電流センサまたは電圧センサ
１０２ 遮断制御回路
１０３ 基準信号
１０４ 比較回路
１０５ ラッチ回路
DESCRIPTION OF SYMBOLS 1 High voltage power supply 2 Capacitor which discharge | releases test current 3 Inductive load 4,5 Power semiconductor 10 Bus bar between power semiconductor 4 and capacitor 2 13 Bus bar between power semiconductor 5 and capacitor 2 14 P side connection relay 15 N side connection relay 6, 7 Power semiconductor driver circuit 20, 21, 22, 23, 24, 25 Cable 30, 32 Current sensor 60 Diode 100 Breaking element 101 Current sensor or voltage sensor 102 Breaking control circuit 103 Reference signal 104 Comparison circuit 105 Latch circuit
Claims (14)
前記高圧電源１に接続され試験対象であるパワー半導体４、５への試験電流を放出するコンデンサ２と、
パワー半導体４、５の負荷となる誘導負荷３と、
前記誘導負荷３をポジティブ側に接続する半導体または機械式のＰ側接続リレー１４と、
ネガティブ側に接続する半導体または機械式のＮ側接続リレー１５と、
前記各部品を接続するバスバー１０、１３と、
パワー半導体４、５のドライバ回路６，７を有するパワー半導体用動特性試験装置において、
該コンデンサ２を複数備えてなり、
該パワー半導体４、５とコンデンサ２までの端子間距離が等しくなるように配置されたことを特徴とする、
パワー半導体動特性試験装置。 A high-voltage power supply 1;
A capacitor 2 connected to the high-voltage power supply 1 for discharging a test current to the power semiconductors 4 and 5 to be tested;
An inductive load 3 as a load of the power semiconductors 4 and 5;
A semiconductor or mechanical P-side connection relay 14 for connecting the inductive load 3 to the positive side;
A semiconductor or mechanical N-side connection relay 15 connected to the negative side;
Bus bars 10 and 13 for connecting the components;
In a power semiconductor dynamic characteristic test apparatus having driver circuits 6 and 7 for power semiconductors 4 and 5,
A plurality of capacitors 2;
The power semiconductors 4 and 5 and the capacitor 2 are arranged so that the distance between the terminals is equal.
Power semiconductor dynamic characteristic test equipment.
該コンデンサ２を複数備えてなり、
該コンデンサ２が同心円状に配置されたことを特徴とする、
請求項１記載のパワー半導体動特性試験装置。 In the power semiconductor dynamic characteristic test apparatus according to claim 1,
A plurality of capacitors 2;
The capacitor 2 is arranged concentrically,
The power semiconductor dynamic characteristic test apparatus according to claim 1.
前記高圧電源１に接続され試験対象であるパワー半導体４、５への試験電流を放出するコンデンサ２と、
パワー半導体４、５の負荷となる誘導負荷３と、
前記誘導負荷３をポジティブ側に接続する半導体または機械式のＰ側接続リレー１４と、
ネガティブ側に接続する半導体または機械式のＮ側接続リレー１５と、
前記各部品を接続するバスバー１０、１３と、
パワー半導体４、５のドライバ回路６，７を有するパワー半導体用動特性試験装置において、
該コンデンサ２を複数備えてなり、
該パワー半導体４、５とコンデンサ２までの端子間距離が二段階或いは多段階となるように配置されたことを特徴とする、
パワー半導体動特性試験装置。 A high-voltage power supply 1;
A capacitor 2 connected to the high-voltage power supply 1 for discharging a test current to the power semiconductors 4 and 5 to be tested;
An inductive load 3 as a load of the power semiconductors 4 and 5;
A semiconductor or mechanical P-side connection relay 14 for connecting the inductive load 3 to the positive side;
A semiconductor or mechanical N-side connection relay 15 connected to the negative side;
Bus bars 10 and 13 for connecting the components;
In a power semiconductor dynamic characteristic test apparatus having driver circuits 6 and 7 for power semiconductors 4 and 5,
A plurality of capacitors 2;
The power semiconductors 4 and 5 are arranged so that the distance between the terminals to the capacitor 2 is two-stage or multi-stage.
Power semiconductor dynamic characteristic test equipment.
該コンデンサ２を複数備えてなり、
該コンデンサ２が径の異なる複数列の同心円状に配置されたことを特徴とする、
請求項３記載のパワー半導体動特性試験装置。 In the power semiconductor dynamic characteristic test apparatus according to claim 3,
A plurality of capacitors 2;
The capacitors 2 are arranged in a plurality of concentric circles having different diameters,
The power semiconductor dynamic characteristic test apparatus according to claim 3.
該複数のコンデンサ２の電流値が過大な場合に電流を遮断する複数の遮断素子１００をさらに備えることを特徴とする、
請求項１乃至４のいずれか一請求項に記載のパワー半導体動特性試験装置。 In the power semiconductor dynamic characteristic test apparatus according to claim 1,
It further comprises a plurality of blocking elements 100 that block current when the current values of the plurality of capacitors 2 are excessive.
The power semiconductor dynamic characteristic test apparatus according to any one of claims 1 to 4.
該複数の遮断素子１００が同心円状に配置されたことを特徴とする、
請求項５記載のパワー半導体動特性試験装置。 In the power semiconductor dynamic characteristic test apparatus according to claim 5,
The plurality of blocking elements 100 are arranged concentrically,
The power semiconductor dynamic characteristic test apparatus according to claim 5.
該複数の遮断素子１００が径の異なる複数列の同心円状に配置されたことを特徴とする、
請求項５記載のパワー半導体動特性試験装置。 In the power semiconductor dynamic characteristic test apparatus according to claim 5,
The plurality of blocking elements 100 are arranged in a plurality of concentric circles having different diameters,
The power semiconductor dynamic characteristic test apparatus according to claim 5.
該バスバー１０と該誘導負荷３の電流を測定して、演算によりバスバー１０の電流を算出することを特徴とする、
請求項１乃至７のいずれか一請求項に記載のパワー半導体試験装置。 In the power semiconductor dynamic characteristic test apparatus according to any one of claims 1 to 7,
The current of the bus bar 10 and the inductive load 3 is measured, and the current of the bus bar 10 is calculated by calculation.
The power semiconductor test apparatus according to any one of claims 1 to 7.
試験回路中に存在する寄生インダクタンスが３０ｎＨ以下であることを特徴とする、
請求項１乃至８のいずれか一請求項に記載のパワー半導体試験装置。 In the power semiconductor dynamic characteristic test apparatus according to any one of claims 1 to 8,
The parasitic inductance present in the test circuit is 30 nH or less,
The power semiconductor test apparatus according to any one of claims 1 to 8.
試験回路中に存在する寄生インダクタンスが２０ｎＨ以下であることを特徴とする、
請求項９に記載のパワー半導体試験装置。 In the power semiconductor dynamic characteristic test apparatus according to claim 9,
The parasitic inductance present in the test circuit is 20 nH or less,
The power semiconductor test apparatus according to claim 9.
試験回路中に存在する寄生インダクタンスが１０ｎＨ以下であることを特徴とする、
請求項１０に記載のパワー半導体試験装置。 In the power semiconductor dynamic characteristic test device according to claim 10,
The parasitic inductance present in the test circuit is 10 nH or less,
The power semiconductor test apparatus according to claim 10.
前記高圧電源１に接続され試験対象であるパワー半導体４、５への試験電流を放出するコンデンサ２と、
パワー半導体４、５の負荷となる誘導負荷３と、
前記誘導負荷３をポジティブ側に接続する半導体または機械式のＰ側接続リレー１４と、
ネガティブ側に接続する半導体または機械式のＮ側接続リレー１５と、
前記各部品を接続するバスバー１０、１３と、
パワー半導体４、５のドライバ回路６，７を有するパワー半導体用動特性試験装置において、
該試験電流を放出する複数のコンデンサ２の配置される平面と該パワー半導体４、５の配置される平面とは、該各部品を接続するバスバー１０、１３を含む領域を介して異なる面上に配置され、
該試験電流を放出するコンデンサ２と該パワー半導体４、５との接続は、該試験電流を放出する複数のコンデンサ２の配置される平面の中心を貫通してなされることを特徴とする、
パワー半導体用動特性試験装置。 A high-voltage power supply 1;
A capacitor 2 connected to the high-voltage power supply 1 for discharging a test current to the power semiconductors 4 and 5 to be tested;
An inductive load 3 as a load of the power semiconductors 4 and 5;
A semiconductor or mechanical P-side connection relay 14 for connecting the inductive load 3 to the positive side;
A semiconductor or mechanical N-side connection relay 15 connected to the negative side;
Bus bars 10 and 13 for connecting the components;
In a power semiconductor dynamic characteristic test apparatus having driver circuits 6 and 7 for power semiconductors 4 and 5,
The plane on which the plurality of capacitors 2 that emit the test current are arranged and the plane on which the power semiconductors 4 and 5 are arranged are on different planes through areas including bus bars 10 and 13 that connect the components. Arranged,
The connection between the capacitor 2 that emits the test current and the power semiconductors 4 and 5 is made through the center of the plane on which the plurality of capacitors 2 that emit the test current are arranged.
Dynamic test equipment for power semiconductors.
該試験電流を放出する複数のコンデンサ２の配置される平面の中心を通してなされる該試験電流を放出するコンデンサ２と該パワー半導体４、５との貫通配線に電流センサーを配設してなることを特徴とする、
請求項１２に記載のパワー半導体試験装置。 The power semiconductor dynamic characteristic test apparatus according to claim 12,
A current sensor is disposed in a through wiring between the capacitor 2 that emits the test current and the power semiconductors 4 and 5 that is formed through the center of the plane where the plurality of capacitors 2 that emit the test current are disposed. Features
The power semiconductor test apparatus according to claim 12.
該電流センサーは、ロゴスキー型電流センサーであることを特徴とする、
請求項１３に記載のパワー半導体試験装置。 The power semiconductor dynamic characteristic test apparatus according to claim 13,
The current sensor is a Rogowski type current sensor,
The power semiconductor test apparatus according to claim 13.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
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| JP2014115475 | 2014-06-04 | ||
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| Application Number | Title | Priority Date | Filing Date |
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| JP2015110969A Division JP2016011952A (en) | 2014-06-04 | 2015-05-30 | Power semiconductor test apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2016011953A true JP2016011953A (en) | 2016-01-21 |
Family
ID=55228733
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
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| JP2015110969A Pending JP2016011952A (en) | 2014-06-04 | 2015-05-30 | Power semiconductor test apparatus |
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| Country | Link |
|---|---|
| JP (2) | JP2016011952A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106802387A (en) * | 2017-02-27 | 2017-06-06 | 扬州国扬电子有限公司 | A kind of low sense test equipment |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106872870A (en) * | 2017-01-16 | 2017-06-20 | 全球能源互联网研究院 | The dynamic characteristic test circuit and method of testing of a kind of high voltage power device |
| CN106707131B (en) * | 2017-02-27 | 2023-04-25 | 扬州国扬电子有限公司 | Switch mechanism and low-sensitivity test equipment with switch mechanism |
| CN106841969B (en) * | 2017-02-27 | 2023-04-25 | 扬州国扬电子有限公司 | Low-sensitivity test equipment with cylindrical passing electrode |
| CN106802386B (en) * | 2017-02-27 | 2023-04-25 | 扬州国扬电子有限公司 | Low-sensitivity test equipment with laminated busbar |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52114381A (en) * | 1976-03-22 | 1977-09-26 | Shizuki Electric | Method of detecting fault of condenser |
| JPH05292756A (en) * | 1992-04-14 | 1993-11-05 | Toshiba Corp | Power converter |
| JPH07245968A (en) * | 1994-03-01 | 1995-09-19 | Nippondenso Co Ltd | Inverter device |
| JPH09162255A (en) * | 1995-12-06 | 1997-06-20 | Fuji Electric Co Ltd | Test device of semiconductor element |
| JPH09322392A (en) * | 1996-05-27 | 1997-12-12 | Nissin Electric Co Ltd | Sensing method for abnormality of capacitor device |
| JP2002044964A (en) * | 2000-07-21 | 2002-02-08 | Hitachi Ltd | Semiconductor device, power converter and vehicle |
| JP2007116840A (en) * | 2005-10-21 | 2007-05-10 | Nichicon Corp | Inverter module and inverter-integrated alternating current motor using the same |
| JP2008301653A (en) * | 2007-06-01 | 2008-12-11 | Fuji Electric Assets Management Co Ltd | Electric power generating system |
| JP2009219268A (en) * | 2008-03-11 | 2009-09-24 | Daikin Ind Ltd | Power conversion apparatus |
| US20100208446A1 (en) * | 2009-02-18 | 2010-08-19 | Converteam Technology Ltd. | electronic power converter |
| JP2013160572A (en) * | 2012-02-02 | 2013-08-19 | Top:Kk | Testing device for power semiconductor |
| JP2013197486A (en) * | 2012-03-22 | 2013-09-30 | Aisin Seiki Co Ltd | Hollow cylindrical capacitor and inverter device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60102883A (en) * | 1983-11-07 | 1985-06-07 | Hitachi Ltd | Inverter device |
| JP3750338B2 (en) * | 1997-03-07 | 2006-03-01 | 株式会社日立製作所 | Power converter and manufacturing method thereof |
| JP3732437B2 (en) * | 2001-11-21 | 2006-01-05 | シャープ株式会社 | Electrical connection jig and semiconductor device characteristic measuring apparatus using the same |
| WO2011093239A1 (en) * | 2010-01-27 | 2011-08-04 | 株式会社日立製作所 | Power distribution mounting component and inverter apparatus using same |
| CN103368359B (en) * | 2012-04-11 | 2016-04-13 | 台达电子工业股份有限公司 | Current transformer power unit and bus bar thereof |
-
2015
- 2015-05-30 JP JP2015110969A patent/JP2016011952A/en active Pending
- 2015-06-19 JP JP2015123932A patent/JP2016011953A/en active Pending
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52114381A (en) * | 1976-03-22 | 1977-09-26 | Shizuki Electric | Method of detecting fault of condenser |
| JPH05292756A (en) * | 1992-04-14 | 1993-11-05 | Toshiba Corp | Power converter |
| JPH07245968A (en) * | 1994-03-01 | 1995-09-19 | Nippondenso Co Ltd | Inverter device |
| JPH09162255A (en) * | 1995-12-06 | 1997-06-20 | Fuji Electric Co Ltd | Test device of semiconductor element |
| JPH09322392A (en) * | 1996-05-27 | 1997-12-12 | Nissin Electric Co Ltd | Sensing method for abnormality of capacitor device |
| JP2002044964A (en) * | 2000-07-21 | 2002-02-08 | Hitachi Ltd | Semiconductor device, power converter and vehicle |
| JP2007116840A (en) * | 2005-10-21 | 2007-05-10 | Nichicon Corp | Inverter module and inverter-integrated alternating current motor using the same |
| JP2008301653A (en) * | 2007-06-01 | 2008-12-11 | Fuji Electric Assets Management Co Ltd | Electric power generating system |
| JP2009219268A (en) * | 2008-03-11 | 2009-09-24 | Daikin Ind Ltd | Power conversion apparatus |
| US20100208446A1 (en) * | 2009-02-18 | 2010-08-19 | Converteam Technology Ltd. | electronic power converter |
| JP2013160572A (en) * | 2012-02-02 | 2013-08-19 | Top:Kk | Testing device for power semiconductor |
| JP2013197486A (en) * | 2012-03-22 | 2013-09-30 | Aisin Seiki Co Ltd | Hollow cylindrical capacitor and inverter device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106802387A (en) * | 2017-02-27 | 2017-06-06 | 扬州国扬电子有限公司 | A kind of low sense test equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2016011952A (en) | 2016-01-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
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|
| A977 | Report on retrieval |
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|
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|
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