JP2016009457A - メモリシステム、メモリ周辺回路およびメモリ制御方法 - Google Patents
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Abstract
【課題】データサイズが物理ページ以下のデータの書き込お速度を向上する。【解決手段】複数のNANDフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、NANDフラッシュメモリの物理ページより大きい第1のデータを書き込むために使用する論理ブロック内のページアドレスは、NANDフラッシュメモリを順次使用するように割り当てられ、NANDフラッシュメモリの物理ページ以下の第2のデータを書き込むために使用する論理ブロック内のページアドレスは、各NANDフラッシュメモリの先頭から順番に割り当てられ、第1のデータと第2のデータに対してマージ処理を行う際に、NANDフラッシュメモリの数をX(Xは2以上の自然数)とし、最大で(X−1)のNANDフラッシュメモリに対してマージ処理を行うメモリシステムである。【選択図】図1
Description
本開示は、NANDフラッシュメモリを使用するメモリシステム、メモリ周辺回路およびメモリ制御方法に関する。
NANDフラッシュメモリがPC用のUSB(Universal Serial Bus)メモリ、フラッシュSSD(Solid State Drive )、デジタルカメラ用のメモリカード、携帯デジタルオーディオプレーヤーの記憶装置などに広く使用されている。NANDフラッシュメモリの場合、消去がブロック単位で行われ、書き込みおよび読み出しは、ページ単位で行われる。NANDフラッシュメモリを使用したメモリシステムの一例が特許文献1に記載されている。
一方、NANDフラッシュメモリは、書き込みのサイズと消去のサイズが異なり、データを消去する場合、一つの物理ブロックのデータをすべて消去する必要がある。このため、同一物理ブロック内の有効なデータを持つページのデータを予め他の物理ブロックにコピーしておく必要がある。
さらに、持つことが可能なキャッシュブロックの数は、システム上制限されている。したがって、システムで使用できるキャッシュブロックの上限に達した場合、キャッシュブロック内容の有効なデータを他のブロックにコピーしてキャッシュブロックを消去することによって、未使用のキャッシュブロックを用意する。この処理によって、再度キャッシュブロックを使用することができる。
上述したようなシステムにおいて、キャッシュブロックに空いているページがなくならないように、システム全体を制御する必要がある。しかしながら、未使用のキャッシュブロックを作るための処理は、一般的にガベージコレクションと呼ばれシステムのパフォーマンスを低減させてしまう問題があった。
したがって、本開示の目的は、アクセス速度を向上できるメモリシステム、メモリ周辺回路およびメモリ制御方法の提供することにある。
本開示は、複数のNANDフラッシュメモリとメモリ周辺回路とを有し、
複数のNANDフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
NANDフラッシュメモリの物理ページより大きい第1のデータを書き込むために使用する論理ブロック内のページアドレスは、NANDフラッシュメモリを順次使用するように割り当てられ、
NANDフラッシュメモリの物理ページ以下の第2のデータを書き込むために使用する論理ブロック内のページアドレスは、各NANDフラッシュメモリの先頭から順番に割り当てられ、
第1のデータと第2のデータに対してマージ処理を行う際に、NANDフラッシュメモリの数をX(Xは2以上の自然数)とし、最大で(X−1)のNANDフラッシュメモリに対してマージ処理を行うメモリシステムである。
複数のNANDフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
NANDフラッシュメモリの物理ページより大きい第1のデータを書き込むために使用する論理ブロック内のページアドレスは、NANDフラッシュメモリを順次使用するように割り当てられ、
NANDフラッシュメモリの物理ページ以下の第2のデータを書き込むために使用する論理ブロック内のページアドレスは、各NANDフラッシュメモリの先頭から順番に割り当てられ、
第1のデータと第2のデータに対してマージ処理を行う際に、NANDフラッシュメモリの数をX(Xは2以上の自然数)とし、最大で(X−1)のNANDフラッシュメモリに対してマージ処理を行うメモリシステムである。
少なくとも一つの実施形態によれば、マージ処理と同時に第2のデータの書き込み処理を行うことができるので、第2のデータの書き込み処理の速度を向上できる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であっても良い。
以下に説明する実施の形態は、本開示の好適な具体例であり、技術的に好ましい種々の限定が付されている。しかしながら、本開示の範囲は、以下の説明において、特に本開示を限定する旨の記載がない限り、これらの実施の形態に限定されないものとする。
なお、本開示の説明は、下記の順序にしたがってなされる。
<1.第1の実施の形態>
<2.変形例>
なお、本開示の説明は、下記の順序にしたがってなされる。
<1.第1の実施の形態>
<2.変形例>
<第1の実施の形態>
図1を参照して本開示の第1の実施の形態によるメモリシステムについて説明する。図1に示すように、メモリシステムは、複数例えば4個のNANDフラッシュメモリA,B,C,Dからなるメモリ部1と破線で囲んで示すメモリコントローラ2とからなる。メモリシステムは、例えばメモリカードである。メモリシステムに対してホスト3が接続されている。
図1を参照して本開示の第1の実施の形態によるメモリシステムについて説明する。図1に示すように、メモリシステムは、複数例えば4個のNANDフラッシュメモリA,B,C,Dからなるメモリ部1と破線で囲んで示すメモリコントローラ2とからなる。メモリシステムは、例えばメモリカードである。メモリシステムに対してホスト3が接続されている。
メモリコントローラ2は、デバイスI/O21、SRAM(Static Randam Access Memory) 22、CPU(Central Processing Unit) 23およびNANDコントローラ24とを有する。
CPU23は、各ブロックを制御することによって、NANDコントローラ24を通じてSRAM22とメモリ部1との間でデータ転送を行い、データの読み出し、書き込みおよび消去を行う。メモリ部1のNANDフラッシュメモリA〜Dに対して、NANDコントローラ24は、同時にアクセスすることができる。
SRAM22は、いわゆるページバッファとして機能し、デバイスI/O21を介してホスト3側から転送された書き込みデータを一旦蓄えると共に、メモリ部1から読み出され、デバイスI/O21を介してホスト3側に転送されるデータを一旦蓄える。さらに、SRAM22は、プログラムを格納するためのメモリの機能並びにCPU23の作業用RAMの機能も有する。
デバイスI/O21は、ホスト3との間のインターフェースである。デバイスI/O21は、例えば、シリアルプロトコルにより3本の信号線を用いてデータ転送を行うシリアルインターフェースと、パラレルプロトコルにより6本の信号線を用いてデータ転送を行うパラレルインターフェースとを有する。
図2に示すように、各NANDフラッシュメモリの物理ブロックを論理的に組み合わせて論理ブロックを形成する。例えば一つの物理ブロックには、例えば8個の物理ページが含まれている。この論理ブロックの単位でデータを管理する。一実施の形態では、論理ブロックは、書き込むデータのサイズによって、2種類に分類される。
一実施の形態において、論理ブロックは、書き込むデータサイズによって2種類存在する。すなわち、NANDフラッシュメモリの物理ページより大きい第1のデータを書き込むために使用する論理ブロックと、NANDフラッシュメモリの物理ページ以下の第2のデータを書き込むために使用する論理ブロックとに分類される。第1のデータは、音楽データ、画像データ等のシーケンシャルデータであり、第2のデータがデータベースのデータ、ログデータ等のランダムデータである。第1および第2のデータは、データに付随する属性情報例えばデータサイズに基づいて識別される。
第1のデータを書き込むために使用する論理ブロックをデータブロックと称する。第2のデータを書き込むために使用する論理ブロックをキャッシュブロックと称する。図3Aに示すように、データブロックの場合には、論理ブロック内のページアドレスは、NANDフラッシュメモリA〜Dの物理ページが順次割り当てられるように論理ページが割り当てられる。一方、図3Bに示すように、キャッシュブロックは、同じ論理ブロックとして使用されるNANDフラッシュメモリに対してそれぞれ個別に論理ページを割り当てる。すなわち、キャッシュブロックの場合には、論理ブロックに対してデータを書き込む場合、論理ページ番号が小さいページから順に使用していく。例えば論理ブロック内のページアドレスは、各NANDフラッシュメモリ毎に先頭から順番に変化するように割り当てられる。
図4に示すように、書き込むデータサイズが物理ページよりも小さい第2のデータの場合、キャッシュブロックにデータが書き込まれる。書き込むデータサイズが物理ページよりも大きい第1のデータの場合、データブロックに書き込まれる。一般的にこのように論理ブロックによってデータを管理する場合、データが物理的などの位置に書き込まれているかを管理するための論理物理変換テーブル(論物テーブルと称する)を持ち管理するようになされる。しかしながら、データの管理サイズを小さくすると論物テーブルのサイズが大きくなり、メモリコントローラ2のSRAM22に対する論物テーブルが占める割合が大きくなり、システムのパフォーマンスを低下させてしまう。これを回避するために、上述したように、書き込むデータサイズにより論理ブロックを分けて管理するようになされる。
本開示の一実施の形態では、図3に示し、上述したように、データブロックとキャッシュブロックとの間で、論理ページのアドレス割り当て法を変えることによって、キャッシュブロックに空きページを作るために行われるマージ処理を効率的に行うことができるようにする。この割り当て方法により、キャッシュブロックを管理するための管理情報がデータブロックに対して大きくなる。しかしながら、各NANDフラッシュメモリで書き込みデータを管理することができるようになる。
キャッシュブロックに対して空きページを作る必要がある場合に、キャッシュブロックに書き込まれているデータとデータブロックのデータに対してマージ処理を行う必要がある。図5Aおよび図5Bは、キャッシュブロックとデータブロックとに対するマージ処理の一例および他の例を示す。
図5Aは、キャッシュブロックに蓄えられているデータ(斜線領域)とデータブロックに蓄えられているデータ(斜線領域)とをマージしてデータブロックに書き込む処理を示している。図5Bは、キャッシュブロックに蓄えられているデータ(斜線領域)とデータブロックNに蓄えられているデータ(斜線領域)とをマージして他のデータブロックMに書き込む処理を示している。本開示は、何れのマージ処理に対しても適用することができる。
一実施の形態では、マージ処理を行う際、データブロックに対して書き込む際に、同時にマージ処理を行う数を、キャッシュブロックにまだ空きページがある場合には、同時にマージ処理を実行するページ数は、次の式で表される。式において、Xは、接続されているNANDフラッシュメモリの数である。
(X−1)
(X−1)
この処理によって、マージ処理のための書き込みを行っていないNANDフラッシュメモリを必ず一つ作る。なお、上式は、同時にマージ処理を実行するページ数の最大値であって、NANDフラッシュメモリの数Xが4の場合であれば、同時にマージ処理を実行するページ数を2または3に設定しても良い。
使用するNANDフラッシュメモリによっては、NANDフラッシュメモリの物理ブロックの管理方法として、プレーン構成を用いているものが知られている。プレーン構成を有するNANDフラッシュメモリは、各プレーンの物理ブロックに対して同時にデータを書き込むことが可能になる。このようなプレーン構成のNANDフラッシュメモリを使用している場合には、同時にマージ処理を実行するページ数は、次の式で表される。式において、Pは、プレーン数である。
(X×P)−P=P(X−1)
すなわち、各プレーン上で、マージ処理のための書き込みを行っていないNANDフラッシュメモリを必ず一つ作る。なお、上式は、同時にマージ処理を実行するページ数の最大値であって、NANDフラッシュメモリの数Xが4の場合であれば、2P、3Pのように設定しても良い。
このようなマージ処理を実行中に、ホスト3から物理ページ以下の第2のデータの書き込みが行われる場合、このマージ処理を実行していないNANDフラッシュメモリに対してデータを書き込むことが可能となる。すなわち、ホストからの書き込みとマージ処理を同時に実行することができ、ホストからはマージ処理時間が隠ぺいされることになり、処理速度が向上する。若し、キャッシュブロックに空きページが1ページもない状態でマージ処理を実行する場合には、すべてのNANDフラッシュメモリに対してマージ処理を実行し、少しでも早くマージ処理が終わるようにする。
図6に示すように、データブロックが使用されている場合、NANDフラッシュメモリA,BおよびCに対してマージ処理を実行し、NANDフラッシュメモリDに対しては、マージ処理を実行しないようにする。マージ処理の実行中にホスト3から物理ページサイズ以下の第2のデータの書き込みが行われる場合、NANDフラッシュメモリDに対して書き込みを行う。このような制御によって、マージ処理とホスト3からの第2のデータの書き込みを同時に実行することができ、。
図7は、マージ処理とホスト3からのデータの書き込みとのタイミングを示すタイミングチャートである。NANDフラッシュメモリA、NANDフラッシュメモリB、NANDフラッシュメモリCのそれぞれのデータブロックに対しては、マージ処理が実行されている。データブロックの書き込みは、キャッシュブロックの書き込み比して遅く、例えば1.5ms程度の時間を要する。NANDフラッシュメモリDの空いている場所に対しては、マージ処理と同時(並行)にホスト3からの第2のデータ(ページ単位)が書き込まれる。第2のデータのページ単位の書き込みは、例えば400μs程度の高速でなされる。
図7のタイミングチャートから分かるように、NANDフラッシュメモリ(A,B,C)に対してマージ処理がなされているのと同時に、第2のデータをNANDフラッシュメモリDに書き込むことができ、第2のデータの書き込みを待つ必要がなく、処理速度を向上させることができる。従来では、NANDフラッシュメモリDにおいても、マージ処理が実行されているので、ホストからの第2のデータの書き込みが待たされる問題があり、処理速度が低下していた。かかる問題を本開示は、解決することができる。
書き込み処理およびマージ処理は、メモリコントローラ2のCPU23がプログラムにしたがって処理を行い、NANDコントローラ24に対して命令を出すことで実行される。図8のフローチャートに示すように、マージ処理がなされる。
ステップS1:マージ処理が開始される。
ステップS2:マージの対象のキャッシュブロックのページとデータブロックが選択される。
ステップS3:キャッシュブロックに空きページがまだあるか判定される。
ステップS2:マージの対象のキャッシュブロックのページとデータブロックが選択される。
ステップS3:キャッシュブロックに空きページがまだあるか判定される。
ステップS4:ステップS3において、キャッシュブロックに空きページがあると判定されると、(X(接続されて以上NANDフラッシュメモリの数)−1)のページ数に対してマージ処理が実行される。そして、ステップS5に処理が移る。
ステップS5:マージ処理の終了
ステップS5:マージ処理の終了
ステップS6:ステップS3において、キャッシュブロックに空きページがないと判定されると、Xのページ数に対してマージ処理が実行される。そして、ステップS5に処理が移り、マージ処理が終了する。
ステップS3の判定処理は、(X−1)のページ数に対してマージ処理を行った場合に空きページが未だあるかないかを判定するものである。空きページがないと判定される場合に、ステップS6に移る前に、(X−2)のページ数に対してマージ処理を行った場合に空きページが未だあるかないかを判定して、空きページがある場合には、ステップS4の処理を行うようにしても良い。
本開示を適用した場合、例えばランダムアクセスのパフォーマンスを測定するようなツールで10PSと呼ばれる1秒間に処理できるランダムアクセスのパフォーマンスを測定する場合、本開示を用いない場合、40010PS程度しか出ないようなシステムでも、本開示を使用することによって、200010PSまで処理速度を向上させることが可能になる。さらに、実環境においても、Windows(登録商標)やAndroid(登録商標)といったオペレーティングシステムは、ファイルシステムで管理されるデータの完全性を保証するために、頻繁にデータのログをストレージに対して書き込んでいる。この書き込みサイズが一般的にNANDフラッシュメモリの物理ページよりも小さいデータで書き込まれる。本開示を使用することで、オペレーティングシステムからのアクセス速度を安定して高速化することが可能になる。
<2.変形例>
以上、本開示の実施形態について具体的に説明したが、上述の各実施形態に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。例えば、上述の実施形態において挙げた構成、方法、工程、形状、材料および数値などはあくまでも例に過ぎず、必要に応じてこれと異なる構成、方法、工程、形状、材料および数値などを用いてもよい。
以上、本開示の実施形態について具体的に説明したが、上述の各実施形態に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。例えば、上述の実施形態において挙げた構成、方法、工程、形状、材料および数値などはあくまでも例に過ぎず、必要に応じてこれと異なる構成、方法、工程、形状、材料および数値などを用いてもよい。
なお、本開示は、以下のような構成も取ることができる。
(1)
複数のNANDフラッシュメモリとメモリ周辺回路とを有し、
前記複数のNANDフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記NANDフラッシュメモリの物理ページより大きい第1のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記NANDフラッシュメモリを順次使用するように割り当てられ、
前記NANDフラッシュメモリの物理ページ以下の第2のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各NANDフラッシュメモリの先頭から順番に割り当てられ、
前記第1のデータと前記第2のデータに対してマージ処理を行う際に、前記NANDフラッシュメモリの数をX(Xは2以上の自然数)とし、最大で(X−1)のNANDフラッシュメモリに対してマージ処理を行うメモリシステム。
(2)
前記NANDフラッシュメモリの物理ブロックの管理方法として、プレーン構成を用いている場合、プレーン数をP(Pは2以上の自然数)とし、最大でP(X−1)のNANDフラッシュメモリに対してマージ処理を行う(1)に記載のメモリシステム。
(3)
前記第1のデータは、シーケンシャルデータであり、前記第2のデータがランダムデータである(1)または(2)に記載のメモリシステム。
(4)
入出力部と、メモリと、制御部と、NANDフラッシュメモリコントローラとを有し、
前記複数のNANDフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記NANDフラッシュメモリの物理ページより大きい第1のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記NANDフラッシュメモリを順次使用するように割り当てられ、
前記NANDフラッシュメモリの物理ページ以下の第2のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各NANDフラッシュメモリの先頭から順番に割り当てられ、
前記第1のデータと前記第2のデータに対してマージ処理を行う際に、前記NANDフラッシュメモリの数をX(Xは2以上の自然数)とし、最大で(X−1)のNANDフラッシュメモリに対してマージ処理を行うメモリ周辺回路。
(5)
複数のNANDフラッシュメモリとメモリ周辺回路とを有し、
前記複数のNANDフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記NANDフラッシュメモリの物理ページより大きい第1のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記NANDフラッシュメモリを順次使用するように割り当てられ、
前記NANDフラッシュメモリの物理ページ以下の第2のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各NANDフラッシュメモリの先頭から順番に割り当てられ、
前記第1のデータと前記第2のデータに対してマージ処理を行う際に、前記NANDフラッシュメモリの数をN(Nは2以上の自然数)とし、最大で(N−1)のNANDフラッシュメモリに対してマージ処理を行うメモリ制御方法。
(1)
複数のNANDフラッシュメモリとメモリ周辺回路とを有し、
前記複数のNANDフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記NANDフラッシュメモリの物理ページより大きい第1のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記NANDフラッシュメモリを順次使用するように割り当てられ、
前記NANDフラッシュメモリの物理ページ以下の第2のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各NANDフラッシュメモリの先頭から順番に割り当てられ、
前記第1のデータと前記第2のデータに対してマージ処理を行う際に、前記NANDフラッシュメモリの数をX(Xは2以上の自然数)とし、最大で(X−1)のNANDフラッシュメモリに対してマージ処理を行うメモリシステム。
(2)
前記NANDフラッシュメモリの物理ブロックの管理方法として、プレーン構成を用いている場合、プレーン数をP(Pは2以上の自然数)とし、最大でP(X−1)のNANDフラッシュメモリに対してマージ処理を行う(1)に記載のメモリシステム。
(3)
前記第1のデータは、シーケンシャルデータであり、前記第2のデータがランダムデータである(1)または(2)に記載のメモリシステム。
(4)
入出力部と、メモリと、制御部と、NANDフラッシュメモリコントローラとを有し、
前記複数のNANDフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記NANDフラッシュメモリの物理ページより大きい第1のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記NANDフラッシュメモリを順次使用するように割り当てられ、
前記NANDフラッシュメモリの物理ページ以下の第2のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各NANDフラッシュメモリの先頭から順番に割り当てられ、
前記第1のデータと前記第2のデータに対してマージ処理を行う際に、前記NANDフラッシュメモリの数をX(Xは2以上の自然数)とし、最大で(X−1)のNANDフラッシュメモリに対してマージ処理を行うメモリ周辺回路。
(5)
複数のNANDフラッシュメモリとメモリ周辺回路とを有し、
前記複数のNANDフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記NANDフラッシュメモリの物理ページより大きい第1のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記NANDフラッシュメモリを順次使用するように割り当てられ、
前記NANDフラッシュメモリの物理ページ以下の第2のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各NANDフラッシュメモリの先頭から順番に割り当てられ、
前記第1のデータと前記第2のデータに対してマージ処理を行う際に、前記NANDフラッシュメモリの数をN(Nは2以上の自然数)とし、最大で(N−1)のNANDフラッシュメモリに対してマージ処理を行うメモリ制御方法。
A,B,G,D・・・NANDフラッシュメモリ
1・・・メモリ部
2・・・メモリコントローラ
3・・・ホスト
23・・・CPU
24・・・NANDコントローラ
1・・・メモリ部
2・・・メモリコントローラ
3・・・ホスト
23・・・CPU
24・・・NANDコントローラ
Claims (5)
- 複数のNANDフラッシュメモリとメモリ周辺回路とを有し、
前記複数のNANDフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記NANDフラッシュメモリの物理ページより大きい第1のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記NANDフラッシュメモリを順次使用するように割り当てられ、
前記NANDフラッシュメモリの物理ページ以下の第2のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各NANDフラッシュメモリの先頭から順番に割り当てられ、
前記第1のデータと前記第2のデータに対してマージ処理を行う際に、前記NANDフラッシュメモリの数をX(Xは2以上の自然数)とし、最大で(X−1)のNANDフラッシュメモリに対してマージ処理を行うメモリシステム。 - 前記NANDフラッシュメモリの物理ブロックの管理方法として、プレーン構成を用いている場合、プレーン数をP(Pは2以上の自然数)とし、最大でP(X−1)のNANDフラッシュメモリに対してマージ処理を行う請求項1に記載のメモリシステム。
- 前記第1のデータは、シーケンシャルデータであり、前記第2のデータがランダムデータである請求項1に記載のメモリシステム。
- 入出力部と、メモリと、制御部と、NANDフラッシュメモリコントローラとを有し、
前記複数のNANDフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記NANDフラッシュメモリの物理ページより大きい第1のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記NANDフラッシュメモリを順次使用するように割り当てられ、
前記NANDフラッシュメモリの物理ページ以下の第2のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各NANDフラッシュメモリの先頭から順番に割り当てられ、
前記第1のデータと前記第2のデータに対してマージ処理を行う際に、前記NANDフラッシュメモリの数をX(Xは2以上の自然数)とし、最大で(X−1)のNANDフラッシュメモリに対してマージ処理を行うメモリ周辺回路。 - 複数のNANDフラッシュメモリとメモリ周辺回路とを有し、
前記複数のNANDフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記NANDフラッシュメモリの物理ページより大きい第1のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記NANDフラッシュメモリを順次使用するように割り当てられ、
前記NANDフラッシュメモリの物理ページ以下の第2のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各NANDフラッシュメモリの先頭から順番に割り当てられ、
前記第1のデータと前記第2のデータに対してマージ処理を行う際に、前記NANDフラッシュメモリの数をN(Nは2以上の自然数)とし、最大で(N−1)のNANDフラッシュメモリに対してマージ処理を行うメモリ制御方法。
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