WO2015198528A1 - メモリシステム、メモリ周辺回路およびメモリ制御方法 - Google Patents
メモリシステム、メモリ周辺回路およびメモリ制御方法 Download PDFInfo
- Publication number
- WO2015198528A1 WO2015198528A1 PCT/JP2015/002620 JP2015002620W WO2015198528A1 WO 2015198528 A1 WO2015198528 A1 WO 2015198528A1 JP 2015002620 W JP2015002620 W JP 2015002620W WO 2015198528 A1 WO2015198528 A1 WO 2015198528A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- nand flash
- data
- memory
- flash memory
- flash memories
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Definitions
- the present disclosure relates to a memory system using a NAND flash memory, a memory peripheral circuit, and a memory control method.
- NAND flash memory is widely used in PC USB (Universal Serial Bus) memory, Flash SSD (Solid State Drive), digital camera memory card, portable digital audio player storage device, and the like.
- PC USB Universal Serial Bus
- Flash SSD Solid State Drive
- digital camera memory card portable digital audio player storage device
- Patent Document 1 An example of a memory system using a NAND flash memory is described in Patent Document 1.
- the write size and the erase size are different, and when erasing data, it is necessary to erase all data of one physical block. For this reason, it is necessary to copy in advance data of a page having valid data in the same physical block to another physical block.
- the number of cache blocks that can be held is limited by the system. Therefore, when the upper limit of cache blocks that can be used in the system is reached, unused cache blocks are prepared by copying the valid data of the cache block contents to other blocks and erasing the cache blocks. By this processing, the cache block can be used again.
- an object of the present disclosure is to provide a memory system, a memory peripheral circuit, and a memory control method that can improve an access speed.
- the present disclosure includes a plurality of NAND flash memories and a memory peripheral circuit
- a logical block is formed by combining physical blocks of a plurality of NAND flash memories
- the page address in the logical block used to write the first data larger than the physical page of the NAND flash memory is assigned to use the NAND flash memory sequentially
- the page address in the logical block used for writing the second data below the physical page of the NAND flash memory is assigned in order from the top of each NAND flash memory
- the number of NAND flash memories is X (X is a natural number of 2 or more), and the maximum number of NAND flash memories is (X-1). This is a memory system that performs merge processing.
- the second data write process can be performed simultaneously with the merge process, the speed of the second data write process can be improved.
- the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
- FIG. 1 is a block diagram illustrating a memory system configuration according to an embodiment of the present disclosure. It is a basic diagram which shows the relationship between the physical block and logical block in one embodiment of this indication. It is a basic diagram which shows allocation of each logical page of a cache block and a data block.
- FIG. 6 is a schematic diagram for describing write processing of a cache block and a data block according to an embodiment of the present disclosure. It is a basic diagram which shows an example of a merge process, and another example. It is a basic diagram used for description of the specific example of merge processing. 6 is a timing chart for explaining merge processing and host data write processing; It is a flowchart used for description of merge processing.
- the memory system includes a memory unit 1 including a plurality of, for example, four NAND flash memories A, B, C, and D and a memory controller 2 surrounded by a broken line.
- the memory system is, for example, a memory card.
- a host 3 is connected to the memory system.
- the memory controller 2 includes a device I / O 21, an SRAM (Static Randam Access Memory) 22, a CPU (Central Processing Unit) 23, and a NAND controller 24.
- SRAM Static Randam Access Memory
- CPU Central Processing Unit
- the CPU 23 controls each block, thereby transferring data between the SRAM 22 and the memory unit 1 through the NAND controller 24, and reading, writing, and erasing data.
- the NAND controller 24 can simultaneously access the NAND flash memories A to D of the memory unit 1.
- the SRAM 22 functions as a so-called page buffer, temporarily stores write data transferred from the host 3 side via the device I / O 21, and is read out from the memory unit 1 and then sent to the host 3 side via the device I / O 21. The data to be transferred is temporarily stored. Further, the SRAM 22 has a memory function for storing a program and a work RAM function for the CPU 23.
- the device I / O 21 is an interface with the host 3.
- the device I / O 21 includes, for example, a serial interface that transfers data using three signal lines using a serial protocol, and a parallel interface that transfers data using six signal lines using a parallel protocol.
- logical blocks are formed by logically combining the physical blocks of each NAND flash memory.
- one physical block includes, for example, 8 physical pages.
- Data is managed in units of logical blocks.
- logical blocks are classified into two types according to the size of data to be written.
- the block is classified into a logical block used for writing first data larger than the physical page of the NAND flash memory and a logical block used for writing second data below the physical page of the NAND flash memory.
- the first data is sequential data such as music data and image data
- the second data is random data such as database data and log data.
- the first and second data are identified based on attribute information accompanying the data, for example, data size.
- the logical block used for writing the first data is called a data block.
- a logical block used for writing the second data is referred to as a cache block.
- FIG. 3A in the case of a data block, logical pages are allocated so that physical pages of NAND flash memories A to D are sequentially allocated.
- FIG. 3B the cache block individually assigns logical pages to NAND flash memories used as the same logical block. That is, in the case of a cache block, when data is written to a logical block, the pages are used in order from the page with the smallest logical page number. For example, the page address in the logical block is assigned so as to change sequentially from the top for each NAND flash memory.
- the data size to be written is second data smaller than the physical page
- the data is written to the cache block.
- the first data whose data size to be written is larger than the physical page, it is written in the data block.
- a logical-physical conversion table (referred to as a logical-physical table) for managing where the data is written is managed.
- the data management size is reduced, the size of the logical / physical table increases, and the ratio of the logical / physical table to the SRAM 22 of the memory controller 2 increases, thereby degrading the performance of the system.
- logical blocks are managed separately according to the data size to be written.
- a line for creating a free page in a cache block is changed by changing the logical page address allocation method between the data block and the cache block. So that the merge process can be performed efficiently. With this allocation method, management information for managing the cache block is increased for the data block. However, write data can be managed in each NAND flash memory.
- 5A and 5B show an example of merge processing for a cache block and a data block, and another example.
- FIG. 5A shows a process of merging the data (shaded area) stored in the cache block and the data (hatched area) stored in the data block and writing the data into the data block.
- FIG. 5B shows a process of merging the data (shaded area) stored in the cache block and the data (hatched area) stored in the data block N and writing to another data block M.
- the present disclosure can be applied to any merge processing.
- the number of merge processes performed simultaneously, and if there are still free pages in the cache block, the number of pages to be merged simultaneously is Is represented by the following equation.
- X is the number of connected NAND flash memories.
- This process always creates one NAND flash memory that has not been written for merge processing. Note that the above formula is the maximum number of pages that can be merged simultaneously, and if the number of NAND flash memories X is 4, the number of pages that are simultaneously merged is set to 2 or 3. May be.
- a method using a plane configuration is known as a physical block management method of the NAND flash memory.
- a NAND flash memory having a plane configuration can simultaneously write data to the physical blocks of each plane.
- the number of pages on which merge processing is executed simultaneously is expressed by the following equation. In the formula, P is the number of planes.
- NAND flash memory that has not been written for merge processing is always created on each plane.
- the above equation is the maximum number of pages that are simultaneously subjected to merge processing, and if the number X of NAND flash memories is 4, it may be set to 2P, 3P.
- the data can be written to the NAND flash memory that is not executing the merge process. . That is, writing from the host and merge processing can be executed simultaneously, and the merge processing time is hidden from the host, thereby improving the processing speed. If the merge process is executed when there is no empty page in the cache block, the merge process is executed for all NAND flash memories so that the merge process is completed as soon as possible.
- FIG. 7 is a timing chart showing the timing of the merge process and the writing of data from the host 3.
- merge processing is executed for each data block of the NAND flash memory A, NAND flash memory B, and NAND flash memory C.
- Data block writing is slower than cache block writing, and takes about 1.5 ms, for example.
- the second data (page unit) from the host 3 is written simultaneously (in parallel) with the merge process.
- the writing of the second data in units of pages is performed at a high speed of about 400 ⁇ s, for example.
- the second data can be written into the NAND flash memory D simultaneously with the merge process being performed on the NAND flash memories (A, B, C). It is not necessary to wait for the writing of the data, and the processing speed can be improved. Conventionally, even in the NAND flash memory D, since the merge process is executed, there is a problem that the second data is written from the host, and the processing speed is lowered. The present disclosure can solve such a problem.
- the write process and merge process are executed by the CPU 23 of the memory controller 2 performing a process according to a program and issuing an instruction to the NAND controller 24. As shown in the flowchart of FIG. 8, merge processing is performed.
- Step S1 Merge processing is started.
- Step S2 A cache block page and data block to be merged are selected.
- Step S3 It is determined whether there are still free pages in the cache block.
- Step S4 When it is determined in step S3 that there is an empty page in the cache block, a merge process is executed for the number of pages of (X (the number of connected NAND flash memories) -1). Then, the process proceeds to step S5.
- Step S5 End of the merge process
- Step S6 When it is determined in step S3 that there is no empty page in the cache block, a merge process is executed for the number of X pages. Then, the process moves to step S5, and the merge process ends.
- step S3 The determination process in step S3 is to determine whether or not there are still free pages when the merge process is performed on the number of pages of (X-1). If it is determined that there are no free pages, before proceeding to step S6, it is determined whether or not there are still free pages when merge processing is performed on the number of pages (X-2). If there is, the process of step S4 may be performed.
- this indication can also take the following structures.
- a plurality of NAND flash memories and a memory peripheral circuit A logical block is formed by combining physical blocks of the plurality of NAND flash memories, A page address in the logical block used for writing first data larger than a physical page of the NAND flash memory is assigned to sequentially use the NAND flash memory, The page address in the logical block used for writing the second data below the physical page of the NAND flash memory is assigned in order from the top of each NAND flash memory,
- the number of the NAND flash memories is X (X is a natural number of 2 or more), and a maximum of (X-1) NAND flash memories Memory system that performs merge processing on
- the number of planes is P (P is a natural number of 2 or more), and merged with NAND flash memory of P (X-1) at the maximum
- P is a natural number of 2 or more
- a logical block is formed by combining physical blocks of the plurality of NAND flash memories, A page address in the logical block used for writing first data larger than a physical page of the NAND flash memory is assigned to sequentially use the NAND flash memory, The page address in the logical block used for writing the second data below the physical page of the NAND flash memory is assigned in order from the top of each NAND flash memory,
- the number of the NAND flash memories is X (X is a natural number of 2 or more), and a maximum of (X-1) NAND flash memories
- Peripheral circuit that performs merge processing on (5) A plurality of NAND flash memories and a memory peripheral circuit; A logical block is formed by combining physical blocks of the plurality of NAND flash memories, A page address in the
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する論理ブロック内のページアドレスは、ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、第１のデータと第２のデータに対してマージ処理を行う際に、ＮＡＮＤフラッシュメモリの数をＸ（Ｘは２以上の自然数）とし、最大で（Ｘ－１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリシステムである。
Description
本開示は、ＮＡＮＤフラッシュメモリを使用するメモリシステム、メモリ周辺回路およびメモリ制御方法に関する。
ＮＡＮＤフラッシュメモリがＰＣ用のＵＳＢ(Universal Serial Bus)メモリ、フラッシュＳＳＤ(Solid State Drive )、デジタルカメラ用のメモリカード、携帯デジタルオーディオプレーヤーの記憶装置などに広く使用されている。ＮＡＮＤフラッシュメモリの場合、消去がブロック単位で行われ、書き込みおよび読み出しは、ページ単位で行われる。ＮＡＮＤフラッシュメモリを使用したメモリシステムの一例が特許文献１に記載されている。
一方、ＮＡＮＤフラッシュメモリは、書き込みのサイズと消去のサイズが異なり、データを消去する場合、一つの物理ブロックのデータをすべて消去する必要がある。このため、同一物理ブロック内の有効なデータを持つページのデータを予め他の物理ブロックにコピーしておく必要がある。
さらに、持つことが可能なキャッシュブロックの数は、システム上制限されている。したがって、システムで使用できるキャッシュブロックの上限に達した場合、キャッシュブロック内容の有効なデータを他のブロックにコピーしてキャッシュブロックを消去することによって、未使用のキャッシュブロックを用意する。この処理によって、再度キャッシュブロックを使用することができる。
上述したようなシステムにおいて、キャッシュブロックに空いているページがなくならないように、システム全体を制御する必要がある。しかしながら、未使用のキャッシュブロックを作るための処理は、一般的にガベージコレクションと呼ばれ、システムのパフォーマンスを低減させてしまう問題があった。
したがって、本開示の目的は、アクセス速度を向上できるメモリシステム、メモリ周辺回路およびメモリ制御方法の提供することにある。
本開示は、複数のＮＡＮＤフラッシュメモリとメモリ周辺回路とを有し、
複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する論理ブロック内のページアドレスは、ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
第１のデータと第２のデータに対してマージ処理を行う際に、ＮＡＮＤフラッシュメモリの数をＸ（Ｘは２以上の自然数）とし、最大で（Ｘ－１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリシステムである。
複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する論理ブロック内のページアドレスは、ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
第１のデータと第２のデータに対してマージ処理を行う際に、ＮＡＮＤフラッシュメモリの数をＸ（Ｘは２以上の自然数）とし、最大で（Ｘ－１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリシステムである。
少なくとも一つの実施形態によれば、マージ処理と同時に第２のデータの書き込み処理を行うことができるので、第２のデータの書き込み処理の速度を向上できる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であっても良い。
以下に説明する実施の形態は、本開示の好適な具体例であり、技術的に好ましい種々の限定が付されている。しかしながら、本開示の範囲は、以下の説明において、特に本開示を限定する旨の記載がない限り、これらの実施の形態に限定されないものとする。
なお、本開示の説明は、下記の順序にしたがってなされる。
＜１．一実施の形態＞
＜２．変形例＞
なお、本開示の説明は、下記の順序にしたがってなされる。
＜１．一実施の形態＞
＜２．変形例＞
＜１．一実施の形態＞
図１を参照して本開示の一実施の形態によるメモリシステムについて説明する。図１に示すように、メモリシステムは、複数例えば４個のＮＡＮＤフラッシュメモリＡ，Ｂ，Ｃ，Ｄからなるメモリ部１と破線で囲んで示すメモリコントローラ２とからなる。メモリシステムは、例えばメモリカードである。メモリシステムに対してホスト３が接続されている。
図１を参照して本開示の一実施の形態によるメモリシステムについて説明する。図１に示すように、メモリシステムは、複数例えば４個のＮＡＮＤフラッシュメモリＡ，Ｂ，Ｃ，Ｄからなるメモリ部１と破線で囲んで示すメモリコントローラ２とからなる。メモリシステムは、例えばメモリカードである。メモリシステムに対してホスト３が接続されている。
メモリコントローラ２は、デバイスＩ／Ｏ２１、ＳＲＡＭ(Static Randam Access Memory) ２２、ＣＰＵ(Central Processing Unit) ２３およびＮＡＮＤコントローラ２４とを有する。
ＣＰＵ２３は、各ブロックを制御することによって、ＮＡＮＤコントローラ２４を通じてＳＲＡＭ２２とメモリ部１との間でデータ転送を行い、データの読み出し、書き込みおよび消去を行う。メモリ部１のＮＡＮＤフラッシュメモリＡ～Ｄに対して、ＮＡＮＤコントローラ２４は、同時にアクセスすることができる。
ＳＲＡＭ２２は、いわゆるページバッファとして機能し、デバイスＩ／Ｏ２１を介してホスト３側から転送された書き込みデータを一旦蓄えると共に、メモリ部１から読み出され、デバイスＩ／Ｏ２１を介してホスト３側に転送されるデータを一旦蓄える。さらに、ＳＲＡＭ２２は、プログラムを格納するためのメモリの機能並びにＣＰＵ２３の作業用ＲＡＭの機能も有する。
デバイスＩ／Ｏ２１は、ホスト３との間のインターフェースである。デバイスＩ／Ｏ２１は、例えば、シリアルプロトコルにより３本の信号線を用いてデータ転送を行うシリアルインターフェースと、パラレルプロトコルにより６本の信号線を用いてデータ転送を行うパラレルインターフェースとを有する。
図２に示すように、各ＮＡＮＤフラッシュメモリの物理ブロックを論理的に組み合わせて論理ブロックを形成する。例えば一つの物理ブロックには、例えば８個の物理ページが含まれている。この論理ブロックの単位でデータを管理する。一実施の形態では、論理ブロックは、書き込むデータのサイズによって、２種類に分類される。
一実施の形態において、論理ブロックは、書き込むデータサイズによって２種類存在する。すなわち、ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する論理ブロックと、ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する論理ブロックとに分類される。第１のデータは、音楽データ、画像データ等のシーケンシャルデータであり、第２のデータがデータベースのデータ、ログデータ等のランダムデータである。第１および第２のデータは、データに付随する属性情報例えばデータサイズに基づいて識別される。
第１のデータを書き込むために使用する論理ブロックをデータブロックと称する。第２のデータを書き込むために使用する論理ブロックをキャッシュブロックと称する。図３Ａに示すように、データブロックの場合には、ＮＡＮＤフラッシュメモリＡ～Ｄの物理ページが順次割り当てられるように論理ページを割り当てる。一方、図３Ｂに示すように、キャッシュブロックは、同じ論理ブロックとして使用されるＮＡＮＤフラッシュメモリに対してそれぞれ個別に論理ページを割り当てる。すなわち、キャッシュブロックの場合には、論理ブロックに対してデータを書き込む場合、論理ページ番号が小さいページから順に使用していく。例えば論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリ毎に先頭から順番に変化するように割り当てられる。
図４に示すように、書き込むデータサイズが物理ページよりも小さい第２のデータの場合、キャッシュブロックにデータが書き込まれる。書き込むデータサイズが物理ページよりも大きい第１のデータの場合、データブロックに書き込まれる。一般的にこのように論理ブロックによってデータを管理する場合、データが物理的などの位置に書き込まれているかを管理するための論理物理変換テーブル（論物テーブルと称する）を持ち管理するようになされる。しかしながら、データの管理サイズを小さくすると論物テーブルのサイズが大きくなり、メモリコントローラ２のＳＲＡＭ２２に対する論物テーブルが占める割合が大きくなり、システムのパフォーマンスを低下させてしまう。これを回避するために、上述したように、書き込むデータサイズにより論理ブロックを分けて管理するようになされる。
本開示の一実施の形態では、図３に示し、上述したように、データブロックとキャッシュブロックとの間で、論理ページのアドレス割り当て法を変えることによって、キャッシュブロックに空きページを作るために行われるマージ処理を効率的に行うことができるようにする。この割り当て方法により、キャッシュブロックを管理するための管理情報がデータブロックに対して大きくなる。しかしながら、各ＮＡＮＤフラッシュメモリで書き込みデータを管理することができるようになる。
キャッシュブロックに対して空きページを作る必要がある場合に、キャッシュブロックに書き込まれているデータとデータブロックのデータに対してマージ処理を行う必要がある。図５Ａおよび図５Ｂは、キャッシュブロックとデータブロックとに対するマージ処理の一例および他の例を示す。
図５Ａは、キャッシュブロックに蓄えられているデータ（斜線領域）とデータブロックに蓄えられているデータ（斜線領域）とをマージしてデータブロックに書き込む処理を示している。図５Ｂは、キャッシュブロックに蓄えられているデータ（斜線領域）とデータブロックＮに蓄えられているデータ（斜線領域）とをマージして他のデータブロックＭに書き込む処理を示している。本開示は、何れのマージ処理に対しても適用することができる。
一実施の形態では、マージ処理を行う際、データブロックに対して書き込む際に、同時にマージ処理を行う数を、キャッシュブロックにまだ空きページがある場合には、同時にマージ処理を実行するページ数は、次の式で表される。式において、Ｘは、接続されているＮＡＮＤフラッシュメモリの数である。
（Ｘ－１）
（Ｘ－１）
この処理によって、マージ処理のための書き込みを行っていないＮＡＮＤフラッシュメモリを必ず一つ作る。なお、上式は、同時にマージ処理を実行するページ数の最大値であって、ＮＡＮＤフラッシュメモリの数Ｘが４の場合であれば、同時にマージ処理を実行するページ数を２または３に設定しても良い。
使用するＮＡＮＤフラッシュメモリによっては、ＮＡＮＤフラッシュメモリの物理ブロックの管理方法として、プレーン構成を用いているものが知られている。プレーン構成を有するＮＡＮＤフラッシュメモリは、各プレーンの物理ブロックに対して同時にデータを書き込むことが可能になる。このようなプレーン構成のＮＡＮＤフラッシュメモリを使用している場合には、同時にマージ処理を実行するページ数は、次の式で表される。式において、Ｐは、プレーン数である。
（Ｘ×Ｐ）－Ｐ＝Ｐ（Ｘ－１）
すなわち、各プレーン上で、マージ処理のための書き込みを行っていないＮＡＮＤフラッシュメモリを必ず一つ作る。なお、上式は、同時にマージ処理を実行するページ数の最大値であって、ＮＡＮＤフラッシュメモリの数Ｘが４の場合であれば、２Ｐ、３Ｐのように設定しても良い。
このようなマージ処理を実行中に、ホスト３から物理ページ以下の第２のデータの書き込みが行われる場合、このマージ処理を実行していないＮＡＮＤフラッシュメモリに対してデータを書き込むことが可能となる。すなわち、ホストからの書き込みとマージ処理を同時に実行することができ、ホストからはマージ処理時間が隠ぺいされることになり、処理速度が向上する。若し、キャッシュブロックに空きページが１ページもない状態でマージ処理を実行する場合には、すべてのＮＡＮＤフラッシュメモリに対してマージ処理を実行し、少しでも早くマージ処理が終わるようにする。
図６に示すように、データブロックが使用されている場合、ＮＡＮＤフラッシュメモリＡ，ＢおよびＣに対してマージ処理を実行し、ＮＡＮＤフラッシュメモリＤに対しては、マージ処理を実行しないようにする。マージ処理の実行中にホスト３から物理ページサイズ以下の第２のデータの書き込みが行われる場合、ＮＡＮＤフラッシュメモリＤに対して書き込みを行う。このような制御によって、マージ処理とホスト３からの第２のデータの書き込みを同時に実行することができ、。
図７は、マージ処理とホスト３からのデータの書き込みとのタイミングを示すタイミングチャートである。ＮＡＮＤフラッシュメモリＡ、ＮＡＮＤフラッシュメモリＢ、ＮＡＮＤフラッシュメモリＣのそれぞれのデータブロックに対しては、マージ処理が実行されている。データブロックの書き込みは、キャッシュブロックの書き込み比して遅く、例えば１．５ｍｓ程度の時間を要する。ＮＡＮＤフラッシュメモリＤの空いている場所に対しては、マージ処理と同時（並行）にホスト３からの第２のデータ（ページ単位）が書き込まれる。第２のデータのページ単位の書き込みは、例えば４００μｓ程度の高速でなされる。
図７のタイミングチャートから分かるように、ＮＡＮＤフラッシュメモリ（Ａ，Ｂ，Ｃ）に対してマージ処理がなされているのと同時に、第２のデータをＮＡＮＤフラッシュメモリＤに書き込むことができ、第２のデータの書き込みを待つ必要がなく、処理速度を向上させることができる。従来では、ＮＡＮＤフラッシュメモリＤにおいても、マージ処理が実行されているので、ホストからの第２のデータの書き込みが待たされる問題があり、処理速度が低下していた。かかる問題を本開示は、解決することができる。
書き込み処理およびマージ処理は、メモリコントローラ２のＣＰＵ２３がプログラムにしたがって処理を行い、ＮＡＮＤコントローラ２４に対して命令を出すことで実行される。図８のフローチャートに示すように、マージ処理がなされる。
ステップＳ１：マージ処理が開始される。
ステップＳ２：マージの対象のキャッシュブロックのページとデータブロックが選択される。
ステップＳ３：キャッシュブロックに空きページがまだあるか判定される。
ステップＳ２：マージの対象のキャッシュブロックのページとデータブロックが選択される。
ステップＳ３：キャッシュブロックに空きページがまだあるか判定される。
ステップＳ４：ステップＳ３において、キャッシュブロックに空きページがあると判定されると、（Ｘ（接続されて以上ＮＡＮＤフラッシュメモリの数）－１）のページ数に対してマージ処理が実行される。そして、ステップＳ５に処理が移る。
ステップＳ５：マージ処理の終了
ステップＳ５：マージ処理の終了
ステップＳ６：ステップＳ３において、キャッシュブロックに空きページがないと判定されると、Ｘのページ数に対してマージ処理が実行される。そして、ステップＳ５に処理が移り、マージ処理が終了する。
ステップＳ３の判定処理は、（Ｘ－１）のページ数に対してマージ処理を行った場合に空きページが未だあるかないかを判定するものである。空きページがないと判定される場合に、ステップＳ６に移る前に、（Ｘ－２）のページ数に対してマージ処理を行った場合に空きページが未だあるかないかを判定して、空きページがある場合には、ステップＳ４の処理を行うようにしても良い。
本開示を適用した場合、例えばランダムアクセスのパフォーマンスを測定するようなツールで１０ＰＳと呼ばれる１秒間に処理できるランダムアクセスのパフォーマンスを測定する場合、本開示を用いない場合、４００１０ＰＳ程度しか出ないようなシステムでも、本開示を使用することによって、２０００１０ＰＳまで処理速度を向上させることが可能になる。さらに、実環境においても、Windows（登録商標）やAndroid（登録商標）といったオペレーティングシステムは、ファイルシステムで管理されるデータの完全性を保証するために、頻繁にデータのログをストレージに対して書き込んでいる。この書き込みサイズが一般的にＮＡＮＤフラッシュメモリの物理ページよりも小さいデータで書き込まれる。本開示を使用することで、オペレーティングシステムからのアクセス速度を安定して高速化することが可能になる。
＜２．変形例＞
以上、本開示の実施形態について具体的に説明したが、上述の各実施形態に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。例えば、上述の実施形態において挙げた構成、方法、工程、形状、材料および数値などはあくまでも例に過ぎず、必要に応じてこれと異なる構成、方法、工程、形状、材料および数値などを用いてもよい。
以上、本開示の実施形態について具体的に説明したが、上述の各実施形態に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。例えば、上述の実施形態において挙げた構成、方法、工程、形状、材料および数値などはあくまでも例に過ぎず、必要に応じてこれと異なる構成、方法、工程、形状、材料および数値などを用いてもよい。
なお、本開示は、以下のような構成も取ることができる。
（１）
複数のＮＡＮＤフラッシュメモリとメモリ周辺回路とを有し、
前記複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
前記ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
前記第１のデータと前記第２のデータに対してマージ処理を行う際に、前記ＮＡＮＤフラッシュメモリの数をＸ（Ｘは２以上の自然数）とし、最大で（Ｘ－１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリシステム。
（２）
前記ＮＡＮＤフラッシュメモリの物理ブロックの管理方法として、プレーン構成を用いている場合、プレーン数をＰ（Ｐは２以上の自然数）とし、最大でＰ（Ｘ－１）のＮＡＮＤフラッシュメモリに対してマージ処理を行う（１）に記載のメモリシステム。
（３）
前記第１のデータは、シーケンシャルデータであり、前記第２のデータがランダムデータである（１）または（２）に記載のメモリシステム。
（４）
入出力部と、メモリと、制御部と、ＮＡＮＤフラッシュメモリコントローラとを有し、
前記複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
前記ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
前記第１のデータと前記第２のデータに対してマージ処理を行う際に、前記ＮＡＮＤフラッシュメモリの数をＸ（Ｘは２以上の自然数）とし、最大で（Ｘ－１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリ周辺回路。
（５）
複数のＮＡＮＤフラッシュメモリとメモリ周辺回路とを有し、
前記複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
前記ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
前記第１のデータと前記第２のデータに対してマージ処理を行う際に、前記ＮＡＮＤフラッシュメモリの数をＮ（Ｎは２以上の自然数）とし、最大で（Ｎ－１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリ制御方法。
（１）
複数のＮＡＮＤフラッシュメモリとメモリ周辺回路とを有し、
前記複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
前記ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
前記第１のデータと前記第２のデータに対してマージ処理を行う際に、前記ＮＡＮＤフラッシュメモリの数をＸ（Ｘは２以上の自然数）とし、最大で（Ｘ－１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリシステム。
（２）
前記ＮＡＮＤフラッシュメモリの物理ブロックの管理方法として、プレーン構成を用いている場合、プレーン数をＰ（Ｐは２以上の自然数）とし、最大でＰ（Ｘ－１）のＮＡＮＤフラッシュメモリに対してマージ処理を行う（１）に記載のメモリシステム。
（３）
前記第１のデータは、シーケンシャルデータであり、前記第２のデータがランダムデータである（１）または（２）に記載のメモリシステム。
（４）
入出力部と、メモリと、制御部と、ＮＡＮＤフラッシュメモリコントローラとを有し、
前記複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
前記ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
前記第１のデータと前記第２のデータに対してマージ処理を行う際に、前記ＮＡＮＤフラッシュメモリの数をＸ（Ｘは２以上の自然数）とし、最大で（Ｘ－１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリ周辺回路。
（５）
複数のＮＡＮＤフラッシュメモリとメモリ周辺回路とを有し、
前記複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
前記ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
前記第１のデータと前記第２のデータに対してマージ処理を行う際に、前記ＮＡＮＤフラッシュメモリの数をＮ（Ｎは２以上の自然数）とし、最大で（Ｎ－１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリ制御方法。
Ａ，Ｂ，Ｇ，Ｄ・・・ＮＡＮＤフラッシュメモリ
１・・・メモリ部
２・・・メモリコントローラ
３・・・ホスト
２３・・・ＣＰＵ
２４・・・ＮＡＮＤコントローラ
１・・・メモリ部
２・・・メモリコントローラ
３・・・ホスト
２３・・・ＣＰＵ
２４・・・ＮＡＮＤコントローラ
Claims (5)
- 複数のＮＡＮＤフラッシュメモリとメモリ周辺回路とを有し、
前記複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
前記ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
前記第１のデータと前記第２のデータに対してマージ処理を行う際に、前記ＮＡＮＤフラッシュメモリの数をＸ（Ｘは２以上の自然数）とし、最大で（Ｘ－１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリシステム。 - 前記ＮＡＮＤフラッシュメモリの物理ブロックの管理方法として、プレーン構成を用いている場合、プレーン数をＰ（Ｐは２以上の自然数）とし、最大でＰ（Ｘ－１）のＮＡＮＤフラッシュメモリに対してマージ処理を行う請求項１に記載のメモリシステム。
- 前記第１のデータは、シーケンシャルデータであり、前記第２のデータがランダムデータである請求項１に記載のメモリシステム。
- 入出力部と、メモリと、制御部と、ＮＡＮＤフラッシュメモリコントローラとを有し、
前記複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
前記ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
前記第１のデータと前記第２のデータに対してマージ処理を行う際に、前記ＮＡＮＤフラッシュメモリの数をＸ（Ｘは２以上の自然数）とし、最大で（Ｘ－１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリ周辺回路。 - 複数のＮＡＮＤフラッシュメモリとメモリ周辺回路とを有し、
前記複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
前記ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
前記第１のデータと前記第２のデータに対してマージ処理を行う際に、前記ＮＡＮＤフラッシュメモリの数をＮ（Ｎは２以上の自然数）とし、最大で（Ｎ－１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリ制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014-131681 | 2014-06-26 | ||
| JP2014131681A JP2016009457A (ja) | 2014-06-26 | 2014-06-26 | メモリシステム、メモリ周辺回路およびメモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2015198528A1 true WO2015198528A1 (ja) | 2015-12-30 |
Family
ID=54937640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP2015/002620 WO2015198528A1 (ja) | 2014-06-26 | 2015-05-25 | メモリシステム、メモリ周辺回路およびメモリ制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2016009457A (ja) |
| WO (1) | WO2015198528A1 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007193883A (ja) * | 2006-01-18 | 2007-08-02 | Sony Corp | データ記録装置及び方法、及びデータ再生装置及び方法、並びにデータ記録再生装置及び方法 |
| JP2008299513A (ja) * | 2007-05-30 | 2008-12-11 | Sony Corp | データ記憶装置およびその制御方法 |
| JP2012208543A (ja) * | 2011-03-29 | 2012-10-25 | Sony Corp | 制御装置、記憶装置、読出制御方法 |
| JP2012248109A (ja) * | 2011-05-30 | 2012-12-13 | Toshiba Corp | マルチチャネルを有するメモリ装置及び同装置におけるコンパクションのためのリードコマンド群生成方法 |
| JP2013205872A (ja) * | 2012-03-27 | 2013-10-07 | Sony Corp | 記憶制御装置、記憶装置、情報処理システム、および、それらにおける処理方法 |
-
2014
- 2014-06-26 JP JP2014131681A patent/JP2016009457A/ja active Pending
-
2015
- 2015-05-25 WO PCT/JP2015/002620 patent/WO2015198528A1/ja active Application Filing
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007193883A (ja) * | 2006-01-18 | 2007-08-02 | Sony Corp | データ記録装置及び方法、及びデータ再生装置及び方法、並びにデータ記録再生装置及び方法 |
| JP2008299513A (ja) * | 2007-05-30 | 2008-12-11 | Sony Corp | データ記憶装置およびその制御方法 |
| JP2012208543A (ja) * | 2011-03-29 | 2012-10-25 | Sony Corp | 制御装置、記憶装置、読出制御方法 |
| JP2012248109A (ja) * | 2011-05-30 | 2012-12-13 | Toshiba Corp | マルチチャネルを有するメモリ装置及び同装置におけるコンパクションのためのリードコマンド群生成方法 |
| JP2013205872A (ja) * | 2012-03-27 | 2013-10-07 | Sony Corp | 記憶制御装置、記憶装置、情報処理システム、および、それらにおける処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2016009457A (ja) | 2016-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI692690B (zh) | 存取快閃記憶體模組的方法及相關的快閃記憶體控制器與電子裝置 | |
| US8055873B2 (en) | Data writing method for flash memory, and controller and system using the same | |
| US9405485B2 (en) | Method and apparatus for writing data to a flash memory | |
| TWI554944B (zh) | 快閃記憶體控制裝置、快閃記憶體控制系統以及快閃記憶體控制方法 | |
| US9710191B1 (en) | Rapid memory buffer write storage system and method | |
| CN109388582B (zh) | 数据储存装置以及其数据抹除方法 | |
| JP2009282678A (ja) | フラッシュメモリモジュール及びストレージシステム | |
| TWI587214B (zh) | 資料儲存裝置、其控制單元及其任務排序方法 | |
| KR20240049262A (ko) | 메모리 시스템 및 이의 동작 방법 | |
| US9619380B2 (en) | Data writing method, memory control circuit unit and memory storage apparatus | |
| TWI430091B (zh) | Semiconductor memory device | |
| KR101075907B1 (ko) | 반도체 기억 장치, 데이터 전송 장치 및 반도체 기억 장치의 제어 방법 | |
| CN103677653A (zh) | 一种基于ssd的数据处理方法及电子设备 | |
| US20120210045A1 (en) | Data access method, and memory controller and memory storage apparatus using the same | |
| CN105745628A (zh) | 一种将数据写入闪存装置的方法、闪存装置和存储系统 | |
| US20130159604A1 (en) | Memory storage device and memory controller and data writing method thereof | |
| TW201917578A (zh) | 存取快閃記憶體模組的方法及相關的快閃記憶體控制器與電子裝置 | |
| JP2010287049A (ja) | メモリシステムおよびメモリシステムの管理方法 | |
| JP2011175632A (ja) | 半導体記憶装置及び半導体記憶装置の制御方法 | |
| WO2015198528A1 (ja) | メモリシステム、メモリ周辺回路およびメモリ制御方法 | |
| TWI651646B (zh) | 資料儲存裝置及其任務排序方法 | |
| CN111045961B (zh) | 数据处理方法及使用所述方法的存储控制器 | |
| JP2011175666A (ja) | 半導体記憶装置及び半導体記憶装置の制御方法 | |
| JP2007249662A (ja) | メモリカード及びメモリカードの制御方法 | |
| TW201442038A (zh) | 寫入方法、記憶體控制器與記憶體儲存裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 15812457 Country of ref document: EP Kind code of ref document: A1 |
|
| NENP | Non-entry into the national phase |
Ref country code: DE |
|
| 122 | Ep: pct application non-entry in european phase |
Ref document number: 15812457 Country of ref document: EP Kind code of ref document: A1 |