JP2016005064A - Ｉｄ生成装置とその方法 - Google Patents

Abstract

【課題】ＳＲＡＭ等のメモリ素子を用いたＰＵＦ−ＩＤ生成の電源の立ち上げ時の大電流を抑制すると共に、生成されるＩＤを安定化させる。
【解決手段】ＩＤ生成装置のＩＤ生成方法であって、ＩＤ生成装置は、一対の抵抗素子の一端が接続され、当該一端と電源の一方の極性との間にスイッチ制御端子からの入力信号によって導通が制御されるスイッチが接続されるバラツキ生成回路と、前記一対の抵抗素子の他端と前記電源の一方の極性と異なる極性との間に接続され１又は０を出力するラッチ回路とを、有する１／０生成回路を、少なくとも一つ具備し、前記バラツキ生成回路のスイッチを導通させることでバラツキを生成させるバラツキ生成ステップと、前記ラッチ回路に、前記バラツキ生成ステップで生成されたバラツキを入力として１又は０を出力させるラッチステップと、を含む。
【選択図】図１

Description

本発明は、通信端末や物品管理に不可欠な識別コード（Identification code）付与について、そのＩＤ番号を生成する技術に関する。

現在、携帯電話をはじめとする通信端末や物品管理には、その物品に対して固有のＩＤ番号を付与する必要がある。ＩＤ番号には、ある管理範囲において衝突がなく、物品とＩＤとが一対一で対応する関係性が求められる。

従来、ＩＤ番号を付与する際には、その番号を生成して記憶する装置が必要である。具体的には、ディジタル記憶素子の１／０のパターンを製造時に焼き付ける直接的な方法や、レーザによってパターンを変更する方法、フラッシュメモリ等の不揮発メモリに記憶する方法が用いられている。

しかし、上記した直接的な方法や不揮発メモリを用いる方法では、それらを追加するコストが問題になる。また、ＩＤ番号を、非衝突でかつ一意に管理するための管理コストも問題になる。

これらの問題に対して、ＩＤ番号を製造時の製造バラツキによって決定し、その確率的非衝突性に基礎を置いたＰＵＦ（物理的に複製不可能な関数：Physically Unclonable Function）によるＩＤ番号の生成が検討されている。

例えば、ＳＲＡＭ等のメモリ素子の電源立ち上げ時に各メモリセル内に生じる１／０の初期値を用いる方法（例えば、非特許文献１）や、２つの遅延回路間の遅延時間のバラツキを１／０に変換して用いる方法（例えば、非特許文献２）が、検討されている。

Y. Su, J. Holleman, and B. P. Otis, "A Digitarl 1.6 pJ/bit Chip Identification CircuitUsing Process Variations", IEEE JOURNAL OF SOLID-STATE CIRCUITS. VOL. 43, NO.1, pp.69-77, JANUARY 2008. 町田卓謙、外３名、"ＦＰＧＡ実装されたArbiter PUFのユニーク性向上に向けた一考察」, SCIS 2014, Jan. 21-24, 2014.

しかしながら、ＳＲＡＭ等のメモリ素子を用いたＰＵＦ−ＩＤ生成方法は、電源の立ち上げ時に１／０の判定が行われるため、その時に大電流が必要である。その大電流によって、不安定な電源立ち上げ時にノイズを誘起し、各ＳＲＡＭセルにおける１／０の固有パターンが反転してしまう確率が上昇してしまう課題がある。

本発明は、この課題に鑑みてなされたものであり、電源の立ち上げ時に流れる電流を抑制することができ、安定な動作が可能なＩＤ生成装置とその方法を、提供することを目的とする。

本発明のＩＤ生成装置は、一対の抵抗素子の一端が接続され、当該一端と電源の一方の極性との間にスイッチ制御端子からの入力信号によって導通が制御されるスイッチが接続されるバラツキ生成回路と、前記一対の抵抗素子の他端と前記電源の一方の極性と異なる極性との間に接続され１又は０を出力するラッチ回路と、を有する１／０生成回路を、少なくとも一つ具備する。

また、本発明の他のＩＤ生成装置は、複数の、一対の抵抗素子の一端が接続され当該一端と電源の一方の極性との間にスイッチ制御端子からの入力信号によって導通が制御されるスイッチが接続されるバラツキ生成回路と、複数の前記パラツキ生成回路の前記一対の抵抗素子の他端と、前記電源の一方の極性と異なる極性との間に接続され１又は０を出力するラッチ回路と、複数の前記バラツキ生成回路の前記スイッチを時間をずらして導通させるスイッチ制御回路と、を具備する。

また本発明のＩＤ生成方法は、ＩＤ生成装置のＩＤ生成方法であって、ＩＤ生成装置は、バラツキ生成回路とラッチ回路とを有する１／０生成回路を少なくとも一つ以上備え、前記バラツキ生成回路が、スイッチを導通させて２つの異なる電圧を生成するバラツキ生成ステップと、前記ラッチ回路が、前記２つの異なる電圧を入力として１又は０を出力するラッチステップとを含む。

また本発明の他のＩＤ生成方法は、ＩＤ生成装置のＩＤ生成方法であって、ＩＤ生成装置は、複数のバラツキ生成回路と、ラッチ回路とを有する１／０生成回路と、複数の前記バラツキ生成回路の前記スイッチを時間をずらして導通させるスイッチ制御回路とを備え、前記スイッチ制御回路が、複数の前記バラツキ生成回路の各々のスイッチを時間をずらして導通させる制御信号を生成するスイッチ制御ステップと、前記複数のバラツキ生成回路が、前記スイッチ制御ステップで生成された前記制御信号で、前記スイッチを導通させて２つの異なる電圧を複数生成するバラツキ生成ステップと、前記ラッチ回路が、前記バラツキ生成ステップで生成された２つの異なる電圧を入力として１又は０を出力するラッチステップと、を含む。

本発明のＩＤ生成装置によれば、一対の抵抗素子とスイッチとで構成されるバラツキ生成回路に流れる電流は、スイッチを導通させることで初めて流れる。よって、電源立ち上げ時に当該スイッチを非導通状態にして置くことで、電源立ち上げ時の大電流を抑制すると共に、ＩＤ番号の生成を安定化することができる。
また、本発明の他のＩＤ生成装置によれば、複数のバラツキ生成回路で生成したバラツキを１個のラッチ回路で１又は０に変換するので、上記した効果に加えて、複数bitのＩＤ番号を生成するＩＤ生成装置の大きさ（面積）を縮小することができ、コストを削減することが可能である。

本発明の第１の実施形態のＩＤ生成装置１００の機能構成例を示す図。 ＩＤ生成装置１００を複数個配列して複数ビットのＩＤ番号を生成する場合の構成例を示す図。 ＩＤ生成装置１００のラッチ回路２０の具体例を示す図。 本発明の第２の実施形態のＩＤ生成装置２００の機能構成例を示す図。 ＩＤ生成装置２００のスイッチ制御回路２３０の出力するスイッチ制御信号の例を示す図。 本発明の第３の実施形態のＩＤ生成装置３００の機能構成例を示す図。 ＩＤ生成装置３００の具体例を示す図。 ＩＤ生成装置３００の具体例を示す図。 本発明の第４の実施形態のＩＤ生成装置４００の機能構成例を示す図。 ＩＤ生成装置１００，２００，３００，４００の応用例を示す図。 図１０に示す応用例のＭＡＣヘッダの構成を示す図。 無線装置の管理方法を示す図。

以下、この発明の実施の形態を図面を参照して説明する。複数の図面中同一のものには
同じ参照符号を付し、説明は繰り返さない。

〔第１の実施形態〕
図１に、第１の実施形態のＩＤ生成装置１００の機能構成例を示す。ＩＤ生成装置１００は、１個以上の１／０生成回路５０を具備する。１／０生成回路５０は、バラツキ生成回路１０とラッチ回路２０とで構成される。図１（ａ）は、ラッチ回路２０が正電源、バラツキ生成回路１０が負電源（接地電圧）、にそれぞれ接続される例を示す。図１（ｂ）は、バラツキ生成回路１０とラッチ回路２０とが、反対の極性の電源に接続される例を示す。

図１（ａ）を参照して１／０生成回路５０の構成を説明する。バラツキ生成回路１０は、一対の抵抗素子１１とスイッチ１２とで構成される。一対の抵抗素子１１は、抵抗素子１１ａと１１ｂとから成り、当該抵抗素子１１ａ，１１ｂの一端が接続され、当該一端と負電源との間にスイッチ制御端子１３からの入力信号によって導通が制御されるスイッチ１２が接続される。一対の抵抗素子１１の抵抗素子１１ａと１１ｂの他端の２端子と、正電源との間に、１又は０を出力するラッチ回路２０が接続される。

図１（ｂ）に示すように、スイッチ１２が接続される電源とラッチ回路２０が接続される電源の極性は、反対の極性であっても良い。つまり、スイッチ１２は、一対の抵抗素子１１の一端と電源の一方の極性との間に接続されれば良い。また、ラッチ回路２０は、一対の抵抗素子１１の他端の２端子と、当該一対の抵抗素子１１の一端側が接続される電源の一方の極性と異なる極性との間に接続されれば良い。

第１の実施形態の動作を説明する。バラツキ生成回路１０は、同一の抵抗値を持った一対の抵抗素子１１の抵抗素子１１ａと１１ｂとの製造バラツキによって生じる電圧差を、ラッチ回路２０に入力する。

一対の抵抗素子１１の抵抗素子１１ａと１１ｂの抵抗値は、同一の抵抗値に設計しても、半導体製造プロセスのバラツキ（不純物のドーピング（doping）量、温度など）が原因で同一の値にならない。通常、半導体プロセスで製造される抵抗素子の抵抗値は、±数％〜±数１０％の範囲で変動（バラツキを持つ）する。

抵抗素子１１ａの抵抗値をＲ１、抵抗素子１１ｂの抵抗値をＲ２、とすると、スイッチ１２が導通した際に、抵抗値のバラツキによってそれぞれに流れる電流に差が生じ、抵抗素子１１ａと１１ｂの他端の２端子の電圧Ｖ_Ｒ１，Ｖ_Ｒ２は、同じ電圧にならない。

この２つの電圧Ｖ_Ｒ１，Ｖ_Ｒ２は、ラッチ回路２０で比較される。ラッチ回路２０は、例えばＶ_Ｒ１＞Ｖ_Ｒ２の場合に「１」（正電源電圧）、Ｖ_Ｒ１＞Ｖ_Ｒ２の場合に「０」（負電源電圧）、を出力する。

このように１／０生成回路５０は、 抵抗素子１１ａ，１１ｂの抵抗値のバラツキによって、ランダムに１又は０を出力する。１／０生成回路を複数個並べれば１／０のランダムなＩＤ番号を、生成することができる。

図２に、１／０生成回路５０を、例えば１６個並べて構成したＩＤ生成装置１００の例を示す。２bit目〜７bit目と９bit目〜１５bit目の参照符号は省略している。１／０生成回路５０_１は、１６bitのＩＤ番号の１bit目の１又は０を出力する。１／０生成回路５０_８は８bit目、１／０生成回路５０_１６は１６bit目、の１又は０をそれぞれ出力する。この１６bitのＩＤ番号は、例えば半導体の製造プロセスに依存したランダムな番号であり、取り換えや変更が効かないものである。

また、ＩＤ生成装置１００は、スイッチ制御端子１３からの入力信号によって導通が制御されるスイッチ１２が、導通して初めて１又は０を出力する。よって、スイッチ１２を導通させるタイミングを、電源投入時の電源電圧が不安定な時間帯（期間）を避けたタイミングに設定することで、１又は０を安定的に出力することができる。つまり、従来技術のように電源電圧が不安定な期間に、その不安定な要因を含めてＩＤ番号が決定されることがない。

図３に、ラッチ回路２０の具体例を示す。図３に示す例は、ＣＭＯＳＩＣ（Complementary Metal Oxide Semiconductor Integrated Circuit）で構成される例であり、＋入力（正相入力）２１と−入力（逆相入力）２２とに入力される電圧の差を保持（latch）するものである。＋入力２１に入力される電圧が、−入力２２に入力される電圧よりも少しでも大きければ、＋（正相）出力２３が１（正電源電圧）で−（逆相）出力２４が０（負電源電圧）を保持する。逆に、−入力２２に入力される電圧が、＋入力２１に入力される電圧よりも大きい場合は、＋出力２３が０（負電源電圧）で−出力２４が１（正電源電圧）を保持する。

このＣＭＯＳＩＣで構成されるラッチ回路２０は周知である。よって、これ以上の説明は省略する。なお、図３に示したラッチ回路２０以外のラッチ回路を用いても良い。

〔第２の実施形態〕
図４に、第２の実施形態のＩＤ生成装置２００の構成例を示す。ＩＤ生成装置２００は、１個のラッチ回路２２０を用いて複数bitのＩＤ番号を、時系列に出力するものである。

ＩＤ生成装置２００は、２個以上のバラツキ生成回路２１０_１，２１０_２，２１０_３，…，と、ラッチ回路２２０と、スイッチ制御回路２３０と、を具備する。バラツキ生成回路２１０_１，２１０_２，２１０_３，…，の各々と、ラッチ回路２０とは、図１で説明した１／０生成回路５０と同じものである。バラツキ生成回路２１０_１，２１０_２，２１０_３，…，の数は、コンピュータシステムのＣＰＵのビット長に合わせた８，１６，３２，６４等の２のべき乗の数にするのが好適である。

各バラツキ生成回路２１０_１，２１０_２，２１０_３，…，の一対の抵抗素子１１_１，１１_２，１１_３，…，の一方の抵抗素子１１_ａ１，１１_ａ２，１１_ａ３，…，のラッチ回路２２０側の端子は、それぞれが接続されてラッチ回路２２０の例えば正相入力に接続される。一対の抵抗素子１１の他方の抵抗素子１１_ｂ１，１１_ｂ２，１１_ｂ３のラッチ回路２２０側の端子は、それぞれが接続されてラッチ回路２２０の例えば逆相入力に接続される。

なお、抵抗素子１１_ａ１，１１_ａ２，１１_ａ３，…，のラッチ回路２２０側の端子を逆相入力に、抵抗素子１１_ｂ１，１１_ｂ２，１１_ｂ３，…，のラッチ回路２２０側の端子を正相入力に、それぞれ入力するようにしても良い。また、例えば、抵抗素子１１_ａ１と１１_ｂ２のラッチ側２２０側の端子が接続されて、ラッチ回路２２０の正相入力又は逆相入力のどちらかに接続するようにしても良い。要するに、バラツキ生成回路２１０_１，２１０_２，２１０_３，…，のラッチ回路２２０側のそれぞれの２つの端子は、その接続が固定されている限りラッチ回路２２０の同じ入力端子（正相／逆相）に接続さえしなければ、どのように接続されても良い。

スイッチ制御回路２３０は、複数のバラツキ生成回路２１０_１，２１０_２，２１０_３，…，の各々のスイッチ１２_１，１２_２，１２_３，…，を、時間をずらして導通させる。各スイッチ１２_１，１２_２，１２_３，…，のスイッチ制御端子１３_１，１３_２，１３_３，…，と、スイッチ制御回路２３０とは、別々の制御線２４０_１，２４０_２，２４０_３，…，で接続される。

図５に、スイッチ制御回路２３０が出力するスイッチ１２_１，１２_２，１２_３，…，の制御信号のタイムチャートを示す。図５の上から順に、スイッチ制御端子１３_１，１３_２，１３_３，…，に入力される制御信号を示す。スイッチ制御端子１３_４以降の制御信号は、…で表記して省略している。５行目は、ラッチ回路２２０の出力信号の例を示す。

この制御信号によって、バラツキ生成回路２１０_１，２１０_２，２１０_３，…，には、時間をずらして順に電流が流れ、バラツキ生成回路２１０_１，２１０_２，２１０_３，…，のラッチ回路２２０側のそれぞれの２端子には、製造プロセスに依存した電圧Ｖ_Ｒ１，Ｖ_Ｒ２が発生する。ラッチ回路２２０は、その電圧Ｖ_Ｒ１，Ｖ_Ｒ２を比較した１又は０を出力する。

例えば、バラツキ生成回路２１０_１の抵抗素子１１_a１の電圧Ｖ_Ｒa１の方が抵抗素子１１_ｂ１の電圧Ｖ_Ｒｂ１よりも大（Ｖ_Ｒa１＞Ｖ_Ｒｂ１）、バラツキ生成回路２１０_２がＶ_Ｒa２＜Ｖ_Ｒｂ２、バラツキ生成回路２１０_３がＶ_Ｒa３＞Ｖ_Ｒｂ３、で有ると仮定する。その仮定におけるラッチ回路２２０は、スイッチ制御端子１３_１の制御信号が「１」に立ち上がった直後の時点で「１」になり、スイッチ制御端子１３_２の制御信号が「１」に立ち上がった直後の時点で「０」に立ち下り、スイッチ制御端子１３_３の制御信号が「１」に立ち上がった直後の時点で再び「１」に立ち上がる、１／０のパターンを出力する。

なお、例えば、バラツキ生成回路２１０_１の抵抗素子１１_a１の電圧Ｖ_Ｒa１の方が抵抗素子１１_ｂ１の電圧Ｖ_Ｒｂ１よりも小（Ｖ_Ｒa１＜Ｖ_Ｒｂ１）、バラツキ生成回路２１０_２がＶ_Ｒa２＞Ｖ_Ｒｂ２、バラツキ生成回路２１０_３がＶ_Ｒa３＜Ｖ_Ｒｂ３、で有ったと仮定すると、破線（図５）で示す１／０のパターンを出力する。

このようにＩＤ生成装置２００は、製造プロセスに依存したランダムなＩＤ番号を、時系列に出力する。ＩＤ生成装置２００の構成によれば、ラッチ回路２２０を、複数のバラツキ生成回路２１０_１，２１０_２，２１０_３，…，で共有するため、当該装置の大きさ（面積）を縮小することが出来るので、コスト削減が可能である。更に、ラッチ回路２２０に多数のバラツキ生成回路２１０_１，２１０_２，２１０_３，…，が接続されることによる寄生容量によって、ラッチ回路２２０の入力周波数の帯域幅が狭くなることによりノイズ領域も限定されるため、１／０のパターンが逆転する誤動作を防止することが可能である。

〔第３の実施形態〕
図６に、第３の実施形態のＩＤ生成装置３００の機能構成例を示す。ＩＤ生成装置３００は、第１の実施形態のＩＤ生成装置１００の一対の抵抗素子１１を、受動素子（パッシブ素子）から能動素子（アクティブ素子）に置き換えたものである。能動素子３１１ａと３１１ｂとは、共通制御端子３１４によって、その抵抗値が制御される。

ＩＤ生成装置３００も、ＩＤ生成装置１００と同様に、バラツキ生成回路３１０を負電源側（図６（ａ））、又は、正電源側（図６（ｂ））、のどちらに配置しても良い。

図７に、ＩＤ生成回路３００の具体例を示す。図７（ａ）は、バラツキ生成回路３１０を、ＮＭＯＳトランジスタ３１１_ａ，３１１_ｂを用いて構成した例である。ＮＭＯＳトランジスタ３１１_ａ，３１１_ｂは、電圧制御型の素子であり、それぞれのＭＯＳトランジスタを同一の大きさ（チャネル長と幅で決まる導電係数ｋ値を同じにする）にし、共通制御端子３１４であるゲート電極に、所定のバイアス電圧を供給することで、両トランジスタに同じ電流を流すことができる。

ただし、ＮＭＯＳトランジスタ３１１_ａと３１１_ｂとの間では、酸化膜厚、不純物濃度のドーピング量などの条件が、完全に同じにならないため、当該トランジスタのドレイン−ソース間電圧Ｖ_ＤＳに差が生じる。この電圧差が、ラッチ回路２０によって１／０に変換される。

能動素子は、構造が単純な受動素子に比べて、構造が複雑化する分、製造するための制御項目（例えば不純物のドーピング量など）が増えるためバラツキが生じやすい。よって、受動素子よりも、より小さな面積で大きなバラツキを生じさせることが可能であり、ＩＤ生成装置３００の大きさを小さくすると共に、ＩＤ番号の生成を安定化させる効果を奏する。

図７（ｂ）は、バラツキ生成回路３１０を、ＰＭＯＳトランジスタ３１１_ａ，３１１_ｂで構成した例である。図７（ａ）に対して、共通制御端子に入力するバイアス電圧の極性が逆になるだけで、図７（ｂ）の動作は図７（ａ）と同じである。

図８に、バラツキ生成回路３１０を、バイポーラトランジスタで構成した例を示す。図８（ａ）はＮＰＮトランジスタ、図８（ｂ）はＰＮＰトランジスタで構成した例を示す。バイポーラトランジスタは周知のように電流制御型の素子であり、対を成す二つのトランジスタの電流増幅率（hfe）を同じに設計して置き、共通制御端子３１４に所定のベース電流を流すことで、ＭＯＳトランジスタでバラツキ生成回路３１０を構成した場合のＩＤ生成装置３００と、同じ効果を奏する。

〔第４の実施形態〕
図９に、第４の実施形態のＩＤ生成装置４００の機能構成例を示す。ＩＤ生成装置４００は、第２の実施形態のＩＤ生成装置２００のバラツキ生成回路２１０_１，２１０_２，２１０_３，…，の一対の抵抗素子２１１を、能動素子４１１に置き換えたものである。その動作は、上記した説明で明らかであるので省略する。

ＩＤ生成装置４００によれば、ＩＤ生成装置２００（図４）を、より小さい大きさで実現することができ、ＩＤ生成装置２００と同一の効果を奏することができる。

〔応用例〕
本発明のＩＤ生成装置は、ＩＤ番号を必要とする様々な装置に応用することができる。図１０に、無線装置８００に、ＩＤ生成装置１００を組み合わせた応用例を示す。

図１１を参照して、その応用例の動作を説明する。無線装置８００における無線出力は、物理層同期の為のプリアンブル、ＭＡＣ層同期の為のＭＡＣヘッダ、その他のデータを格納するペイロードに分けられる。ＭＣヘッダには端末固有の情報、つまり端末ＩＤ番号が必要となるためこの部分にＩＤ生成装置１００，２００，３００，４００を用いることで、容易に端末にＩＤ番号を付与することができる。

無線装置の場合、送信スペクトラムの検査が必須である。この送信スペクトラムの検査時に、従来のＰＵＦによるＩＤ番号の生成方法は、無線ノイズによって例えばＳＲＡＭセルにおける１／０の固有パターンが反転してしまう確率が上昇するので、適用することができなかった。

その従来方法に対して本実施形態のＩＤ生成装置１００，２００，３００，４００によれば、ＩＤ番号の生成を任意のタイミングに設定することができるので、送信スペクトラムの検査の工程中の無線ノイズが発生しない時間に、ＩＤ番号を安定的に生成することが可能である。電波法をはじめとする各種規格に準拠しているか否かを電波適合試験装置９００で検査する検査工程中に、この発明のＩＤ生成方法を組み込むことができる。

図１２に、無線装置の管理方法を示す。無線装置を上記した応用例の無線装置８００とすることで、検査コストを削減することが可能である。無線装置８００によればＩＤ番号を安定的に生成するので、ＩＤ番号と検査結果とをデータベース９５０に登録し、当該データを利用者に公開することで、ＩＤ番号を管理する手間を削減することができ、検査及び管理コストを削減することができる。

以上説明したように 本発明のＩＤ生成装置１００，２００，３００，４００によれば、バラツキ生成回路に流れる電流は、スイッチを導通させることで初めて流れる。よって、電源立ち上げ時に当該スイッチを非導通状態にして置くことで、電源立ち上げ時の大電流を抑制すると共に、ＩＤ番号の生成を安定化することができる。

なお、上記した実施形態では、ＩＤ生成装置を半導体デバイスで構成する例で説明を行ったが、この発明のＩＤ生成装置はこの例に限定されない。例えば、この発明のＩＤ生成装置は、ディスクリート部品を用いて構成しても良い。また、ラッチ回路２０も、ＣＭＯＳＩＣで構成する具体例を示して説明したが、この例に限定されない。例えば、差動増幅器を用いたラッチ回路２０を用いても良い。

このように、上記した実施形態〜第４の実施形態を示して説明したように、本願発明は、その要旨の範囲内で数々の変形が可能である。

１０ ：バラツキ生成回路
１１ ：一対の抵抗素子
１１ａ，１１ｂ：抵抗素子
１２ ：スイッチ
１３ ：スイッチ制御端子
２０，２２０ ：ラッチ回路
２１ ：＋入力
２２ ：−入力
２３ ：＋出力
２４ ：−出力
５０ ：１／０生成回路
１００，２００，３００，４００：ＩＤ生成装置
２３０：スイッチ制御回路

Claims (6)

1. 一対の抵抗素子の一端が接続され、当該一端と電源の一方の極性との間にスイッチ制御端子からの入力信号によって導通が制御されるスイッチが接続されるバラツキ生成回路と、
   前記一対の抵抗素子の他端と、前記電源の一方の極性と異なる極性との間に接続され１又は０を出力するラッチ回路と、
   を有する１／０生成回路を、少なくとも一つ具備するＩＤ生成装置。
2. 複数の、一対の抵抗素子の一端が接続され当該一端と電源の一方の極性との間にスイッチ制御端子からの入力信号によって導通が制御されるスイッチが接続されるバラツキ生成回路と、
   複数の前記バラツキ生成回路の前記一対の抵抗素子の他端と、前記電源の一方の極性と異なる極性との間に接続され１又は０を出力するラッチ回路と、
   複数の前記バラツキ生成回路の前記スイッチを時間をずらして導通させるスイッチ制御回路と、
   を具備することを特徴とするＩＤ生成装置。
3. 請求項１又は２に記載したＩＤ生成装置において、
   前記一対の抵抗素子が、一対の能動素子で構成されていることを特徴とするＩＤ生成装置。
4. ＩＤ生成装置のＩＤ生成方法であって、
   ＩＤ生成装置は、バラツキ生成回路とラッチ回路とを有する１／０生成回路を、少なくとも一つ以上備え、
   前記バラツキ生成回路が、スイッチを導通させて２つの異なる電圧を生成するバラツキ生成ステップと、
   前記ラッチ回路が、前記２つの異なる電圧を入力として１又は０を出力するラッチステップと、
   を含むＩＤ生成方法。
5. ＩＤ生成装置のＩＤ生成方法であって、
   ＩＤ生成装置は、複数のバラツキ生成回路と、ラッチ回路とを有する１／０生成回路と、
   複数の前記バラツキ生成回路のスイッチを時間をずらして導通させるスイッチ制御回路とを備え、
   前記スイッチ制御回路が、複数の前記バラツキ生成回路の各々のスイッチを時間をずらして導通させる制御信号を生成するスイッチ制御ステップと、
   前記複数のバラツキ生成回路が、前記スイッチ制御ステップで生成された前記制御信号で、前記スイッチを導通させて２つの異なる電圧を複数生成するバラツキ生成ステップと、
   前記ラッチ回路が、前記バラツキ生成ステップで生成された２つの異なる電圧を入力として１又は０を出力するラッチステップと、
   を含むことを特徴とするＩＤ生成方法。
6. 請求項４又は５に記載したＩＤ生成方法において、
   前記バラツキ生成回路の一対の抵抗素子が、一対の能動素子で構成されていることを特徴とするＩＤ生成方法。

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