JP2015525405A - Ｔｒａｎｓａｃｔｉｏｎａｂｏｒｔ命令 - Google Patents

Ｔｒａｎｓａｃｔｉｏｎａｂｏｒｔ命令 Download PDF

Info

Publication number
JP2015525405A
JP2015525405A JP2015516530A JP2015516530A JP2015525405A JP 2015525405 A JP2015525405 A JP 2015525405A JP 2015516530 A JP2015516530 A JP 2015516530A JP 2015516530 A JP2015516530 A JP 2015516530A JP 2015525405 A JP2015525405 A JP 2015525405A
Authority
JP
Japan
Prior art keywords
transaction
instruction
abort
program
code
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015516530A
Other languages
English (en)
Other versions
JP6206886B2 (ja
Inventor
グライナー、ダン
ヤコビ、クリスチャン
スレゲル、ティモシー
ミトラン、マルセル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2015525405A publication Critical patent/JP2015525405A/ja
Application granted granted Critical
Publication of JP6206886B2 publication Critical patent/JP6206886B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30087—Synchronisation or serialisation instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/30101—Special purpose registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3824—Operand accessing
    • G06F9/3834—Maintaining memory consistency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3854—Instruction completion, e.g. retiring, committing or graduating
    • G06F9/3858—Result writeback, i.e. updating the architectural state or memory
    • G06F9/38585—Result writeback, i.e. updating the architectural state or memory with result invalidation, e.g. nullification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
    • G06F9/3863—Recovery, e.g. branch miss-prediction, exception handling using multiple copies of the architectural state, e.g. shadow registers

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Executing Machine-Instructions (AREA)
  • Debugging And Monitoring (AREA)

Abstract

【課題】 コンピューティング環境内で命令を実行するための方法、コンピュータ・システム及びコンピュータ・プログラムを提供する。【解決手段】 ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令が、コンピューティング環境において実行されているトランザクションをアボートするために使用される。ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令は、トランザクションをアボートするための特別な理由を示すユーザ定義のアボート・コードを指定するために使用される少なくとも１つのフィールドを含む。ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令を実行することに基づいて、トランザクションの再実行が推奨されるかどうかを示す条件コードが与えられる。【選択図】 図７

Description

１つ又は複数の態様は、一般に、マルチプロセッシング・コンピューティング環境に関し、具体的には、そのようなコンピューティング環境内でのトランザクション処理に関する。
複数の中央演算処理装置（ＣＰＵ）による同一のストレージ位置の更新は、マルチプロセッサ・プログラミングの長年の課題である。ＡＮＤなどの単純な論理演算さえも含めて、ストレージ位置を更新する多くの命令が、その位置への多重アクセスにより更新を行う。例えば、最初にストレージ位置をフェッチし、次いで、更新結果を戻して格納（ストア）する。
複数のＣＰＵが安全に同一のストレージ位置を更新するために、その位置へのアクセスがシリアル化される。１つの命令、即ちＩＢＭ（登録商標）により以前に提供されたＳ／３６０アーキテクチャで導入されたＴＥＳＴ ＡＮＤ ＳＥＴ命令が、ストレージ位置のインターロック更新を提供した。インターロック更新とは、他のＣＰＵ及び入力／出力（Ｉ／Ｏ）サブシステム（例えば、チャネル・サブシステム）が観察するとき、命令のストレージ・アクセス全体がアトミックに行われるように見えることを意味する。後にＩＢＭ（登録商標）により提供されたＳ／３７０アーキテクチャは、インターロック更新を実行するより高度な手段を提供し、且つ、ロックワード（又は、セマフォ）として一般的に知られるものの実装を可能にするＣＯＭＰＡＲＥ ＡＮＤ ＳＷＡＰ、及びＣＯＭＰＡＲＥ ＤＯＵＢＬＥ ＡＮＤ ＳＷＡＰ命令を導入した。ＣＯＭＰＡＲＥ ＡＮＤ ＳＷＡＰ ＡＮＤ ＰＵＲＧＥ及びＣＯＭＰＡＲＥ ＡＮＤ ＳＷＡＰ ＡＮＤ ＳＴＯＲＥを含む、近年付加された命令は、付加的なインターロック更新能力を提供している。しかしながら、これら命令は全て、単一のストレージ位置のみに対するインターロックを提供するものである。
要素を二重連結リストに加える際などの、より複雑なプログラム技術では、複数のストレージ位置のインターロック更新が必要とされ得る。他のＣＰＵ及びＩ／Ｏサブシステムが観察するとき、こうした操作においては、正方向ポインタ及び逆方向ポインタの両方が同時に更新されるように見える。こうした複数の位置更新を行うために、プログラムは、ロックワード等の別個の単一のシリアル化ポイントを用いるように強制される。
しかしながら、ロックワードは、保証されるよりかなり粗いレベルのシリアル化を提供することがあり、例えば、２つの要素だけが更新されるとしても、ロックワードは、何百万の要素のキュー全体をシリアル化することがある。プログラムは、より細かい粒度のシリアル化（例えば、ロック・ポイントの階層構造）を使用するように、データを構築できるが、そのことは、階層構造に違反した場合の潜在的なデッドロック状況、及び１つ又は複数のロックを保持する間にプログラムがエラーに遭遇した場合又はロックを取得できない場合の復旧の問題といった、付加的な問題をもたらす。
上記に加えて、プログラムが、例外条件をもたらすことも又はもたらさないこともある一連の命令を実行することができる多数のシナリオがある。例外条件が発生しない場合、プログラムは続行するが、例外条件が認識された場合、プログラムは、修正アクションをとり、その例外条件を取り除くことができる。一例として、Ｊａｖａ（登録商標）は、例えば、投機的実行、関数の部分的インライン化、及び／又はポインタ・ヌル・チェックの再順序付けなどにおいて、こうした実行を活用することができる。Ｊａｖａ及び全てのＪａｖａ関連の商標及びロゴは、Ｏｒａｃｌｅ社及び／又はその関連会社の商標又は登録商標である。
ＩＢＭにより提供されるＩＢＭ ｚ／ＯＳ（登録商標）及びその前身のような、典型的なオペレーティング・システム環境において、プログラムは、回復環境を確立して、プログラムが遭遇し得るあらゆるプログラム例外条件をインターセプトする。プログラムが例外条件をインターセプトしない場合、典型的には、オペレーティング・システムは、対処する準備ができていない例外のために、プログラムを異常終了する。こうした環境の確立及び活用は、費用がかかり複雑である。ＩＢＭ、ｚ／ＯＳ、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）（下記参照）、ｚ／ＶＭ（登録商標）（下記参照）、Ｐｒｏｃｅｓｓｏｒ Ｒｅｓｏｕｒｃｅ／Ｓｙｓｔｅｍｓ Ｍａｎａｇｅｒ（商標）（下記参照）、Ｐｏｗｅｒ Ｓｙｓｔｅｍｓ（商標）（下記参照）、及びＳｙｓｔｅｍ ｘ（登録商標）（下記参照）は、世界中の多数の管轄区域において登録されているインターナショナル・ビジネス・マシーンズ・コーポレーションの商標である。
米国特許第５，５５１，０１３号明細書 米国特許第６，００９，２６１号明細書 米国特許第５，５７４，８７３号明細書 米国特許第６，３０８，２５５号明細書 米国特許第６，４６３，５８２号明細書 米国特許第５，７９０，８２５号明細書
「ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ」、ＩＢＭ（登録商標）出版番号ＳＡ２２−７８３２−０８、第９版、２０１０年８月
従って、当技術分野において、上述の問題に対処するための必要性が存在する。
コンピューティング環境内で命令を実行するためのコンピュータ・プログラム製品を提供することにより、従来技術の欠点が克服され、利点がもたらされる。コンピュータ・プログラム製品は、処理回路により読み出し可能であり、方法を実施するための、処理回路により実行される命令を格納するコンピュータ可読ストレージ媒体を含む。この方法は、プロセッサにより、実行のためのマシン命令を取得することであって、マシン命令は、コンピュータ・アーキテクチャによるコンピュータ実行のために定められたものであり、例えば、トランザクション・アボート操作を指定するためのオペコードと、アボート・コードを指定するための少なくとも１つのフィールドとを含む、取得することと、プロセッサにより、マシン命令を実行することとを含み、実行することは、実行しているトランザクションをアボートすることであって、トランザクションは完了前に終了する、アボートすることと、アボートすることに基づいて、トランザクションの再実行が推奨されるかどうかを示すための条件コードを与えることとを含む。
第１の態様から見ると、本発明は、コンピューティング環境内で命令を実行するための方法を提供し、この方法は、プロセッサにより、実行のためのマシン命令を取得することであって、マシン命令は、コンピュータ・アーキテクチャによるコンピュータ実行のために定められたものであり、トランザクション・アボート操作を指定するためのオペコードと、アボート・コードを指定するための少なくとも１つのフィールドとを含む、取得することと、プロセッサにより、マシン命令を実行することとを含み、実行することは、実行しているトランザクションをアボートすることであって、トランザクションは完了前に終了する、アボートすることと、アボートすることに基づいて、トランザクションの再実行が推奨されるかどうかを示すための条件コードを与えることとを含む。
更に別の態様から見ると、本発明は、コンピューティング環境内で命令を実行するためのコンピュータ・システムを提供し、このコンピュータ・システムは、メモリと、メモリと通信するプロセッサとを含み、コンピュータ・システムは方法を実施するように構成され、方法は、プロセッサにより、実行のためのマシン命令を取得することであって、マシン命令は、コンピュータ・アーキテクチャによるコンピュータ実行のために定められたものであり、トランザクション・アボート操作を指定するためのオペコードと、アボート・コードを指定するための少なくとも１つのフィールドとを含む、取得することと、プロセッサにより、マシン命令を実行することとを含み、実行することは、実行しているトランザクションをアボートすることであって、トランザクションは完了前に終了する、アボートすることと、アボートすることに基づいて、トランザクションの再実行が推奨されるかどうかを示すための条件コードを与えることとを含む。
更に別の態様から見ると、本発明は、コンピューティング環境内で命令を実行するためのコンピュータ・プログラム製品を提供し、コンピュータ・プログラム製品は、処理回路により読み出し可能であり、本発明のステップを実行するための方法を実施するための、処理回路により実行される命令を格納するコンピュータ可読ストレージ媒体を含む。
更に別の態様から見ると、本発明は、コンピュータ可読媒体上に格納され、デジタル・コンピュータの内部メモリにロード可能なコンピュータ・プログラムであって、プログラムがコンピュータ上で実行されているとき、本発明のステップを実行するためのソフトウェア・コード部分を含む、コンピュータ・プログラムを提供する。
更に別の態様から見ると、本発明は、コンピューティング環境内で命令を実行するためのコンピュータ・プログラム製品を提供し、このコンピュータ・プログラム製品は、処理回路により読み出し可能であり、方法を実施するための、処理回路により実行される命令を格納するコンピュータ可読ストレージ媒体を含み、この方法は、プロセッサにより、実行のためのマシン命令を取得することであって、マシン命令は、コンピュータ・アーキテクチャによるコンピュータ実行のために定められたものであり、トランザクション・アボート操作を指定するためのオペコードと、アボート・コードを指定するための少なくとも１つのフィールドとを含む、取得することと、プロセッサにより、マシン命令を実行することとを含み、実行することは、実行しているトランザクションをアボートすることであって、トランザクションは完了前に終了する、アボートすることと、アボートすることに基づいて、トランザクションの再実行が推奨されるかどうかを示すための条件コードを与えることとを含む。
１つ又は複数の実施形態に関連する方法及システムも、本明細書で説明され、特許請求される。さらに、１つ又は複数の実施形態に関連するサービスも、本明細書で説明され、特許請求され得る。
付加的な特徴及び利点が実現される。他の実施形態及び態様は、本明細書で詳細に説明され、特許請求される本発明の一部と見なされる。
ここで、以下の図に示されるような好ましい実施形態を参照して、単なる例として本発明を説明する。
本発明の好ましい実施形態を実施できる、従来技術によるコンピューティング環境の一実施形態を示す。 本発明の好ましい実施形態による、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令の一例を示す。 本発明の好ましい実施形態による、図２のＴＢＥＧＩＮ命令のフィールドのさらなる詳細の一実施形態を示す。 本発明の好ましい実施形態による、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ ｃｏｎｓｔｒａｉｎｅｄ（ＴＢＥＧＩＮＣ）命令の一例を示す。 本発明の好ましい実施形態による、図４のＴＢＥＧＩＮＣ命令のフィールドのさらなる詳細の一実施形態を示す。 本発明の好ましい実施形態による、ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ（ＴＥＮＤ）命令の一例を示す。 本発明の好ましい実施形態による、ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ（ＴＡＢＯＲＴ）命令の一例を示す。 本発明の好ましい実施形態による、ネスト化されたトランザクションの一例を示す。 本発明の好ましい実施形態による、ＮＯＮＴＲＡＮＳＡＣＴＩＯＮＡＬ ＳＴＯＲＥ(ＮＴＳＴＧ)命令の一例を示す。 本発明の好ましい実施形態による、ＥＸＴＲＡＣＴ ＴＲＡＮＳＡＣＴＩＯＮ ＮＥＳＴＩＮＧ ＤＥＰＴＨ（ＥＴＮＤ）命令の一例を示す。 本発明の好ましい実施形態による、トランザクション診断ブロックの一例を示す。 本発明の好ましい実施形態による、関連したアボート・コード及び条件コードと共に、例示的なアボート理由を示す。 本発明の好ましい実施形態による、トランザクション・アボート処理と関連した論理の一実施形態を示す。 本発明の好ましい実施形態による、有効プログラム割り込みフィルタ処理制御（ＰＩＦＣ）及びトランザクション実行プログラム割り込みクラスのリストの一例を示す。 本発明の好ましい実施形態による、種々のプログラム例外条件についてのトランザクション実行クラスの一例を示す。 本発明の好ましい実施形態による、種々のプログラム例外条件についてのトランザクション実行クラスの一例を示す。 本発明の好ましい実施形態による、アボート条件の優先順位の一例を示す。 本発明の好ましい実施形態による、プログラム割り込み条件の優先順位の一例を示す。 本発明の好ましい実施形態による、プログラム割り込み条件の優先順位の一例を示す。 本発明の好ましい実施形態による、キュー要素をキュー要素の二重連結リストに挿入する例を示す。 本発明の好ましい実施形態による、キュー要素をキュー要素の二重連結リストに挿入する例を示す。 本発明の好ましい実施形態による、コンピュータ・プログラム製品の一実施形態を示す。 本発明の好ましい実施形態を実施できる、従来技術によるホスト・コンピュータ・システムの一実施形態を示す。 コンピュータ・システムの更に別の例を示す。 本発明の好ましい実施形態を実施できる、従来技術による、コンピュータ・ネットワークを含むコンピュータ・システムの別の例を示す。 本発明の好ましい実施形態による、コンピュータ・システムの種々の要素の一実施形態を示す。 本発明の好ましい実施形態による、図２６のコンピュータ・システムの実行ユニットの一実施形態を示す。 本発明の好ましい実施形態による、図２６のコンピュータ・システムの分岐ユニットの一実施形態を示す。 本発明の好ましい実施形態による、図２６のコンピュータ・システムのロード／ストア・ユニットの一実施形態を示す。 本発明の好ましい実施形態による、エミュレートされたホスト・コンピュータ・システムの一実施形態を示す。
一態様によると、トランザクション実行（ＴＸ）ファシリティが提供される。このファシリティは、命令についてのトランザクション処理を提供し、１つ又は複数の実施形態においては、以下に説明されるような異なる実行モード、並びにネスト化されたレベルのトランザクション処理を提供する。
トランザクション実行ファシリティは、トランザクション実行（ＴＸ）モードと呼ばれるＣＰＵ状態を導入する。ＣＰＵのリセット後、ＣＰＵは、ＴＸモードにはない。ＣＰＵは、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令によりＴＸモードに入る。ＣＰＵは、（ａ）最も外側の（最外）ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令（「内」及び「外」の詳細については後述）により、又は（ｂ）トランザクションがアボートされることにより、ＴＸモードを終了する。ＴＸモードにある間、他のＣＰＵ及びＩ／Ｏサブシステムが観察するとき、ＣＰＵによるストレージ・アクセスは、ブロック・コンカレントであるように見える。ストレージ・アクセスは、（ａ）最外トランザクションがアボートすることなく終了したときに、ストレージにコミットされる（即ち、例えば、キャッシュ又はＣＰＵにローカルなバッファにおいて行われた更新が伝搬され、実メモリに格納され、他のＣＰＵに可視となる）か、又は（ｂ）トランザクションがアボートされた場合に廃棄される。
トランザクションをネスト化することができる。つまり、ＣＰＵがＴＸモードにある間、ＣＰＵは、別のＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令を実行することができる。ＣＰＵがＴＸモードに入るようにする命令は、最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮと呼ばれ、同様に、プログラムは最外トランザクション内にあると言われる。ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮの後続の実行は、内部命令と呼ばれ、プログラムは、内部トランザクションを実行している。モデルは、最小ネスト化深さ及びモデル依存の最大ネスト化深さを提供する。ＥＸＴＲＡＣＴ ＴＲＡＮＳＡＣＴＩＯＮ ＮＥＳＴＩＮＧ ＤＥＰＴＨ命令は、現在のネスト化深さ値を返し、更に別の実施形態においては、最大ネスト化深さ値を返すことができる。この技術は、「平坦化されたネスト化」と呼ばれるモデルを使用し、そこでは、任意のネスト化深さにおけるアボート条件により、全てのレベルのトランザクションがアボートされ、制御は、最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮに続く命令に返される。
トランザクションの処理中、両方のアクセスが同じキャッシュ・ライン内のいずれかの記憶場所に対するものであり、且つ、アクセスの一方又は両方がストアである場合、１つのＣＰＵによりなされるトランザクション・アクセスは、（ａ）別のＣＰＵによりなされるトランザクション・アクセス又は非トランザクション・アクセス、又は（ｂ）Ｉ／Ｏサブシステムによりなされる非トランザクション・アクセスのいずれかと競合すると言われる。換言すれば、トランザクション実行が生産的であるために、ＣＰＵは、これがコミットするまで、トランザクション・アクセスを行っているように見られない。このプログラム・モデルは、例えば百万個の要素の二重連結リスト内の２つのポイントを更新するといった特定の環境においては、非常に有効であり得る。しかしながら、このプログラム・モデルは、トランザクション・アクセスが行われるストレージ位置に対する競合が多数ある場合、あまり有効ではない。
トランザクション実行の１つのモデル（本明細書では、制約なしトランザクションと呼ぶ）においては、トランザクションがアボートされると、プログラムは、アボート条件がもはや存在しないことを期待してトランザクションの再駆動を試みること、又は、同等の非トランザクション経路に「フォールバックすること」ができる。トランザクション実行の別のモデル（本明細書では、制約付きトランザクションと呼ぶ）においては、アボートされたトランザクションは、ＣＰＵにより自動的に再駆動され、制約違反がない限り、制約付きトランザクションが最終的に完了することが保証される。
トランザクションを開始する際、プログラムは、（ａ）トランザクションがアボートされた場合、どの汎用レジスタをオリジナルの内容に復元するか、（ｂ）トランザクションが、例えば浮動小数点レジスタ及び浮動小数点制御レジスタを含む、浮動小数点レジスタのコンテキストの変更を許可されているかどうか、（ｃ）トランザクションは、アクセス・レジスタ（ＡＲ）の変更を許可されているかどうか、及び（ｄ）特定のプログラム例外条件が、割り込みを発生させないようにブロックされているかどうかといった、種々の制御を指定することができる。制約なしトランザクションがアボートされた場合、種々の診断情報を提供することができる。例えば、制約なしトランザクションを開始する最外ＴＢＥＧＩＮ命令は、プログラムが指定したトランザクション診断ブロック（ＴＤＢ）を指定することができる。さらに、トランザクションが、プログラム割り込み又は解釈実行を終了させる条件に起因してアボートされた場合、それぞれ、ＣＰＵのプリフィックス領域内のＴＤＢ又はホストの状態記述により指定されるＴＤＢを用いることもできる。
種々のタイプのレジスタが上述されている。これらは、本明細書でさらに詳細に説明される。汎用レジスタは、一般算術演算及び論理演算においてアキュムレータとして使用される。一実施形態において、各々のレジスタは、６４個のビット位置を含み、１６個の汎用レジスタがある。汎用レジスタは、番号０−１５により識別され、命令内の４ビットのＲフィールドによって指定される。ある命令は、数個のＲフィールドを有することによって、複数の汎用レジスタをアドレス指定することを規定する。命令によっては、特定の汎用レジスタの使用は、命令のＲフィールドによって明示的に指定されるのではなく、暗黙指定される。
一般算術演算及び論理演算においてアキュムレータとして使用されるのに加えて、１６個の汎用レジスタのうちの１５個は、アドレス生成におけるベース・アドレス・レジスタ及び指標レジスタとしても用いられる。これらの場合、レジスタは、命令内の４ビットのＢフィールド又はＸフィールドによって指定される。Ｂフィールド又はＸフィールドにおける０の値は、適用されるべきベース又は指標が存在しないことを指定し、従って、汎用レジスタ０は、ベース・アドレス又は指標を含むものとして指定されない。
浮動小数点命令は、１組の浮動小数点レジスタを使用する。一実施形態において、ＣＰＵは、１６個の浮動小数点レジスタを有する。浮動小数点レジスタは、番号０−１５により識別され、浮動小数点命令内の４ビットのＲフィールドによって指定される。各々の浮動小数点レジスタは、６４ビットの長さであり、且つ、短い（３２ビット）又は長い（６４ビット）浮動小数点オペランドを含むことができる。
浮動小数点制御（ＦＰＣ）レジスタは、マスク・ビット、フラグ・ビット、データ例外コード及び丸めモード・ビットを含む３２ビット・レジスタであり、浮動小数点演算の処理の際に使用される。
さらに、一実施形態において、ＣＰＵは、各々が６４のビット位置を有する１６個の制御レジスタを有する。レジスタにおけるビット位置は、プログラム・イベント記録（ＰＥＲ）（以下に説明される）のような、システム内の特定のファシリティに割り当てられ、且つ、演算が行われることを規定するため又はファシリティが必要とする特別な情報を与えるために用いられる。一実施形態においては、以下に説明されるように、トランザクション・ファシリティについては、ＣＲ０（ビット８及び９）及びＣＲ２（ビット６１−６３）が用いられる。
例えば、ＣＰＵは、０−１５の番号が付された１６個のアクセス・レジスタを有する。アクセス・レジスタは、アドレス空間制御要素（ＡＳＣＥ）の間接的指定を含む３２個のビット位置から成る。アドレス空間制御要素は、対応するアドレス空間への参照を変換するための動的アドレス変換（ＤＡＴ）機構により用いられるパラメータである。ＣＰＵがアクセス・レジスタ・モード（プログラム状況ワード（ＰＳＷ）内のビットにより制御される）と呼ばれるモードにあるとき、ストレージ・オペランド参照のための論理アドレスを指定するために用いられる命令のＢフィールドがアクセス・レジスタを指定し、アクセス・レジスタにより指定されるアドレス空間制御要素が、行われている参照用にＤＡＴにより使用される。一部の命令では、Ｂフィールドの代わりにＲフィールドが使用される。アクセス・レジスタの内容をロードし、格納するための命令、及び１つのアクセス・レジスタの内容を別のアクセス・レジスタに移動するための命令が用意されている。
アクセス・レジスタ１−１５の各々は、任意のアドレス空間を指定することができる。アクセス・レジスタ０は、一次命令空間を指定する。アクセス・レジスタ１−１５の１つを用いてアドレス空間を指定する場合、ＣＰＵは、アクセス・レジスタの内容を変換することにより、どのアドレス空間が指定されているのかを判断する。アクセス・レジスタ０を使用してアドレス空間を指定する場合は、ＣＰＵは、そのアクセス・レジスタを、一次命令空間を指定しているものとして扱い、アクセス・レジスタの実際の内容を検査しない。従って、１６個のアクセス・レジスタは、任意の一時点において、一次命令空間と、最大１５個の他の空間を指定することができる。一実施形態において、複数のタイプのアドレス空間がある。アドレス空間は、各々の番号をストレージ内のバイト位置と関連付けることを可能にする特別な変換パラメータとともに、連続した整数番号のシーケンス（仮想アドレス）である。シーケンスは０から始まり、左から右へ進む。
例えば、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいて、主ストレージ（主メモリともいう）にアクセスするためにＣＰＵにより仮想アドレスが使用されると、その仮想アドレスは、最初に、動的アドレス変換（ＤＡＴ）により実アドレスに変換され、次に、プリフィックス付加により絶対アドレスに変換される。ＤＡＴは、１乃至５レベルのテーブル（ページ・テーブル、セグメント・テーブル、領域第３テーブル、領域第２テーブル、及び領域第１テーブル）を変換パラメータとして使用することができる。特定のアドレス空間のための最高レベルのテーブルの指定（起点及び長さ）は、アドレス空間制御要素と呼ばれ、これは、ＤＡＴが使用するために制御レジスタにおいて見出されるか、又はアクセス・レジスタにより指定される。代替的に、アドレス空間のためのアドレス空間制御要素は、実空間指定とすることができ、この実空間指定は、ＤＡＴが、いずれのテーブルも使用することなく、単に仮想アドレスを実アドレスとして扱うことにより、仮想アドレスを変換することを示す。
ＤＡＴは、その時々において、異なる制御レジスタ内のアドレス空間制御要素又はアクセス・レジスタにより指定されるアドレス空間制御要素を使用する。その選択は、現ＰＳＷにおいて指定される変換モードによって決定される。一次空間モード、二次空間モード、アクセス・レジスタ・モード及びホーム空間モードの４つの変換モードが利用可能である。変換モードに応じて、異なるアドレス空間がアドレス指定可能である。
ＣＰＵが一次空間モード又は二次空間モードにある何れの時点でも、ＣＰＵは、２つのアドレス空間即ち一次アドレス空間及び二次アドレス空間に属する仮想アドレスを変換することができる。ＣＰＵがアクセス・レジスタ・モードにある何れの時点でも、ＣＰＵは、最大１６個のアドレス空間（一次アドレス及び最大１５個のＡＲ指定アドレス空間）の仮想アドレスを変換することができる。ＣＰＵがホーム空間モードにある何れの時点でも、ＣＰＵは、ホーム・アドレス空間の仮想アドレスを変換することができる。
一次アドレス空間は、一次仮想アドレスからなるため、そのように識別され、一次仮想アドレスは、一次アドレス空間制御要素（ＡＳＣＥ）により変換される。同様に、二次アドレス空間は、二次ＡＳＣＥによって変換された二次仮想アドレスからなり、ＡＲ指定アドレス空間は、ＡＲ指定ＡＳＣＥによって変換されたＡＲ指定仮想アドレスからなり、ホーム・アドレス空間は、ホームＡＳＣＥによって変換されたホーム仮想アドレスからなる。一次ＡＳＣＥ及び二次ＡＳＣＥは、それぞれ、制御レジスタ１及び７内にある。ＡＲ指定ＡＳＣＥは、制御レジスタ２、５及び８を用いてアクセス・レジスタ変換（ＡＲＴ）と呼ばれるプロセスを通して配置されるＡＳＮ第２テーブル・エントリ内にある。ホームＡＳＣＥは、制御レジスタ１３内にある。
図１を参照して、本明細書で説明されるトランザクション・ファシリティの１つ又は複数の態様を組み込み、使用するためのコンピューティング環境の一実施形態を説明する。 図１を参照すると、一例において、コンピューティング環境１００は、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅに基づいている。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅは、非特許文献１に記載されている。
本明細書で用いられる他の名称は、インターナショナル・ビジネス・マシーンズ・コーポレーション又は他の企業の登録商標、商標、又は製品名であり得る。
一例として、コンピューティング環境１００が、１つ又は複数の制御ユニット１０８を介して１つ又は複数の入力／出力（Ｉ／Ｏ）デバイス１０６に結合された中央プロセッサ・コンプレックス（ＣＰＣ）１０２を含む。中央プロセッサ・コンプレックス（ＣＰＣ）１０２は、例えば、１つ又は複数の中央プロセッサ１１０、１つ又は複数のパーティション１１２（例えば論理パーティション（ＬＰ））、論理パーティション・ハイパーバイザ１１４、及び入力／出力サブシステム１１５を含み、これらの各々を以下に説明する。
１つ又は複数の中央プロセッサ１１０は、論理パーティションに割り当てられる物理プロセッサ・リソースである。特に、それぞれの論理パーティション１１２は、各々がパーティションに割り当てられた物理プロセッサ１１０の全て又は割り当て分を表す、１つ又は複数の論理プロセッサを有する。特定のパーティション１１２の論理プロセッサは、そのパーティションに対して基礎をなすプロセッサ・リソース１１０が予約されるように、そのパーティション専用であっても、又は、基礎をなすプロセッサ・リソースが別のパーティションに対して潜在的に利用可能であるように、別のパーティションと共有してもよい。
論理パーティションは、別個のシステムとして機能し、１つ又は複数のアプリケーションと、任意に各々の論理パーティションで異なるものとすることができる常駐オペレーティング・システムとを有する。一実施形態において、オペレーティング・システムは、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるｚ／ＯＳオペレーティング・システム、ｚ／ＶＭオペレーティング・システム、ｚ／Ｌｉｎｕｘオペレーティング・システム、又はＴＰＦオペレーティング・システムである。
論理パーティション１１２は、プロセッサ１１０上で実行されているファームウェアが実装する論理パーティション・ハイパーバイザ１１４により管理される。本明細書で用いられるファームウェアは、例えば、プロセッサのマイクロコード及び／又はミリコードを含む。ファームウェアは、例えば、より上位レベルのマシン・コードの実装に用いられる、ハードウェア・レベルの命令及び／又はデータ構造体を含む。一実施形態において、ファームウェアは、例えば、典型的には、信頼できるソフトウェアを含むマイクロコード又は基礎をなすハードウェアに特有のマイクロコードとして配信される独自のコードを含み、システム・ハードウェアへのオペレーティング・システムのアクセスを制御する。
論理パーティション及び論理パーティション・ハイパーバイザの各々は、中央プロセッサと関連した中央ストレージのそれぞれのパーティション内に常駐する１つ又は複数のプログラムを含む。論理パーティション・ハイパーバイザ１１４の一例は、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションが提供するプロセッサ・リソース／システム・マネジャ（ＰＲ／ＳＭ）である。入力／出力サブシステム１１５は、入力／出力デバイス１０６と主ストレージ（主メモリともいう）との間の情報の流れを方向付ける。この入力／出力サブシステム１１５は、中央処理コンプレックスに結合され、中央処理コンプレックスの一部とすることも又はそれとは別個のものとすることもできる。Ｉ／Ｏサブシステムは、中央プロセッサを、Ｉ／Ｏデバイスと直接通信するタスクから解放し、データ処理が、入力／出力処理と同時に進行することを可能にする。通信を提供するために、Ｉ／Ｏサブシステムは、Ｉ／Ｏ通信アダプタを用いる。例えば、チャネル、Ｉ／Ｏアダプタ、ＰＣＩカード、イーサネット・カード、Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ（ＳＣＳＩ）カード等を含む、種々のタイプの通信アダプタがある。本明細書で説明される特定の例において、Ｉ／Ｏ通信アダプタはチャネルであり、従って、Ｉ／Ｏサブシステムは、本明細書ではチャネル・サブシステムと呼ばれる。しかしながら、これは一例にすぎない。他のタイプのＩ／Ｏサブシステムを用いることもできる。
Ｉ／Ｏサブシステムは、入力／出力デバイス１０６との間の情報の流れを管理する際に、１つ又は複数の入力／出力経路を通信リンクとして使用する。この特定の例において、通信アダプタはチャネルであるので、これらの経路は、チャネル経路と呼ばれる。上述のコンピューティング環境は、用いることができるコンピューティング環境の一例にすぎない。これらに限定されるものではないが、パーティション化されていない環境、他のパーティション化された環境、及び／又はエミュレートされた環境を含む他の環境を用いることができ、実施形態は、いずれか１つの環境に限定されるものではない。
１つ又は複数の態様によると、トランザクション実行ファシリティは、ＣＰＵの機能強化であり、これは、ＣＰＵが、（トランザクションとして知られる）一連の命令を実行することができる手段を提供し、それらの記憶場所の更新を含む、複数のストレージ位置にアクセスすることができる。他のＣＰＵ及びＩ／Ｏサブシステムにより観察されるとき、トランザクションは、（ａ）単一のアトミック操作として全体的に完了されるか、又は（ｂ）潜在的に、トランザクションがこれまでに実行されたという証拠を残さずにアボートされる（本明細書で説明される特定の条件を除いて）。従って、成功裏に完了したトランザクションは、典型的なマルチプロセッシング・モデルにおいて必要とされるいずれのロック機構もなしに、多数のストレージ位置を更新することができる。
トランザクション実行ファシリティは、例えば、１つ又は複数の制御、１つ又は複数の命令、制約付き実行及び制約なし実行を含むトランザクション処理、アボート処理を含み、その各々を以下にさらに説明する。
一実施形態において、トランザクション・アボート・プログラム状況ワード（ＰＳＷ）、トランザクション診断ブロック（ＴＤＢ）アドレス、及びトランザクション・ネスト化深さを含む３つの特殊用途の制御と、５つの制御レジスタのビットと、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（制約付き及び制約なし）、ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ、ＥＸＴＲＡＣＴ ＴＲＡＮＳＡＣＴＩＯＮ ＮＥＳＴＩＮＧ ＤＥＰＴＨ、ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ、及びＮＯＮＴＲＡＮＳＡＣＴＩＯＮＡＬ ＳＴＯＲＥを含む６つの一般命令とを用いて、トランザクション実行ファシリティを制御する。ファシリティがインストールされる際、ファシリティは、例えば、構成内の全てのＣＰＵ内にインストールされる。ファシリティ表示は、１つの実施においてはビット７３であり、１の場合、トランザクション実行ファシリティがインストールされたことを示す。
トランザクション実行ファシリティがインストールされると、構成は、制約なしトランザクション実行ファシリティと、任意に制約付きトランザクション実行ファシリティとを提供し、それらの各々を以下に説明する。例証として、ファシリティ表示５０及び７３が共に１であるとき、制約付きトランザクション実行ファシリティがインストールされる。両方のファシリティ表示は、メモリの特定の位置に格納される。
本明細書で用いられる場合、命令名ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮは、簡略記号ＴＢＥＧＩＮ（制約なしトランザクションに対するＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ）及び簡略記号ＴＢＥＧＩＮＣ（制約付きトランザクションに対するＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ）を有する命令を指す。特定の命令に関する説明は、命令名と、それに続く丸括弧若しくは角括弧内の簡略記号、又は単に簡略記号によって示される。
ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令の形式の一実施形態が、図２−図３に示される。一例として、ＴＢＥＧＩＮ命令２００は、制約なしトランザクション開始操作を指定するオペコードを含むオペコード・フィールド２０２と、ベース・フィールド（Ｂ１）２０４と、変位フィールド（Ｄ１）２０６と、即値フィールド（Ｉ２）２０８とを含む。Ｂ１フィールドが０でないとき、Ｂ１２０４が指定する汎用レジスタの内容をＤ１２０６に付加して、第１のオペランド・アドレスを取得する。
Ｂ１フィールドが０でないとき、以下が適用される。：
〇トランザクション・ネスト化深さが最初に０のとき、第１のオペランド・アドレスは、トランザクションがアボートされた場合に種々の診断情報を格納することができる、ＴＢＥＧＩＮ指定ＴＤＢ（以下にさらに説明される）と呼ばれる、２５６バイトのトランザクション診断ブロックの記憶位置を指定する。ＣＰＵが一次空間モード又はアクセス・レジスタ・モードにあるとき、第１のオペランド・アドレスは、一次アドレス空間内の記憶位置を指定する。ＣＰＵが二次空間モード又はホーム空間モードにあるとき、第１のオペランド・アドレスは、それぞれ、二次アドレス空間又はホーム・アドレス空間内の記憶位置を指定する。ＤＡＴがオフのとき、トランザクション診断ブロック（ＴＤＢ）アドレス（ＴＤＢＡ）は、実ストレージ内の記憶位置を指定する。
第１のオペランドに対するストア・アクセス可能性が判断される。アクセス可能である場合、オペランドの論理アドレスは、トランザクション診断ブロック・アドレス（ＴＤＢＡ）内に入れられ、ＴＤＢＡは有効である。
〇ＣＰＵが既に制約なしトランザクション実行モードにあるとき、ＴＤＢＡは変更されず、アクセス可能性について第１のオペランドが試験されるかどうかは予測不能である。
Ｂ１フィールドが０のとき、第１のオペランドについてアクセス例外は検出されず、最外ＴＢＥＧＩＮ命令について、ＴＤＢＡは無効である。
一例において、Ｉ２フィールドのビットは、次のように定められる。：
汎用レジスタ保存マスク（ＧＲＳＭ）２１０（図３）：Ｉ２フィールドのビット０−７は、汎用レジスタ保存マスク（ＧＲＳＭ）を含む。ＧＲＳＭの各ビットは、汎用レジスタの偶数−奇数対を表し、ここでビット０はレジスタ０及び１を表し、ビット１はレジスタ２及び３を表し、以下同様である。最外ＴＢＥＧＩＮ命令のＧＲＳＭにおけるビットが０のとき、対応するレジスタ対は保存されない。最外ＴＢＥＧＩＮ命令のＧＲＳＭにおけるビットが１のとき、対応するレジスタ対は、プログラムが直接アクセスできないモデル依存位置に保存される。
トランザクションがアボートした場合、最外ＴＢＥＧＩＮ命令が実行されたときに、保存されたレジスタ対は、その内容に復元される。トランザクションがアボートするとき、全ての他の（保存されていない）汎用レジスタの内容が復元されるとは限らない。
汎用レジスタ保存マスクは、最外のものを除いて、全てのＴＢＥＧＩＮ命令において無視される。
ＡＲ変更許可（Ａ）２１２：Ａ制御、即ちＩ２フィールドのビット１２は、トランザクションがアクセス・レジスタを変更するのを許可されるかどうかを制御する。有効なＡＲ変更許可制御は、現在のネスト化レベル及び全ての外部レベルに対するＴＢＥＧＩＮ命令におけるＡ制御の論理積である。
有効なＡ制御が０のとき、いずれかのアクセス・レジスタを変更しようとする試みがなされた場合、トランザクションは、アボート・コード１１（限定された命令）でアボートされる。有効なＡ制御が１のとき、アクセス・レジスタが変更される場合には、トランザクションはアボートされない（いずれの他のアボート条件もない場合）。
浮動小数点演算許可（Ｆ）２１４：Ｆ制御、即ちＩ２フィールドのビット１３は、トランザクションが特定の浮動小数点命令を実行するのを許可されているかどうかを制御する。有効な浮動小数点演算許可制御は、現在のネスト化レベル及び全ての外部レベルに対するＴＢＥＧＩＮ命令におけるＦ制御の論理積である。
有効なＦ制御が０である場合、（ａ）浮動小数点命令を実行しようとする試みがなされた場合、トランザクションは、アボート・コード１１（限定された命令）でアボートされ、且つ、（ｂ）浮動小数点制御レジスタ（ＦＰＣＲ）のバイト２におけるデータ例外コード（ＤＸＣ）は、いずれのデータ例外プログラム例外条件によっても設定されない。有効なＦ制御が１である場合、（ａ）浮動小数点命令を実行しようとする試みがなされた場合、トランザクションはアボートされず（いずれの他のアボート条件もない場合）、且つ、（ｂ）データ例外プログラム例外条件によりＦＰＣＲにおけるＤＸＣを設定することができる。
プログラム割り込みフィルタ処理制御（ＰＩＦＣ）２１６：Ｉ２フィールドのビット１４−１５は、プログラム割り込みフィルタ処理制御（ＰＩＦＣ）である。ＰＩＦＣは、ＣＰＵがトランザクション実行モードにある間に発生するプログラム例外条件（例えば、アドレス指定例外、データ例外、操作例外、保護例外等）の特定のクラスが割り込みをもたらすかどうかを制御する。
有効なＰＩＦＣは、現在のネスト化レベル及び全ての外部レベルに対するＴＢＥＧＩＮ命令におけるＰＩＦＣの最高値である。有効なＰＩＦＣが０のとき、全てのプログラム例外条件は、割り込みをもたらす。有効なＰＩＦＣが１のとき、１及び２のトランザクション実行クラスを有するプログラム例外条件は、割り込みをもたらす。（例外の重大度に応じて、各々のプログラム例外条件が少なくとも１つのトランザクション実行クラスに割り当てられる。重大度は、トランザクションの実行を反復する際の復元の尤度、及び、オペレーティング・システムが割り込みを見る必要があるかどうかに基づく。）有効なＰＩＦＣが２のとき、トランザクション実行クラスが１であるプログラム例外条件は、割り込みをもたらす。３の有効なＰＩＦＣは予約される。
Ｉ２フィールドのビット８−１１（命令のビット４０−４３）は予約され、０を含む必要があり、他の場合には、プログラムは、将来互換性をもって動作することができなくなることがある。
図４−図５を参照して、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ ｃｏｎｓｔｒａｉｎｅｄ（ＴＢＥＧＩＮＣ）命令の形式の一実施形態を説明する。一例において、ＴＢＥＧＩＮＣ３００は、制約付きトランザクション開始操作を指定するオペコードを含むオペコード・フィールド３０２と、ベース・フィールド（Ｂ１）３０４と、変位フィールド（Ｄ１）３０６と、即値フィールド（Ｉ２）３０８とを含む。Ｂ１３０４が指定する汎用レジスタの内容をＤ１３０６に付加して、第１のオペランド・アドレスを取得する。しかしながら、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ ｃｏｎｓｔｒａｉｎｅｄ命令においては、ストレージにアクセスするために、第１のオペランド・アドレスは使用されない。代わりに、命令のＢ１フィールドは０を含み、他の場合には、指定例外が認識される。
一実施形態において、Ｉ２フィールドは種々の制御を含み、その一例が図５に示される。
一例において、Ｉ２フィールドのビットは、次のように定められる。：
汎用レジスタ保存マスク（ＧＲＳＭ）３１０：Ｉ２フィールドのビット０−７は、汎用レジスタ保存マスク（ＧＲＳＭ）を含む。ＧＲＳＭの各ビットは、汎用レジスタの偶数−奇数対を表し、ここで、ビット０はレジスタ０及び１を表し、ビット１はレジスタ２及び３を表し、以下同様である。ＧＲＳＭにおけるビットが０のとき、対応するレジスタ対は保存されない。ＧＲＳＭにおけるビットが１のとき、対応するレジスタ対は、プログラムが直接アクセスできないモデル依存位置に保存される。
トランザクションがアボートした場合、最外ＴＢＥＧＩＮ命令が実行されたときに、保存されたレジスタ対は、その内容に復元される。トランザクションがアボートするとき、全ての他の（保存されていない）汎用レジスタの内容が復元されるとは限らない。
ＴＢＥＧＩＮＣを使用して制約なしトランザクション実行モードで実行を継続するとき、汎用レジスタ保存マスクは無視される。
ＡＲ変更許可（Ａ）３１２：Ａ制御、即ちＩ２フィールドのビット１２は、トランザクションがアクセス・レジスタを変更するのを許可されるかどうかを制御する。有効なＡＲ変更許可制御は、現在のネスト化レベル及びあらゆる外部ＴＢＥＧＩＮ又はＴＢＥＧＩＮＣ命令に対するＴＢＥＧＩＮＣ命令におけるＡ制御の論理積である。
有効なＡ制御が０のとき、いずれかのアクセス・レジスタを変更しようとする試みがなされた場合、トランザクションは、アボート・コード１１（限定された命令）でアボートされる。有効なＡ制御が１のとき、アクセス・レジスタが変更される場合には、トランザクションはアボートされない（いずれの他のアボート条件もない場合）。
Ｉ２フィールドのビット８−１１及びビット１３−１５（命令のビット４０−４３及びビット４５−４７）は予約され、０を含む必要がある。
ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の終わりは、その形式を図６に示すＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ（ＴＥＮＤ）命令により指定される。一例として、ＴＥＮＤ命令４００は、トランザクション終了操作を指定するオペコードを含むオペコード・フィールド４０２を含む。
トランザクション実行ファシリティに関して多数の用語が用いられ、従って、便宜のためだけに、用語のリストを以下にアルファベット順で提供する。一実施形態において、これらの用語は、次のように定められる。
アボート：ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の前にトランザクションが終了し、０のトランザクション・ネスト化深さをもたらすとき、トランザクションがアボートする。一実施形態において、トランザクションがアボートすると、以下のことが行われる。
〇全てのレベルのトランザクションにより行われたトランザクション・ストア・アクセスが廃棄される（即ち、コミットされない）。
〇全てのレベルのトランザクションにより行われた非トランザクション・ストア・アクセスがコミットされる。
〇最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の汎用レジスタ保存マスク（ＧＲＳＭ）により指定されたレジスタが、トランザクション実行より前のレジスタの内容に復元される（即ち、最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の実行時のレジスタの内容に）。最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の汎用レジスタ保存マスクにより指定されていない汎用レジスタは、復元されない。
〇アクセス・レジスタ、浮動小数点レジスタ、及び浮動小数点制御レジスタは、復元されない。トランザクションがアボートすると、トランザクション実行中にこれらのレジスタに対してなされた全ての変更が保持される。
トランザクションは、限定された命令の実行を試みること、限定されたリソースの変更を試みること、トランザクションの競合、種々のＣＰＵリソースの超過、いずれかの解釈実行インターセプト条件、いずれかの割り込み、ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令及び他の理由を含む、様々な理由に起因してアボートすることがある。トランザクション・アボート・コードは、トランザクションをアボートできる具体的な理由を提供する。
図７を参照して、ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ（ＴＡＢＯＲＴ）命令の形式の一例を説明する。一例として、ＴＡＢＯＲＴ命令５００は、トランザクション・アボート操作を指定するオペコードを含むオペコード・フィールド５０２と、ベース・フィールド（Ｂ２）５０４と、変位フィールド（Ｄ２）５０６とを含む。Ｂ２フィールドが０でないとき、Ｂ２５０４により指定される汎用レジスタの内容をＤ２５０６に付加して、第２のオペランド・アドレスを取得し、他の場合には、第２のオペランド・アドレスは、Ｄ２フィールドのみから形成され、Ｂ２フィールドは無視される。第２のオペランド・アドレスは、データをアドレス指定するためには用いられず、代わりに、アドレスは、アボート処理中にトランザクション診断ブロックに配置されるトランザクション・アボート・コードを形成する。第２のオペランド・アドレスについてのアドレス計算は、アドレス算術演算の規則に従う。２４ビット・アドレッシング・モードにおいては、ビット０−３９が０に設定され、３１ビット・アドレッシング・モードにおいては、ビット０−３２が０に設定される。
コミット：最外ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の完了時に、ＣＰＵは、トランザクション（即ち、最外トランザクション及びあらゆるネスト化レベル）によって行われたストア・アクセスをコミットし、それらが他のＣＰＵ及びＩ／Ｏサブシステムに見えるようにする。他のＣＰＵ及びＩ／Ｏサブシステムにより観察されるとき、トランザクションの全てのネスト化レベルによって行われた全てのフェッチ及びストア・アクセスは、コミットが行われたときに単一の同時操作として行われるように見える。
汎用レジスタ、アクセス・レジスタ、浮動小数点レジスタ及び浮動小数点制御レジスタの内容は、コミット・プロセスによって変更されない。トランザクションのストアがコミットされる際、トランザクション実行中にこれらのレジスタに対して行われるいずれの変更も保持される。
競合：１つのＣＰＵによって行われたトランザクション・アクセスは、両方のアクセスが同じキャッシュ・ライン内のいずれかの記憶場所に対するものであり、且つ、アクセスの１つ又は複数がストアである場合、（ａ）別のＣＰＵによって行われたトランザクション・アクセス若しくは非トランザクション・アクセス、又は（ｂ）Ｉ／Ｏサブシステムによって行われた非トランザクション・アクセスと競合する。
競合が概念的シーケンスにおいて検出できない場合でも、ＣＰＵの命令の投機的実行により、競合を検出することができる。
制約付きトランザクション：制約付きトランザクションは、制約付きトランザクション実行モードで実行されるトランザクションであり、以下の制限を受ける。
〇一般命令のサブセットが利用可能である。
〇制限された数の命令を実行することができる。
〇制限された数のストレージ・オペランド位置にアクセスすることできる。
〇トランザクションは、単一のネスト化レベルに制限される。
割り込みの反復又は他のＣＰＵ若しくはＩ／Ｏサブシステムとの競合がない場合、制約付きトランザクションは最終的に完了し、従って、アボート・ハンドラ・ルーチンは必要ない。制約付きトランザクションを以下に詳しく説明する。
ＣＰＵが既に制約なしトランザクション実行モードにある間にＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ ｃｏｎｓｔｒａｉｎｅｄ（ＴＢＥＧＩＮＣ）命令が実行されると、実行は、ネスト化された制約なしトランザクションとして継続する。
制約付きトランザクション実行モード：トランザクション・ネスト化深さが０であり、トランザクションがＴＢＥＧＩＮＣ命令により開始されたとき、ＣＰＵは、制約付きトランザクション実行モードに入る。ＣＰＵが制約付きトランザクション実行モードにある間、トランザクション・ネスト化深さは１である。
ネスト化されたトランザクション：ＣＰＵが制約なしトランザクション実行モードにある間にＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令が出されると、トランザクションがネスト化される。トランザクション実行ファシリティは、平坦化されたネスト化と呼ばれるモデルを使用する。平坦化されたネスト化モードにおいて、内部トランザクションにより行われたストアは、最外トランザクションがそのストアをコミットするまで、他のＣＰＵ及びＩ／Ｏサブシステムにより観察することができない。同様に、トランザクションがアボートした場合、全てのネスト化されたトランザクションがアボートし、全てのネスト化されたトランザクションの全てのトランザクション・ストアが廃棄される。
ネスト化されたトランザクションの一例を図８に示す。図示されるように、第１のＴＢＥＧＩＮ６００が最外トランザクション６０１を開始し、ＴＢＥＧＩＮ６０２は第１のネスト化されたトランザクションを開始し、ＴＢＥＧＩＮ６０４は、第２のネスト化されたトランザクションを開始する。この例において、ＴＢＥＧＩＮ６０４及びＴＥＮＤ６０６は、最内トランザクション６０８を定める。ＴＥＮＤ６１０が実行されると、トランザクション・ストアが、最外トランザクション及び全ての内部トランザクションに対してコミットされる６１２。
制約なしトランザクション：制約なしトランザクションとは、制約なしトランザクション実行モードで実行されるトランザクションである。制約なしトランザクションは、制約付きトランザクションのような方法では制限されないが、依然として様々な理由によりアボートされ得る。
制約なしトランザクション実行モード：トランザクションがＴＢＥＧＩＮ命令により開始されると、ＣＰＵは制約なしトランザクション実行モードに入る。ＣＰＵが制約なしトランザクション実行モードにある間、トランザクション・ネスト化深さは、１から最大トランザクション・ネスト化深さまで変化し得る。
非トランザクション・アクセス：非トランザクション・アクセスは、ＣＰＵがトランザクション実行モードにないとき、ＣＰＵにより行われるストレージ・オペランド・アクセスである（即ち、トランザクション以外の典型的なストレージ・アクセス）。さらに、Ｉ／Ｏサブシステムにより行われるアクセスは、非トランザクション・アクセスである。さらに、ＮＯＮＴＲＡＮＳＡＣＴＩＯＮＡＬ ＳＴＯＲＥ命令を用いて、ＣＰＵが制約なしトランザクション実行モードにある間に非トランザクション・ストア・アクセスをもたらすことができる。
図９を参照して、ＮＯＮＴＲＡＮＳＡＣＴＩＯＮＡＬ ＳＴＯＲＥ命令の形式の一実施形態を説明する。一例として、ＮＯＮＴＲＡＮＳＡＣＴＩＯＮＡＬ ＳＴＯＲＥ命令７００は、非トランザクション・ストア操作を指示するオペコードを指定する複数のオペコード・フィールド７０２ａ、７０２ｂと、その内容が第１のオペランドと呼ばれるレジスタを指定するレジスタ・フィールド（Ｒ１）７０４と、インデックス・フィールド（Ｘ２）７０６と、ベース・フィールド（Ｂ２）７０８と、第１の変位フィールド（ＤＬ２）７１０と、第２の変位フィールド（ＤＨ２）７１２とを含む。Ｘ２フィールド及びＢ２フィールドにより指定される汎用レジスタの内容を、ＤＨ２フィールド及びＤＬ２フィールドの連結の内容に付加して、第２のオペランド・アドレスを形成する。Ｘ２フィールド若しくはＢ２フィールドのいずれか又は両方が０のとき、対応するレジスタは、加算に関与しない。
６４ビットの第１のオペランドは、第２のオペランド位置において、変更されずに非トランザクション的に配置される。
ＤＨ２フィールド及びＤＬ２フィールドにより形成された変位は、２０ビットの符号付き２進整数として扱われる。
第２のオペランドは、ダブルワード境界上にアラインされ、他の場合には、指定例外が認識され、操作は抑止される。
外部／最外トランザクション：外部トランザクションとは、より低い番号のトランザクション・ネスト化深さを有するトランザクションである。トランザクション・ネスト化深さが１のトランザクションが、最外トランザクションである。
最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令は、トランザクション・ネスト化深さが最初に０であるときに実行される。最外ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令は、トランザクション・ネスト化深さを１から０に移行させるものである。本実施形態において、制約付きトランザクションは、最外トランザクションである。
プログラム割り込みフィルタ処理：特定のプログラム例外条件が原因でトランザクションがアボートされると、プログラムは、随意的に割り込みが発生するのを防止することができる。この技術は、プログラム割り込みフィルタ処理と呼ばれる。プログラム割り込みフィルタ処理は、割り込みのトランザクション・クラス、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令からの有効なプログラム割り込みフィルタ処理制御、及び制御レジスタ０におけるトランザクション実行プログラム割り込みフィルタ処理オーバーライドを受ける。
トランザクション：トランザクションは、ＣＰＵがトランザクション実行モードにある間に行われたストレージ・オペランド・アドレス、及び変更された選択された汎用レジスタを含む。制約なしトランザクションの場合、ストレージ・オペランド・アクセスは、トランザクション・アクセス及び非トランザクション・アクセスの両方を含むことができる。制約付きトランザクションの場合、ストレージ・オペランド・アクセスは、トランザクション・アクセスに制限される。他のＣＰＵ及びＩ／Ｏサブシステムにより観察されるとき、トランザクション実行モードにある間にＣＰＵにより行われた全ストレージ・オペランド・アクセスは、単一の同時操作として行われるように見える。トランザクションがアボートされると、トランザクション・ストア・アクセスは廃棄され、最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の汎用レジスタ保存マスクにより指定されるいずれのレジスタも、トランザクション実行より前のレジスタの内容に復元される。
トランザクション・アクセス：トランザクション・アクセスとは、ＮＯＮＴＲＡＮＳＡＣＴＩＯＮＡＬ ＳＴＯＲＥ命令により行われたアクセスを除いた、ＣＰＵがトランザクション実行モードにある間に行われたストレージ・オペランド・アクセスである。
トランザクション実行モード：トランザクション実行モードという用語は、制約なしトランザクション実行モード及び制約付きトランザクション実行モードの両方の共通操作を説明する。従って、操作を説明する際、制約なし及び制約付きという用語は、トランザクション実行モードを限定するために用いられる。トランザクション・ネスト化深さが０のとき、ＣＰＵはトランザクション実行モードにない（非トランザクション実行モードとも呼ばれる）。
ＣＰＵにより観察されるとき、トランザクション実行モードで行われたフェッチ及びストアは、トランザクション実行モードにない間に行われたものと変わらない。
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態において、トランザクション実行ファシリティは、制御レジスタ０のビット８−９、制御レジスタ２のビット６１−６３、トランザクション・ネスト化深さ、トランザクション診断ブロック・アドレス及びトランザクション・アボート・プログラム状況ワード（ＰＳＷ）の制御下にある。
最初のＣＰＵリセットに続いて、制御レジスタ０のビット位置８−９、制御レジスタ２のビット位置６２−６３及びトランザクション・ネスト化深さが０に設定される。トランザクション実行制御、即ち制御レジスタ０のビット８が０のとき、ＣＰＵをトランザクション実行モードに入れることはできない。
種々の制御に関するさらなる詳細を以下に説明する。
示されるように、トランザクション実行ファシリティは、制御レジスタ０の２個のビット及び制御レジスタ２の３個のビットによって制御される。例えば：
制御レジスタ０のビット：一実施形態において、ビット割り当ては、以下の通りである。
トランザクション実行制御（ＴＸＣ）：制御レジスタ０のビット８は、トランザクション実行制御である。このビットは、制御プログラム（例えば、オペレーティング・システム）が、トランザクション実行ファシリティがプログラムによって使用可能かどうかを示すことができる機構を提供する。ビット８は、トランザクション実行モードに成功裏に入るために、１であるべきである。
制御レジスタ０のビット８が０のとき、ＥＸＴＲＡＣＴ ＴＲＡＮＳＡＣＴＩＯＮ ＮＥＳＴＩＮＧ ＤＥＰＴＨ、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ及びＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令を実行しようとする試みは、特殊操作の実行をもたらす。
図１０を参照して、ＥＸＴＲＡＣＴ ＴＲＡＮＳＡＣＴＩＯＮ ＮＥＳＴＩＮＧ ＤＥＰＴＨ命令の形式の一実施形態を説明する。一例として、ＥＸＴＲＡＣＴ ＴＲＡＮＳＡＣＴＩＯＮ ＮＥＳＴＩＮＧ ＤＥＰＴＨ８００は、トランザクション・ネスト化深さ抽出操作を示すオペコードを指定するオペコード・フィールド８０２と、汎用レジスタを指定するレジスタ・フィールドＲ１８０４とを含む。
現在のトランザクション・ネスト化深さは、汎用レジスタＲ１のビット４８−６３に配置される。レジスタのビット０−３１は変更されないままであり、レジスタのビット３２−４７は０に設定される。
更に別の実施形態において、最大トランザクション・ネスト化深さもまた、ビット１６−３１内といった、汎用レジスタＲ１内に配置される。
トランザクション実行プログラム割り込みフィルタ処理オーバーライド（ＰＩＦＯ）：制御レジスタ０のビット９は、トランザクション実行プログラム割り込みフィルタ処理オーバーライドである。このビットは、制御プログラムが、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令により指定又は暗黙指定された有効なプログラム割り込みフィルタ処理制御に関係なく、ＣＰＵがトランザクション実行モードにある間に発生するあらゆるプログラム例外条件が割り込みをもたらすのを保証することができる機構を提供する。
制御レジスタ２のビット：一実施形態において、割り当ては以下の通りである。：
トランザクション診断範囲（ＴＤＳ）：次のように、制御レジスタ２のビット６１は、レジスタのビット６２−６３におけるトランザクション診断制御（ＴＤＣ）の適用性を制御する。：
ＴＤＳ
Figure 2015525405
トランザクション診断制御（ＴＤＣ）：制御レジスタのビット６２−６３は、２ビットの符号なし整数であり、これを用いて、診断目的のために、トランザクションをランダムにアボートすることができる。一実施形態において、ＴＤＣの符号化は、以下の通りである。：
ＴＤＣ
Figure 2015525405
０でないＴＤＣに起因してトランザクションがアボートしたとき、以下のいずれかを行うことができる。
〇アボート・コードは、コード７−１１、１３−１６又は２５５のいずれかに設定され、コードの値はＣＰＵによりランダムに選択され、条件コードはアボート・コードに対応して設定される。アボート・コードを以下にさらに説明する。
〇制約なしトランザクションの場合、条件コードは１に設定される。この場合、アボート・コードは適用可能でない。
ＴＤＣ値１が実装されるかどうかはモデル依存である。実装されない場合、１の値は、あたかも２が指定されたかのように機能する。
制約付きトランザクションの場合、１のＴＤＣ値は、あたかも２のＴＤＣ値が指定されたかのように扱われる。
３のＴＤＣ値が指定された場合、結果は予測不能である。
トランザクション診断ブロック・アドレス（ＴＤＢＡ）
命令のＢ１フィールドが０でないとき、最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令の第１のオペランド・アドレスから、有効なトランザクション診断ブロック・アドレス（ＴＤＢＡ）が設定される。ＣＰＵが一次空間又はアクセス・レジスタ・モードにあるとき、ＴＤＢＡは、一次アドレス空間内の記憶位置を指定する。ＣＰＵが二次空間又はホーム空間モードにあるとき、ＴＤＢＡは、それぞれ、二次アドレス空間又はホーム・アドレス空間内の記憶位置を指定する。ＤＡＴ（動的アドレス変換）がオフのとき、ＴＤＢＡは、実ストレージ内の記憶位置を指定する。
トランザクションが後でアボートされる場合、ＴＢＥＧＩＮ指定ＴＤＢと呼ばれるトランザクション診断ブロックを見つけるために、ＣＰＵによりＴＤＢＡが用いられる。ＴＤＢＡの右端の３つのビットは０であり、ＴＢＥＧＩＮ指定ＴＤＢがダブルワード境界上にあることを意味する。
最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令のＢ１フィールドが０のとき、トランザクション診断ブロック・アドレスは無効であり、トランザクションが後でアボートされる場合、ＴＢＥＧＩＮ指定ＴＤＢは格納されない。
トランザクション・アボートＰＳＷ（ＴＡＰＳＷ）
ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令の実行中、ネスト化深さが最初に０であるとき、トランザクション・アボートＰＳＷは現ＰＳＷの内容に設定され、トランザクション・アボートＰＳＷの命令アドレスは、次の順次命令を指定する（即ち、最外ＴＢＥＧＩＮに続く命令）。ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ ｃｏｎｓｔｒａｉｎｅｄ（ＴＢＥＧＩＮＣ）命令の実行中、ネスト化深さが最初に０であるとき、トランザクション・アボートＰＳＷは、トランザクション・アボートＰＳＷの命令アドレスが（ＴＢＥＧＩＮＣに続く次の順次命令ではなく）ＴＢＥＧＩＮＣを指定することを除いて、現ＰＳＷの内容に設定される。
トランザクションがアボートされると、トランザクション・アボートＰＳＷにおける条件コードが、アボート条件の重大度を示すコードに置き換えられる。その後、割り込みをもたらさない原因に起因してトランザクションがアボートされた場合、ＰＳＷは、トランザクション・アボートＰＳＷからロードされ、割り込みをもたらす理由に起因してトランザクションがアボートされた場合、トランザクション・アボートＰＳＷは、割り込み旧ＰＳＷとして格納される。
トランザクション・アボートＰＳＷは、いずれの内部ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の実行中にも変更されない。
トランザクション・ネスト化深さ（ＴＮＤ）
トランザクション・ネスト化深さは、例えば、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令が条件コード０で完了するたびにインクリメントし、且つ、ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令が完了するたびにデクリメントする、１６ビットの符号なし値である。トランザクション・ネスト化深さは、トランザクションがアボートされたとき、又はＣＰＵのリセットにより、０に設定される。
一実施形態において、１５の最大ＴＮＤが実装される。
１つの実装において、ＣＰＵが制約付きトランザクション実行モードにあるとき、トランザクション・ネスト化深さは１である。さらに、最大ＴＮＤは４ビットの値として表すことができるが、ＴＮＤは、トランザクション診断ブロックにおける検査を容易にするために、１６ビットの値となるように定められる。
トランザクション診断ブロック（ＴＤＢ）
トランザクションがアボートされた場合、種々の状態情報を、以下のようなトランザクション診断ブロック（ＴＤＢ）内に保存することができる。
１．ＴＢＥＧＩＮ指定ＴＤＢ：制約なしトランザクションについて、最外ＴＢＥＧＩＮ命令のＢ１フィールドが０でないとき、命令の第１のオペランド・アドレスは、ＴＢＥＧＩＮ指定ＴＤＢを指定する。これは、アプリケーションのアボート・ハンドラにより検査することができるアプリケーション・プログラムにより指定される記憶位置である。
２．プログラム割り込み（ＰＩ）ＴＤＢ：制約なしトランザクションが、非フィルタ処理（unfiltered）プログラム例外条件に起因してアボートされた場合、又は制約付きトランザクションがいずれかのプログラム例外条件に起因してアボートされた場合（即ち、プログラム割り込みをもたらすいずれかの条件が認識される）、ＰＩ−ＴＤＢは、プリフィックス領域内の記憶位置に格納される。これは、オペレーティング・システムが提供できるあらゆる診断報告において、オペレーティング・システムが検査又はログアウトするのに利用可能である。
３．インターセプトＴＤＢ：トランザクションが、インターセプトをもたらす（即ち、条件により解釈実行が終了し、制御がホスト・プログラムに戻る）いずれかのプログラム例外条件に起因してアボートされた場合、ＴＤＢは、ゲスト・オペレーティング・システムについての状態記述ブロックにおいて指定された記憶位置に格納される。
一実施形態において、ＴＢＥＧＩＮ指定ＴＤＢは、ＴＤＢアドレスが有効であるとき（即ち、最外ＴＢＥＧＩＮ命令のＢ１フィールドが０でないとき）にのみ格納される。
非フィルタ処理プログラム例外条件に起因するアボートの場合、ＰＩ−ＴＤＢ又はインターセプトＴＤＢのいずれか１つだけが格納される。従って、１つのアボートに対して、０、１又は２つのＴＤＢが格納され得る。
ＴＤＢの各々の一例に関するさらなる詳細を以下に説明する。：
ＴＢＥＧＩＮ指定ＴＤＢ：有効なトランザクション診断ブロック・アドレスにより指定された２５６バイトの記憶位置である。トランザクション診断ブロック・アドレスが有効であるとき、ＴＢＥＧＩＮ指定ＴＤＢは、トランザクション・アボート上に格納される。ＴＢＥＧＩＮ指定ＴＤＢは、最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の実行時に有効である全てのストレージ保護機構の影響下にある。ＴＢＥＧＩＮ指定ＴＤＢの任意の部分についてのＰＥＲ（プログラム・イベント記録）ストレージ変更イベントは、トランザクション・アボート処理中ではなく、最外ＴＢＥＧＩＮの実行中に検出される。
ＰＥＲの１つの目的は、プログラムのデバッグを支援することである。これにより、プログラムに、例示するような以下のタイプのイベントをアラートすることが可能になる。
〇分岐命令の実行の成功：分岐ターゲット位置が指定したストレージ領域（記憶領域)内にあるときにのみイベントが生じるようにするための選択肢が提供される。
〇指定したストレージ領域からの命令のフェッチ。
〇指定したストレージ領域の内容の変更。ストレージ領域が指定したアドレス空間内にあるときにのみイベントを生じるようにするための選択肢が提供される。
〇ＳＴＯＲＥ ＵＳＩＮＧ ＲＥＡＬ ＡＤＤＲＥＳＳ命令の実行。
〇ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の実行。
プログラムは、上記のイベント・タイプの１つ又は複数が認識されることを選択的に指定することができるが、ＳＴＯＲＥ ＵＳＩＮＧ ＲＥＡＬ ＡＤＤＲＥＳＳに関するイベントは、ストレージ変更イベントと一緒にしか指定することができない。ＰＥＲイベントに関する情報は、プログラム割り込みを用いてプログラムに与えられ、割り込みの原因は、割り込みコードで識別される。
トランザクション診断ブロック・アドレスが有効でないとき、ＴＢＥＧＩＮ指定ＴＤＢは格納されない。
プログラム割り込みＴＤＢ：実記憶位置６，１４４−６，３９９（１８００−１８ＦＦ ｈｅｘ）である。プログラム割り込みに起因してトランザクションがアボートされるとき、プログラム割り込みＴＤＢが格納される。他の原因のためにトランザクションがアボートされるとき、プログラム割り込みＴＤＢの内容は予測不能である。
プログラム割り込みＴＤＢは、いずれの保護機構の影響下にもない。プログラム割り込み中にプログラム割り込みＴＤＢが格納されたとき、プログラム割り込みＴＤＢについて、ＰＥＲストレージ変更イベントは検出されない。
インターセプトＴＤＢ：状態記述の記憶位置４８８−４９５により指定される２５６バイトのホストの実記憶位置である。インターセプトＴＤＢは、アボートされたトランザクションが、ゲスト・プログラム割り込みインターセプト（つまり、インターセプト・コード８）をもたらすときに格納される。他の原因のためにトランザクションがアボートされるとき、インターセプトＴＤＢの内容は予測不能である。インターセプトＴＤＢは、いずれの保護機構の影響下にもない。
図１１に示すように、一実施形態において、トランザクション診断ブロック９００のフィールドは、次のとおりである。
形式９０２：バイト０は、次のように、妥当性及び形式の表示を含む。：
Figure 2015525405
形式フィールドが０であるＴＤＢは、ヌルＴＤＢと呼ばれる。
フラグ９０４：バイト１は、次のような種々の表示を含む。：
競合トークン妥当性（ＣＴＶ）：トランザクションが、フェッチ又はストア競合のためにアボートされるとき（つまり、それぞれ、アボート・コード９又は１０）、バイト１のビット０は、競合トークン妥当性表示である。ＣＴＶ表示が１のとき、ＴＤＢのバイト１６−２３における競合トークン９１０は、競合が検出された論理アドレスを含む。ＣＴＶ表示が０であるとき、ＴＤＢのバイト１６−２３は予測不能である。
トランザクションが、フェッチ又はストア競合以外のいずれかの理由のためにアボートされたとき、バイト１のビット０は、０として格納される。
制約付きトランザクション表示（ＣＴＩ）：ＣＰＵが制約付きトランザクション実行モードにあるとき、バイト１のビット１は１に設定される。ＣＰＵが制約なしトランザクション実行モードにあるとき、バイト１のビット１は０に設定される。
予約：バイト１のビット２−７は予約され、０として格納される。
トランザクション・ネスト化深さ（ＴＮＤ）９０６：トランザクションがアボートされたとき、バイト６−７はトランザクション・ネスト化深さを含む。
トランザクション・アボート・コード（ＴＡＣ）９０８：バイト８−１５は、６４ビットの符号なしトランザクション・アボート・コードを含む。各々のコード・ポイントは、トランザクションがアボートされる理由を示す。
トランザクションがプログラム割り込み以外の条件のためにアボートされたとき、トランザクション・アボート・コードがプログラム割り込みＴＤＢ内に格納されるかどうかは、モデル依存である。
競合トークン９１０：フェッチ又はストア競合（つまり、それぞれ、アボート・コード９及び１０）に起因してアボートされたトランザクションの場合、バイト１６−２３は、競合が検出されたストレージ位置の論理アドレスを含む。競合トークンは、ＣＴＶビット、即ちバイト１のビット０が１であるときに意味をもつ。
ＣＴＶビットが０のとき、バイト１６−２３は予測不能である。
ＣＰＵによる投機的実行のため、競合トークンは、トランザクションの概念的実行シーケンスより必ずしもアクセスされないストレージ位置を指定することができる。
アボートされたトランザクション命令アドレス（ＡＴＩＡ）９１２：バイト２４−３１は、アボートが検出されたときに実行していた命令を識別する命令アドレスを含む。トランザクションがアボート・コード２、５、６、１１、１３若しくは２５６、又はこれより大きいアボート・コードに起因してアボートされたとき、或いはトランザクションがアボート・コード４又は１３に起因してアボートされ、且つ、プログラム例外条件が無効化しているとき、ＡＴＩＡは、実行されていた命令を直接指し示す。アボート・コード４又は１２に起因してトランザクションがアボートされ、且つ、プログラム例外条件が無効化していないとき、ＡＴＩＡは、実行されていた命令を超えて指し示す。
トランザクションがアボート・コード７−１０、１４−１６又は２５５に起因してアボートされたとき、ＡＴＩＡは必ずしもアボートを引き起こすまさにその命令を示さないが、トランザクション内のそれより前又は後の命令を指し示し得る。
トランザクションが、ｅｘｅｃｕｔｅ型命令のターゲットである命令に起因してアボートされた場合、ＡＴＩＡは、ｅｘｅｃｕｔｅ型命令を識別し、上述のようなアボート・コードに応じて、命令を指し示すか、又は命令を超えて指し示す。ＡＴＩＡは、ｅｘｅｃｕｔｅ型命令のターゲットを示さない。
トランザクションがアボートされると、ＡＴＩＡは、アドレッシング・モードの対象になる。２４ビット・アドレッシング・モードにおいて、フィールドのビット０−４０は０を含む。３１ビット・アドレッシング・モードにおいて、フィールドのビット０−３２は０を含む。
プログラム割り込み以外の条件に起因してトランザクションがアボートされたとき、アボートされたトランザクション命令アドレスがプログラム割り込みＴＤＢに格納されるかどうかは、モデル依存である。
アボート・コード４又は１２に起因してトランザクションがアボートされ、且つ、プログラム例外条件が無効化していないとき、ＡＴＩＡは、アボートを引き起こす命令を指し示さない。ＡＴＩＡから、割り込み長さコード（ＩＬＣ）により示されるハーフワードの数を減算することにより、抑止又は終了している条件において、又は完了している非ＰＥＲイベントに対して、アボートを引き起こす命令を識別することができる。ＰＥＲイベントに起因してトランザクションがアボートされ、且つ、他のプログラム例外条件が存在しないとき、ＡＴＩＡは予測不能である。
トランザクション診断ブロック・アドレスが有効であるとき、ＴＢＥＧＩＮ指定ＴＤＢのバイト３６−３９におけるプログラム割り込み識別（ＰＩＩＤ）において、ＩＬＣを検査することができる。フィルタ処理が適用されないときは、実記憶装置におけるＰＩＩＤの位置１４０−１４３においてＩＬＣを検査することができる。
例外アクセス識別（ＥＡＩＤ）９１４：特定のフィルタ処理済みプログラム例外条件に起因してアボートされたトランザクションについては、ＴＢＥＧＩＮ指定ＴＤＢのバイト３２は、例外アクセス識別を含む。上記に引用により組み入れられた非特許文献１に述べられるように、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例においては、ＥＡＩＤの形式及びこれが格納される事例は、例外条件が割り込みをもたらすときの実記憶位置１６０に記述されるものと同じである。
プログラム割り込みをもたらすあらゆる例外条件を含む他の理由のためにアボートされたトランザクションの場合、バイト３２は予測不能である。プログラム割り込みＴＤＢにおいて、バイト３２は予測不能である。
このフィールドは、トランザクション診断ブロック・アドレスにより指定されるＴＤＢ内にのみ格納され、他の場合には、フィールドは予約される。ＥＡＩＤは、制御されたアクセス・リスト又はＤＡＴ保護、ＡＳＣＥタイプ、ページ変換、領域第１変換、領域第２変換、領域第３変換及びセグメント変換プログラムの例外条件に対してのみ格納される。
データ例外コード（ＤＸＣ）９１６：フィルタ処理済みデータ例外プログラム例外条件に起因してアボートされたトランザクションについては、ＴＢＥＧＩＮ指定ＴＤＢのバイト３３は、データ例外コードを含む。上記に引用により組み入れられる非特許文献１に述べられるように、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例において、ＤＸＣの形式及びこれが格納される事例は、例外条件をもたらすときの実記憶位置１４７に記述されるものと同じである。一例において、記憶位置１４７はＤＸＣを含む。
プログラム割り込みをもたらすあらゆる例外条件を含む他の理由のためにアボートされたトランザクションに対して、バイト３３は予測不能である。プログラム割り込みＴＤＢにおいて、バイト３３は予測不能である。
このフィールドは、トランザクション診断ブロック・アドレスにより指定されるＴＤＢ内にのみ格納され、他の場合には、フィールドは予約される。ＤＸＣは、データ・プログラム例外条件に対してのみ格納される。
プログラム割り込み識別（ＰＩＩＤ）９１８：フィルタ処理済みプログラム例外条件に起因してアボートされたトランザクションに対して、ＴＢＥＧＩＮ指定ＴＤＢのバイト３６−３９は、プログラム割り込み識別を含む。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例において、ＰＩＩＤの形式は、ＰＩＩＤのビット１３−１４における命令長コードが、例外条件が検出された命令に対して個別のものであることを除いて、（上記に引用により組み入れられる非特許文献１に述べられるように）条件が割り込みをもたらすときの実記憶位置１４０−１４３に記述されるものと同じである。
プログラム割り込みをもたらす例外条件を含む他の理由によりアボートされたトランザクションについては、バイト３６−３９は予測不能である。プログラム割り込みＴＤＢにおいて、バイト３６−３９は予測不能である。
このフィールドは、トランザクション診断ブロック・アドレスにより指定されたＴＤＢ内にのみ格納され、他の場合には、フィールドは予約される。プログラム割り込み識別は、プログラム例外条件に対してのみ格納される。
変換例外識別（ＴＥＩＤ）９２０：以下のフィルタ処理済みプログラム例外条件のいずれかに起因してアボートされたトランザクションに対して、ＴＢＥＧＩＮ指定ＴＤＢのバイト４０−４７は、変換例外識別を含む。
〇制御されたアクセス・リスト又はＤＡＴ保護
〇ＡＳＣＥタイプ
〇ページ変換
〇領域第１変換
〇領域第２変換
〇領域第３変換
〇セグメント変換例外
上記に引用により組み入れられる非特許文献１に述べられるように、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例において、条件が割り込みをもたらすとき、ＴＥＩＤの形式は、実記憶位置１６８−１７５に記述されるものと同じである。
プログラム割り込みをもたらす例外条件を含む他の理由によりアボートされたトランザクションに対して、バイト４０−４７は予測不能である。プログラム割り込みＴＤＢにおいて、バイト４０−４７は予測不能である。
このフィールドは、トランザクション診断ブロック・アドレスにより指定されたＴＤＢ内にのみ格納され、他の場合には、フィールドは予約される。
ブレーキング・イベント・アドレス９２２：フィルタ処理済みプログラム例外条件に起因してアボートされたトランザクションに対して、ＴＢＥＧＩＮ指定ＴＤＢのバイト４８−５５は、ブレーキング・イベント・アドレスを含む。上記に引用により組み入れられる非特許文献１に述べられるように、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例において、ブレーキング・イベント・アドレスの形式は、例外条件が割り込みをもたらすときの実記憶位置２７２−２７９に記述されるものと同じである。
プログラム割り込みをもたらす例外条件を含む、他の理由によりアボートされたトランザクションに対して、バイト４８−５５は予測不能である。プログラム割り込みＴＤＢにおいて、バイト４８−５５は予測不能である。
このフィールドは、トランザクション診断ブロック・アドレスにより指定されたＴＤＢ内にのみ格納され、他の場合には、フィールドは予約される。
以下にブレーキング・イベントに関連するさらなる詳細を説明する。
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態において、ＰＥＲ−３ファシリティがインストールされると、このＰＥＲ−３ファシリティは、プログラムに、ＣＰＵの順次実行においてブレークを生じさせる最後の命令のアドレスを与える。ブレーキング・イベント・アドレスの記録を、ワイルド分岐検出のためのデバッグ支援として用いることができる。このファシリティは、例えば、ブレーキング・イベント・アドレス・レジスタと呼ばれる、ＣＰＵにおける６４ビット・レジスタを与える。ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ以外の命令が、順次命令の実行においてブレークを生じさせる（つまり、ＰＳＷ内の命令アドレスが、命令長によりインクリメントされるのではなく、置き換えられる）たびに、その命令のアドレスが、ブレーキング・イベント・アドレス・レジスタ内に配置される。ＰＥＲが表示されるにせよ又はされないにせよ、プログラム割り込みが発生するたびに、ブレーキング・イベント・アドレス・レジスタの現在の内容が実ストレージ位置２７２−２７９に配置される。
ブレーキング・イベントを引き起こす命令が、ｅｘｅｃｕｔｅ型命令（ＥＸＥＣＵＴＥ又はＥＸＥＣＵＴＥ ＲＥＬＡＴＩＶＥ ＬＯＮＧ）のターゲットである場合、そのｅｘｅｃｕｔｅ型命令をフェッチするために用いられた命令アドレスが、ブレーキング・イベント・アドレス・レジスタ内に配置される。
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態において、次の命令：即ち、ＢＲＡＮＣＨ ＡＮＤ ＬＩＮＫ（ＢＡＬ、ＢＡＬＲ）；ＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ（ＢＡＳ、ＢＡＳＲ）；ＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ ＡＮＤ ＳＥＴ ＭＯＤＥ（ＢＡＳＳＭ）；ＢＲＡＮＣＨ ＡＮＤ ＳＥＴ ＭＯＤＥ（ＢＳＭ）；ＢＲＡＮＣＨ ＡＮＤ ＳＴＡＣＫ（ＢＡＫＲ）；ＢＲＡＮＣＨ ＯＮ ＣＯＮＤＩＴＩＯＮ（ＢＣ、ＢＣＲ）；ＢＲＡＮＣＨ ＯＮ ＣＯＵＮＴ（ＢＣＴ、ＢＣＴＲ、ＢＣＴＧ、ＢＣＴＧＲ）；ＢＲＡＮＣＨ ＯＮ ＩＮＤＥＸ ＨＩＧＨ（ＢＸＨ、ＢＸＨＧ）；ＢＲＡＮＣＨ ＯＮ ＩＮＤＥＸ ＬＯＷ ＯＲ ＥＱＵＡＬ（ＢＸＬＥ、ＢＸＬＥＧ）；ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＣＯＮＤＩＴＩＯＮ（ＢＲＣ）；ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＣＯＮＤＩＴＩＯＮ ＬＯＮＧ（ＢＲＣＬ）；ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＣＯＵＮＴ（ＢＲＣＴ、ＢＲＣＴＧ）；ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＩＮＤＥＸ ＨＩＧＨ（ＢＲＸＨ、ＢＲＸＨＧ）；ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＩＮＤＥＸ ＬＯＷ ＯＲ ＥＱＵＡＬ（ＢＲＸＬＥ、ＢＲＸＬＧ）；ＣＯＭＰＡＲＥ ＡＮＤ ＢＲＡＮＣＨ（ＣＲＢ、ＣＧＲＢ）；ＣＯＭＰＡＲＥ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ（ＣＲＪ、ＣＧＲＪ）；ＣＯＭＰＡＲＥ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ（ＣＩＢ、ＣＧＩＢ）；ＣＯＭＰＡＲＥ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ（ＣＩＪ、ＣＧＩＪ）；ＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＡＮＤ ＢＲＡＮＣＨ（ＣＬＲＢ、ＣＬＧＲＢ）；ＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ（ＣＬＲＪ、ＣＬＧＲＪ）；ＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ（ＣＬＩＢ、ＣＬＧＩＢ）；及びＣＯＭＰＡＲＥ ＬＯＧＩＣＡＬ ＩＭＭＥＤＩＡＴＥ ＡＮＤ ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ（ＣＬＩＪ、ＣＬＧＩＪ）の１つが分岐をもたらすたびに、ブレーキング・イベントが発生すると考えられる。
次の命令：即ち、ＢＲＡＮＣＨ ＡＮＤ ＳＥＴ ＡＵＴＨＯＲＩＴＹ（ＢＳＡ）；ＢＲＡＮＣＨ ＩＮ ＳＵＢＳＰＡＣＥ ＧＲＯＵＰ（ＢＳＧ）；ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＡＮＤ ＳＡＶＥ（ＢＲＡＳ）；ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＡＮＤ ＳＡＶＥ ＬＯＮＧ（ＢＲＡＳＬ）；ＬＯＡＤ ＰＳＷ（ＬＰＳＷ）；ＬＯＡＤ ＰＳＷ ＥＸＴＥＮＤＥＤ（ＬＰＳＷＥ）；ＰＲＯＧＲＡＭ ＣＡＬＬ（ＰＣ）；ＰＲＯＧＲＡＭ ＲＥＴＵＲＮ（ＰＲ）；ＰＲＯＧＲＡＭ ＴＲＡＮＳＦＥＲ（ＰＴ）；ＰＲＯＧＲＡＭ ＴＲＡＮＳＦＥＲ ＷＩＴＨ ＩＮＳＴＡＮＣＥ（ＰＴＩ）；ＲＥＳＵＭＥ ＰＲＯＧＲＡＭ（ＲＰ）；及びＴＲＡＰ（ＴＲＡＰ２、ＴＲＡＰ４）の１つが完了するたびに、ブレーキング・イベントが発生するとも考えられる。
ブレーキング・イベントは、（暗黙的に、又はＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令の結果として）トランザクションがアボートされた結果として生じるのではないと考えられる。
モデル依存診断情報９２４：バイト１１２−１２７は、モデル依存診断情報を含む。
１２（フィルタ処理済みプログラム割り込み）を除く全てのアボート・コードに対して、モデル依存診断情報が、格納されるＴＤＢの各々に保存される。
一実施形態において、モデル依存診断情報は次のものを含む。
バイト１１２−１１９は、トランザクション実行分岐表示（ＴＸＢＩ）と呼ばれる６４ビットのベクトルを含む。ベクトルの最初の６３ビットの各々は、次のように、ＣＰＵがトランザクション実行モードにある間の分岐命令の実行の結果を示す。
Figure 2015525405
 ビット０は、最初のこうした分岐命令の結果を表し、ビット１は、第２のこうした命令の結果を表し、以下同様である。
ＣＰＵがトランザクション実行モードにある間、６３より少ない分岐命令が実行された場合、分岐命令に対応しない最右端のビットが０に設定される（ビット６３を含む）。６３より多い分岐命令が実行されると、ＴＸＢＩのビット６３は１に設定される。
ＴＸＢＩ内のビットは、以下のものを除いて、上記に列挙した、ブレーキング・イベントを生じさせることができる命令によって設定される。：即ち、
・いずれの限定された命令も、ＴＸＢＩ内にビットを設定させない
・例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの命令において、ＢＲＡＮＣＨ ＯＮ ＣＯＮＤＩＴＩＯＮ、ＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＣＯＮＤＩＴＩＯＮ、又はＢＲＡＮＣＨ ＲＥＬＡＴＩＶＥ ＯＮ ＣＯＮＤＩＴＩＯＮ ＬＯＮＧ命令のＭ１フィールドが０であるとき、又は、以下の命令のＲ２フィールドが０のとき、命令の実行により、ＴＸＢＩ内にビットが設定されるかどうかは、モデル依存である。
・ＢＲＡＮＣＨ ＡＮＤ ＬＩＮＫ（ＢＡＬＲ）；ＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ（ＢＡＳＲ）；ＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ ＡＮＤ ＳＥＴ ＭＯＤＥ（ＢＡＳＳＭ）；ＢＲＡＮＣＨ ＡＮＤ ＳＥＴ ＭＯＤＥ（ＢＳＭ）；ＢＲＡＮＣＨ ＯＮ ＣＯＮＤＩＴＩＯＮ（ＢＣＲ）；及びＢＲＡＮＣＨ ＯＮ ＣＯＵＮＴ（ＢＣＴＲ、ＢＣＴＧＲ）
・ホスト・アクセス例外により生じたアボート条件について、バイト１２７のビット位置０が１に設定される。他の全てのアボート条件について、バイト１２７のビット位置０が０に設定される。
・ロード／ストア・ユニット（ＬＳＵ）により検出されたアボート条件に対して、バイト１２７の右端の５ビットは、原因の表示を含む。ＬＳＵにより検出されなかったアボート条件に対して、バイト１２７が予約される。
汎用レジスタ９３０：バイト１２８−２５５は、トランザクションがアボートされたときの汎用レジスタ０−１５の内容を含む。レジスタは、昇順に格納され、バイト１２８−１３５の汎用レジスタ０から始まり、次にバイト１３６−１４３の汎用レジスタ１、以下同様である。
予約：他の全てのフィールドは予約される。特に断りのない限り、予約されるフィールドの内容は予測不能である。
他のＣＰＵ及びＩ／Ｏサブシステムにより観察されるとき、トランザクション・アボート中のＴＤＢのストアは、あらゆる非トランザクション・ストア後に行われる多重アクセス参照である。
トランザクションが実行する即値構成の範囲外の原因のために、トランザクションがアボートされることがある。例えば、ハイパーバイザ（ＬＰＡＲ又はｚ／ＶＭなどの）により認識された一時的イベントにより、トランザクションがアボートされることがある。
トランザクション診断ブロック内に与えられる情報は、診断目的であることを意図しており、且つ、実質的に正しい。しかしながら、即値構成の範囲外のイベントによりアボートが発生することがあるため、アボート・コード又はプログラム割り込み識別のような情報が構成内の条件を正確に反映しないことがあるので、プログラム・アクションを決定するのに、この情報を使用すべきではない。
ＴＤＢ内に保存された診断情報に加えて、いずれかのデータ例外プログラム例外条件に起因してトランザクションがアボートされ、且つ、ＡＦＰレジスタ制御、即ち制御レジスタ０のビット４５と、有効な浮動小数点演算許可（Ｆ）制御との両方が１であるとき、フィルタ処理がプログラム例外条件に適用されるかどうかに関係なく、データ例外コード（ＤＸＣ）が、浮動小数点制御レジスタ（ＦＰＣＲ）のバイト２に配置される。トランザクションがアボートされ、且つ、ＡＦＰレジスタ制御又は有効な浮動小数点演算許可制御のいずれか又は両方が０であるとき、ＤＸＣは、ＦＰＣＲに配置されない。
一実施形態においては、本明細書に示されるように、トランザクション実行ファシリティがインストールされたとき、次の一般命令が与えられる。
〇ＥＸＴＲＡＣＴ ＴＲＡＮＳＡＣＴＩＯＮ ＮＥＳＴＩＮＧ ＤＥＰＴＨ
〇ＮＯＮＴＲＡＮＳＡＣＴＩＯＮＡＬ ＳＴＯＲＥ
〇ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ
〇ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ
〇ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ
ＣＰＵがトランザクション実行モードにあるとき、特定の命令を実行しようとする試みが制限され、トランザクションがアボートされる。
制約付きトランザクション実行モードで発行されたとき、特定の命令を実行しようとする試みが、トランザクション制約プログラム割り込みをもたらすこともあり、又はあたかもトランザクションが制約されていないかのように実行を進行させ得る。
ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一例において、制限された命令は、例として、次の非特権命令：即ち、ＣＯＭＰＡＲＥ ＡＮＤ ＳＷＡＰ ＡＮＤ ＳＴＯＲＥ；ＭＯＤＩＦＹ ＲＵＮＴＩＭＥ ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ ＣＯＮＴＲＯＬＳ；ＰＥＲＦＯＲＭ ＬＯＣＫＥＤ ＯＰＥＲＡＴＩＯＮ；Ｍ１フィールドのコードが６又は７であるときのＰＲＥＦＥＴＣＨ ＤＡＴＡ（ＲＥＬＡＴＩＶＥ ＬＯＮＧ）；Ｍ３フィールドが０であり、Ｒ１フィールドのコードが６又は７であるときのＳＴＯＲＥ ＣＨＡＲＡＣＴＥＲＳ ＵＮＤＥＲ ＭＡＳＫ ＨＩＧＨ；ＳＴＯＲＥ ＦＡＣＩＬＩＴＹ ＬＩＳＴ ＥＸＴＥＮＤＥＤ；ＳＴＯＲＥ ＲＵＮＴＩＭＥ ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ ＣＯＮＴＲＯＬＳ；ＳＵＰＥＲＶＩＳＯＲ ＣＡＬＬ；及びＴＥＳＴ ＲＵＮＴＩＭＥ ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ ＣＯＮＴＲＯＬＳを含む。
上記のリストにおいて、ＣＯＭＰＡＲＥ ＡＮＤ ＳＷＡＰ ＡＮＤ ＳＴＯＲＥ及びＰＥＲＦＯＲＭ ＬＯＣＫＥＤ ＯＰＥＲＡＴＩＯＮは、ＴＸモードにおいて基本命令を用いてより効果的に実施できる複合命令である。ＰＲＥＦＥＴＣＨ ＤＡＴＡ及びＰＲＥＦＥＴＣＨ ＤＡＴＡ ＲＥＬＡＴＩＶＥ ＬＯＮＧについての事例は、６及び７のコードがキャッシュ・ラインを解放するときに限定され、トランザクションの完了前に潜在的にデータのコミットを必要とする。ＳＵＰＥＲＶＩＳＯＲ ＣＡＬＬは、これが割り込みを発生させる（トランザクションをアボートさせる）ときに制限される。
以下に列挙される条件下で、次の命令が制限される。：
＊命令のＲ２フィールドが０でなく、且つ、分岐トレースがイネーブルにされたときのＢＲＡＮＣＨ ＡＮＤ ＬＩＮＫ（ＢＡＬＲ）、ＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ （ＢＡＳＲ）及びＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ ＡＮＤ ＳＥＴ ＭＯＤＥ
＊命令のＲ２フィールドが０でなく、且つ、モード・トレースがイネーブルにされたときのＢＲＡＮＣＨ ＡＮＤ ＳＡＶＥ ＡＮＤ ＳＥＴ ＭＯＤＥ及びＢＲＡＮＣＨ ＡＮＤ ＳＥＴ ＭＯＤＥ、モード・トレースがイネーブルにされたときのＳＥＴ ＡＤＤＲＥＳＳＩＮＧ ＭＯＤＥ
＊監視イベント条件が認識されたときのＭＯＮＩＴＯＲ ＣＡＬＬ
上記のリストは、トレース・エントリを形成できる命令を含む。これらの命令がトランザクション的に実行することを許可され、且つ、トレース・エントリを形成し、その後トランザクションがアボートされた場合、制御レジスタ１２のトレース・テーブル・ポインタが進められるが、トレース・テーブルへのストアは廃棄される。このことは、トレース・テーブル内に一貫性のないギャップを残す。従って、トレース・エントリを形成する場合に、命令は制限される。
ＣＰＵがトランザクション実行モードにあるとき、次の命令：即ち、ＣＩＰＨＥＲ ＭＥＳＳＡＧＥ；ＣＩＰＨＥＲ ＭＥＳＳＡＧＥ ＷＩＴＨ ＣＦＢ；ＣＩＰＨＥＲ ＭＥＳＳＡＧＥ ＷＩＴＨ ＣＨＡＩＮＩＮＧ；ＣＩＰＨＥＲ ＭＥＳＳＡＧＥ ＷＩＴＨ ＣＯＵＮＴＥＲ；ＣＩＰＨＥＲ ＭＥＳＳＡＧＥ ＷＩＴＨ ＯＦＢ；ＣＯＭＰＲＥＳＳＩＯＮ ＣＡＬＬ；ＣＯＭＰＵＴＥ ＩＮＴＥＲＭＥＤＩＡＴＥ ＭＥＳＳＡＧＥ ＤＩＧＥＳＴ；ＣＯＭＰＵＴＥ ＬＡＳＴ ＭＥＳＳＡＧＥ ＤＩＧＥＳＴ；ＣＯＭＰＵＴＥ ＭＥＳＳＡＧＥ ＡＵＴＨＥＮＴＩＣＡＴＩＯＮ ＣＯＤＥ；ＣＯＮＶＥＲＴ ＵＮＩＣＯＤＥ−１６ ＴＯ ＵＮＩＣＯＤＥ−３２；ＣＯＮＶＥＲＴ ＵＮＩＣＯＤＥ−１６ ＴＯ ＵＮＩＣＯＤＥ−８；ＣＯＮＶＥＲＴ ＵＮＩＣＯＤＥ−３２ ＴＯ ＵＮＩＣＯＤＥ−１６；ＣＯＮＶＥＲＴ ＵＮＩＣＯＤＥ−３２ ＴＯ ＵＮＩＣＯＤＥ−８；ＣＯＮＶＥＲＴ ＵＮＩＣＯＤＥ−８ ＴＯ ＵＮＩＣＯＤＥ−１６；ＣＯＮＶＥＲＴ ＵＮＩＣＯＤＥ−８ ＴＯ ＵＮＩＣＯＤＥ−３２；ＰＥＲＦＯＲＭ ＣＲＹＰＴＯＧＲＡＰＨＩＣ ＣＯＭＰＵＴＡＴＩＯＮ；ＲＵＮＴＩＭＥ ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ ＯＦＦ；及びＲＵＮＴＩＭＥ ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ ＯＮが制限されるかどうかは、モデル依存である。
上記命令の各々は、ハードウェア・コプロセッサにより現在実施されているか、又は過去のマシンで実施されたかのいずれかであり、従って制限されると考えられる。
有効なＡＲ変更許可（Ａ）制御が０のとき、次の命令：即ち、ＣＯＰＹ ＡＣＣＥＳＳ；ＬＯＡＤ ＡＣＣＥＳＳ ＭＵＬＴＩＰＬＥ；ＬＯＡＤ ＡＤＤＲＥＳＳ ＥＸＴＥＮＤＥＤ；及びＳＥＴ ＡＣＣＥＳＳが制限される。
上記の命令の各々により、アクセス・レジスタの内容が変更される。ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令のＡ制御が０である場合、プログラムは、アクセス・レジスタの変更が許可されないことを明示的に表示する。
有効な浮動小数点演算許可（Ｆ）制御が０であるとき、浮動小数点命令が制限される。
特定の環境下で、次の命令：即ち、ＥＸＴＲＡＣＴ ＣＰＵ ＴＩＭＥ；ＥＸＴＲＡＣＴ ＰＳＷ；ＳＴＯＲＥ ＣＬＯＣＫ；ＳＴＯＲＥ ＣＬＯＣＫ ＥＸＴＥＮＤＥＤ；及びＳＴＯＲＥ ＣＬＯＣＫ ＦＡＳＴを制限することができる。
上記の命令の各々は、解釈実行状態記述におけるインターセプト制御を受ける。ハイパーバイザが、これらの命令についてのインターセプト制御を設定した場合、これらの命令の実行は、ハイパーバイザの実装のために延長され、従って、インターセプトが発生する場合に制限されると考えられる。
制限された命令を実行しようとする試みにより、制約なしトランザクションがアボートされると、トランザクション診断ブロック内のトランザクション・アボート・コードは１１（制限された命令）に設定され、条件コードは３に設定されるが、次の場合を除く。即ち、制約なしトランザクションが、他の場合には特権操作例外をもたらす命令を実行しようと試みることに起因してアボートされたとき、アボート・コードが１１（制限された命令）に設定されるか、又は４（特権操作プログラム割り込みの認識の結果もたらされる非フィルタ処理プログラム割り込み）に設定されるかは、予測不能である。制約なしトランザクションが、Ｍ１フィールド内のコードが６又は７のときのＰＲＥＦＥＴＣＨ ＤＡＴＡ（ＲＥＬＡＴＩＶＥ ＬＯＮＧ）又はＭ３フィールドが０であり、且つ、Ｒ１フィールド内のコードが６又は７のときのＳＴＯＲＥ ＣＨＡＲＡＣＴＥＲＳ ＵＮＤＥＲ ＭＡＳＫ ＨＩＧＨを実行しようとする試みに起因してアボートされたとき、アボート・コードが１１（制限された命令）に設定されるか又は１６（キャッシュ・アザー（その他をキャッシュに入れる））に設定されるかは、予測不能である。制約なしトランザクションが、ＭＯＮＩＴＯＲ ＣＡＬＬを実行しようとする試みに起因してアボートされ、且つ、監視イベント条件及び指定例外条件の両方が存在するとき、アボート・コードが１１若しくは４に、又はプログラム割り込みがフィルタ処理されている場合に１２に設定されるかどうかは予測不能である。
制約付きトランザクションにおいて、付加的な命令を制限することができる。これらの命令は、制約なしトランザクションにおいて制限されるように現在定義されていないが、将来のプロセッサ上での制約なしトランザクションにおける特定の環境下で制限され得る。
特定の制限された命令は、将来のプロセッサ上ではトランザクション実行モードにおいて許容され得る。従って、プログラムは、制限された命令を実行しようとする試みに起因してアボートされるトランザクションに依存すべきではない。ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令は、安定的にトランザクションをアボートさせるために使用すべきである。
制約なしトランザクションにおいて、プログラムは、制限された命令に起因してアボートするトランザクションを収容するための、代替的な非トランザクション・コード経路を提供しなければならない。
動作において、トランザクション・ネスト化深さが０であるとき、条件コード０をもたらすＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令の実行により、ＣＰＵが制約なしトランザクション実行モードに入る。トランザクション・ネスト化深さが０であるとき、条件コード０をもたらすＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ ｃｏｎｓｔｒａｉｎｅｄ（ＴＢＥＧＩＮＣ）命令の実行により、ＣＰＵが制約付きトランザクション実行モードに入る。
特に明示的に断りがある場合を除いて、非トランザクション実行に適用される全ての原則は、トランザクション実行にも適用される。以下はＣＰＵがトランザクション実行モードにある間の処理の付加的な特徴である。
ＣＰＵが制約なしトランザクション実行モードにあるとき、条件コード０をもたらすＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の実行により、ＣＰＵは制約なしトランザクション実行モードのままである。
ＣＰＵにより観察されるとき、トランザクション実行モードで行われたフェッチ及びストアは、トランザクション実行モードでないときに行われたフェッチ及びストアと変わりがない。他のＣＰＵ及びＩ／Ｏサブシステムにより観察されるとき、ＣＰＵがトランザクション実行モードにある間に行われた全てのストレージ・オペランド・アクセスは、単一のブロック同時アクセスであるように見える。つまり、他のＣＰＵ及びＩ／Ｏ（例えば、チャネル）プログラムにより観察されるとき、ハーフワード、ワード、ダブルワード又はクワッドワード内の全てのバイトへのアクセスは、ブロック・コンカレントに見えるように指定される。ハーフワード、ワード、ダブルワード又はクワッドワードは、このセクションではブロックと呼ばれる。フェッチ・タイプ参照が、ブロック内でコンカレントに見えるように指定されると、ブロック内に含まれるバイトがフェッチされている間、別のＣＰＵ又はＩ／Ｏプログラムによるそのブロックへのストア・アクセスは許可されない。ストア・タイプ参照が、ブロック内でコンカレントに見えるように指定されると、ブロック内に含まれるバイトがストアされる間、別のＣＰＵ又はＩ／Ｏプログラムによるブロックへのアクセス、即ちフェッチ又はストアは許可されない。
命令及びＤＡＴのためのストレージ・アクセス、並びにＡＲＴ（アクセス・レジスタ・テーブル）テーブル・フェッチは、非トランザクション原則に従う。
ＣＰＵは、通常、トランザクション・ネスト化深さを０に移行させる、この場合はトランザクションが完了するＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令により、トランザクション実行モードを終了する。
ＣＰＵが、ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の完了によりトランザクション実行モードを終了すると、トランザクション実行モードにある間に行われた全てのストアがコミットされる。つまり、他のＣＰＵ又はＩ／Ｏサブシステムにより観察されるとき、ストアは、単一のブロック・コンカレント操作として行われるように見える。
ＴＢＥＧＩＮＣ及びＴＢＥＧＩＮによるトランザクションの開始と関連した処理を含む、それぞれ、制約付きトランザクション及び制約なしトランザクションと関連した処理に関するさらなる詳細が、以下に与えられる。
一例において、例えば、ＴＢＥＧＩＮＣによる制約付きトランザクションの開始と関連した処理は、次の通りである。：
＊既に制約付きＴＸモードにある場合、制約付きトランザクション例外が認識される。
＊現在のＴＮＤ（トランザクション・ネスト化深さ）＞０の場合、実行は、あたかも制約なしトランザクションであるかのように進行する。
）有効なＦ制御は０に設定される
）有効なＰＩＦＣは変更されない
）外部制約なしＴＸが、制約付きＴＸを使用することも又は使用しないこともあるサービス機能を呼び出すことを可能にする
＊現在のＴＮＤ＝０のとき：
）トランザクション診断ブロック・アドレスは無効である
−アボート時に命令指定ＴＤＢは格納されない
）トランザクション・アボートＰＳＷはＴＢＥＧＩＮＣのアドレスに設定される
−次の順次命令ではない
）モデル依存記憶位置に保存されたＧＲＳＭにより指定された汎用レジスタ対は、プログラムによりアクセス可能でない
）トランザクション・トークンが随意的に形成される（Ｄ２オペランドから）。トランザクション・トークンは、トランザクションの識別子である。トランザクション・トークンは、ストレージ・オペランド・アドレス又は他の値と等しい場合がある
＊有効Ａ＝ＴＢＥＧＩＮＣ Ａ＆任意の外部Ａ
＊ＴＮＤがインクリメントされる
）ＴＮＤが０から１に移行する場合、ＣＰＵは制約付きＴＸモードに入る
）他の場合には、ＣＰＵは制約なしＴＸモードにあるままである
＊命令はＣＣ０により完了する
＊例外：
）Ｂ１フィールドが０でない場合、指定例外（ＰＩＣ（プログラム割り込みコード）０００６）
）トランザクション実行制御（ＣＲ０．８）が０の場合、特殊操作例外（ＰＩＣ ００１３ ｈｅｘ）
）制約付きＴＸモードで発行された場合、トランザクション制約例外（ＰＩＣ ００１８ ｈｅｘ）
）制約付きトランザクション実行ファシリティがインストールされていない場合、操作例外（ＰＩＣ ０００１）
）命令がｅｘｅｃｕｔｅ型命令のターゲットである場合、実行例外（ＰＩＣ ０００３）
）ネスト化深さを超過した場合、アボート・コード１３
＊制約付きトランザクションにおけるアボート条件：
）アボートＰＳＷはＴＢＥＧＩＮＣ命令を指し示す
−これに続く命令ではない
−アボート条件により、ＴＸ全体が再駆動される
＊フェイル経路なし
）ＣＰＵは、再駆動時に成功裡の完了を確実にするための特別な手段をとる
）持続的な競合、割り込み、又は制約違反がないと仮定すると、トランザクションは最終的に完了することが保証される。
＊制約違反：
）ＰＩＣ ００１８ ｈｅｘ−は、トランザクション制約の違反を示す
）又は、トランザクションは、あたかも制約なしであるかのように実行される
さらに、一実施形態において、例えば、ＴＢＥＧＩＮによる制約なしトランザクションの開始と関連した処理は、次の通りである。：
＊ＴＮＤ＝０の場合
）Ｂ１＝０の場合、トランザクション診断ブロック・アドレスは第１のオペランド・アドレスから設定される。
）トランザクション・アボートＰＳＷは、次の順次命令アドレスに設定される。
）Ｉ２フィールドにより指定される汎用レジスタ対は、モデル依存記憶位置に保存される。
−プログラムにより直接アクセス可能でない
＊有効なＰＩＦＣ、Ａ、＆Ｆ制御が計算される
）有効なＡ＝ＴＢＥＧＩＮ Ａ＆任意の外部Ａ
）有効なＦ＝ＴＢＥＧＩＮ Ｆ＆任意の外部Ｆ
）有効なＰＩＦＣ＝最大値（ＴＢＥＧＩＮ ＰＩＦＣ、任意の外部ＰＩＦＣ)
＊トランザクション・ネスト化深さ（ＴＮＤ）がインクリメントされる
＊ＴＮＤが０から１に移行する場合、ＣＰＵはトランザクション実行モードに入る
＊条件コードが０に設定される。
）ＴＢＥＧＩＮに続く命令が制御を受け取ると、
−ＴＢＥＧＩＮの成功がＣＣ０により示される
−アボートされたトランザクションが、０でないＣＣにより示される
＊例外
）ネスト化深さ超過の場合、アボート・コード１３
）Ｂ１フィールドが０でなく、且つ、ストア操作に関してストレージ・オペランドにアクセスできない場合、アクセス例外（種々のＰＩＣの１つ）
）ＴＢＥＧＩＮ命令がｅｘｅｃｕｔｅ型命令のターゲットである場合、実行例外（ＰＩＣ ０００３）
）トランザクション実行ファシリティがインストールされていない場合、操作例外（ＰＩＣ ０００１）
）次のいずれかの場合、ＰＩＣ ０００６
−ＰＩＦＣが無効である（３の値）
−第２のオペランド・アドレスがダブルワードに位置合わせされていない
）トランザクション実行制御（ＣＲ０．８）が０である場合、ＰＩＣ ００１３ ｈｅｘ
）制約付きＴＸモードで発行された場合、ＰＩＣ ００１８ ｈｅｘ
トランザクションは、種々の原因のために暗黙的にアボートされ得る、又はＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令により明示的にアボートされ得る。トランザクション・アボートの例示的な可能な原因、対応するアボート・コード、トランザクション・アボートＰＳＷに配置される条件コードを、以下に説明する。
外部割り込み：トランザクション・アボート・コードは２に設定され、且つ、トランザクション・アボートＰＳＷの条件コードは２に設定される。トランザクション・アボートＰＳＷは、外部割り込み処理の一部として外部旧ＰＳＷとして格納される。
プログラム割り込み（非フィルタ処理）：割り込みをもたらすプログラム例外条件（つまり、非フィルタ処理条件）により、トランザクションがコード４でアボートされる。トランザクション・アボートＰＳＷの条件コードは、そのプログラム割り込みコード特有に設定される。トランザクション・アボートＰＳＷは、プログラム割り込み処理の一部としてプログラム旧ＰＳＷとして格納される。
他の場合には操作例外に起因してアボートされるトランザクションをもたらす命令が、代替的な結果をもたらすことがある。制約なしトランザクションにおいては、トランザクションは、代わりにアボート・コード１１（制限された命令）でアボートすることができ、制約付きトランザクションの場合、操作例外の代わりに、トランザクション制約プログラム割り込みが認識され得る。
いずれかの他の非フィルタ処理プログラム例外条件と共にＰＥＲ（プログラム・イベント記録）イベントが認識されると、条件コードは３に設定される。
マシン・チェック割り込み：トランザクション・アボート・コードは５に設定され、トランザクション・アボートＰＳＷの条件コードは２に設定される。トランザクション・アボートＰＳＷは、マシン・チェック割り込み処理の一部として、マシン・チェック旧ＰＳＷとして格納される。
Ｉ／Ｏ割り込み：トランザクション・アボート・コードは６に設定され、トランザクション・アボートＰＳＷの条件コードは２に設定される。トランザクション・アボートＰＳＷは、Ｉ／Ｏ割り込み処理の一部としてＩ／Ｏ旧ＰＳＷとして格納される。
フェッチ・オーバーフロー：トランザクションが、ＣＰＵがサポートするより多い記憶位置からフェッチしようと試みたとき、フェッチ・オーバーフロー条件が検出される。トランザクション・アボート・コードは７に設定され、条件コードは２又は３のいずれかに設定される。
ストア・オーバーフロー：トランザクションが、ＣＰＵがサポートするより多い記憶位置にストアしようと試みたとき、ストア・オーバーフロー条件が検出される。トランザクション・アボート・コードは８に設定され、条件コードは２又は３に設定される。
フェッチ又はストア・オーバーフローに応じて条件コードを２又は３とするのを可能にすることにより、ＣＰＵが潜在的に再試行可能な状況を示すことが可能になる（例えば、条件コード２は、トランザクションの再実行が生産的であり得ることを示し、条件コード３は、再実行を推奨しない）。
フェッチ競合：フェッチ競合条件は、別のＣＰＵ又はＩ／Ｏサブシステムが、このＣＰＵによってトランザクション的にフェッチされた記憶位置に格納しようと試みるときに検出される。トランザクション・アボート・コードは９に設定され、条件コードは２に設定される。
ストア競合：ストア競合条件は、別のＣＰＵ又はＩ／Ｏサブシステムが、このＣＰＵによりトランザクション実行中に格納された記憶位置にアクセスしようと試みるときに検出される。トランザクション・アボート・コードは１０に設定され、条件コードは２に設定される。
制限された命令：ＣＰＵがトランザクション実行モードにあるとき、制限された命令の実行を試みることにより、トランザクションがアボートされる。トランザクション・アボート・コードは１１に設定され、条件コードは３に設定される。
ＣＰＵが制約付きトランザクション実行モードにあるとき、制限された命令を実行しようとする試みは、トランザクション制約プログラム割り込みをもたらすか、又は制限された命令が原因のアボートをもたらすかは予測不能である。トランザクションは、依然としてアボートされるが、アボート・コードはいずれの原因も表示し得る。
プログラム例外条件（フィルタ処理済み）：割り込みをもたらさないプログラム例外条件（即ち、フィルタ処理済み条件）は、トランザクション・アボート・コード１２でトランザクションをアボートさせる。条件コードは、３に設定される。
ネスト化深さ超過：ネスト化深さ超過条件は、トランザクション・ネスト化深さが、構成についての最大許容可能値であり、且つ、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令が実行されたときに検出される。トランザクションは、トランザクション・アボート・コード１３でアボートされ、条件コードは３に設定される。
キャッシュ・フェッチ関連条件：トランザクションによりフェッチされたストレージ位置に関連する条件が、ＣＰＵのキャッシュ回路により検出される。トランザクションは、トランザクション・アボート・コード１４でアボートされ、条件コードは２又は３のいずれかに設定される。
キャッシュ・ストア関連条件：トランザクションにより格納されたストレージ位置に関連する条件は、ＣＰＵのキャッシュ回路により検出される。トランザクションは、トランザクション・アボート・コード１５でアボートされ、条件コードは２又は３のいずれかに設定される。
キャッシュ・アザー条件：キャッシュ・アザー条件は、ＣＰＵのキャッシュ回路により検出される。トランザクションは、トランザクション・アボート・コード１６でアボートされ、条件コードは２又は３のいずれかに設定される。
トランザクションの実行中、ＣＰＵが同じ絶対アドレスにマッピングされた異なる論理アドレスを用いて命令又はストレージ・オペランドにアクセスする場合、トランザクションがアボートされるかどうかは、モデル依存である。トランザクションが、同じ絶対アドレスにマッピングされた異なる論理アドレスを用いるアクセスに起因してアボートされた場合、条件に応じて、アボート・コード１４、１５又は１６が設定される。
その他の条件：その他の条件とは、トランザクションをアボートさせるＣＰＵにより認識される任意の他の条件である。トランザクション・アボート・コードは２５５に設定され、且つ、条件コードは２又は３のいずれかに設定される。
複数の構成が同じマシン（例えば、論理パーティション又は仮想マシン）内で実行されているとき、トランザクションは、外部マシン・チェック又は異なる構成で行われたＩ／Ｏ割り込みに起因してアボートされ得る。
上記に例が与えられたが、対応するアボート・コード及び条件コードでのトランザクション・アボートの他の原因を提供することができる。例えば、原因が再起動割り込みである場合があり、この場合、トランザクション・アボート・コードは１に設定され、トランザクション・アボートＰＳＷの条件コードは２に設定される。トランザクション・アボートＰＳＷは、再起動処理の一部として再起動−旧ＰＳＷとして格納される。更に別の例として、原因は、スーパーバイザ呼び出し条件とすることができ、この場合、アボート・コードは３に設定され、トランザクション・アボートＰＳＷの条件コードは３に設定される。他の又は異なる例も可能である。
注記：
１．その他の条件は、以下のいずれかからもたらされ得る。
＊ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおける、ＣＯＭＰＡＲＥ ＡＮＤ ＲＥＰＬＡＣＥ ＤＡＴ ＴＡＢＬＥ ＥＮＴＲＹ、ＣＯＭＰＡＲＥ ＡＮＤ ＳＷＡＰ ＡＮＤ ＰＵＲＧＥ、ＩＮＶＡＬＩＤＡＴＥ ＤＡＴ ＴＡＢＬＥ ＥＮＴＲＹ、ＩＮＶＡＬＩＤＡＴＥ ＰＡＧＥ ＴＡＢＬＥ ＥＮＴＲＹ、ＮＱ制御が０であり、且つ、ＳＫ制御が１であるＰＥＲＦＯＲＭ ＦＲＡＭＥ ＭＡＮＡＧＥＭＥＮＴ ＦＵＮＣＴＩＯＮ、ＮＱ制御が０であり、構成内の別のＣＰＵにより実行され、条件コードが２に設定されるＳＥＴ ＳＴＯＲＡＧＥ ＫＥＹ ＥＸＴＥＮＤＥＤのような命令。
＊リセット、再起動若しくは停止、又は同等のＳＩＧＮＡＬ ＰＲＯＣＥＳＳＯＲ命令のようなオペレータ機能がＣＰＵ上で実行される。
＊上記に列挙されないいずれかの他の条件；条件コードは２又は３に設定される。
２．フェッチ及びストア競合が検出された記憶位置は、同一キャッシュ・ライン内のどの場所であってもよい。
３．特定の条件下で、ＣＰＵは、類似のアボート条件を区別できないことがある。例えば、フェッチ又はストア・オーバーフローは、それぞれのフェッチ又はストア競合と区別できないことがある。
４．ＣＰＵによる複数の命令経路の投機的実行により、こうした条件が概念的シーケンスで行われない場合でも、競合又はオーバーフロー条件に起因して、トランザクションがアボートされる。制約付きトランザクション・モードにある間、ＣＰＵは、投機的実行を一時的に禁止し、こうした競合又はオーバーフローを投機的に検出することなく、トランザクションを完了しようと試みることを可能にする。
複数のアボート条件が適用されるとき、ＣＰＵによりどのアボート・コードが報告されるかは予測不能である。
上述のように、トランザクションは、暗黙的にアボートされる場合も明示的にアボートされる場合もある。ＣＰＵが制約なし実行モードにある場合、ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令の実行により、トランザクションは明示的にアボートされ得る。Ｂ２フィールドが０でないとき、Ｂ２フィールド及びＤ２フィールドにより指定されるレジスタの内容を結合して形成された、命令の第２のオペランド・アドレスは、データのアドレス指定には用いられず、代わりに、Ｂ２フィールド及びＤ２フィールドにより指定されるアドレスは、アボート処理中にトランザクション診断ブロック内に配置されるトランザクション・アボート・コードを形成する。Ｂ２フィールドが０の場合、第２のオペランド・アドレスは、Ｄ２フィールドのみから形成される。第２のオペランド・アドレスについてのアドレス計算は、アドレス算術演算の規則に従い、２４ビット・アドレッシング・モードにおいては、ビット０−３９が０に設定され、３１ビット・アドレッシング・モードにおいては、ビット０−３２が０に設定される。第２のオペランド・アドレスのビット６３が０であるか又は１であるかに応じて、それぞれ、トランザクション・アボートＰＳＷが２又は３に設定される。
ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴがｅｘｅｃｕｔｅ型命令のターゲットである場合、操作は抑止され、実行例外が認識される。
第２のオペランド・アドレスが０から２５５までの間である場合、指定例外が認識され、操作は抑止される。
命令の開始時にＣＰＵがトランザクション実行モードにない場合、指定操作例外が認識され、操作が抑制される。
ＣＰＵが制約付きトランザクション実行モードにある場合、トランザクション制約プログラム例外条件が認識される。
条件コード：コードは変更されないままである。しかしながら、トランザクション・アボートＰＳＷの条件コードは、後のトランザクション・アボート処理により設定される。
プログラム例外
＊実行例外
＊操作例外（トランザクション実行ファシリティがインストールされていない）
＊特殊操作例外
＊指定例外
＊トランザクション制約例外（制限された命令に起因する）
注記：
１．トランザクション実行制御（制御レジスタ０のビット８）が０の場合、ＣＰＵはトランザクション実行モードに入ることができず、この場合のＴＲＡＮＳＡＣＴＩＯＮＡＬ ＡＢＯＲＴを実行しようとする試みは、特殊操作例外をもたらす。
２．アボート・コード０−２５５は、ＣＰＵにより暗黙的にアボートされるトランザクションのために予約される。プログラムが、ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令のこれらのコードのいずれかを指定する場合、指定例外が認識され、トランザクションがアボートされ、結果のアボート・コードはプログラム割り込み（コード４）又はプログラム割り込み条件（コード１２）を示す。
３．プログラム割り込みは、有効プログラム割り込みフィルタ制御を受ける。
４．ＴＡＢＯＲＴの実行は高コンテンション状態をもたらすことがあり、高コンテンション状態は他のアボート条件をもたらす場合がある。
５．ＴＡＢＯＲＴ命令に続いて、プログラム実行は、トランザクション・アボートＰＳＷにより指し示される命令を続行する。
図１２は、トランザクション診断ブロックに格納された例示的なアボート・コード、及び対応する条件コード（ＣＣ）を要約する。図１２の説明は、１つの特定の実施を示す。他の実施及び値の符号化も可能である。
図１２に示されるように、一実施形態において、アボート・コード１、３及び１７−２５４は、潜在的な機能拡張のために予約される。こうした機能拡張は、条件コード２又は３の設定をもたらす場合がある。さらに、本実施形態においては、アボート・コード０は予約され、意味のあるアボート表示に割り当てられない。モデルによっては、ＣＰＵは、特定のアボート理由を区別することができない。例えば、フェッチ／ストア・オーバーフロー及びフェッチ／ストア競合は、全ての状況において、ＣＰＵにより区別することができない。
ＴＡＢＯＲＴ命令又は他の方法によるトランザクションのアボート（即ち、異常終了）は、多数のステップを実施することを含む。アボート処理のステップの一例を、一般的に、図１３を参照しながら説明する。アボートがＴＡＢＯＲＴにより開始されたのか又は他の方法により開始されたのかに基づいて処理に差がある場合、その差は、以下の説明に示される。一例において、プロセッサ（例えば、ＣＰＵ）が、図１３の論理を実行している。
図１３を参照すると、初めに、ＴＡＢＯＲＴ命令の実行又は暗黙的アボートに基づいて、ＣＰＵがトランザクション実行モードにある間に行われた非トランザクション・ストア・アクセスがコミットされる（ステップ１１００）。ＣＰＵがトランザクション実行モードにある間に行われた他のストア（例えば、トランザクション・ストア）は廃棄される（ステップ１１０２）。
ＣＰＵがトランザクション実行モードを終了し（ステップ１１０４）、後続のストアが非トランザクション的に行われる。条件コードが上述（ＴＤＢＡが有効であるが、ブロックがアクセス可能でない場合に、ＣＣ＝１である以下の状況以外）のように設定されることを除いて、現ＰＳＷは、トランザクション・アボートＰＳＷの内容と置き換えられる（ステップ１１０６）。アボート処理の一部として又はアボート処理に続いて、処理は、トランザクション・アボートＰＳＷ指定位置に分岐して、アクションを実行する。トランザクションが制約付きトランザクションである一例においては、その記憶位置はＴＢＥＧＩＮＣ命令であり、アクションはその命令の再実行であり、トランザクションが制約なしトランザクションである更に別の例においては、記憶位置はＴＢＥＧＩＮ後の命令であり、アクションは、例えばアボート・ハンドラへの分岐とすることができる命令の実行である。
次に、トランザクション診断ブロック・アドレスが有効であるかどうかの判断が行われる（問い合わせ１１０８）。トランザクション診断ブロック・アドレスが有効であるとき、アボートの理由を識別する診断情報及び汎用レジスタの内容が、ＴＢＥＧＩＮ指定トランザクション診断ブロックに格納される（ステップ１１１０）。トランザクション診断ブロックを参照して、格納されたＴＤＢフィールド及びそれらを格納する条件が上記に説明される。
トランザクション診断ブロック・アドレスが有効であり、且つ、最外ＴＢＥＧＩＮ命令の実行の後にブロックがアクセス不能になった場合、ブロックにアクセスできず、条件コード１が適用される。
割り込みをもたらすプログラム例外条件に起因してアボートされたトランザクションについては、プログラム割り込みＴＤＢが格納される。
問い合わせ１１０８に戻ると、トランザクション診断ブロック・アドレスが有効でない場合、ＴＢＥＧＩＮ指定ＴＤＢは格納されず、アボートの理由に応じて、条件コード２又は３が適用される。
上記に加えて、トランザクション・ネスト化深さが０に等しくなるように設定される（ステップ１１１２）。さらに、最外ＴＢＥＧＩＮ命令により保存されるように指定された全ての汎用レジスタ対が復元される（ステップ１１１４）。トランザクションがアボートされたとき、最外ＴＢＥＧＩＮ命令により保存されるように指定されなかった汎用レジスタ対は復元されない。
さらに、シリアル化機能が実施される（ステップ１１１６）。シリアル化機能又は操作は、概念的に後のストレージ・アクセス（及び、関連ビット参照及びビット設定変更）が行われる前に、他のＣＰＵ及びＩ／Ｏサブシステムにより観察されるとき、ＣＰＵによる全ての概念的に前のストレージ・アクセス（及び、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅについては、一例として、関連ビット参照及びビット設定変更）を完了することを含む。シリアル化は、ＡＲＴテーブル・エントリ及びＤＡＴテーブル・エントリ・フェッチと関連したものを除いた、ストレージ及びストレージ・キーへの全てのＣＰＵアクセスのシーケンスに影響を及ぼす。
トランザクション実行モードにあるＣＰＵにより観察されるとき、シリアル化は（上述のように）正常に働く。他のＣＰＵ及びＩ／Ｏサブシステムにより観察されるとき、ＣＰＵがトランザクション実行モードにある間に行われるシリアル化操作は、トランザクション・ネスト化深さを０にデクリメントする（正常終了）ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ命令の結果として、又はトランザクションがアボートされた結果として、ＣＰＵがトランザクション実行モードを終了するときに行われる。
ＴＡＢＯＲＴ以外により開始されたアボート処理については、トランザクションが、アボートをもたらす例外条件に起因してアボートされた場合（問い合わせ１１１８）、割り込みコード、又は割り込みと関連したパラメータが、割り込みのタイプに対応する割り当てられたストレージ位置に格納される（ステップ１１２０）。さらに、上記で設定されたような現ＰＳＷが、割り込み旧ＰＳＷ内に格納される（ステップ１１２２）。その後、又はトランザクションが割り込みをもたらす例外条件に起因してアボートされなかった場合、命令は条件コード０で終了する。
上記に加えて、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの解釈実行についての一実施形態において、ＣＰＵがトランザクション実行モードにあり、且つ、通常、インターセプト・コード４、１２、４４、５６、６４、６８又は７２をもたらすゲスト条件が発生すると、インターセプトは発生しない。むしろ、ＣＰＵは解釈実行モードのままであり、アボート条件は、次のようにゲストに表示される。
制約なしトランザクションについては、トランザクションが制限された命令に起因してアボートされる（アボート・コード１１）。同時ＰＥＲイベントが検出され、ＰＥＲに対してＣＰＵがイネーブルにされる場合、割り込みコード０２８０ ｈｅｘによりプログラム割り込みが発生する。
制約付きトランザクションについては、トランザクション制約例外が認識される。同時ＰＥＲイベントが検出され、ＰＥＲに対してＣＰＵがイネーブルにされる場合、割り込みコード０２９８ ｈｅｘによりプログラム割り込みが発生する。
プログラム割り込み条件に起因してトランザクションがアボートされたとき、プログラム割り込みフィルタ処理が、割り込みの提示を禁止することができる。インターセプトをもたらし得るプログラム割り込みについては、フィルタ処理は、インターセプトも禁止する。
ＴＡＢＯＲＴ以外によって開始されたアボート処理の場合、全ての他のインターセプト条件については、トランザクションは、アボート・コード２５５及び条件コード２でアボートされる。
さらに、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態において、以下が適用される。：
１．ＴＡＢＯＲＴ以外によって開始されたアボート処理の場合、トランザクション実行モードにある間にＳＵＰＥＲＶＩＳＯＲ ＣＡＬＬ命令の実行を試みることにより、トランザクションが、制限された命令に起因してアボートされる。この場合には、ＳＶＣ割り込みは発生しない。
２．アクセス・レジスタ、浮動小数点レジスタ、浮動小数点制御レジスタ、及び最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ命令の汎用レジスタ保存マスクにより指定されないいずれの汎用レジスタも、トランザクションのアボート時に復元されない。
３．ＣＰＵが制約なしトランザクション実行モードにあった場合、トランザクション・アボートＰＳＷの命令アドレスは、最外ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令に従うストレージ位置を指定する。このストレージ位置における命令のシーケンスは、トランザクションの失敗によりコード１、２、及び３のみが設定されたとしても、４つの条件コード全てを収容しなければならない。条件コードの意味の要約は、以下の通りである。：
Figure 2015525405
 ＴＡＢＯＲＴ以外により開始されたアボート処理について、ＣＰＵが制約付き実行モードにあったときには、トランザクション・アボートＰＳＷの命令アドレスは、ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ ｃｏｎｓｔｒａｉｎｅｄ（ＴＢＥＧＩＮＣ）命令を指し示した。定義により、制約付きトランザクションは、（ＴＢＥＧＩＮＣ命令に戻る以外には）アボート・ハンドラ・ルーチンを提供しない。
４．ネスト化されたトランザクションを用いる際には、内部トランザクションは、他の場合には最外トランザクションにおいて生じ得ないアボート条件を発生させることがある。こうした条件の例として、以下が挙げられる。
＊内部トランザクションは、予期しないアボート・コードを指定するＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令を発行することがある。
＊内部トランザクションは、予期しないプログラム割り込み条件をもたらすことがある。
＊内部トランザクションは、最外トランザクションによってフィルタ処理されていないプログラム割り込み条件をフィルタ処理し、異なるアボート・コードをもたらすことがある。
いずれのトランザクション・アボート・ハンドラ・ルーチンも、内部トランザクション内で発生する予期しないアボート及び例外条件が決して最外トランザクションにおいて発生しない場合でも、それらに適合することができる。
トランザクション・アボート時のプログラム割り込みフィルタ処理
トランザクション実行モードにある間に認識されるプログラム例外条件は、トランザクションのアボートをもたらす。制約なしトランザクションの場合、プログラムは、特定のプログラム例外条件が割り込みをもたらさないことを任意に指定することができる。このアクションは、プログラム割り込みフィルタ処理と呼ばれる。一実施形態において、プログラム割り込みフィルタ処理は、以下の制御を受ける。：
＊トランザクション実行プログラム割り込みフィルタ処理オーバーライド（制御レジスタ０のビット９）。
＊有効プログラム割り込みフィルタ処理制御（ＰＩＦＣ）。
＊発生した例外条件。
トランザクション実行プログラム割り込みフィルタ処理オーバーライドが０の場合、プログラムは、どのクラスの例外条件が、プログラム割り込みフィルタ処理制御（ＰＩＦＣ）、即ちＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令のＩ２フィールドのビット１４−１５によってフィルタ処理されるかを指定する。有効ＰＩＦＣは、現在のネスト化レベル及び全ての外部レベルに対するＴＢＥＧＩＮ命令におけるＰＩＦＣの最高値である。
大部分のプログラム例外条件に対して、例外条件に関して定められ、プロセッサ内に保存された、対応するトランザクション実行クラスが存在する。有効ＰＩＦＣとトランザクション実行クラスとは、例として以下のように関わっている。：
Figure 2015525405
ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ ｃｏｎｓｔｒａｉｎｅｄ（ＴＢＥＧＩＮＣ）命令は、明確なプログラム割り込みフィルタ処理制御を提供せず、すなわち、ＴＢＥＧＩＮＣについては０の暗黙的ＰＩＦＣが仮定される。従って、ＴＢＥＧＩＮＣの結果として、ＣＰＵが制約付きトランザクション実行モードに入るとき、有効ＰＩＦＣは０であり、ＴＢＥＧＩＮＣの結果として、ＣＰＵが制約なしトランザクション実行モードのままであるとき、有効ＰＩＦＣは変更されない。図１４は、有効ＰＩＦＣと、プログラム割り込みフィルタ処理のタイプと、トランザクション実行クラスと、例外が割り込みをもたらすかどうかとの関係の一例を要約する。さらに、図１５−図１６は、プログラム例外条件、対応するトランザクション実行クラス、及びトランザクションがプログラム割り込み条件に起因してアボートされたときに設定される条件コードの一例を列挙する。
プログラム例外条件が割り込みをもたらさない（つまり、条件がフィルタ処理される）場合、プログラム・新ＰＳＷはロードされず、プログラム割り込みと関連した割り当てられたストレージ位置、すなわち、プログラム割り込み識別、ブレーキング・イベント・アドレス、プログラム・旧ＰＳＷ、並びに、適用できる場合には、データ例外コード、ＰＥＲコード、ＰＥＲアドレス、例外アクセス識別、ＰＥＲアクセス識別、オペランド・アクセス識別及び変換例外識別を含む位置は、いずれも格納されない。プログラム例外条件が割り込みをもたらす（つまり、条件がフィルタ処理されていない）場合、プログラム割り込みと関連した大部分の割り当てられたストレージ位置は、正常なものとして格納されるが、プログラム割り込み識別のビット１３−１４における命令長コードは、例外条件が検出された命令に対して個別のものであり、トランザクション・アボートＰＳＷは、プログラム・旧ＰＳＷとして格納される。
ＰＥＲイベントが、他のいずれかのフィルタ処理済みプログラム例外条件と共に認識された場合、一例において、以下が適用される。：
＊ＰＥＲイベントについてのトランザクション・クラス及び条件コードが適用される。この場合には、ＰＥＲ例外条件をフィルタ処理することはできず、条件コードは３に設定される。
＊プリフィックス領域内のプログラム割り込みコードは、非ＰＥＲ例外条件を含まず、プリフィックス領域内に格納された他のいずれかの非ＰＥＲプログラム割り込みパラメータでもない。
トランザクション実行プログラム割り込みフィルタ処理オーバーライド（制御レジスタ０のビット９）が１の場合、プログラム例外条件は、プログラム割り込みフィルタ処理を受けない。この場合には、実行は、有効ＰＩＦＣが０であったかのように進む。一実施形態においては、命令のフェッチ中に認識されたアクセス例外条件は、プログラム例外フィルタ処理を受けない。これらの場合には、例外条件は、トランザクションのアボート及びプログラム割り込みの両方をもたらす。割り込みの原因を表すプログラム割り込みコードに加えて、実記憶位置１４２−１４３におけるプログラム割り込みコードのビット６が１に設定され、トランザクション実行中にプログラム割り込みが生じたことを示す。プログラム・旧ＰＳＷのフィールドは上述のように設定される。
さらに、一実施形態において、
１．他の場合には監視イベントを引き起こすＭＯＮＩＴＯＲ ＣＡＬＬ命令は、制限された命令である。従って、ＣＰＵがトランザクション実行モードにある間、監視イベント・プログラム割り込みは発生せず、従って、トランザクションがアボートされたとき、実記憶位置１７６−１８３における監視コードは格納されない。
同様に、適用可能でないトランザクション・クラス（−）及び条件コードを有する、図１５−図１６に列挙される他のいずれのプログラム例外条件も、これらの例外を引き起こす命令が制限されるので、発生し得ない。従って、プログラム割り込み識別も又は他の付随的なプログラム割り込み情報のいずれも、プリフィックス領域内の実記憶位置に格納されない。
２．以下の例は、トランザクションを開始及び終了するための命令を示す。トランザクションがアボートされた場合には、一例においては、ラベルＮＯ−ＲＥＴＲＹにおいて非トランザクション・フォールバック経路に最終的に分岐する前に、トランザクションが数回再試行される。
Figure 2015525405
３．プログラム割り込みフィルタ制御は、様々な理由で、投機的実行と呼ばれることもあるデータの妥当性確認を遅らせるプログラムにおいて、役立つ場合がある。潜在的に複雑な回復環境を確立する代わりに、プログラムは、単に、有効プログラム割り込みフィルタ制御（ＰＩＦＣ）がゼロではない制約なしトランザクションを実行する。このことは、プログラムのアボート・ハンドラ・ルーチンが、オペレーティング・システムの介入なしに、特定のタイプのプログラム実行条件についての制御を直接受けることを可能にする。
１の有効ＰＩＦＣは、制限されたフィルタ制御がＣＰＵにより実施されることを示し、これは、予期しないデータ又は算術例外の認識において役立つ場合がある。２の有効ＰＩＦＣは、中程度のフィルタ処理が実施されることを示し、これは、アクセスできないストレージ位置の認識に役立つ場合がある。
しかしながら、プログラムが種々のタイプのフィルタ処理済みアクセス例外に起因してアボートされた場合、必ずしも、プログラムが非トランザクション実行を試みた場合に記憶位置がアクセス不可能であることを示さないことに留意されたい。例えば、プログラムが、２のＰＩＦＣを指定し、その後ページ変換例外に起因してアボートされることがある。この例外は、ストレージ位置が仮想アドレス空間の一部でないことを示すか、又は単にストレージのブロックがページアウトされたことを示し得る。
トランザクション実行中に、多数のアボート条件が同時に存在することがある。各アボート条件についての優先順位の一例が、図１７に示される。
さらに、一実施形態において、対応する割り込みを有するアボート条件は、以下の順序で受け入れられる。：
緊急マシン・チェック条件が最高優先順位を有する。この条件が生じると、現在の操作は終了又は無効化される。現在の操作の結果として生じたプログラム割り込み及びスーパーバイザ・コール割り込みは、排除されることがある。保留中のあらゆる抑制可能マシン・チェック条件が、緊急マシン・チェック割り込みと共に示されることがある。緊急マシン・チェック条件の副次作用を制限するために、妥当な全ての試みが行われ、通常は、外部割り込み、Ｉ／Ｏ割り込み、及び再始動割り込みに対する要求に影響が出ることはない。
緊急マシン・チェック条件が存在しない場合、１単位の操作の終了時に同時に存在する複数の割り込み要求は、以下のような優先順位の高い順に受け入れられる。
＊スーパーバイザ・コール割り込み
＊プログラム割り込み
＊抑制可能マシン・チェック割り込み
＊外部割り込み
＊入力／出力割り込み
＊再始動割り込み
制限された命令のアボート条件を除き、割り込みに対応しないアボート条件は、どのような順序で発生することもある。制限された命令のアボート条件の優先順位は、プログラム割り込み条件の優先順位の一例を示す図１８−図１９に示されるプログラム割り込み優先順位７．Ｄに等しい。
要約すると、トランザクション・アボート・アクションに関して：
＊ 大部分のトランザクション活動が廃棄される
） トランザクション・ストアが廃棄される
） ＧＲＳＭにより指示される汎用レジスタは、最外トランザクションより前に値に復元される
＊ アボート後に、以下が続く：
） 非トランザクション・ストア（１つ又は複数のＮＴＳＴＧ命令）
）アクセス・レジスタ及び浮動小数点レジスタは、何らかの修正を保持する
）ＧＲＳＭにより指示されない汎用レジスタは、いずれの修正も保持しない
＊ ＰＳＷがＴＸアボートＰＳＷから設定される
） ＴＢＥＧＩＮ命令に続く命令を指し示す
）理由を示すために条件コードが設定される
）割り込みに起因してアボートされた場合、ＴＸアボートＰＳＷは、（理由を示すＣＣと共に）割り込み・旧ＰＳＷとして格納される
＊ 最外ＴＢＥＧＩＮのＢ１フィールドが０でないとき、ＴＤＢが格納される
＊ 制約なしトランザクションについては、ＴＢＥＧＩＮに続く命令が制御を受け取る
） ＣＣ１−発生することはない（ＴＤＢはアクセス不可能）
）ＣＣ２−一時的条件；トランザクションの再実行は成功し得る
− 再駆動の数を制限してもよい
） ＣＣ３−永続的条件；トランザクションの再実行が成功する可能性は低い
− 従来のシリアル化技術を使用するフォールバック経路に分岐してもよい
−注記：フォールバック経路がｃｏｍｐａｒｅ ａｎｄ ｓｗａｐ型ロックを使用する場合、トランザクションもそれらのロックワード位置にタッチすべきである。
上述のように、命令のオペランドがベース・レジスタ及び変位の形をとっているＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令が与えられ、一実施形態においてはユーザ定義されるアボート・コードの値は、ストレージ・オペランドの分解の規則により形成される。従って、アボート・コードは、ベース・レジスタ及び／又は変位の内容に基づいて変わることがある。さらに、トランザクション・アボート・コードは、ステータス・レジスタ内にではなく、トランザクションを開始したＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令により指定されるトランザクション診断ブロック内に保存される。条件コードは、アボート・コードの右端のビットに従って設定される。
一例において、ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ命令は、プロセッサにより、マシンＰＳＷによって指定されるプログラム・アドレスから取得される。ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴの実行に続いて、ＰＳＷのプログラム・アドレスは、別の異なるトランザクションＰＳＷから得られる別のアドレスに置き換えられる。次に、別のプログラム・アドレスにおける命令で始まる命令の実行が続けられる。トランザクション実行は、これらに限定されるものではないが、部分的インライン化、投機的処理、及びロック省略（lock elision）を含む、様々なシナリオで用いることができる。部分的インライン化において、実行される経路内に含まれる部分的領域は、ＴＢＥＧＩＮ／ＴＥＮＤにおいてワードラップが行われる。ＴＡＢＯＲＴを内部に含ませ、側部出口（side-exit）上の状態をロールバックすることができる。Ｊａｖａにおけるような投機については、トランザクションを用いて、逆参照ポインタ上でのヌルチェックを遅延させて、エッジをループさせることができる。ポインタがヌルである場合、トランザクションは、ＴＢＥＧＩＮ／ＴＥＮＤ内に含まれるＴＡＢＯＲＴを用いて安全にアボートすることができる。
ロック省略については、その使用の一例を図２０−図２１に説明し、コード片を以下に提供する。図２０は、複数のキュー要素１６０２ａ−１６０２ｄの二重連結リスト１６００を示す。新しいキュー要素１６０２ｅがキュー要素の二重連結リスト１６００に挿入される。各々のキュー要素１６０２ａ−１６０２ｅは、正方向ポインタ１６０４ａ−１６０４ｅ及び逆方向ポインタ１６０６ａ−１６０６ｅを含む。図２１に示すように、キュー要素１６０２ｅをキュー要素１６０２ｂと１６０２ｃとの間に挿入するためには、（１）キュー要素１６０２ｂを指し示すように逆方向ポインタ１６０６ｅを設定する、（２）キュー要素１６０２ｃを指し示すように正方向ポインタ１６０４ｅを設定する、（３）キュー要素１６０２ｅを指し示すように逆方向ポインタ１６０６ｃを設定する、及び（４）キュー要素１６０２ｅを指し示すように正方向ポインタ１６０４ｂを設定する。
図２０−図２１に対応する例示的なコード片は、以下の通りである。
＊Ｒ１−挿入される新しいキュー要素のアドレス
＊挿入ポイントのアドレス。新しい要素は、その要素がＲ２により指し示される前に挿入される。
Figure 2015525405
一例において、トランザクションがロック省略のために用いられるがフォールバック経路がロックを用いる場合、トランザクションは、少なくともそのロックワードをフェッチして、それが利用可能かどうかを確認する。プロセッサは、別のＣＰＵがロックに非トランザクション・アクセスを行った場合、トランザクションがアボートすることを保証する。
本明細書で用いられる場合、ストレージ、中央ストレージ、主ストレージ、メモリ及び主メモリは、慣例によって暗黙的に又は明示的に、特に断りのない限り、交換可能に用いられる。さらに、一実施形態においては、トランザクションの効果的な遅延は、選択されたトランザクションの完了まで、主メモリへのトランザクション・ストアのコミットを遅延させることを含み、別の実施形態においては、トランザクションの有効な遅延は、メモリに対するトランザクション更新を可能にし、且つ、古い値を保持し、アボート時にメモリを古い値に復元することを含む。
当業者であれば理解するように、１つ又は複数の態様は、システム、方法又はコンピュータ・プログラムとして具体化することができる。従って、１つ又は複数の態様は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）、又はソフトウェアの態様とハードウェアの態様とを組み合わせた実施形態の形態をとることができ、本明細書においては、これらは全て、一般的に「回路」、「モジュール」又は「システム」と呼ぶことがある。さらに、１つ又は複数の実施形態は、媒体内に具体化されたコンピュータ可読プログラム・コードを有する、１つ又は複数のコンピュータ可読媒体内に具体化されたコンピュータ・プログラムの形態をとることができる。
１つ又は複数のコンピュータ可読媒体のいずれかの組み合わせを用いることもできる。コンピュータ可読媒体は、コンピュータ可読ストレージ媒体とすることができる。コンピュータ可読ストレージ媒体は、例えば、これらに限定されるものではないが、電子、磁気、光学、電磁気、赤外線若しくは半導体のシステム、装置若しくはデバイス、又はこれらのいずれかの適切な組み合わせとすることができる。コンピュータ可読ストレージ媒体のより具体的な例（非網羅的なリスト）として、以下のもの、即ち、１つ又は複数の配線を有する電気的接続、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能なプログラム可能読み出し専用メモリ（ＥＰＲＯＭ又はフラッシュ・メモリ）、光ファイバ、ポータブル・コンパクト・ディスク型読み出し専用メモリ（ＣＤ−ＲＯＭ）、光記憶装置、磁気記憶装置、又は上記のいずれかの適切な組み合わせが挙げられる。本明細書の文脈においては、コンピュータ可読ストレージ媒体は、命令実行システム、装置若しくはデバイスによって又はそれらと関連して用いるためのプログラムを収容又は格納することが可能な、任意の有形媒体とすることができる。
図２２を参照すると、一例において、コンピュータ・プログラム１７００は、例えば、１つ又は複数の実施形態を提供し、容易にするように、その上にコンピュータ可読プログラム・コード手段又は論理１７０４を格納するための、１つ又は複数の一時的でないコンピュータ可読ストレージ媒体１７０２を含む。
コンピュータ可読媒体上に具体化されたプログラム・コードは、これらに限定されるものではないが、無線、有線、光ファイバ・ケーブル、ＲＦ等、又はこれらの任意の適切な組み合わせを含む、適切な媒体を用いて伝送することができる。
１つ又は複数の実施形態のための動作を実行するためのコンピュータ・プログラム・コードは、Ｊａｖａ、Ｓｍａｌｌｔａｌｋ（登録商標）、Ｃ＋＋などのようなオブジェクト指向型プログラミング言語、及び、「Ｃ」プログラミング言語などのような従来の手続き型プログラミング言語、アセンブラ、又は類似のプログラミング言語を含む、１つ又は複数のプログラミング言語の任意の組み合わせで記述することができる。プログラム・コードは、全体をユーザのコンピュータ上で実行することができ、独立型ソフトウェア・パッケージとして部分的にユーザのコンピュータ上で実行することができ、一部をユーザのコンピュータ上で実行し、一部を遠隔コンピュータ上で実行することができ、又は全体を遠隔コンピュータ若しくはサーバ上で実行することができる。後者のシナリオにおいては、遠隔コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）を含むいずれかのタイプのネットワークを通じてユーザのコンピュータに接続されるか、又は、若しくはコンバージド・ネットワークを含むがこれらに限定されるものではない、いずれかのタイプのネットワーク若しくは通信システムを通じてユーザのコンピュータに接続することができ、又は（例えば、インターネット・サービス・プロバイダを用いたインターネットを通じて）外部コンピュータへの接続をなすことができる。
１つ又は複数の実施形態は、本明細書において、方法、装置（システム）及びコンピュータ・プログラムのフローチャート図及び／又はブロック図を参照して説明される。フローチャート図及び／又はブロック図の各ブロック、並びにフローチャート図及び／又はブロック図におけるブロックの組み合わせは、コンピュータ・プログラム命令によって実装できることが理解されるであろう。これらのコンピュータ・プログラム命令を、汎用コンピュータ、専用コンピュータ、又は他のプログラム可能データ処理装置のプロセッサに与えて、マシンを製造し、その結果、コンピュータ又は他のプログラム可能データ処理装置のプロセッサによって実行される命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実装するための手段を生成するようにすることができる。
これらのコンピュータ・プログラム命令を、コンピュータ、他のプログラム可能データ処理装置、又は他のデバイスを特定の方式で機能させるように指示することができるコンピュータ可読媒体内に格納し、その結果、そのコンピュータ可読媒体内に格納された命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実装する命令を含む製品を製造するようにすることもできる。
コンピュータ・プログラム命令を、コンピュータ、他のプログラム可能データ処理装置、又は他のデバイス上にロードして、そのコンピュータ、他のプログラム可能装置、又は他のデバイス上で一連の動作ステップを行わせてコンピュータ実装プロセスを生成し、それにより、そのコンピュータ又は他のプログラム可能装置上で実行される命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実施するためのプロセスを提供するようにすることもできる。
図面内のフローチャート及びブロック図は、種々の実施形態による、システム、方法及びコンピュータ・プログラムの可能な実装のアーキテクチャ、機能及び動作を示す。この点に関して、フローチャート又はブロック図内の各ブロックは、指定された論理機能を実行するための１つ又は複数の実行可能な命令を含む、モジュール、セグメント又はコードの一部を表すことができる。幾つかの代替的な実施において、ブロック内に記された機能は、図面内に記された順序とは異なる順序で行われることがあることにも留意すべきである。例えば、連続して示された２つのブロックは、関与する機能に応じて、実際には実質的に同時に実行されることもあり、又はこれらのブロックは、ときには逆の順序で実行されることもある。ブロック図及び／又はフローチャート図の各ブロック、並びにブロック図及び／又はフローチャート図内のブロックの組み合わせは、指定された機能又は動作を行う専用ハードウェアベースのシステム、又は専用ハードウェアとコンピュータ命令との組み合わせによって実装することができることにも留意されたい。
上記に加えて、１つ又は複数の態様は、顧客環境の管理を提供するサービス・プロバイダによって供与、提供、配置、管理、サービス等を行うことができる。例えば、サービス・プロバイダは、１又は複数の顧客のために１つ又は複数の態様を実施するコンピュータ・コード及び／又はコンピュータ・インフラストラクチャの作成、保守、サポート等を行うことができる。見返りに、サービス・プロバイダは、例として、予約申し込み及び／又は報酬契約の下で顧客から支払いを受けることができる。付加的に又は代替的に、サービス・プロバイダは、１又は複数の第三者に対する広告内容の販売から支払いを受けることができる。
１つの態様において、１つ又は複数の実施形態を実施するために、アプリケーションを配置することができる。一例として、アプリケーションの配置は、１つ又は複数の実施形態を実施するように動作可能なコンピュータ・インフラストラクチャを提供することを含む。
更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを配置することができ、そこでは、コードは、コンピューティング・システムと協働して、１つ又は複数の実施形態を実施することができる。
更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、プロセスを提供することができる。コンピュータ・システムは、コンピュータ可読媒体を含み、ここで、コンピュータ媒体は、１つ又は複数の実施形態を含む。コードは、コンピュータ・システムと協働して、１つ又は複数の実施形態を実施することができる。
種々の実施形態が上述されたが、これらは例にすぎない。例えば、１つ又は複数の実施形態を組み込み、使用するために、他のアーキテクチャのコンピューティング環境を使用することができる。さらに、異なる命令、命令形式、命令フィールド、及び／又は命令の値を使用することができる。加えて、異なる他の及び／又は付加的な制限／制約を提供／使用することができる。多くの変形が可能である。
さらに、他のタイプのコンピューティング環境の利益を得、これを使用することができる。一例として、プログラム・コードを格納及び／又は実行するのに適しており、システム・バスを介してメモリ要素に直接又は間接的に結合された少なくとも２つのプロセッサを含む、データ処理システムを使用することができる。メモリ要素は、例えば、プログラム・コードの実際の実行中に用いられるローカル・メモリ、大容量記憶装置、及び実行中に大容量記憶装置からコードを取り出さなければならない回数を減らすために少なくとも幾つかのプログラム・コードの一時的なストレージを提供するキャッシュ・メモリを含む。
入力／出力即ちＩ／Ｏデバイス（これらに限定されるものではないが、キーボード、ディスプレイ、ポインティング・デバイス、ＤＡＳＤ、テープ、ＣＤ、ＤＶＤ、サムドライブ及び他のメモリ媒体等）は、直接システムに結合することもでき、又は介在するＩ／Ｏコントローラを介してシステムに結合することができる。ネットワーク・アダプタをシステムに結合させて、データ処理システムが、介在する私的ネットワーク又は公衆ネットワークを通じて他のデータ処理システム又は遠隔プリンタ若しくはストレージ・デバイスに結合できるようにすることもできる。モデム、ケーブル・モデム及びイーサネット・カードは、ネットワーク・アダプタの利用可能なタイプのうちのほんの数例である。
図２３を参照すると、１つ又は複数の実施形態を実装するためのホスト・コンピュータ・システム５０００の代表的なコンポーネントが描かれる。代表的なホスト・コンピュータ５０００は、コンピュータ・メモリ（即ち、中央ストレージ）５００２と通信する１つ又は複数のＣＰＵ５００１と、他のコンピュータ若しくはＳＡＮなどとの通信のためのストレージ媒体デバイス５０１１及びネットワーク５０１０に対するＩ／Ｏインターフェースとを含む。ＣＰＵ５００１は、アーキテクチャ化命令セット及びアーキテクチャ化機能を有するアーキテクチャに準拠している。ＣＰＵ５００１は、アクセス・レジスタ変換（ＡＲＴ）５０１２を有し、これは、プログラム・アドレス（仮想アドレス）をメモリの実アドレスに変換するための動的アドレス変換（ＤＡＴ）５００３により用いられるアドレス空間を選択するためのＡＲＴルックアサイド・バッファ（ＡＬＢ）５０１３を含む。ＤＡＴは、典型的には、変換をキャッシュに入れるための変換ルックアサイド・バッファ（ＴＬＢ）５００７を含み、後でコンピュータ・メモリ５００２のブロックにアクセスしたときにアドレス変換による遅延を必要とせずに済むように変換をキャッシュに入れるための、変換ルックアサイド・バッファ（ＴＬＢ）５００７を含む。典型的には、キャッシュ５００９は、コンピュータ・メモリ５００２とプロセッサ５００１との間で用いられる。キャッシュ５００９は、１つより多くのＣＰＵが利用できる大型キャッシュと、大型キャッシュと各ＣＰＵとの間のより小型で高速な（下位レベルの）キャッシュとを有する階層構造とすることができる。いくつかの実施において、下位レベルのキャッシュは、命令フェッチ及びデータ・アクセスのための個別の下位レベル・キャッシュを提供するように分割される。一実施形態において、ＴＸファシリティについては、トランザクション診断ブロック（ＴＤＢ）５１００及び１つ又は複数のバッファ５１０１を、キャッシュ５００９及びメモリ５００２の１つ又は複数に格納することができる。一例においては、ＴＸモードにおいて、データは最初にＴＸバッファに格納され、ＴＸモードが終了すると（例えば、最外ＴＥＮＤ）、バッファ内のデータは、メモリに格納（コミット）されるか、又は、アボートがある場合、バッファ内のデータが廃棄される。
一実施形態において、命令は、命令フェッチ・ユニット５００４によりメモリ５００２からキャッシュ５００９を介してフェッチされる。命令は、命令デコード・ユニット５００６内でデコードされ（幾つかの実施形態においては他の命令と共に）命令実行ユニット５００８にディスパッチされる。典型的には、幾つかの実行ユニット５００８、例えば、算術演算実行ユニット、浮動小数点実行ユニット及び分岐命令実行ユニットが用いられる。さらに、ＴＸファシリティの一実施形態において、種々のＴＸ制御５１１０を用いることができる。命令は、実行ユニットにより、必要に応じて命令が指定するレジスタ又はメモリからのオペランドにアクセスすることにより実行される。オペランドがメモリ５００２からアクセスされる（ロードされる又はストアされる）場合には、典型的には、ロード／ストア・ユニット５００５が、実行されている命令の制御下でアクセスを取り扱う。命令は、ハードウェア回路若しくは内部マイクロコード（ファームウェア）、又はこの両方の組み合わせにより実行することができる。
ＴＸファシリティの態様によると、プロセッサ５００１は、ＰＳＷ５１０２（例えばＴＸ及び／又はアボートＰＳＷ）、ネスト化深さ５１０４、ＴＤＢＡ５１０６及び１つ又は複数の制御レジスタ５１０８も含む。
既述のように、コンピュータ・システムは、ローカル（又は、主）ストレージ内の情報、並びにアドレス指定、保護、並びに参照及び変更記録を含む。アドレス指定の幾つかの態様は、アドレスの形式、アドレス空間の概念、アドレスの種々のタイプ及び１つのタイプのアドレスが別のタイプのアドレスに変換される方法を含む。主ストレージの一部は、恒久的に割り当てられたストレージ位置を含む。主ストレージは、システムに、直接アドレス可能なデータの高速アクセス・ストレージを提供する。データ及びプログラムの両方とも、これらが処理される前に（入力デバイスから）主ストレージにロードされる。
主ストレージは、キャッシュと呼ばれることがある、１つ又は複数のより小型の高速アクセス・バッファ・ストレージを含むことができる。キャッシュは、典型的には、ＣＰＵ又はＩ／Ｏプロセッサと物理的に関連付けられる。物理的構造の、性能を除いた効果及び別個のストレージ媒体の使用は、一般に、プログラムにより観察することができない。
命令及びデータ・オペランドに対して、別個のキャッシュを維持することができる。キャッシュ内の情報は、キャッシュ・ブロック又はキャッシュ・ライン（又は、簡単に言えばライン）と呼ばれる整数境界上の連続バイトで維持される。モデルは、キャッシュ・ラインのサイズをバイト単位で戻すＥＸＴＲＡＣＴ ＣＡＣＨＥ ＡＴＴＲＩＢＵＴＥ命令を提供することができる。モデルはまた、データ又は命令キャッシュへのストレージのプリフェッチ又はキャッシュからのデータの解放を行うＰＲＥＦＥＴＣＨ ＤＡＴＡ及びＰＲＥＦＥＴＣＨ ＤＡＴＡ ＲＥＬＡＴＩＶＥ ＬＯＮＧ命令も提供することができる。
ストレージは、ビットの水平の長い文字列として見ることができる。殆どの操作では、ストレージへのアクセスは、左から右への順で進行する。ビットの文字列は、８ビット単位で細分される。この８ビットの単位はバイトと呼ばれ、これは全ての情報形式の基本構成単位である。ストレージ内の各々のバイト位置は、負でない固有の整数により識別され、この整数がバイト位置のアドレス、即ち、簡単にバイト・アドレスである。隣接するバイト位置は連続するアドレスを有し、左端の０から始まって左から右へ順に進行する。アドレスは、符号なしの２進整数であり、２４ビット、３１ビット又は６４ビットである。
情報は、ストレージとＣＰＵ又はチャネル・サブシステムとの間で、一度に１バイトずつ、又は１グループ分のバイトで伝送される。特に断りのない限り、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいて、ストレージ内のバイト・グループは、グループの左端のバイトによりアドレス指定される。グループ内のバイト数は、実行される操作により暗黙的に決定される場合、又は明示的に決定される場合がある。ＣＰＵ操作に使用される場合、バイト・グループはフィールドと呼ばれる。各々のバイト・グループ内において、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいて、ビットは、左から右の順に番号付けされる。ｚ／アーキテクチャにおいて、左端のビットを「最上位」ビットと呼び、右端のビットを「最下位」ビットと呼ぶことがある。しかしながら、ビット番号はストレージ・アドレスではない。アドレス指定できるのはバイトだけである。ストレージ内の１つのバイトの個々のビットに対して操作を行うためには、そのバイト全体にアクセスされる。１バイトの中のビットには、（ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいて）左から右に０から７までの番号が付けられる。１つのアドレスの中のビットには、２４ビット・アドレスの場合は、８−３１又は４０−６３の番号が付けられ、又は３１ビット・アドレスの場合は、１−３１又は３３−６３の番号が付けられ、又は６４ビット・アドレスの場合は、０−６３の番号が付けられる。一例においては、ビット８−３１及び１−３１は、３２ビット長の記憶位置（例えばレジスタ）にあるアドレスに適用され、一方、ビット４０−６３及び３３−６３は、６４ビット長の記憶位置にあるアドレスに適用される。複数バイトの任意の他の固定長形式において、形式を構成するビットは、０から始まって連続的に番号が付けられる。エラー検出のため、また好ましくは訂正のため、各々のバイト又はバイト・グループと共に１又は複数の検査ビットを伝送することができる。こうした検査ビットは、マシンにより自動的に生成され、プログラムにより直接制御することはできない。ストレージ容量は、バイト数で表現される。ストレージ・オペランド・フィールドの長さが命令のオペコードで暗黙指定される場合、そのフィールドは固定長を有するといわれ、この長さは１バイト、２バイト、４バイト、８バイト又は１６バイトとすることができる。幾つかの命令に対しては、より大きいフィールドが暗黙指定される。ストレージ・オペランドの長さが暗黙指定されず、明示的に指定される場合は、そのフィールドは可変長を有するといわれる。可変長オペランドは、１バイトのインクリメント（又は幾つかの命令では、２バイトの倍数又は他の倍数で）で長さが変化し得る。情報がストレージ内に配置されると、ストレージへの物理的パスの幅が格納されるフィールドの長さより大きい場合であっても、指定したフィールドに含まれているバイト位置の内容のみが置き換えられる。
情報の特定の単位は、ストレージ内の整数境界上にあるべきである。境界は、そのストレージ・アドレスがバイトでの単位の長さの倍数である場合に、情報の単位に対して整数であると呼ばれる。整数境界上にある２バイト、４バイト、８バイト、１６バイト及び３２バイトのフィールドには、特別な名称が与えられる。ハーフワードは、２バイト境界上にある２個の連続したバイトのグループであり、これは命令の基本構成単位である。ワードは、４バイト境界上にある４個の連続したバイトのグループである。ダブルワードは、８バイト境界上にある８個の連続したバイトのグループである。オクトワードは、３２バイト境界上にある３２個の連続したバイトのグループである。クワッドワードは、１６バイト境界上にある１６個の連続したバイトのグループである。ストレージ・アドレスが、ハーフワード、ワード、ダブルワード、クワッドワード及びオクトワードを指定するとき、そのアドレスの２進表現では、それぞれ１個、２個、３個、４個又は５個の右端の０ビットを含む。命令は、２バイト整数境界上にあるべきである。殆どの命令のストレージ・オペランドは、境界位置合わせ要件を有さない。
命令及びデータ・オペランドに対して別個のキャッシュを実装するデバイスにおいては、ストアが後にフェッチされる命令を変更するかどうかに関係なく、プログラムが、後にフェッチされるキャッシュ・ラインに格納される場合、著しい遅延が生じ得る。
一例において、実施形態は、ソフトウェア（ライセンス内部コード、ファームウェア、マイクロコード、ミリコード、ピココードなどとも呼ばれる場合があるが、そのいずれも１つ又は複数の実施形態と整合性がある）により実施することができる。図２３を参照すると、１つ又は複数の態様を具体化するソフトウェア・プログラム・コードは、ＣＤ−ＲＯＭドライブ、テープドライブ、又はハードドライブといった長期ストレージ媒体デバイス５０１１から、ホスト・システム５０００のプロセッサ５００１によりアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭのようなデータ処理システムと共に使用するための種々の周知の媒体のいずれかの上で具体化することができる。コードは、こうした媒体上に分散させても、又はコンピュータ・メモリ５００２からユーザに分散させても、又はこうした他のシステムのユーザが使用するために、ネットワーク５０１０上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。
ソフトウェア・プログラム・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラムの機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体デバイス５０１１から相対的により高速のコンピュータ・ストレージ５００２にページングされ、そこでプロセッサ５００１による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを配布する技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュ・メモリ、コンパクト・ディスク（ＣＤ）、ＤＶＤ、磁気テープ等）上に作成され格納されたとき、「コンピュータ・プログラム」と呼ばれることが多い。コンピュータ・プログラム媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。
図２４は、１つ又は複数の実施形態を実施することができる代表的なワークステーション又はサーバ・ハードウェア・システムを示す。図２４のシステム５０２０は、随意的な周辺機器を含む、パーソナル・コンピュータ、ワークステーション、又はサーバなどの代表的なベース・コンピュータ・システム５０２１を含む。ベース・コンピュータ・システム５０２１は、１つ又は複数のプロセッサ５０２６と、周知の技術に従ってプロセッサ５０２６とシステム５０２１の他のコンポーネントを接続し、これらの間の通信を可能にするために用いられるバスとを含む。バスは、プロセッサ５０２６を、ハードドライブ（例えば、磁気媒体、ＣＤ、ＤＶＤ及びフラッシュ・メモリのいずれかを含む）又はテープドライブを含むことができる、メモリ５０２５及び長期ストレージ５０２７に接続する。システム５０２１はまた、バスを介して、マイクロプロセッサ５０２６を、キーボード５０２４、マウス５０２３、プリンタ／スキャナ５０３０、及び／又はタッチ・センシティブ・スクリーン、デジタル化された入力パッド等のいずれかのユーザ・インターフェース機器とすることができる他のインターフェース機器といった、１つ又は複数のインターフェース機器に接続する、ユーザ・インターフェース・アダプタを含むこともできる。バスはまた、ディスプレイ・アダプタを介して、ＬＣＤスクリーン又はモニタなどのディスプレイ装置５０２２をマイクロプロセッサ５０２６にも接続する。
システム５０２１は、ネットワーク５０２９と通信する５０２８ことができるネットワーク・アダプタを介して、他のコンピュータ又はコンピュータ・ネットワークと通信することができる。例示的なネットワーク・アダプタは、通信チャネル、トークン・リング、イーサネット又はモデムである。代替的に、システム５０２１は、ＣＤＰＤ（セルラー・デジタル・パケット・データ）カードのような無線インターフェースを用いて通信することもできる。システム５０２１は、ローカル・エリア・ネットワーク（ＬＡＮ）又は広域ネットワーク（ＷＡＮ）又はシステム５０２１内のこうした他のコンピュータと関連付けることができ、又は、別のコンピュータ等とのクライアント／サーバ構成におけるクライアントとすることができる。これら構成の全て、並びに、適切な通信ハードウェア及びソフトウェアは、当技術分野において周知である。
図２５は、１つ又は複数の実施形態を実施することができるデータ処理ネットワーク５０４０を示す。データ処理ネットワーク５０４０は、各々が複数の個々のワークステーション５０４１、５０４２、５０４３、５０４４を含むことができる、無線ネットワーク及び有線ネットワークのような複数の個々のネットワークを含むことができる。さらに、当業者であれば理解するように、１つ又は複数のＬＡＮを含ませることができ、そこで、ＬＡＮは、ホスト・プロセッサに結合された複数のインテリジェント・ワークステーションを含むことができる。
さらに図２５を参照すると、ネットワークはまた、ゲートウェイ・コンピュータ（クライアント・サーバ５０４６）、又はアプリケーション・サーバ（データ・リポジトリにアクセスすることができ、且つ、ワークステーション５０４５から直接アクセスすることもできる遠隔サーバ５０４８）のような、メインフレーム・コンピュータ又はサーバを含むこともできる。ゲートウェイ・コンピュータ５０４６は、各々の個々のネットワークへの入力点のとして働く。ゲートウェイは、１つのネットワーク・プロトコルを別のものに接続するときに必要とされる。ゲートウェイ５０４６は、通信リンクによって別のネットワーク（例えば、インターネット５０４７）に結合できることが好ましい。ゲートウェイ５０４６はまた、通信リンクを用いて、１つ又は複数のワークステーション５０４１、５０４２、５０４３、５０４４に直接結合することもできる。ゲートウェイ・コンピュータは、インターナショナル・ビジネス・マシーンズ・コーポレーションから入手可能なＩＢＭ ｅＳｅｒｖｅｒ Ｓｙｓｔｅｍ ｚサーバを用いて実装することができる。
図２４及び図２５を同時に参照すると、１つ又は複数の実施形態を具体化することができるソフトウェア・プログラム・コード５０３１には、一般的に、ＣＤ−ＲＯＭドライブ又はハードドライブといった長期ストレージ媒体５０２７から、システム５０２０のプロセッサ５０２６によってアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、そのような媒体上で分散させても、又はメモリからユーザ５０５０、５０５１に分散させても、又は、こうした他のシステムのユーザが用いるために、ネットワーク上の１つのコンピュータ・システムのメモリ若しくはストレージから他のコンピュータ・システムに分散させてもよい。
代替的に、プログラム・コードをメモリ５０２５内で具体化し、プロセッサ・バスを用いてプロセッサ５０２６によってプログラム・コードにアクセスすることができる。このようなプログラム・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラム５０３２の機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体５０２７から高速メモリ５０２５にページングされ、そこでプロセッサ５０２６による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを配布する技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュ・メモリ、コンパクト・ディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）に格納されたとき、「コンピュータ・プログラム」と呼ばれることが多い。コンピュータ・プログラム媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。
プロセッサが最も容易に利用できるキャッシュ（通常、プロセッサの他のキャッシュよりも高速で小さい）は、最下位（Ｌ１又はレベル１）のキャッシュであり、主ストア（主メモリ）は、最上位レベルのキャッシュ（３つのレベルがある場合にはＬ３）である。最下位レベルのキャッシュは、実行されるマシン命令を保持する命令キャッシュ（Ｉ−キャッシュ）と、データ・オペランドを保持するデータ・キャッシュ（Ｄ−キャッシュ）とに分割されることが多い。
図２６を参照すると、プロセッサ５０２６についての例示的なプロセッサの実施形態が示される。典型的には、メモリ・ブロックをバッファに入れてプロセッサ性能を向上させるために、１つ又は複数のレベルのキャッシュ５０５３が用いられる。キャッシュ５０５３は、用いられる可能性が高いメモリ・データのキャッシュ・ラインを保持する高速バッファである。典型的なキャッシュ・ラインは、６４バイト、１２８バイト、又は２５６バイトのメモリ・データである。データをキャッシュに入れるのではなく、命令をキャッシュに入れるために、別個のキャッシュが用いられることが多い。キャッシュ・コヒーレンス（メモリ及びキャッシュ内のラインのコピーの同期）は、多くの場合、当技術分野において周知の種々の「スヌープ」アルゴリズムによって与えられる。プロセッサ・システムの主メモリ・ストレージ５０２５は、キャッシュと呼ばれることが多い。４つのレベルのキャッシュ５０５３を有するプロセッサ・システムにおいて、主ストレージ５０２５は、典型的にはより高速であり、且つ、コンピュータ・システムが利用できる不揮発性ストレージ（ＤＡＳＤ、テープ等）の一部だけを保持するので、レベル５（Ｌ５）のキャッシュと呼ばれることがある。主ストレージ５０２５は、オペレーティング・システムによって主ストレージ５０２５との間でページングされるデータのページを「キャッシュに入れる」。
プログラム・カウンタ（命令カウンタ）５０６１は、実行される現行の命令のアドレスを常時監視している。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅプロセッサのプログラム・カウンタは６４ビットであり、従来のアドレッシング制限をサポートするために、３１ビット又は２４ビットに切り捨てることができる。プログラム・カウンタは、典型的には、コンテキスト・スイッチの際に持続するように、コンピュータのＰＳＷ（プログラム状況ワード）内で具体化される。従って、例えば、オペレーティング・システムにより、プログラム・カウンタ値を有する進行中のプログラムに割り込みをかけることが可能である（プログラム環境からオペレーティング・システム環境へのコンテキスト・スイッチ）。プログラムのＰＳＷは、プログラムがアクティブでない間、プログラム・カウンタ値を保持し、オペレーティング・システムが実行されている間、オペレーティング・システムの（ＰＳＷ内の）プログラム・カウンタが用いられる。典型的には、プログラム・カウンタは、現行の命令のバイト数に等しい量だけインクリメントされる。ＲＩＳＣ命令は、典型的には固定長であり、ＣＩＳＣ命令は、典型的には可変長である。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの命令は、２バイト、４バイト、又は６バイトの長さを有するＣＩＳＣ命令である。例えば、コンテキスト・スイッチ操作又は分岐命令の分岐成立操作により、プログラム・カウンタ５０６１が変更される。コンテキスト・スイッチ操作において、現行のプログラム・カウンタ値は、実行されるプログラムについての他の状態情報（条件コードのような）と共にプログラム状況ワード内に保存され、実行される新しいプログラム・モジュールの命令を指し示す新しいプログラム・カウンタ値がロードされる。分岐成立操作を行い、分岐命令の結果をプログラム・カウンタ５０６１にロードすることにより、プログラムが判断を下すこと又はプログラム内でループすることを可能にする。
典型的には、プロセッサ５０２６の代わりに命令をフェッチするために、命令フェッチ・ユニット５０５５が用いられる。フェッチ・ユニットは、「次の順次命令」、分岐成立命令のターゲット命令、又はコンテキスト・スイッチの後のプログラムの最初の命令のいずれかをフェッチする。今日の命令フェッチ・ユニットは、プリフェッチされた命令を用いることができる可能性に基づいて、命令を投機的にプリフェッチするプリフェッチ技術を用いることが多い。例えば、フェッチ・ユニットは、次の順次命令を含む１６バイトの命令と、付加的なバイトの更なる順次命令とをフェッチすることができる。
次いで、フェッチされた命令が、プロセッサ５０２６によって実行される。一実施形態において、フェッチされた命令は、フェッチ・ユニットのディスパッチ・ユニット５０５６に渡される。ディスパッチ・ユニットは命令をデコードし、デコードされた命令についての情報を適切なユニット５０５７、５０５８、５０６０に転送する。実行ユニット５０５７は、典型的には、命令フェッチ・ユニット５０５５からデコードされた算術命令についての情報を受け取り、命令のオペコードに従ってオペランドに関する算術演算を行う。オペランドは、好ましくは、メモリ５０２５、アーキテクチャ化レジスタ５０５９、又は実行される命令の即値フィールドのいずれかから、実行ユニット５０５７に与えられる。実行の結果は、格納された場合には、メモリ５０２５、レジスタ５０５９、又は他のマシン・ハードウェア（制御レジスタ、ＰＳＷレジスタなどのような）内に格納される。
仮想アドレスは、動的アドレス変換５０６２、随意的にアクセス・レジスタ変換５０６３を用いて、実アドレスに変換される。
プロセッサ５０２６は、典型的には、命令の機能を実行するための１つ又は複数の実行ユニット５０５７、５０５８、５０６０を有する。図２７を参照すると、実行ユニット５０５７は、インターフェース論理５０７１を介して、アーキテクチャ化された汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、ロード・ストア・ユニット５０６０、及び他のプロセッサ・ユニット５０６５と通信する５０７１ことができる。実行ユニット５０５７は、幾つかのレジスタ回路５０６７、５０６８、５０６９を用いて、算術論理演算ユニット（ＡＬＵ）５０６６が動作する情報を保持することができる。ＡＬＵは、加算、減算、乗算、及び除算などの算術演算、並びに、論理積、論理和、及び排他的論理和、ローテート及びシフトのような論理関数を実行する。ＡＬＵは、設計に依存する専用の演算をサポートすることが好ましい。他の回路は、例えば条件コード及び回復サポート論理を含む、他のアーキテクチャ化ファシリティ５０７２を提供することができる。典型的には、ＡＬＵ演算の結果は、出力レジスタ回路５０７０に保持され、この出力レジスタ回路５０７０が、結果を種々の他の処理機能に転送することができる。多数のプロセッサ・ユニットの構成が存在し、本説明は、一実施形態の代表的な理解を与えることのみを意図している。
例えばＡＤＤ命令は、算術及び論理機能を有する実行ユニット５０５７で実行され、一方、例えば浮動小数点命令は、特化された浮動小数点能力を有する浮動小数点実行部で実行される。実行ユニットは、オペランドに対してオペコードが定めた関数を行うことにより、命令が特定したオペランドに対して動作することが好ましい。例えば、ＡＤＤ命令は、命令のレジスタ・フィールドによって特定された２つのレジスタ５０５９内に見出されるオペランドに対して、実行ユニット５０５７により実行することができる。
実行ユニット５０５７は、２つのオペランドに対して算術加算を実行し、結果を第３オペランドに格納し、ここで第３オペランドは、第３のレジスタであっても又は２つのソース・レジスタのいずれかであってもよい。実行ユニットは、シフト、ローテート、論理積、論理和、及び排他的論理和のような種々の論理関数、並びに、加算、減算、乗算、除法のいずれかを含む、種々の代数関数を実行することができる算術論理演算ユニット（ＡＬＵ）５０６６を用いることが好ましい。スカラー演算のために設計されたＡＬＵ５０６６もあり、浮動小数点のために設計されたものＡＬＵ５０６６もある。データは、アーキテクチャに応じて、ビッグ・エンディアン（最下位のバイトが最も高いバイト・アドレスである）、又はリトル・エンディアン（最下位のバイトが最も低いバイト・アドレスである）とすることができる。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅは、ビッグ・エンディアンである。符号付きフィールドは、アーキテクチャに応じて、符号及び大きさ、１の補数、又は２の補数とすることができる。２の補数における負の値又は正の値は、ＡＬＵ内で加法しか必要としないため、ＡＬＵが減算能力を設計する必要がないという点で、２の補数は有利である。数値は、通常、省略表現で記述され、１２ビット・フィールドは、４，０９６バイトブロックのアドレスを定め、通常、例えば４Ｋバイト（キロバイト）ブロックのように記述される。
図２８を参照すると、分岐命令を実行するための分岐命令情報が、典型的には、分岐ユニット５０５８に送られ、この分岐ユニット５０５８は、多くの場合、分岐履歴テーブル５０８２のような分岐予測アルゴリズムを用いて、他の条件付き演算が完了する前に分岐の結果を予測する。条件付き演算が完了する前に、現行の分岐命令のターゲットがフェッチされ、投機的に実行される。条件付き演算が完了すると、投機的に実行された分岐命令は、条件付き演算の条件及び投機された結果に基づいて、完了されるか又は破棄される。典型的な分岐命令は、条件コードを試験し、条件コードが分岐命令の分岐要件を満たす場合、ターゲット・アドレスに分岐することができ、ターゲット・アドレスは、例えば、命令のレジスタ・フィールド又は即値フィールド内に見出されるものを含む幾つかの数に基づいて計算することができる。分岐ユニット５０５８は、複数の入力レジスタ回路５０７５、５０７６、５０７７と、出力レジスタ回路５０８０とを有するＡＬＵ５０７４を用いることができる。分岐ユニット５０５８は、例えば、汎用レジスタ５０５９、デコード・ディスパッチ・ユニット５０５６、又は他の回路５０７３と通信する５０８１ことができる。
例えば、オペレーティング・システムによって開始されるコンテキスト・スイッチ、コンテキスト・スイッチを発生させるプログラム例外又はエラー、コンテキスト・スイッチを発生させるＩ／Ｏ割り込み信号、又は（マルチスレッド環境における）複数のプログラムのマルチスレッド活動を含む様々な理由により、命令のグループの実行に割り込みがかけられることがある。コンテキスト・スイッチ動作は、現在実行中のプログラムについての状態情報を保存し、次いで、起動される別のプログラムについての状態情報をロードすることが好ましい。状態情報は、例えば、ハードウェア・レジスタ又はメモリ内に保存することができる。状態情報は、実行される次の命令を指し示すプログラム・カウンタ値と、条件コードと、メモリ変換情報と、アーキテクチャ化されたレジスタの内容とを含むことが好ましい。コンテキスト・スイッチの活動は、ハードウェア回路、アプリケーション・プログラム、オペレーティング・システム・プログラム、又はファームウェア・コード（マイクロコード、ピココード、又はライセンス内部コード（ＬＩＣ））単独で又はその組み合わせで実施することができる。
プロセッサは、命令により定義された方法に従ってオペランドにアクセスする。命令は、命令の一部の値を用いて即値オペランドを与えることができ、汎用レジスタ又は専用レジスタ（例えば、浮動小数点レジスタ）のいずれかを明示的に指し示す１つ又は複数のレジスタ・フィールドを与えることができる。命令は、オペコード・フィールドによって、オペランドとして識別されるインプライド・レジスタを用いることができる。命令は、オペランドのためのメモリ位置を用いることができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの長変位ファシリティにより例示されるように、オペランドのメモリ位置を、レジスタ、即値フィールド、又はレジスタと即値フィールドの組み合わせによって与えることができ、命令は、ベース・レジスタ、索引レジスタ、及び即値フィールド（変位フィールド）を定め、これらが、例えば互いに加算されてメモリ内のオペランドのアドレスをもたらす。ここでの位置は、典型的には、特に断りのない限り、主メモリ（主ストレージ）内の記憶位置を意味する。
図２９を参照すると、プロセッサは、ロード／ストア・ユニット５０６０を用いて、ストレージにアクセスする。ロード／ストア・ユニット５０６０は、メモリ５０２５内のターゲット・オペランドのアドレスを取得し、オペランドをレジスタ５０５９又は別のメモリ５０２５の記憶位置にロードすることによってロード操作を行うことができ、或いは、メモリ５０２５内のターゲット・オペランドのアドレスを取得し、レジスタ５０５９又は別のメモリ５０２５の記憶位置から取得したデータをメモリ５０２５内のターゲット・オペランドの記憶位置に格納することによって、ストア操作を行うことができる。ロード／ストア・ユニット５０６０は、投機的なものであってもよく、命令シーケンスに対してアウト・オブ・オーダー式の順序でメモリにアクセスすることができるが、プログラムに対して、命令がインオーダー式に実行されたという外観を維持することになる。ロード／ストア・ユニット５０６０は、汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、キャッシュ／メモリ・インターフェース５０５３、又は他の要素５０８３と通信することができ、ストレージ・アドレスを計算し、且つ、パイプライン処理を順に行って操作をインオーダー式に保持するための、種々のレジスタ回路、ＡＬＵ５０８５、及び制御論理５０９０を含む。一部の動作は、アウト・オブ・オーダー式とすることができるが、ロード／ストア・ユニットは、アウト・オブ・オーダー式動作が、プログラムに対して、当技術分野において周知のようなインオーダー式に実行されたように見えるようにする機能を提供する。
好ましくは、アプリケーション・プログラムが「見ている」アドレスは、仮想アドレスと呼ばれることが多い。仮想アドレスは、「論理アドレス」及び「実効アドレス」と呼ばれることもある。これらの仮想アドレスは、これらに限定されるものではないが、単に仮想アドレスをオフセット値にプリフィックス付加すること、１つ又は複数の変換テーブルを介して仮想アドレスを変換することを含む、種々の動的アドレス変換（ＤＡＴ）技術の１つによって、物理的メモリ位置にリダイレクトされるという点で仮想のものであり、変換テーブルは、少なくともセグメント・テーブル及びページ・テーブルを単独で又は組み合わせて含むことが好ましく、セグメント・テーブルは、ページ・テーブルを指し示すエントリを有することが好ましい。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅでは、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、及び随意的なページ・テーブルを含む、変換の階層構成が提供される。アドレス変換の性能は、仮想アドレスを関連した物理的メモリ位置にマッピングするエントリを含む変換ルックアサイド・バッファ（ＴＬＢ）を用いることにより改善されることが多い。ＤＡＴが変換テーブルを用いて仮想アドレスを変換したときに、エントリが作成される。次いで、後に仮想アドレスを用いることで、低速の順次変換テーブル・アクセスではなく、高速のＴＬＢのエントリを用いることが可能になる。ＴＬＢの内容は、ＬＲＵ（Least Recently Used、最長時間未使用）を含む種々の置換アルゴリズムによって管理することができる。
プロセッサがマルチプロセッサ・システムのプロセッサである場合には、各プロセッサは、コヒーレンシのために、Ｉ／Ｏ、キャッシュ、ＴＬＢ、及びメモリといった共有リソースをインターロック状態に保持する責任を負う。キャッシュ・コヒーレンシを保持する際に、一般的には「スヌープ」技術が用いられる。スヌープ環境においては、共有を容易にするために、各キャッシュ・ラインを、共有状態、排他的状態、変更状態、無効状態等のいずれか１つの状態にあるものとしてマーク付けすることができる。
Ｉ／Ｏユニット５０５４（図２６）は、プロセッサに、例えば、テープ、ディスク、プリンタ、ディスプレイ、及びネットワークを含む周辺機器に取り付けるための手段を与える。Ｉ／Ｏユニットは、ソフトウェア・ドライバによってコンピュータ・プログラムに提示されることが多い。ＩＢＭによるＳｙｓｔｅｍ ｚのようなメインフレームにおいては、チャネル・アダプタ及びオープン・システム・アダプタが、オペレーティング・システムと周辺機器との間に通信をもたらすメインフレームのＩ／Ｏユニットである。
さらに、他のタイプのコンピューティング環境が、１つ又は複数の態様から利益を得ることができる。一例として、環境は、特定のアーキテクチャ（例えば、命令実行、アドレス変換などのアーキテクチャ化された機能、及びアーキテクチャ化されたレジスタを含む）又はそのサブセットをエミュレートする（例えば、プロセッサ及びメモリを有するネイティブ・コンピュータ・システム上で）エミュレータ（例えば、ソフトウェア又は他のエミュレーション機構）を含むことができる。このような環境においては、エミュレータを実行しているコンピュータが、エミュレートされる機能とは異なるアーキテクチャを有することができたとしても、エミュレータの１又は複数のエミュレーション機能により、１つ又は複数の実施形態が実施され得る。一例として、エミュレーション・モードにおいては、エミュレートされる特定の命令又は操作がデコードされ、適切なエミュレーション機能が構築され、個々の命令又は操作を実施する。
エミュレーション環境においては、ホスト・コンピュータは、例えば、命令及びデータを格納するためのメモリと、メモリから命令をフェッチし、随意的に、フェッチされた命令のためのローカル・バッファリングを提供するための命令フェッチ・ユニットと、フェッチされた命令を受信し、フェッチされた命令のタイプを判断するための命令デコード・ユニットと、命令を実行するための命令実行ユニットとを含む。実行は、データをメモリからレジスタ内にロードすること、データをレジスタから再びメモリに格納すること、又はデコード・ユニットにより判断されるように、何らかのタイプの算術演算又は論理演算を実行することを含むことができる。一例においては、各ユニットは、ソフトウェアで実装される。例えば、ユニットが実行する演算は、エミュレータ・ソフトウェア内の１つ又は複数のサブルーチンとして実装される。
より具体的には、メインフレームにおいて、アーキテクチャ化されたマシン命令は、通常、プログラマによって、多くの場合コンパイラ・アプリケーションを介して、今日では「Ｃ」プログラマによって用いられる。ストレージ媒体内に格納されたこれらの命令は、ｚ／ＡｒｃｈｉｔｅｃｔｕｒｅのＩＢＭサーバにおいて、又は代替的に他のアーキテクチャを実行するマシンにおいて、ネイティブに実行することができる。これらの命令は、既存の及び将来のＩＢＭメインフレーム・サーバにおいて、及び、ＩＢＭの他のマシン（例えば、ＩＢＭ Ｐｏｗｅｒ Ｓｙｓｔｅｍｓサーバ及びＩＢＭ Ｓｙｓｔｅｍ ｘサーバ）上で、エミュレートすることができる。これらの命令は、ＩＢＭ社、Ｉｎｔｅｌ社、ＡＭＤ社などによって製造されたハードウェアを用いて種々のマシン上でＬｉｎｕｘ（登録商標）を実行しているマシンにおいて実行することができる。Ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ下でそのハードウェア上で実行することに加えて、Ｌｉｎｕｘ（登録商標）を用いること、並びに、一般に実行がエミュレーション・モードにあるＨｅｒｃｕｌｅｓ、ＵＭＸ、又はＦＳＩ（Ｆｕｎｄａｍｅｎｔａｌ Ｓｏｆｔｗａｒｅ，Ｉｎｃ）によるエミュレーションを用いるマシンを用いることもできる。エミュレーション・モードにおいては、ネイティブ・プロセッサによって、エミュレーション・ソフトウェアが実行され、エミュレートされたプロセッサのアーキテクチャをエミュレートする。Ｉｎｔｅｌは、米国及び他の国々におけるＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ又はその子会社の登録商標である。Ｌｉｎｕｘは、米国及び他の国々又はその両方におけるＬｉｎｕｓ Ｔｏｒｖａｌｄの登録商標である。
ネイティブ・プロセッサは、一般的に、エミュレートされたプロセッサのエミュレーションを実行するためにファームウェア又はネイティブ・オペレーティング・システムのいずれかを含むエミュレーション・ソフトウェアを実行する。エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャの命令のフェッチと実行を担当する。エミュレーション・ソフトウェアは、エミュレートされたプログラム・カウンタを維持し、命令境界を常時監視している。エミュレーション・ソフトウェアは、一度に１つ又は複数のエミュレートされたマシン命令をフェッチし、ネイティブ・プロセッサにより実行するために、その１つ又は複数のエミュレートされたマシン命令を、対応するネイティブマシン命令のグループに変換することができる。これらの変換された命令は、より速い変換を達成できるようにキャッシュに入れることができる。それにも関わらず、エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャのアーキテクチャ規則を維持して、オペレーティング・システム及びエミュレートされたプロセッサのために書かれたアプリケーションが正確に動作することを保証しなければならない。さらに、エミュレーション・ソフトウェアは、これらに限定されるものではないが、制御レジスタ、汎用レジスタ、浮動小数点レジスタ、例えばセグメント・テーブル及びページ・テーブルを含む動的アドレス変換機能、割り込み機構、コンテキスト・スイッチ機構、時刻（ＴＯＤ）クロック、及びＩ／Ｏサブシステムへのアーキテクチャ化インターフェースを含む、エミュレートされたプロセッサのアーキテクチャによって識別されるリソースを提供し、オペレーティング・システム又はエミュレートされたプロセッサ上で実行するように設計されたアプリケーション・プログラムが、エミュレーション・ソフトウェアを有するネイティブ・プロセッサ上で実行することができる。
エミュレートされた特定の命令がデコードされ、個々の命令の機能を実行するためのサブルーチンが呼び出される。エミュレートされたプロセッサの機能をエミュレートするエミュレーション・ソフトウェア機能は、例えば、「Ｃ」サブルーチン若しくはドライバにおいて、又は好ましい実施形態の説明を理解した後で当業者の技術の範囲内にあるような特定のハードウェアのためにドライバを提供する他の何らかの方法で実装される。Ｂｅａｕｓｏｌｅｉｌ他による「Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｈａｒｄｗａｒｅ Ｅｍｕｌａｔｉｏｎ」という名称の特許文献１、Ｓｃａｌｚｉ他による「Ｐｒｅｐｒｏｃｅｓｓｉｎｇ ｏｆ Ｓｔｏｒｅｄ Ｔａｒｇｅｔ Ｒｏｕｔｉｎｅｓ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｉｎｃｏｍｐａｔｉｂｌｅ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｔａｒｇｅｔ Ｐｒｏｃｅｓｓｏｒ」という名称の特許文献２、Ｄａｖｉｄｉａｎ他による「Ｄｅｃｏｄｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎ ｔｏ Ｄｉｒｅｃｔｌｙ Ａｃｃｅｓｓ Ｅｍｕｌａｔｉｏｎ Ｒｏｕｔｉｎｅｓ ｔｈａｔ Ｅｍｕｌａｔｅ ｔｈｅ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献３、Ｇｏｒｉｓｈｅｋ他による「Ｓｙｍｍｅｔｒｉｃａｌ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｂｕｓ ａｎｄ Ｃｈｉｐｓｅｔ Ｕｓｅｄ ｆｏｒ Ｃｏｐｒｏｃｅｓｓｏｒ Ｓｕｐｐｏｒｔ Ａｌｌｏｗｉｎｇ Ｎｏｎ−Ｎａｔｉｖｅ Ｃｏｄｅ ｔｏ Ｒｕｎ ｉｎ ａ Ｓｙｓｔｅｍ」という名称の特許文献４、Ｌｅｔｈｉｎ他による「Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｏｒ ｆｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｅｍｕｌａｔｉｏｎ ａｎｄ Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｉｏｎ Ｍｅｔｈｏｄ」という名称の特許文献５、Ｅｒｉｃ Ｔｒａｕｔによる「Ｍｅｔｈｏｄ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｈｏｓｔ Ｃｏｍｐｕｔｅｒ Ｔｈｒｏｕｇｈ Ｄｙｎａｍｉｃ Ｒｅｃｏｍｐｉｌａｔｉｏｎ ｏｆ Ｈｏｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献６及び他の多くを含むがこれらに限定されない、種々のソフトウェア及びハードウェア・エミュレーションの特許は、当業者が利用可能なターゲット・マシンのための異なるマシン用に設計された命令形式のエミュレーションを達成する様々な既知の方法を示す。
図３０において、ホスト・アーキテクチャのホスト・コンピュータ・システム５０００’をエミュレートする、エミュレートされたホスト・コンピュータ・システム５０９２の一例が提供される。エミュレートされたホスト・コンピュータ・システム５０９２では、ホスト・プロセッサ（ＣＰＵ）５０９１は、エミュレートされたホスト・プロセッサ（又は、仮想ホスト・プロセッサ）であり、且つ、ホスト・コンピュータ５０００’のプロセッサ５０９１のものとは異なるネイティブな命令セット・アーキテクチャを有するエミュレーション・プロセッサ５０９３を含む。エミュレートされたホスト・コンピュータ・システム５０９２は、エミュレーション・プロセッサ５０９３がアクセス可能なメモリ５０９４を有する。例示的な実施形態において、メモリ５０９４は、ホスト・コンピュータ・メモリ５０９６の部分と、エミュレーション・ルーチン５０９７の部分とにパーティション化される。ホスト・コンピュータ・メモリ５０９６は、ホスト・コンピュータ・アーキテクチャに従い、エミュレートされたホスト・コンピュータ・システム５０９２のプログラムに利用可能である。エミュレーション・プロセッサ５０９３は、エミュレートされたプロセッサ５０９１のもの以外のアーキテクチャのアーキテクチャ化された命令セットのネイティブ命令を実行し、このネイティブ命令はエミュレーション・ルーチン・メモリ５０９７から取得されたものであり、且つ、エミュレーション・プロセッサ５０９３は、シーケンス及びアクセス／デコード・ルーチンにおいて取得される１つ又は複数の命令を用いることにより、ホスト・コンピュータ・メモリ５０９６の中のプログラム由来の実行のためのホスト命令にアクセスすることができ、このシーケンス及びアクセス／デコード・ルーチンは、アクセスされたホスト命令をデコードして、アクセスされたホスト命令の機能をエミュレートするためのネイティブ命令実行ルーチンを判断することができる。ホスト・コンピュータ・システム５０００’のアーキテクチャのために定められた、例えば、汎用レジスタ、制御レジスタ、動的アドレス変換、及びＩ／Ｏサブシステムのサポート、並びにプロセッサ・キャッシュといったファシリティを含む他のファシリティを、アーキテクチャ化ファシリティ・ルーチンによってエミュレートすることができる。エミュレーション・ルーチンは、エミュレーション・ルーチンの性能を高めるために、エミュレーション・プロセッサ５０９３において利用可能な（汎用レジスタ、及び仮想アドレスの動的変換といった）機能を利用することもできる。ホスト・コンピュータ５０００’の機能をエミュレートする際にプロセッサ５０９３を補助するために、専用のハードウェア及びオフ・ロード・エンジンを設けることもできる。
本明細書で用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図したものではない。本明細書で用いられる場合、単数形「１つの（a）」、「１つの（an）」及び「その（the）」は、文脈が特に明示しない限り、複数形も同様に含むことを意図したものである。「含む（comprise）」及び／又は「含んでいる（comprising）」という用語は、本明細書で用いられる場合、記述された特徴、整数、ステップ、動作、要素、及び／又はコンポーネントの存在を指示するが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、コンポーネント、及び／又はそれらの群の存在又は追加を排除するものではないこともさらに理解されるであろう。
以下の特許請求の範囲に存在する場合、「手段又はステップと機能との組合せ（ミーンズ又はステップ・プラス・ファンクション）」要素の対応する構造、材料、動作及び均等物は、明確に特許請求された他の請求要素と共に機能を実行するための任意の構造体、材料、又は行為を含むことを意図したものである。本発明の説明は、例証及び説明のためだけに提示されたものであり、網羅的であること又は本発明を開示した形態に限定することを意図したものではない。当業者には、本発明の範囲から逸脱しない多くの修正物及び変形物が明らかとなるであろう。実施形態は、本発明の原理及び実際の用途を最もよく説明するため、及び、当業者が、企図した特定の用途に適するように種々の修正を有する種々の実施形態に関して本発明を理解することができるように、選択され記述された。
１００：コンピューティング環境
１０２：中央プロセッサ・コンプレックス（ＣＰＣ）
１０６：Ｉ／Ｏデバイス
１０８：制御ユニット
１１０：中央プロセッサ
１１２：パーティション
１１４：論理パーティション・ハイパーバイザ
１１５：入力／出力サブシステム
２００：ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ（ＴＢＥＧＩＮ）命令
２０２、３０２、４０２、５０２、７０２ａ、７０２ｂ、８０２：オペコード・フィールド
２０４、３０４、５０４、７０８：ベース・フィールド
２０６、３０６、５０６、７１０：変位フィールド
２０８、３０８：即値フィールド
２１０、３１０：汎用レジスタ保存マスク（ＧＲＳＭ）
２１２、３１２：ＡＲ変更許可（Ａ）
２１４：浮動小数点演算許可（Ｆ）
２１６：プログラム割り込みフィルタ処理制御（ＰＩＦＣ）
３００：ＴＲＡＮＳＡＣＴＩＯＮ ＢＥＧＩＮ ｃｏｎｓｔｒａｉｎｅｄ（ＴＢＥＧＩＮＣ）命令
４００：ＴＲＡＮＳＡＣＴＩＯＮ ＥＮＤ（ＴＥＮＤ）命令
５００：ＴＲＡＮＳＡＣＴＩＯＮ ＡＢＯＲＴ（ＴＡＢＯＲＴ）命令
６００：ネスト化されたトランザクション
７００：ＮＯＮＴＲＡＮＳＡＣＴＩＯＮＡＬ ＳＴＯＲＥ命令
７０４、８０４：レジスタ・フィールド
７０６：インデックス・フィールド
８００：ＥＸＴＲＡＣＴ ＴＲＡＮＳＡＣＴＩＯＮ ＮＥＳＴＩＮＧ ＤＥＰＴＨ命令
９００：トランザクション診断ブロック（ＴＤＢ）
１６００：二重連結リスト
１７００：コンピュータ・プログラム製品

Claims (19)

  1. コンピューティング環境内で命令を実行するための方法であって、前記方法は、
    プロセッサにより、実行のためのマシン命令を取得することであって、前記マシン命令は、コンピュータ・アーキテクチャによるコンピュータ実行のために定められたものであり、トランザクション・アボート操作を指定するためのオペコードと、アボート・コードを指定するための少なくとも１つのフィールドとを含む、取得することと、
    前記プロセッサにより、前記マシン命令を実行することと、
    を含み、前記実行することは、
    実行しているトランザクションをアボートすることであって、前記トランザクションは完了前に終了する、アボートすることと、
    前記アボートすることに基づいて、前記トランザクションの再実行が推奨されるかどうかを示すための条件コードを与えることと、
    を含む方法。
  2. 前記少なくとも１つのフィールドは、ベース・フィールド及び変位フィールドを含み、前記方法は、前記ベース・フィールドが０ではないことに基づいて、前記ベース・フィールドにより指定されたレジスタの内容と前記変位フィールドの値とを結合して、前記アボート・コードを作成することをさらに含む、請求項１に記載の方法。
  3. 前記結合することは、前記レジスタの前記内容を前記変位フィールドの前記値と結合して、ユーザ定義のアボート・コードを作成することを含む、請求項２に記載の方法。
  4. 前記マシン命令はベース・フィールドを含み、前記ベース・フィールドが０であることに基づいて、前記アボート・コードを指定するための前記少なくとも１つのフィールドは変位フィールドからなり、前記変位フィールドの値は前記アボート・コードを指定する、請求項１から請求項３のいずれか１項に記載の方法。
  5. 前記アボート・コードは、アボートについてのユーザ定義の特別な理由を提供するものであり、前記マシン命令は、マシン・プログラム状況ワード（ＰＳＷ）により指定されるプログラム・アドレスから取得されるトランザクション・アボート命令であり、
    前記方法は、
    前記マシン命令の実行に続いて、前記マシンＰＳＷの前記プログラム・アドレスを、別の異なるトランザクションＰＳＷから取得された別のプログラム・アドレスと置き換えることと、
    前記マシンＰＳＷの前記別のプログラム・アドレスにおける命令で始まる命令の実行を続けることと、
    をさらに含む、請求項１から請求項４のいずれか１項に記載の方法。
  6. 前記条件コードは、前記アボート・コードの指定ビットが１の値であることに基づく第１の値と、前記指定ビットが別の値であることに基づく第２の値とを含む、請求項１から請求項５のいずれか１項に記載の方法。
  7. 前記第１の値は、再実行が推奨されることを示し、前記第２の値は、再実行が推奨されないことを示す、請求項６に記載の方法。
  8. 前記方法は、前記アボート・コードをトランザクション診断ブロックに配置することをさらに含む、請求項１から請求項７のいずれか１項に記載の方法。
  9. 前記トランザクション診断ブロックは、アボートされた前記トランザクションを開始した命令又は別のトランザクションを開始した命令のうちの１つによって指定され、前記トランザクション及び前記別のトランザクションはネスト化される、請求項８に記載の方法。
  10. 前記方法は、前記トランザクションをアボートすることに基づいて、メモリへの非トランザクション・ストア・アクセスをコミットし、トランザクション・ストア・アクセスを廃棄することをさらに含む、請求項１から請求項９のいずれか１項に記載の方法。
  11. コンピューティング環境内で命令を実行するためのコンピュータ・システムであって、前記コンピュータ・システムは、
    メモリと、
    前記メモリと通信するプロセッサと、
    を含み、前記コンピュータ・システムは方法を実施するように構成され、前記方法は、
    プロセッサにより、実行のためのマシン命令を取得することであって、前記マシン命令は、コンピュータ・アーキテクチャよるコンピュータ実行のために定められたものであり、トランザクション・アボート操作を指定するためのオペコードと、アボート・コードを指定するための少なくとも１つのフィールドとを含む、取得することと、
    前記プロセッサにより、前記マシン命令を実行することと、
    を含み、前記実行することは、
    実行しているトランザクションをアボートすることであって、前記トランザクションは完了前に終了する、アボートすることと、
    前記アボートすることに基づいて、前記トランザクションの再実行が推奨されるかどうかを示すための条件コードを与えることと、
    を含む、コンピュータ・システム。
  12. 前記少なくとも１つのフィールドは、ベース・フィールド及び変位フィールドを含み、前記方法は、前記ベース・フィールドが０ではないことに基づいて、前記ベース・フィールドにより指定されたレジスタの内容と前記変位フィールドの値とを結合して、前記アボート・コードを作成することをさらに含む、請求項１１に記載のコンピュータ・システム。
  13. 前記結合することは、前記レジスタの前記内容を前記変位フィールドの前記値と結合して、ユーザ定義のアボート・コードを作成することを含む、請求項１２に記載のコンピュータ・システム。
  14. 前記マシン命令はベース・フィールドを含み、前記ベース・フィールドが０であることに基づいて、前記アボート・コードを指定するための前記少なくとも１つのフィールドは変位フィールドからなり、前記変位フィールドの値は前記アボート・コードを指定する、請求項１１に記載のコンピュータ・システム。
  15. 前記条件コードは、前記アボート・コードの指定ビットが１の値であることに基づく第１の値と、前記指定ビットが別の値であることに基づく第２の値とを含む、請求項１１に記載のコンピュータ・システム。
  16. 前記第１の値は、再実行が推奨されることを示し、前記第２の値は、再実行が推奨されないことを示す、請求項１５に記載のコンピュータ・システム。
  17. 前記方法は、前記アボート・コードをトランザクション診断ブロックに配置することをさらに含む、請求項１１に記載のコンピュータ・システム。
  18. コンピューティング環境内で命令を実行するためのコンピュータ・プログラム製品であって、前記コンピュータ・プログラム製品は、
    処理回路により読み出し可能であり、請求項１から請求項１０に記載の方法を実施するための、前記処理回路により実行される命令を格納するコンピュータ可読ストレージ媒体を含む、コンピュータ・プログラム製品。
  19. コンピュータ可読媒体上に格納され、デジタル・コンピュータの内部メモリにロード可能なコンピュータ・プログラムであって、前記プログラムがコンピュータ上で実行されているとき、請求項１から請求項１０のいずれかに記載の方法を実行するためのソフトウェア・コード部分を含む、コンピュータ・プログラム。
JP2015516530A 2012-06-15 2013-05-17 Ｔｒａｎｓａｃｔｉｏｎ ａｂｏｒｔ命令 Active JP6206886B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/524,855 2012-06-15
US13/524,855 US9436477B2 (en) 2012-06-15 2012-06-15 Transaction abort instruction
PCT/EP2013/060275 WO2013186012A1 (en) 2012-06-15 2013-05-17 Transaction abort instruction

Publications (2)

Publication Number Publication Date
JP2015525405A true JP2015525405A (ja) 2015-09-03
JP6206886B2 JP6206886B2 (ja) 2017-10-04

Family

ID=48470963

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015516530A Active JP6206886B2 (ja) 2012-06-15 2013-05-17 Ｔｒａｎｓａｃｔｉｏｎ ａｂｏｒｔ命令

Country Status (7)

Country Link
US (4) US9436477B2 (ja)
EP (1) EP2724228B1 (ja)
JP (1) JP6206886B2 (ja)
CN (1) CN104350462B (ja)
MX (1) MX349710B (ja)
SI (1) SI2724228T1 (ja)
WO (1) WO2013186012A1 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8682877B2 (en) 2012-06-15 2014-03-25 International Business Machines Corporation Constrained transaction execution
US9740549B2 (en) 2012-06-15 2017-08-22 International Business Machines Corporation Facilitating transaction completion subsequent to repeated aborts of the transaction
US9336046B2 (en) 2012-06-15 2016-05-10 International Business Machines Corporation Transaction abort processing
US9384004B2 (en) 2012-06-15 2016-07-05 International Business Machines Corporation Randomized testing within transactional execution
US9772854B2 (en) 2012-06-15 2017-09-26 International Business Machines Corporation Selectively controlling instruction execution in transactional processing
US10437602B2 (en) 2012-06-15 2019-10-08 International Business Machines Corporation Program interruption filtering in transactional execution
US9448796B2 (en) 2012-06-15 2016-09-20 International Business Machines Corporation Restricted instructions in transactional execution
US9361115B2 (en) 2012-06-15 2016-06-07 International Business Machines Corporation Saving/restoring selected registers in transactional processing
US9348642B2 (en) 2012-06-15 2016-05-24 International Business Machines Corporation Transaction begin/end instructions
US9436477B2 (en) 2012-06-15 2016-09-06 International Business Machines Corporation Transaction abort instruction
US20130339680A1 (en) 2012-06-15 2013-12-19 International Business Machines Corporation Nontransactional store instruction
US8688661B2 (en) 2012-06-15 2014-04-01 International Business Machines Corporation Transactional processing
US9501314B2 (en) * 2013-02-22 2016-11-22 International Business Machines Corporation Reducing aborts caused by a runtime helper called during execution of a transaction block
US20140281236A1 (en) * 2013-03-14 2014-09-18 William C. Rash Systems and methods for implementing transactional memory
US9317379B2 (en) 2014-01-24 2016-04-19 International Business Machines Corporation Using transactional execution for reliability and recovery of transient failures
US9558032B2 (en) 2014-03-14 2017-01-31 International Business Machines Corporation Conditional instruction end operation
US10120681B2 (en) 2014-03-14 2018-11-06 International Business Machines Corporation Compare and delay instructions
US9454370B2 (en) 2014-03-14 2016-09-27 International Business Machines Corporation Conditional transaction end instruction
US9632555B2 (en) 2014-12-09 2017-04-25 Intel Corporation Techniques to route power to a USB host in dead battery condition
US10366013B2 (en) 2016-01-15 2019-07-30 Futurewei Technologies, Inc. Caching structure for nested preemption
US9772874B2 (en) * 2016-01-29 2017-09-26 International Business Machines Corporation Prioritization of transactions based on execution by transactional core with super core indicator
US20170371701A1 (en) * 2016-06-27 2017-12-28 Kshitij A. Doshi Apparatuses, methods, and systems for granular and adaptive hardware transactional synchronization
US11151267B2 (en) 2019-02-25 2021-10-19 International Business Machines Corporation Move data and set storage key based on key function control

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100332901A1 (en) * 2009-06-30 2010-12-30 Sun Microsystems, Inc. Advice-based feedback for transactional execution
JP2011529603A (ja) * 2008-07-28 2011-12-08 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド バーチャル化可能な高度な同期機構
US20110307689A1 (en) * 2010-06-11 2011-12-15 Jaewoong Chung Processor support for hardware transactional memory

Family Cites Families (242)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1174370A (en) 1980-05-19 1984-09-11 Hidekazu Matsumoto Data processing unit with pipelined operands
US4488227A (en) 1982-12-03 1984-12-11 Honeywell Information Systems Inc. Program counter stacking method and apparatus for nested subroutines and interrupts
US4740893A (en) 1985-08-07 1988-04-26 International Business Machines Corp. Method for reducing the time for switching between programs
IN169636B (ja) * 1987-07-01 1991-11-23 Digital Equipment Corp
US5063497A (en) 1987-07-01 1991-11-05 Digital Equipment Corporation Apparatus and method for recovering from missing page faults in vector data processing operations
US5321823A (en) 1988-07-20 1994-06-14 Digital Equipment Corporation Digital processor with bit mask for counting registers for fast register saves
US5117498A (en) 1988-08-19 1992-05-26 Motorola, Inc. Processer with flexible return from subroutine
JPH0437927A (ja) 1990-06-01 1992-02-07 Sony Corp プロセッサの処理方法
US5471591A (en) 1990-06-29 1995-11-28 Digital Equipment Corporation Combined write-operand queue and read-after-write dependency scoreboard
JPH05197604A (ja) 1991-05-21 1993-08-06 Digital Equip Corp <Dec> マルチプロセッサ・コンピュータ及びその動作方法
US5701480A (en) 1991-10-17 1997-12-23 Digital Equipment Corporation Distributed multi-version commitment ordering protocols for guaranteeing serializability during transaction processing
US5274817A (en) 1991-12-23 1993-12-28 Caterpillar Inc. Method for executing subroutine calls
US5359608A (en) 1992-11-24 1994-10-25 Amdahl Corporation Apparatus for activation and deactivation of instruction tracing through use of conditional trace field in branch instructions
WO1994027215A1 (en) 1993-05-07 1994-11-24 Apple Computer, Inc. Method for decoding guest instructions for a host computer
US5925125A (en) 1993-06-24 1999-07-20 International Business Machines Corporation Apparatus and method for pre-verifying a computer instruction set to prevent the initiation of the execution of undefined instructions
US5551013A (en) 1994-06-03 1996-08-27 International Business Machines Corporation Multiprocessor for hardware emulation
US5748964A (en) 1994-12-20 1998-05-05 Sun Microsystems, Inc. Bytecode program interpreter apparatus and method with pre-verification of data type restrictions
US5655100A (en) 1995-03-31 1997-08-05 Sun Microsystems, Inc. Transaction activation processor for controlling memory transaction execution in a packet switched cache coherent multiprocessor system
EP0870228B1 (en) 1995-10-06 2003-08-13 Advanced Micro Devices, Inc. Unified multi-function operation scheduler for out-of-order execution in a superscalar processor
US5790825A (en) 1995-11-08 1998-08-04 Apple Computer, Inc. Method for emulating guest instructions on a host computer through dynamic recompilation of host instructions
TW384447B (en) 1996-01-22 2000-03-11 Infinite Technology Inc Processor with reconfigurable arithmetic data path
JPH103416A (ja) 1996-06-14 1998-01-06 Canon Inc 情報処理装置およびその方法
US6035313A (en) 1997-03-24 2000-03-07 Motorola, Inc. Memory address generator for an FFT
US5870582A (en) 1997-03-31 1999-02-09 International Business Machines Corporation Method and apparatus for completion of non-interruptible instructions before the instruction is dispatched
US5937199A (en) 1997-06-03 1999-08-10 International Business Machines Corporation User programmable interrupt mask with timeout for enhanced resource locking efficiency
JP3546678B2 (ja) 1997-09-12 2004-07-28 株式会社日立製作所 マルチｏｓ構成方法
US6094730A (en) 1997-10-27 2000-07-25 Hewlett-Packard Company Hardware-assisted firmware tracing method and apparatus
US7076784B1 (en) 1997-10-28 2006-07-11 Microsoft Corporation Software component execution management using context objects for tracking externally-defined intrinsic properties of executing software components within an execution environment
US6000029A (en) 1997-11-03 1999-12-07 Motorola, Inc. Method and apparatus for affecting subsequent instruction processing in a data processor
US5938778A (en) 1997-11-10 1999-08-17 International Business Machines Corporation System and method for tracing instructions in an information handling system without changing the system source code
KR100246537B1 (ko) 1997-11-25 2000-03-15 정선종 코드분할 다중접속 시스템에서 파일럿 심벌을 이용한 동기식이중 채널 큐피에스케이 송수신기의 구조
SE9704476L (sv) * 1997-12-02 1999-06-23 Ericsson Telefon Ab L M Utökad instruktionsavkodning
US6009261A (en) 1997-12-16 1999-12-28 International Business Machines Corporation Preprocessing of stored target routines for emulating incompatible instructions on a target processor
US6202067B1 (en) 1998-04-07 2001-03-13 Lucent Technologies, Inc. Method and apparatus for correct and complete transactions in a fault tolerant distributed database system
US6119129A (en) 1998-05-14 2000-09-12 Sun Microsystems, Inc. Multi-threaded journaling in a configuration database
US6308255B1 (en) 1998-05-26 2001-10-23 Advanced Micro Devices, Inc. Symmetrical multiprocessing bus and chipset used for coprocessor support allowing non-native code to run in a system
EP0992907B1 (en) 1998-10-06 2005-09-28 Texas Instruments Inc. Trace fifo management
EP0992916A1 (en) 1998-10-06 2000-04-12 Texas Instruments Inc. Digital signal processor
US6151669A (en) 1998-10-10 2000-11-21 Institute For The Development Of Emerging Architectures, L.L.C. Methods and apparatus for efficient control of floating-point status register
US20020147969A1 (en) 1998-10-21 2002-10-10 Richard A. Lethin Dynamic optimizing object code translator for architecture emulation and dynamic optimizing object code translation method
US6732307B1 (en) 1999-10-01 2004-05-04 Hitachi, Ltd. Apparatus and method for storing trace information
US7761857B1 (en) 1999-10-13 2010-07-20 Robert Bedichek Method for switching between interpretation and dynamic translation in a processor system based upon code sequence execution counts
US6604188B1 (en) 1999-10-20 2003-08-05 Transmeta Corporation Pipeline replay support for multi-cycle operations wherein all VLIW instructions are flushed upon detection of a multi-cycle atom operation in a VLIW instruction
US6738892B1 (en) 1999-10-20 2004-05-18 Transmeta Corporation Use of enable bits to control execution of selected instructions
JP3776653B2 (ja) 1999-11-24 2006-05-17 富士通株式会社 演算処理装置
US6754809B1 (en) 1999-12-30 2004-06-22 Texas Instruments Incorporated Data processing apparatus with indirect register file access
US6934832B1 (en) 2000-01-18 2005-08-23 Ati International Srl Exception mechanism for a computer
US6665863B1 (en) 2000-05-31 2003-12-16 Microsoft Corporation Data referencing within a database graph
US6826682B1 (en) 2000-06-26 2004-11-30 Transmeta Corporation Floating point exception handling in pipelined processor using special instruction to detect generated exception and execute instructions singly from known correct state
AU2001283163A1 (en) 2000-08-04 2002-02-18 Carr Scott Software Incorporated Automatic transaction management
US6886094B1 (en) 2000-09-28 2005-04-26 International Business Machines Corporation Apparatus and method for detecting and handling exceptions
US6671686B2 (en) 2000-11-02 2003-12-30 Guy Pardon Decentralized, distributed internet data management
US7346632B2 (en) 2001-02-22 2008-03-18 International Business Machines Corporation Mechanism for executing nested transactions in an execution environment supporting flat transactions only
US6963919B1 (en) 2001-02-28 2005-11-08 Agilent Technologies, Inc. Method and system for improving computer network performance
US6745272B2 (en) 2001-04-04 2004-06-01 Advanced Micro Devices, Inc. System and method of increasing bandwidth for issuing ordered transactions into a distributed communication system
US7185234B1 (en) 2001-04-30 2007-02-27 Mips Technologies, Inc. Trace control from hardware and software
US7305678B2 (en) 2001-05-17 2007-12-04 International Business Machines Corporation Method and system for reducing synchronization waits when allocating sequenced identifiers in a multi-threaded server
US7613762B2 (en) 2001-05-25 2009-11-03 Sun Microsystems, Inc. Floating point remainder with embedded status information
KR100625595B1 (ko) 2001-05-28 2006-09-20 한국전자통신연구원 트랜잭션 처리 시스템의 병렬 로깅 방법 및 트랜잭션 로그 처리 시스템
US6826681B2 (en) 2001-06-18 2004-11-30 Mips Technologies, Inc. Instruction specified register value saving in allocated caller stack or not yet allocated callee stack
US7185183B1 (en) 2001-08-02 2007-02-27 Mips Technologies, Inc. Atomic update of CPO state
US20060218556A1 (en) 2001-09-28 2006-09-28 Nemirovsky Mario D Mechanism for managing resource locking in a multi-threaded environment
US7174463B2 (en) 2001-10-04 2007-02-06 Lenovo (Singapore) Pte. Ltd. Method and system for preboot user authentication
US7313734B2 (en) 2002-01-14 2007-12-25 International Business Machines Corporation Method and system for instruction tracing with enhanced interrupt avoidance
US7546446B2 (en) 2002-03-08 2009-06-09 Ip-First, Llc Selective interrupt suppression
US7496494B2 (en) 2002-09-17 2009-02-24 International Business Machines Corporation Method and system for multiprocessor emulation on a multiprocessor host system
US6892286B2 (en) 2002-09-30 2005-05-10 Sun Microsystems, Inc. Shared memory multiprocessor memory model verification system and method
US7103597B2 (en) 2002-10-03 2006-09-05 Mcgoveran David O Adaptive transaction manager for complex transactions and business process
US7634638B1 (en) 2002-10-22 2009-12-15 Mips Technologies, Inc. Instruction encoding for system register bit set and clear
US7568023B2 (en) 2002-12-24 2009-07-28 Hewlett-Packard Development Company, L.P. Method, system, and data structure for monitoring transaction performance in a managed computer network environment
US7269717B2 (en) 2003-02-13 2007-09-11 Sun Microsystems, Inc. Method for reducing lock manipulation overhead during access to critical code sections
US7089374B2 (en) 2003-02-13 2006-08-08 Sun Microsystems, Inc. Selectively unmarking load-marked cache lines during transactional program execution
US7398355B1 (en) 2003-02-13 2008-07-08 Sun Microsystems, Inc. Avoiding locks by transactionally executing critical sections
US6862664B2 (en) 2003-02-13 2005-03-01 Sun Microsystems, Inc. Method and apparatus for avoiding locks by speculatively executing critical sections
US7269693B2 (en) 2003-02-13 2007-09-11 Sun Microsystems, Inc. Selectively monitoring stores to support transactional program execution
US7398359B1 (en) 2003-04-30 2008-07-08 Silicon Graphics, Inc. System and method for performing memory operations in a computing system
US7480785B2 (en) 2003-05-23 2009-01-20 Nippon Telegraph And Telephone Corporation Parallel processing device and parallel processing method
CA2472887A1 (en) 2003-06-30 2004-12-30 Gravic, Inc. Methods for ensuring referential integrity in multithreaded replication engines
US7836450B2 (en) 2003-08-28 2010-11-16 Mips Technologies, Inc. Symmetric multiprocessor operating system for execution on non-independent lightweight thread contexts
US7197586B2 (en) 2004-01-14 2007-03-27 International Business Machines Corporation Method and system for recording events of an interrupt using pre-interrupt handler and post-interrupt handler
US8825615B2 (en) 2004-05-11 2014-09-02 Oracle International Corporation Simplifying implementation of custom atomic transactions in a programming environment
US7206903B1 (en) 2004-07-20 2007-04-17 Sun Microsystems, Inc. Method and apparatus for releasing memory locations during transactional execution
US7703098B1 (en) 2004-07-20 2010-04-20 Sun Microsystems, Inc. Technique to allow a first transaction to wait on condition that affects its working set
US7395382B1 (en) 2004-08-10 2008-07-01 Sun Microsystems, Inc. Hybrid software/hardware transactional memory
US8544020B1 (en) 2004-09-14 2013-09-24 Azul Systems, Inc. Cooperative preemption
US20060064508A1 (en) 2004-09-17 2006-03-23 Ramesh Panwar Method and system to store and retrieve message packet data in a communications network
US7373554B2 (en) 2004-09-24 2008-05-13 Oracle International Corporation Techniques for automatic software error diagnostics and correction
US7856537B2 (en) 2004-09-30 2010-12-21 Intel Corporation Hybrid hardware and software implementation of transactional memory access
EP1657118A1 (en) 2004-11-11 2006-05-17 IEE INTERNATIONAL ELECTRONICS &amp; ENGINEERING S.A. Collision recognition device for a vehicle
US7984248B2 (en) 2004-12-29 2011-07-19 Intel Corporation Transaction based shared data operations in a multiprocessor environment
US7631073B2 (en) 2005-01-27 2009-12-08 International Business Machines Corporation Method and apparatus for exposing monitoring violations to the monitored application
US20060212757A1 (en) 2005-03-15 2006-09-21 International Business Machines Corporation Method, system, and program product for managing computer-based interruptions
US7421544B1 (en) 2005-04-04 2008-09-02 Sun Microsystems, Inc. Facilitating concurrent non-transactional execution in a transactional memory system
US7496726B1 (en) 2005-04-18 2009-02-24 Sun Microsystems, Inc. Controlling contention via transactional timers among conflicting transactions issued by processors operating in insistent or polite mode
US7464161B2 (en) 2005-06-06 2008-12-09 International Business Machines Corporation Enabling and disabling byte code inserted probes based on transaction monitoring tokens
US7350034B2 (en) 2005-06-20 2008-03-25 International Business Machines Corporation Architecture support of best-effort atomic transactions for multiprocessor systems
US7882339B2 (en) 2005-06-23 2011-02-01 Intel Corporation Primitives to enhance thread-level speculation
US20070005828A1 (en) * 2005-06-30 2007-01-04 Nimrod Diamant Interrupts support for the KCS manageability interface
CN1713164A (zh) 2005-07-21 2005-12-28 复旦大学 可自主处理多事务传输要求的dma控制器及数据传输方法
JP2009508187A (ja) 2005-08-01 2009-02-26 サン・マイクロシステムズ・インコーポレーテッド クリティカルセクションをトランザクション的に実行することによるロックの回避
US7870369B1 (en) * 2005-09-28 2011-01-11 Oracle America, Inc. Abort prioritization in a trace-based processor
US20070136289A1 (en) 2005-12-14 2007-06-14 Intel Corporation Lock elision with transactional memory
US20070143755A1 (en) 2005-12-16 2007-06-21 Intel Corporation Speculative execution past a barrier
US8117605B2 (en) 2005-12-19 2012-02-14 Oracle America, Inc. Method and apparatus for improving transactional memory interactions by tracking object visibility
US7730286B2 (en) 2005-12-30 2010-06-01 Intel Corporation Software assisted nested hardware transactions
US7810072B2 (en) 2006-01-06 2010-10-05 International Business Machines Corporation Exception thrower
US20070186056A1 (en) 2006-02-07 2007-08-09 Bratin Saha Hardware acceleration for a software transactional memory system
US7669015B2 (en) 2006-02-22 2010-02-23 Sun Microsystems Inc. Methods and apparatus to implement parallel transactions
US8099538B2 (en) 2006-03-29 2012-01-17 Intel Corporation Increasing functionality of a reader-writer lock
US8180977B2 (en) 2006-03-30 2012-05-15 Intel Corporation Transactional memory in out-of-order processors
US8180967B2 (en) 2006-03-30 2012-05-15 Intel Corporation Transactional memory virtualization
US7930695B2 (en) 2006-04-06 2011-04-19 Oracle America, Inc. Method and apparatus for synchronizing threads on a processor that supports transactional memory
US7636829B2 (en) 2006-05-02 2009-12-22 Intel Corporation System and method for allocating and deallocating memory within transactional code
US7594094B2 (en) 2006-05-19 2009-09-22 International Business Machines Corporation Move data facility with optional specifications
US7707394B2 (en) 2006-05-30 2010-04-27 Arm Limited Reducing the size of a data stream produced during instruction tracing
US7849446B2 (en) 2006-06-09 2010-12-07 Oracle America, Inc. Replay debugging
MY149658A (en) 2006-06-12 2013-09-30 Mobile Money Internat Sdn Bhd Transaction server
US20070300013A1 (en) 2006-06-21 2007-12-27 Manabu Kitamura Storage system having transaction monitoring capability
US20080005504A1 (en) 2006-06-30 2008-01-03 Jesse Barnes Global overflow method for virtualized transactional memory
US20080016325A1 (en) 2006-07-12 2008-01-17 Laudon James P Using windowed register file to checkpoint register state
US7617421B2 (en) 2006-07-27 2009-11-10 Sun Microsystems, Inc. Method and apparatus for reporting failure conditions during transactional execution
US7748618B2 (en) 2006-08-21 2010-07-06 Verizon Patent And Licensing Inc. Secure near field transaction
US7865885B2 (en) 2006-09-27 2011-01-04 Intel Corporation Using transactional memory for precise exception handling in aggressive dynamic binary optimizations
US20080086516A1 (en) 2006-10-04 2008-04-10 Oracle International Automatically changing a database system's redo transport mode to dynamically adapt to changing workload and network conditions
DE602006008802D1 (de) 2006-11-06 2009-10-08 Gm Global Tech Operations Inc Verfahren zum Betreiben eines Partikelfilters, Programm für einen Rechner und dafür vorgesehene Regelvorrichtung
CN101178787A (zh) 2006-11-10 2008-05-14 上海市卢湾区东南医院 用于社区老干部保健管理的信息沟通方法
US7669040B2 (en) 2006-12-15 2010-02-23 Sun Microsystems, Inc. Method and apparatus for executing a long transaction
JP2008165370A (ja) 2006-12-27 2008-07-17 Internatl Business Mach Corp <Ibm> オンライントランザクション処理を分割し、分散環境で実行するための方法および装置。
US7802136B2 (en) 2006-12-28 2010-09-21 Intel Corporation Compiler technique for efficient register checkpointing to support transaction roll-back
US8086827B2 (en) 2006-12-28 2011-12-27 Intel Corporation Mechanism for irrevocable transactions
US7627743B2 (en) 2007-01-12 2009-12-01 Andes Technology Corporation Method and circuit implementation for multiple-word transfer into/from memory subsystems
US20080244544A1 (en) 2007-03-29 2008-10-02 Naveen Neelakantam Using hardware checkpoints to support software based speculation
US8332374B2 (en) 2007-04-13 2012-12-11 Oracle America, Inc. Efficient implicit privatization of transactional memory
US9009452B2 (en) 2007-05-14 2015-04-14 International Business Machines Corporation Computing system with transactional memory using millicode assists
US8117403B2 (en) 2007-05-14 2012-02-14 International Business Machines Corporation Transactional memory system which employs thread assists using address history tables
US7814378B2 (en) 2007-05-18 2010-10-12 Oracle America, Inc. Verification of memory consistency and transactional memory
US20080320282A1 (en) 2007-06-22 2008-12-25 Morris Robert P Method And Systems For Providing Transaction Support For Executable Program Components
US8266387B2 (en) 2007-06-27 2012-09-11 Microsoft Corporation Leveraging transactional memory hardware to accelerate virtualization emulation
US7779232B2 (en) 2007-08-28 2010-08-17 International Business Machines Corporation Method and apparatus for dynamically managing instruction buffer depths for non-predicted branches
US8209689B2 (en) 2007-09-12 2012-06-26 Intel Corporation Live lock free priority scheme for memory transactions in transactional memory
US7904434B2 (en) 2007-09-14 2011-03-08 Oracle International Corporation Framework for handling business transactions
US7890472B2 (en) 2007-09-18 2011-02-15 Microsoft Corporation Parallel nested transactions in transactional memory
US20090127332A1 (en) 2007-11-16 2009-05-21 Kyung Yang Park System for processing payment employing off-line transaction approval mode of mobile card and method thereof
US20090138890A1 (en) 2007-11-21 2009-05-28 Arm Limited Contention management for a hardware transactional memory
CN101170747A (zh) 2007-11-30 2008-04-30 中兴通讯股份有限公司 中继状态调节方法和装置
US20090177530A1 (en) 2007-12-14 2009-07-09 Qualcomm Incorporated Near field communication transactions in a mobile environment
US8195898B2 (en) 2007-12-27 2012-06-05 Intel Corporation Hybrid transactions for low-overhead speculative parallelization
US8065491B2 (en) 2007-12-30 2011-11-22 Intel Corporation Efficient non-transactional write barriers for strong atomicity
US8706982B2 (en) 2007-12-30 2014-04-22 Intel Corporation Mechanisms for strong atomicity in a transactional memory system
US7966459B2 (en) 2007-12-31 2011-06-21 Oracle America, Inc. System and method for supporting phased transactional memory modes
US8140497B2 (en) 2007-12-31 2012-03-20 Oracle America, Inc. System and method for implementing nonblocking zero-indirection transactional memory
US20090182983A1 (en) 2008-01-11 2009-07-16 International Business Machines Corporation Compare and Branch Facility and Instruction Therefore
US8041900B2 (en) 2008-01-15 2011-10-18 Oracle America, Inc. Method and apparatus for improving transactional memory commit latency
US8176279B2 (en) 2008-02-25 2012-05-08 International Business Machines Corporation Managing use of storage by multiple pageable guests of a computing environment
US8161273B2 (en) 2008-02-26 2012-04-17 Oracle America, Inc. Method and apparatus for programmatically rewinding a register inside a transaction
US8380907B2 (en) 2008-02-26 2013-02-19 International Business Machines Corporation Method, system and computer program product for providing filtering of GUEST2 quiesce requests
US8688628B2 (en) 2008-02-29 2014-04-01 Red Hat, Inc. Nested queued transaction manager
EP2096564B1 (en) 2008-02-29 2018-08-08 Euroclear SA/NV Improvements relating to handling and processing of massive numbers of processing instructions in real time
US8316366B2 (en) 2008-04-02 2012-11-20 Oracle America, Inc. Facilitating transactional execution in a processor that supports simultaneous speculative threading
US20090260011A1 (en) 2008-04-14 2009-10-15 Microsoft Corporation Command line transactions
JP5385545B2 (ja) 2008-04-17 2014-01-08 インターナショナル・ビジネス・マシーンズ・コーポレーション トランザクションの実行を制御する装置及び方法
US9367363B2 (en) 2008-05-12 2016-06-14 Oracle America, Inc. System and method for integrating best effort hardware mechanisms for supporting transactional memory
US8612950B2 (en) 2008-06-19 2013-12-17 Intel Corporation Dynamic optimization for removal of strong atomicity barriers
US7996686B2 (en) 2008-07-07 2011-08-09 International Business Machines Corporation Branch trace methodology
US9449314B2 (en) 2008-10-02 2016-09-20 International Business Machines Corporation Virtualization of a central processing unit measurement facility
US8191046B2 (en) 2008-10-06 2012-05-29 Microsoft Corporation Checking transactional memory implementations
US20100122073A1 (en) 2008-11-10 2010-05-13 Ravi Narayanaswamy Handling exceptions in software transactional memory systems
JP4702962B2 (ja) 2008-11-12 2011-06-15 インターナショナル・ビジネス・マシーンズ・コーポレーション メモリ制御装置、プログラム及び方法
US8789057B2 (en) 2008-12-03 2014-07-22 Oracle America, Inc. System and method for reducing serialization in transactional memory using gang release of blocked threads
US8672820B2 (en) 2008-12-04 2014-03-18 Honda Motor Co., Ltd. Tool stocker, machine tool system, and tool damage detecting apparatus
US20100153776A1 (en) 2008-12-12 2010-06-17 Sun Microsystems, Inc. Using safepoints to provide precise exception semantics for a virtual machine
US9274855B2 (en) 2008-12-24 2016-03-01 Intel Corporation Optimization for safe elimination of weak atomicity overhead
US10210018B2 (en) 2008-12-24 2019-02-19 Intel Corporation Optimizing quiescence in a software transactional memory (STM) system
US8914620B2 (en) 2008-12-29 2014-12-16 Oracle America, Inc. Method and system for reducing abort rates in speculative lock elision using contention management mechanisms
US8799582B2 (en) 2008-12-30 2014-08-05 Intel Corporation Extending cache coherency protocols to support locally buffered data
US9785462B2 (en) 2008-12-30 2017-10-10 Intel Corporation Registering a user-handler in hardware for transactional memory event handling
CN101710433A (zh) 2008-12-31 2010-05-19 深圳市江波龙电子有限公司 一种电子支付卡的交易方法及电子支付卡
US9170844B2 (en) 2009-01-02 2015-10-27 International Business Machines Corporation Prioritization for conflict arbitration in transactional memory management
CN101819518B (zh) 2009-02-26 2013-09-11 国际商业机器公司 在事务内存中快速保存上下文的方法和装置
US8266107B2 (en) 2009-03-11 2012-09-11 International Business Machines Corporation Method for mirroring a log file by threshold driven synchronization
US9940138B2 (en) 2009-04-08 2018-04-10 Intel Corporation Utilization of register checkpointing mechanism with pointer swapping to resolve multithreading mis-speculations
US20100307689A1 (en) 2009-06-06 2010-12-09 Michael James Huebner Pivoting tape dispenser
US8356166B2 (en) 2009-06-26 2013-01-15 Microsoft Corporation Minimizing code duplication in an unbounded transactional memory system by using mode agnostic transactional read and write barriers
KR101370314B1 (ko) 2009-06-26 2014-03-05 인텔 코포레이션 언바운디드 트랜잭션 메모리 (ｕｔｍ) 시스템의 최적화
US8489864B2 (en) 2009-06-26 2013-07-16 Microsoft Corporation Performing escape actions in transactions
US8973004B2 (en) 2009-06-26 2015-03-03 Oracle America, Inc. Transactional locking with read-write locks in transactional memory systems
US8229907B2 (en) 2009-06-30 2012-07-24 Microsoft Corporation Hardware accelerated transactional memory system with open nested transactions
US8688964B2 (en) 2009-07-20 2014-04-01 Microchip Technology Incorporated Programmable exception processing latency
GB2472620B (en) 2009-08-12 2016-05-18 Cloudtran Inc Distributed transaction processing
US8392694B2 (en) 2009-09-15 2013-03-05 International Business Machines Corporation System and method for software initiated checkpoint operations
GB2474446A (en) 2009-10-13 2011-04-20 Advanced Risc Mach Ltd Barrier requests to maintain transaction order in an interconnect with multiple paths
US8327188B2 (en) 2009-11-13 2012-12-04 Oracle America, Inc. Hardware transactional memory acceleration through multiple failure recovery
US8516202B2 (en) 2009-11-16 2013-08-20 International Business Machines Corporation Hybrid transactional memory system (HybridTM) and method
US9529839B2 (en) 2009-12-07 2016-12-27 International Business Machines Corporation Applying limited-size hardware transactional memory to arbitrarily large data structure
US8521995B2 (en) 2009-12-15 2013-08-27 Intel Corporation Handling operating system (OS) transitions in an unbounded transactional memory (UTM) mode
US8095824B2 (en) 2009-12-15 2012-01-10 Intel Corporation Performing mode switching in an unbounded transactional memory (UTM) system
US8316194B2 (en) 2009-12-15 2012-11-20 Intel Corporation Mechanisms to accelerate transactions using buffered stores
US8290991B2 (en) 2009-12-15 2012-10-16 Juniper Networks, Inc. Atomic deletion of database data categories
US9092253B2 (en) 2009-12-15 2015-07-28 Microsoft Technology Licensing, Llc Instrumentation of hardware assisted transactional memory system
US8301849B2 (en) 2009-12-23 2012-10-30 Intel Corporation Transactional memory in out-of-order processors with XABORT having immediate argument
US20110161371A1 (en) 2009-12-29 2011-06-30 Microgen Plc Sql generation
KR101639672B1 (ko) 2010-01-05 2016-07-15 삼성전자주식회사 무한 트랜잭션 메모리 시스템 및 그 동작 방법
US8549468B2 (en) 2010-02-08 2013-10-01 National Tsing Hua University Method, system and computer readable storage device for generating software transaction-level modeling (TLM) model
US8850166B2 (en) 2010-02-18 2014-09-30 International Business Machines Corporation Load pair disjoint facility and instruction therefore
US20110208921A1 (en) 2010-02-19 2011-08-25 Pohlack Martin T Inverted default semantics for in-speculative-region memory accesses
US8438568B2 (en) 2010-02-24 2013-05-07 International Business Machines Corporation Speculative thread execution with hardware transactional memory
US8739164B2 (en) 2010-02-24 2014-05-27 Advanced Micro Devices, Inc. Automatic suspend atomic hardware transactional memory in response to detecting an implicit suspend condition and resume thereof
US8464261B2 (en) 2010-03-31 2013-06-11 Oracle International Corporation System and method for executing a transaction using parallel co-transactions
US8402227B2 (en) 2010-03-31 2013-03-19 Oracle International Corporation System and method for committing results of a software transaction using a hardware transaction
US8631223B2 (en) 2010-05-12 2014-01-14 International Business Machines Corporation Register file supporting transactional processing
US9626187B2 (en) 2010-05-27 2017-04-18 International Business Machines Corporation Transactional memory system supporting unbroken suspended execution
US20110302143A1 (en) 2010-06-02 2011-12-08 Microsoft Corporation Multi-version concurrency with ordered timestamps
US8560816B2 (en) 2010-06-30 2013-10-15 Oracle International Corporation System and method for performing incremental register checkpointing in transactional memory
US8479053B2 (en) 2010-07-28 2013-07-02 Intel Corporation Processor with last branch record register storing transaction indicator
US8561033B2 (en) 2010-07-30 2013-10-15 International Business Machines Corporation Selective branch-triggered trace generation apparatus and method
US8549504B2 (en) 2010-09-25 2013-10-01 Intel Corporation Apparatus, method, and system for providing a decision mechanism for conditional commits in an atomic region
US8424015B2 (en) 2010-09-30 2013-04-16 International Business Machines Corporation Transactional memory preemption mechanism
US9552206B2 (en) * 2010-11-18 2017-01-24 Texas Instruments Incorporated Integrated circuit with control node circuitry and processing circuitry
US9122476B2 (en) 2010-12-07 2015-09-01 Advanced Micro Devices, Inc. Programmable atomic memory using hardware validation agent
US8788794B2 (en) 2010-12-07 2014-07-22 Advanced Micro Devices, Inc. Programmable atomic memory using stored atomic procedures
US8442962B2 (en) 2010-12-28 2013-05-14 Sap Ag Distributed transaction management using two-phase commit optimization
US8818867B2 (en) 2011-11-14 2014-08-26 At&T Intellectual Property I, L.P. Security token for mobile near field communication transactions
US9442824B2 (en) 2012-03-16 2016-09-13 International Business Machines Corporation Transformation of a program-event-recording event into a run-time instrumentation event
US9158660B2 (en) 2012-03-16 2015-10-13 International Business Machines Corporation Controlling operation of a run-time instrumentation facility
US9436477B2 (en) 2012-06-15 2016-09-06 International Business Machines Corporation Transaction abort instruction
US9772854B2 (en) 2012-06-15 2017-09-26 International Business Machines Corporation Selectively controlling instruction execution in transactional processing
US9348642B2 (en) 2012-06-15 2016-05-24 International Business Machines Corporation Transaction begin/end instructions
US9384004B2 (en) 2012-06-15 2016-07-05 International Business Machines Corporation Randomized testing within transactional execution
US9740549B2 (en) 2012-06-15 2017-08-22 International Business Machines Corporation Facilitating transaction completion subsequent to repeated aborts of the transaction
US9317460B2 (en) 2012-06-15 2016-04-19 International Business Machines Corporation Program event recording within a transactional environment
US9311101B2 (en) 2012-06-15 2016-04-12 International Business Machines Corporation Intra-instructional transaction abort handling
US10437602B2 (en) 2012-06-15 2019-10-08 International Business Machines Corporation Program interruption filtering in transactional execution
US9442737B2 (en) 2012-06-15 2016-09-13 International Business Machines Corporation Restricting processing within a processor to facilitate transaction completion
US9367323B2 (en) 2012-06-15 2016-06-14 International Business Machines Corporation Processor assist facility
US8880959B2 (en) 2012-06-15 2014-11-04 International Business Machines Corporation Transaction diagnostic block
US9361115B2 (en) 2012-06-15 2016-06-07 International Business Machines Corporation Saving/restoring selected registers in transactional processing
US8688661B2 (en) 2012-06-15 2014-04-01 International Business Machines Corporation Transactional processing
US9448796B2 (en) 2012-06-15 2016-09-20 International Business Machines Corporation Restricted instructions in transactional execution
US8966324B2 (en) 2012-06-15 2015-02-24 International Business Machines Corporation Transactional execution branch indications
US8682877B2 (en) 2012-06-15 2014-03-25 International Business Machines Corporation Constrained transaction execution
US9336046B2 (en) 2012-06-15 2016-05-10 International Business Machines Corporation Transaction abort processing
US20130339680A1 (en) 2012-06-15 2013-12-19 International Business Machines Corporation Nontransactional store instruction

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011529603A (ja) * 2008-07-28 2011-12-08 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド バーチャル化可能な高度な同期機構
US20100332901A1 (en) * 2009-06-30 2010-12-30 Sun Microsystems, Inc. Advice-based feedback for transactional execution
US20110307689A1 (en) * 2010-06-11 2011-12-15 Jaewoong Chung Processor support for hardware transactional memory

Also Published As

Publication number Publication date
MX2014015356A (es) 2015-07-06
EP2724228A1 (en) 2014-04-30
SI2724228T1 (sl) 2015-10-30
MX349710B (es) 2017-08-09
US20160350129A1 (en) 2016-12-01
US9436477B2 (en) 2016-09-06
JP6206886B2 (ja) 2017-10-04
US20130339676A1 (en) 2013-12-19
US9529598B2 (en) 2016-12-27
EP2724228B1 (en) 2015-07-01
WO2013186012A1 (en) 2013-12-19
CN104350462B (zh) 2017-01-25
US20130339709A1 (en) 2013-12-19
US20160350128A1 (en) 2016-12-01
US9996360B2 (en) 2018-06-12
CN104350462A (zh) 2015-02-11
US9983883B2 (en) 2018-05-29

Similar Documents

Publication Publication Date Title
US10353759B2 (en) Facilitating transaction completion subsequent to repeated aborts of the transaction
JP6206886B2 (ja) Ｔｒａｎｓａｃｔｉｏｎ ａｂｏｒｔ命令
US10185588B2 (en) Transaction begin/end instructions
JP6238248B2 (ja) 制約付きトランザクションの実行
JP6086406B2 (ja) トランザクション処理における選択されたレジスタの保存／復元
JP6222670B2 (ja) トランザクション処理
JP6091608B2 (ja) Ｎｏｎｔｒａｎｓａｃｔｉｏｎａｌ ｓｔｏｒｅ命令
JP6234448B2 (ja) トランザクション実行分岐表示
JP6218433B2 (ja) トランザクションの完了を容易にするためのプロセッサ内での処理の制限
JP6218815B2 (ja) コンピューティング環境においてトランザクション実行に関連付けられた処理を実行するための方法、システム、およびプログラム（トランザクション実行における制限された命令）
JP6176637B2 (ja) トランザクション環境内でのプログラム・イベント記録
JP6253065B2 (ja) トランザクション処理における命令実行の選択的制御
JP6138249B2 (ja) トランザクション診断ブロック
JP6222669B2 (ja) プロセッサ支援ファシリティ
JP6143025B2 (ja) トランザクション実行におけるプログラム割り込みフィルタ処理
JP6168537B2 (ja) トランザクション実行内でのランダム化されたテスト

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160419

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170419

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170531

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20170803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170804

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170808

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20170809

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170829

R150 Certificate of patent or registration of utility model

Ref document number: 6206886

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150