JP2015514550A - 埋込可能刺激デバイスでパルスを生成するためのタイミングチャネル回路 - Google Patents

Abstract

埋込可能刺激器内の刺激回路を制御するためのタイミングチャネル回路を開示する。タイミングチャネル回路は、アドレス可能メモリを含む。望ましいパルスの様々な位相のためのデータは、位相内のワードの数を示す指令と、メモリに格納された次の位相のための次のアドレスと、現在の位相のパルス幅又は持続時間と、刺激回路のための制御データと、パルス振幅と、電極データとを含む異なる数のワードを使用してメモリに格納される。指令データは、アドレスバスを通じて現在の位相内のワードを通してアドレス指定するのに使用され、そのワードは、刺激回路のための制御レジスタに送られる。現在の位相のためのパルス幅の持続時間が過ぎた後に、格納された次のアドレスは、メモリに格納された次の位相のためのデータにアクセスするために使用される。【選択図】図４

Description

〔関連出願への相互参照〕
この国際出願は、引用によって全体が本明細書に組み込まれる２０１３年３月２０日出願の米国特許出願出願番号第１３／８４７，６７６号、２０１２年６月１日出願の第６１／６５４，６０３号、及び２０１２年４月２７日出願の第６１／６３９，８１４号に対する優先権を主張するものである。

本発明は、一般的に埋込可能医療デバイスに関し、より具体的には、埋込可能刺激デバイスにおいてパルスを生成するための改良されたタイミングチャネル回路に関する。

埋込可能刺激デバイスは、心不整脈を処置するペースメーカー、心細動を処置する除細動器、難聴を処置する蝸牛刺激器、盲目を処置する網膜刺激器、協働四肢運動を引き起こす筋刺激器、慢性疼痛を処置する脊髄刺激器、運動及び精神障害を処置する皮質及び脳深部刺激器、及び尿失禁、睡眠時無呼吸、肩関節亜脱臼、その他を処置する他の神経刺激器のような様々な生物学的障害の治療のために神経及び組織に対して電気刺激を発生させて送出する。以下の説明は、一般的に、米国特許第６，５１６，２２７号明細書に開示されたような「脊髄刺激（ＳＣＳ）」システム内の本発明の使用に着目することになる。しかし、本発明は、あらゆる埋込可能刺激器に適用性を見出すことができる。

図１Ａ及び図１Ｂに示すように、ＳＣＳシステムは、典型的には、例えば、チタンのような導電材料から形成された生体適合性デバイスケース３０を含む「埋込可能パルス発生器（ＩＰＧ）」１００を含む。ケース３０は、典型的には、ＩＰＧに給電するための回路及びバッテリを保持するが、ＩＰＧはまた、外部ＲＦエネルギを通して及びバッテリなしに給電することができる。ＩＰＧ１００は、いくつかの電極１０６を格納する少なくとも１つの電極アレイ１０２を含む。電極１０６は、各電極に結合された個々の電極リード１１２を同じく収容する可撓性本体１０８上に担持される。図示の実施形態において、アレイ１０２上にＥ₁−Ｅ₈としてラベル付けした８つの電極が存在するが、アレイ及び電極の数は、用途特定であり、従って、変わる可能性がある。アレイ１０２は、非導電性ヘッダ材料３６に固定されて例えばエポキシを含むことができるリードコネクタ３８を使用してＩＰＧ１００に結合する。通信コイル１３は、公知のように、患者に対して外部のデバイスからＩＰＧ１００への及びそこからのデータのテレメトリを可能にする。同じく公知のように、バッテリを外部デバイスから再充電することを可能にするために、追加のコイルが存在する場合がある。

図２Ａ〜図２Ｃは、ＩＰＧ１００のようなＩＰＧに使用する典型的なパルスと、パルスを構成するのに使用する回路とを示している。図２Ａに示されているのは、電極Ｅ１及びＥ２の間で与えられた振幅（ａｍｐ）及びパルス幅（ｐｗ）の一定電流を送出する２相電流パルスである。各パルスは、複数のパルス位相を含み、周波数ｆで、ある周期で繰り返される。パルスの振幅、パルス幅、及び周波数は、患者依存であるとすることができ、経験により、すなわち、患者に良好な治療を与えることに基づいて到達することができる。

パルスを生成するための回路は、図２Ｂに示されており、デジタルバス１５５を通して結合されたタイミングチャネル回路１５０及び刺激回路１６０を含む。刺激回路１６０は、電流ソース（ＰＤＡＣ）８３、電流シンク（ＮＤＡＣ）８４、スイッチングマトリックス８５、及び受動回復スイッチ８６を含み、これらの各々は、後で説明する。ＰＤＡＣ８３及びＮＤＡＣ８３は、それらがソース又はシンクになるアナログ電流の振幅がデジタル的に制御可能であるので（従って、これらは「デジタル／アナログコンバータ」又はＤＡＣである）、かつそれらが典型的にそれぞれＰチャネル及びＮチャネルトランジスタから作られるのでそのように呼ばれる。

図２Ａの例示的パルスの治療的に意味のある位相を位相１から始めて最初に以下に説明する。位相１において、電極Ｅ１は、電流パルスのカソード又はシンクとして作用するが、電極Ｅ２は、電流パルスのアノード又はソースとして作用する。従って、望ましい振幅のソース電流は、スイッチングマトリックス８５の適切なスイッチを閉じることによってＰＤＡＣ８３からＥ２に送出されるが、その同じ振幅のシンク電流は、スイッチングマトリックス８５において適切なスイッチを閉じることによってＥ１からＮＤＡＣ８４の中に引きこまれる。それによって患者の組織（Ｒ）を通してＥ２からＥ１に電流を流すようにする。位相１中のＥ１及びＥ２におけるパルスは、過度の電荷が患者の組織Ｒに蓄積しないように同じ振幅（反対の極のものであるが）及び同じパルス幅（ｐｗ）を有することに注意されたい。

パルスは、２相性であるので、位相１の後に最終的に第２の位相（位相２）が続き、第２の位相は、この例においては、２つの電極でのパルスの極性の反転を含む。従って、位相２において、電流がここでは反対方向に組織Ｒを通して流れるように、Ｅ１は、ここではアノードとして、Ｅ２は、カソードとして作用する。位相２は、公知のように、それぞれ電極Ｅ１及びＥ２（図２Ｂ）に結合された滅結合コンデンサＣ１及びＣ２のような電流経路内のいずれかのキャパシタンス上で形成されたかもしれないあらゆる過剰電荷を回復させるのに有用である。滅結合コンデンサＣ１−ＣＮを電極Ｅ１−ＥＮに接続することは、安全手段として作用し、患者の中への直接のＤＣ電流の注入を防止する。しかし、電流の供給中のこのようなコンデンサにわたる電荷の蓄積は、一般的には望ましくない。位相２中にこれらのキャパシタンスを通る電流を逆にすることは、このような蓄積された電荷を能動的に回復することを求めるものであり、従って、位相２は、場合によっては「能動回復」位相と呼ばれる。このように蓄積された電荷を能動的に回復させるために、位相１を通った時と同じ量の電荷が位相２を通ることが好ましく、これは、位相１に等しい位相２の振幅及びパルス幅を作ることによって最も容易に（かつ対称的に）行われる。しかし、位相１及び位相２におけるパルスの間の対称性は、厳密には必要ではないことを当業者は認めるであろう。例えば、位相２におけるより低い振幅及びより長いパルス幅のパルスも、位相１中に通る同じ量の電荷と同等とすることができる。位相２におけるパルスの極性反転は、スイッチングマトリックス８５によって達成することができ、スイッチングマトリックス８５は、位相２において、Ｅ１をＰＤＡＣ８３にかつＥ２をＮＤＡＣ８４に結合することになる。

あらゆる蓄積された電荷の完全な回復を保証するために、図２Ａに示すように、能動回復位相（位相２）の後に受動回復位相が続く。この受動回復位相において、以前の活性電極Ｅ１及びＥ２に接続された滅結合コンデンサＣ１−Ｃ２は、受動回復スイッチ８６（図２Ｂ）を通して共通の電位に短絡される。図示の例において、この共通の電位Ｖｂａｔは、ＩＰＧ１００内のバッテリの電圧を含むが、他の基準電圧を使用することもできる。コンデンサをＶｂａｔに短絡することは、患者の組織を通してこれらを実質的に短絡させ、従って、あらゆる蓄積された電荷を釣り合わせて電荷回復を補助する。一部のアーキテクチャは、以前の活性電極のみを、これらの電極に結合された受動回復スイッチ８６のみを閉じることによって短絡させることができ、一方、他のアーキテクチャは、電極の全てを受動回復スイッチ８６の全てを閉じることによって短絡させることになる。

各期間における他のパルス位相は、図２Ａに示されている。パルス１に先行するのは、プレパルス位相であり、これは、低振幅及び長持続時間のものであり、かつそれに続く位相１パルスとは異なる極性のものである。実験は、このようなプレパルスの使用が、ＳＣＳ用途においてより深い神経を回復させるのを助けることができることを示唆しているが、このようなプレパルスの使用は、厳密に必要であるということではない。短持続時間の位相１及び２間のｉｎｔｅｒパルス期間又はパルス間期間は、位相１において刺激された後で神経が安定化することを可能にする。ｑｕｉｅｔ位相又は静的位相が、受動回復位相に続き、かつ本質的にパルス送出の次の期間の前の待機位相として作用する。ｑｕｉｅｔ位相の持続時間は、その期間においてそれに先行する位相の持続時間、並びにその期間が送出する周波数（ｆ）に依存することになる。異なる目的のための他のパルス位相が存在する場合があり、図２Ａに示す位相は、単に典型的なものである。

再度図２Ｂを参照して、各期間の様々な位相は、タイミングチャネル回路１５０によって制御され、タイミングチャネル回路１５０は、デジタルバス１５５を通して刺激回路１６０の様々な要素をデジタル的に制御する。与えられたＩＰＧ１００において作動して、恐らくは他の電極上に同時に送出された他のパルスシーケンスを定めるいくつかのタイミングチャネル回路１５０が存在する可能性がある。しかし、簡単にするために１つのタイミングチャネル回路１５０のみが示されている。タイミングチャネル回路１５０は、各パルス期間において様々な位相を定めるのに必要なデータを受信して格納する。このようなパルスパラメータは、デジタルバス１１５を通して制御回路（例えば、マイクロコントローラ）からタイミングチャネル回路１５０に提供される。制御回路１１０は、次に、典型的には、外部コントローラのような外部デバイスから無線でパルスパラメータを受信する。外部コントローラは、典型的には、振幅、パルス幅、周波数のようなパルスパラメータ、使用すべき電極、及びこれらがアノード又はカソードとして作用することになるか否かを選択するように患者又はその臨床医によって使用可能な手持ち式デバイスである。

図２Ｃは、タイミングチャネル回路１５０の更なる詳細を示している。図示しているのは、タイマ１７０及びレジスタバンク１８０である。タイマ１７０は、その期間における位相の持続時間（パルス幅）を格納し、一方、レジスタバンク１８０は、複数の位相について、制御情報、振幅、活性電極、及び電極極性情報を格納する。従って、タイマ１７０の第１のレジスタは、その期間における第１のパルス位相のパルス幅（図２Ａの例のプレパルス（ｐｗ_pp））を格納し、レジスタバンク１８０の対応する第１のレジスタは、その制御情報（ｃｎｔｌ_pp）、振幅（ａｍｐ_pp）、活性電極、及び電極極性を格納する。タイマ１７０の第２のレジスタは、次のパルス位相のパルス幅（位相１（ｐｗ_p1））を格納し、レジスタバンク１８０の対応する第２のレジスタは、位相１について、制御情報（ｃｎｔｌ_p1）、振幅（ａｍｐ_p1）、活性電極、及び電極極性を格納する。その後のパルス位相のためのデータ（ｉｎｔｅｒ位相（ｉｐ）、位相２（ｐ２）、受動回復（ｐｒ）、及びｑｕｉｅｔ（ｑ））は、タイマ１７０及びレジスタバンク１８０に同様に格納される。タイマ１７０は、一例において状態機械を含むことができる。

レジスタ（ｃｎｔｌ_x）内の制御データは、各位相について、刺激回路１６０の適切な制御に必要な情報を含む。例えば、受動回復位相中に、制御データ（ｃｎｔｌ_pr）は、ある受動回復スイッチ８６を閉じるように命令し、ＰＤＡＣ８３及びＮＤＡＣ８４を無効にする。これに対して、能動位相中に、制御データは、受動回復スイッチ８６に開くように命令し、ＰＤＡＣ８３及びＮＤＡＣ８４を有効にする。

レジスタバンク１８０内の各レジスタは、一例において、長さが９６ビットであり、最初の１６ビットに位相のための制御データ、次の１６ビットに指定された位相の振幅、次に、各電極のために８ビットずつを有する。８個の電極ビットの各々は、次に、単一ビットの電極の極性（Ｐ）を指定し、残りの７ビットは、その電極が受け入れることになる振幅のパーセント（％）を指定する。従って、プレパルス位相について、Ｅ１のための極性ビットＰは、電極がアノードとして作用することを指定する「１」であり、従って、指定された振幅（ａｍｐ_pp）のソース電流をＰＤＡＣ８３から受け入れる。Ｅ１のための残りの７ビットは、Ｅ１がプレパルス位相中にソース電流の全体を受け入れることを示す１００％をデジタル的に表す。（より複雑な例において、ソース又はシンク電流は、電極間で共有することができ、従って、より小さいパーセントが、これらの電極のための後続の７ビットに示されるであろう。）プレパルス位相中のＥ２のための極性ビットＰは、電極がカソードとして作用することを指定する「０」であり、従って、ＮＤＡＣ８４によって制御される時の電流のシンクであることになる。ここでもまた、Ｅ２のための残りの７ビットは、Ｅ２がプレパルス位相中にシンク電流の全体を受け入れることを示す１００％をデジタル的に表す。

レジスタバンク１８０内の他のレジスタは、各位相に対して同様にプログラムされる。例えば、レジスタの全てにおけるＥ３−Ｅ８のためのビットの全ては、これらの電極が関与していないので、図２Ａの例示的パルス位相に対するゼロに設定される。ｉｎｔｅｒ位相に対する振幅（ａｍｐ_ip）、受動回復位相に対する振幅（ａｍｐ_pr）、及びｑｕｉｅｔ位相に対する振幅（ａｍｐ_q）は、これらの位相があらゆる電流を能動的に送出するのにＰＤＡＣ８３又はＮＤＡＣ８４を必要としないのでゼロに設定される。

タイミングチャネル回路１５０の目的は、適切な時点にレジスタバンク１８０内の適切なレジスタから刺激回路１６０にデータを送ることであり、これは、タイマ１７０の制御によって行われる。上述したように、様々な位相のためのパルス幅は、タイマ１７０に格納される。同じくタイマに格納されるのは周波数ｆであり、その逆数（１／ｆ）は、各期間の持続時間を含む。この期間を知ると、タイマ１７０は、パルス幅の各々の持続時間を通して循環し、かつレジスタバンク１８０のデータを適切な時間に刺激回路１６０に送ることができる。従って、期間の開始時に、タイマ１７０は、マルチプレクサ１９０がプレパルスのための第１のレジスタに格納された値をバス１５５に渡すことを可能にし、バス１５５は、刺激回路１６０が電極Ｅ１及びＥ２においてプレパルスを確立することを可能にする。時間ｐｗ_ppが過ぎた後に、タイマ１７０は、この時点でマルチプレクサ１９０が、位相１のための第２のレジスタに格納された値を刺激回路１６０に通し、電極での位相１パルスを確立することを可能にする。他のレジスタは、これらのデータを適切な時間に送るようにタイマ１７０によって同様に制御される。様々なパルス位相を通して循環するこの処理は継続され、最終的にｑｕｉｅｔ位相の終わりに、すなわち、ｐｗ_qの終わりに、タイマ１７０は、ここでもまたプレパルスデータを有効にし、パルスの新しい期間が確立される。

パルス期間の各位相に従って刺激回路１６０を制御するためのこの手法は、妥当であるが、本発明者は、この手法もある欠点を有することを見出した。重大な欠点は、より複雑なパルスを定めるためにタイミングチャネル回路１５０が与える柔軟性の欠如である。例えば、図３に示すパルスを考える。このパルスは、一般的に、図２Ａに示すものと同じ位相を含むが、治療的に意味のある位相（位相１及び２）中に指定される電流は、一定電流ではなく、代わりにランプパルスを含む。実験は、ある状況でこのようなランプパルスが治療的に有用である可能性があることを示唆している。しかし、図２Ｃに示すようなタイミングチャネル回路１５０は、レジスタバンク１８０内で一定振幅のみを各位相に対して指定することができるので、このタイプのランプパルスを生成するように刺激回路１６０に指示することができない。

本発明者は、図３の電極Ｅ１に対する位相１及び２上に重ね合わせて示すような階段状様式でランプを定める一定電流を各々が有する複数のより短い位相にランプパルス位相を分解することにより、図２Ｃのアーキテクチャを使用してランプパルスを近似することができるであろうと認識している。しかし、これは、その期間内の位相の数の増加を伴うためにレジスタバンク１８０の拡張を必要とすると考えられる。例えば、適正に滑らかなランプを形成するのに位相１及び２の両方を１０のより小さい位相に分解することが必要であろうと仮定する。期間は、次に、２４の異なる位相を含むと考えられ、この２０の位相は、位相１及び２、プレパルス位相、ｉｎｔｅｒパルス位相、受動回復位相、及びｑｕｉｅｔ位相の各々に必要である。レジスタバンク１８０は、その期間内で各位相に対してレジスタを含む必要があるので、そのバンク１８０は、次に、２４の異なるレジスタを必要とするであろう。バンク１８０内の各レジスタに必要な９６ビットは、典型的にフリップフロップを含み、従って、この例において、２３０４（９６^*２４）のフリップフロップ、又はＩＰＧ１００が更なる数の電極をサポートする場合にはそれよりも多くが必要になると考えられる。集積回路の設計が予め固定され、かつ２４未満のレジスタを含む場合に、上で仮定したランプパルスの階段状近似は、容易にその設計において実現することができないであろう。要するに、集積回路設計者は、潜在的に将来の複雑なパルスの設計を取り扱うためにレジスタバンク１８０に必要以上の数の面積集約型レジスタを提供しなければならないか、又は限定された数のこのようなレジスタを提供し、このような複雑なパルスの使用を控えるかのいずれかであり、いずれの選択肢も望ましくない。

更に、フリップフロップは、刺激回路１６０が典型的に形成される集積回路上にかなりのレイアウト面積を必要とし、これは、望ましくない。更に、フリップフロップは、それらが計時される時に電力を消費し、これは、節電するためにクロックを開閉する際に複雑性をもたらす可能性がある。過度のレイアウト空間の問題は、上述したように、デバイス内で作動する１つよりも多いタイミングチャネル回路１５０が存在する場合があるという事実によって悪化する。集積回路の設計が予め固定され、かつ２４未満のレジスタを含む場合に、上で仮定したランプパルスの階段状近似は、単純に、その設計で実現することができないであろう。要するに、集積回路設計者は、潜在的に将来の複雑なパルスの設計を取り扱うためにレジスタバンク１８０に必要以上の数の面積集約型レジスタを提供しなければならないか、又は限定された数のこのようなレジスタを提供し、このような複雑なパルスの使用を控えるかのいずれかであり、いずれの選択肢も望ましくない。

マルチプレクサ１９０も、かなりのレイアウト及び制御を取る。マルチプレクサ１９０は、一般的に、各レジスタから全ての９６ビットを受け入れなければならず、従って、図２Ｃのマルチプレクサ１９０に入力されている合計５７６（９６^*６）のビットが存在する。マルチプレクサ１９０は、次に、９６の選択されたビットの全てを刺激回路１６０まで駆動しなければならず、これは、システムに電力制約を課す。ここでもまた、１つよりも多いタイミングチャネル回路１５０がある場合に、このような複雑性及び電力問題が倍増する。

本発明者の意見として同じく残念なことは、パルス内の特定の位相に応じて、レジスタバンク１８０内のレジスタ値のあるものが必然的に重要でなくなるという事実である。例えば、振幅及び電極値は、図示のｉｎｔｅｒパルス、受動回復、及びｑｕｉｅｔ位相に対して必然的にゼロ（又は無関係な値）であることになる。様々な位相の機能が予め既知である場合に、レジスタバンクに必要なフリップフロップの数（及び従ってマルチプレクサ１９０への入力の総数）は、低減することができると考えられる。例えば、第３のレジスタが、ｉｎｔｅｒ位相のためのデータを常に保持することになり、第５のレジスタが、常に受動回復のためのデータを保持することになり、第６のレジスタが、常にｑｕｉｅｔ位相のためのデータを保持することになることが予め既知である場合に、これらのレジスタは、振幅及び電極値を保持するためのフリップフロップを含む必要はない。しかし、与えられたレジスタ内のフリップフロップの数を低減することは、デバイスの将来の柔軟性を制限する。例えば、上述したばかりのレジスタが仮により小さくされた場合に、これらのレジスタは、将来において能動的刺激相に対して使用することができないであろう。

米国特許第６，５１６，２２７号明細書 米国特許第７，４４４，１９０号明細書 米国特許第６，９９３，３８４号明細書 米国特許第７，８９０，１８２号明細書

従って、より良好な解決法が上述の問題に対して必要であり、かつ本発明の開示によって与えられる。

従来技術による埋込可能パルス発生器（ＩＰＧ）及びＩＰＧに結合された電極アレイを示す図である。 従来技術による埋込可能パルス発生器（ＩＰＧ）及びＩＰＧに結合された電極アレイを示す図である。 図１の従来技術のＩＰＧ１００によって作り出された例示的パルスを示す図である。 パルスパラメータを刺激回路に送るのに使用するタイミングチャネル回路を示す図である。 パルスパラメータを刺激回路に送るのに使用するタイミングチャネル回路を示す図である。 図２Ｂ及び図２Ｃのタイミングチャネル回路によって容易に処理されないランプパルスを示す図である。 パルスパラメータを保持するためのメモリを使用する改良タイミングチャネル回路を示す図である。 図２Ａのパルスを形成するようにデータをメモリにポピュレートする方法を示す図である。 図３のランプパルスを形成するようにデータをメモリにポピュレートする方法を示す図である。 複数のタイミングチャネルへの改良タイミングチャネル回路の拡張を示す図である。

埋込可能刺激器内の刺激回路を制御するための改良タイミングチャネル回路を開示する。タイミングチャネル回路は、アドレスバスによってアドレス可能なメモリを含む。所望のパルスの様々な位相のためのデータは、一例として、位相内のワードの数を示す指令と、メモリに格納された次の位相のための次のアドレスと、現在の位相のためのパルス幅又は持続時間とを少なくとも含む異なる数のワードを使用してメモリに格納される。現在の位相のためメモリに格納された追加のワードは、刺激回路のための制御データ、パルス振幅、及び電極データを含むことができる。指令データは、アドレスバスを通じて現在の位相内のワードを通してアドレス指定するのに使用され、そのワードは、刺激回路のための制御レジスタにデータバスによって送られ、刺激回路は、データに応じて、電極でのパルス位相を形成することができる。現在の位相のためのパルス幅の持続時間が経過した後に、格納された次のアドレスがアドレスバスに出力され、メモリに格納された次の位相のためのデータにアクセスし、処理を繰り返して次のパルス位相を形成する。メモリは、典型的にはパルス位相の各々のためのデータを格納するのに使用されるレジスタよりも１ビット当たり物理的に小さく、従って、より多数のパルス位相を受け入れることができ、これは、より複雑なパルスの生成を可能にする。各位相について格納されたデータは、一般的に、刺激を必要としない位相のための電極データのような不要なデータは含まず、これは、メモリ内における位相のためのデータのストレージを更に節約する。データは、データバスを通じて１回に１ワードで制御レジスタに順次送られるので、多重化及び制御の複雑性が低減される。

ＩＰＧ１００に対する新しいタイミングチャネル回路２００は、図４の最初の例に示されている。様々なパルスパラメータは、例えばランダムアクセスメモリを含むことができるデュアルポートメモリ２０２に格納される。当業者が理解するように、デュアルポートメモリは、同時に実行することができる２つのデータバス及びアドレスバスとインタフェースで接続することができる。図示のように、バス１１５は、第１のアドレス／データバスを含み、パルスパラメータは、制御回路１１０からメモリ２０２の中にこのバス１１５を通して書き込まれる。第２のアドレス／データバスは、回路の作動をより良く示すためにデータバス２０４及びアドレスバス２２４として別々に示されている。データバス２０４及びアドレスバス２２４の基本的な目的は、格納されたパルスパラメータをメモリ２０２から読み取ること、及びこれらを正しい時間に刺激回路１６０に送って所望のパルス位相を形成することである。

パルス位相の各々のためのデータは、異なるアドレスでメモリ２０２にワードで格納され、位相の各々は、その位相の機能に応じて異なる数のワードを含むことができる。図示の例において、各ワードは、３２ビットであり、例示的な位相４において、４つのアドレス（ａｄｄｒ（ｘ）−ａｄｄｒ（ｘ＋３））は、その位相のための４つのデータのワード（ｗｏｒｄ１−ｗｏｒｄ４）を保持するように示されている。アドレス指定された時に、これらのワードの各々のためのデータは、データバス２０４を通してレジスタ２０８又は２１０のうちの一方に渡される。具体的には、最初のワード（ｗｏｒｄ１）のためのデータは、レジスタ２１０に通されるが、その後のワード（ｗｏｒｄ２−ｗｏｒｄ４）のためのデータは、レジスタ２０６に通される。

ワードの各々は、各位相について、それらがメモリ２０２に格納される特定の予め定められたデータ構造及び順序を有する。各位相内の最初のワード（ｗｏｒｄ１）は、指令（ｃｍｄ）を定める８ビット、次の位相についてのメモリ２０２内のアドレス（以下で更に説明する「次のアドレス」又はｎａｄｄｒ）を定める８ビット、及び、その位相についてのパルス幅（ｐｗ）を含む。各位相内の次のワード（ｗｏｒｄ２）は、刺激回路１６０の制御（ｃｎｔｌ）を定める１６ビットと、その位相についてのパルスの振幅（ａｍｐ）を定める１６ビットとを含む。次のワードは、その位相についての電極及びパルスの極性データを含む。すなわち、ｗｏｒｄ３は、電極Ｅ１−Ｅ４の各々のための８ビットを収容し、各々は、従来技術に関連して上述したように、極性ビットと電極が受け入れる振幅のパーセントを定める７つの後続ビットとを含む。ｗｏｒｄ４は、同じく電極Ｅ５−Ｅ８についての類似のデータを収容する。

各位相のためのデータは、以下のように作動する刺激コントローラ２１４によってレジスタ２０６及び２１０に書き込まれる。各位相内の最初のワードがアドレス指定された時に（例えば、ａｄｄｒ（ｘ））、レジスタ２１０には、指令（ｃｍｄ）、次のアドレス（ｎａｄｄｒ）、及びパルス幅（ｐｗ）が追加される。次のアドレスｎａｄｄｒは、次のパルス位相のためのメモリ２０２内のアドレスを含む次のアドレスレジスタ２２０に格納される。例えば、位相４のためのデータが現在読み取られていると仮定すると、ｎａｄｄｒは、位相５の最初のワードのためのメモリ２０２内のアドレスを含む。指令データ（ｃｍｄ）は、刺激コントローラ２１４に送られる。図５に関してより詳細に以下に説明するように、指令は、様々である可能性がある、その位相について格納されたワードの数を示す。刺激コントローラ２１４は、このワードの数（２１６）を決定し、アドレスバス２２４を通じてメモリ２０２をアドレス指定するようにマルチプレクサ（ｍｕｘ）２１８を制御する。例えば、図４の例におけるｃｍｄは、現在の位相が更に３つのワード（ｗｏｒｄ２−ｗｏｒｄ４）から構成されることを刺激コントローラ２１４に通知するであろう。

現在のアドレス（ａｄｄｒ（ｘ））は、同じく刺激コントローラ２１４によっても受信されるシステムクロック（Ｃｌｋ）に従って増分又はインクリメントされる（２２２）。Ｍｕｘ２１８は、その位相内の残りのワードの全てをアドレス指定するのに必要なだけの回数だけこの増分したアドレスをアドレスバス２２４に渡す。すなわち、この例におけるＭｕｘ２１８は、ａｄｄｒ（ｘ＋１）−ａｄｄｒ（ｘ＋３）をメモリ２０２に渡すように制御され、これは、ｗｏｒｄ２−ｗｏｒｄ４が、システムクロックＣｌｋのその後のサイクルにおいてレジスタ２０６の中に順次ロードされることをもたらす。このようなデータは、ラッチされた状態で、刺激回路１６０のための制御レジスタ２０８までユニゾンで通すことができる。レジスタ２０６及び２０８はまた、単一回路の中に折り畳むことができる。いずれにしても、その位相内の全てのワードがアドレス指定されてロードされると、刺激コントローラ２１４は、バス１５５を通して適切なデータを刺激回路１６０に出して電極での適切なパルス位相（位相４）を形成するように、制御レジスタ２０８を有効化する（ｅｎ）ことができる。バス１５５を通じて刺激回路１６０に送られたデータは、従来技術の回路に使用されたものと同じであり（ｃｎｔｌ、ａｍｐ、Ｅ１−Ｅ８）、その結果、刺激回路１６０は不変のままであることに注意されたい。

パルス位相が刺激回路１６０で確立されると、刺激コントローラ２１４は、その位相の持続時間が経過するまで更に別のアクションを取るのを待つ。これは、図示の例において、パルス幅カウンタ２１２の使用により行われ、これはレジスタ２１０から現在の位相のためのパルス幅（ｐｗ）を受信する。システムクロックＣｌｋの周期が既知であるので、カウンタ２１２は、パルス幅の持続時間が満了した時を知ることができ、その時点で、それは、パルス幅終了の指令を刺激コントローラ２１４に出す。これが起こった時に、刺激コントローラ２１４は、ここで、既にレジスタ２１０に格納されていた次のアドレス（ｎａｄｄｒ）をアドレスバス２２４に渡すようにＭｕｘ２１８を制御する。上述したように、この次のアドレスは、次の位相（位相５）内の最初のワードのアドレスを含む。

メモリ２０２が、次の位相（位相５）のこの第１のアドレスを受信した時に、上述の処理を繰り返す。すなわち、次のアドレス（位相６のための）、新しい指令（これは、位相５に対して格納されたワードの数に関して通知する）、及び新しいパルス幅（位相５のための）を含む位相５のための新しいｗｏｒｄ１が、レジスタ２１０の中にロードされる。刺激コントローラ２１４の制御下でＭｕｘ２１８は、アドレス増分器２２２に助けられて位相５内の残りのワードのためのアドレスを提供する。これらの新しいアドレスは、位相５のための適切なデータをレジスタ２０６にポピュレートし、このデータは、次に、刺激回路１６０に渡されて位相５のパルスその他を確立する。

システムクロックＣｌｋは、典型的に、「メガヘルツ」又はそれよりも速い程度であり、従って、システムクロックの周期（マイクロ秒未満）は、典型的に、種々のパルス位相のパルス幅の持続時間（数１０マイクロ秒又はそれよりも長い程度）と比較して短い。その結果、タイミングチャネル回路２００は、基本的にメモリ２０２から刺激回路１６０にパルスパラメータを瞬時に提供するように機能する。

図５は、メモリ２０２の更なる詳細と、図２Ａに示す例示的パルスを形成するためにそれをポピュレートすることができる方法とを示している。上述したように、図２Ａのパルスは６つの位相を収容し、これら位相の各々のためのデータは、図示のように格納される。ＰＤＡＣ８３及びＮＤＡＣ８４にパルス（プレパルス、位相１、及び位相２のような）を発生させることを要求する能動位相は、それらの最初のワード内の指令ｃｍｄ１により示されている。この指令は、上述したように、アドレス指定を制御することができるように、これらの位相に関連付けられた３つの追加のワードが存在することを刺激コントローラ２１４に通知する。これら追加のワードは、上述したように、制御データ、振幅、並びに、電極極性及びパーセントを含む。

各位相の最初のワードに格納された次のアドレスは、次の位相内の最初のワードを指しており、これは、上述したように刺激コントローラ２１４がこのような次の位相をアドレス指定することを可能にすることに注意されたい。すなわち、プレパルス位相（ａｄｄｒ（１）内）に対して格納された次のアドレスは、位相１の第１のアドレス（ａｄｄｒ（５））を指している。位相１（ａｄｄｒ（５）内）に対して格納された次のアドレスは、ｉｎｔｅｒ位相に対する第１のアドレス（ａｄｄｒ（９））を指す等々である。

電流の能動的発生ではなく遅延だけを要求するｉｎｔｅｒ位相及びｑｕｉｅｔ位相のような位相は、それらの最初のワード内の指令ｃｍｄ０によって示される。このような位相は、刺激回路１６０に影響を与えないので、それらは、メモリ２０２に格納され、かつそれらの持続時間及び次のアドレスを含む単に単一ワードとして刺激コントローラ２１４によって解釈される。

受動回復位相は、その最初のワード内の指令ｃｍｄ２により示され、図示の例において２つのワードを必要とする。この位相は、（能動位相のｗｏｒｄ３及びｗｏｒｄ４に見出されるような）電極データを必要としないが、受動回復スイッチ８６のあるものを閉じるように刺激回路１６０に通知する制御データ（ｃｎｔｌ_pr）を必要とする（図２Ｂ）。受動回復は、振幅と関連しないので、ｗｏｒｄ２内のそのフィールドは、無関係な値でポピュレートするか、又は単にゼロに設定することができる。

他の指令（ｃｍｄ）が可能であるが、図示していない。例えば、他の指令は、刺激中又は刺激のない期間中のいずれかに電極での電圧を測定するように刺激回路１６０に命令する。このような測定は、インピーダンス測定を行うのに（例えば、電極の連続性を点検するのに）、ＤＡＣ８３及び８４（図２Ｂ）に対して電源電圧（Ｖ＋）を設定するのに、又は患者の組織内の電気活動（脳深部刺激用途における発作のような）をモニタするのに有用であり得る。例えば、米国特許第７，４４４，１９０号明細書及び第６，９９３，３８４号明細書を参照されたい。他の指令は、刺激回路１６０に電極での電流をバーストさせること、すなわち、パルスを分割してより高い周波数のマイクロパルスにすることによってバーストさせることができる。例えば、米国特許第７，８９０，１８２号明細書を参照されたい。そのような他の指令は、刺激回路１６０のどの態様が制御を必要とするか応じて、メモリ２０２内に異なる数のワードと異なる制御データ（ｃｎｔｌ）とを必要とする。

改良タイミングチャネル回路２００の例を理解すると、「背景技術」に説明する従来技術に勝る利点を認めることができる。最初に、メモリ２０２内のメモリセルは、一般的に、従来技術（１８０）のレジスタバンク１８０に使用されるフリップフロップよりも小さく、従って、より多数のメモリ位置を与えてパルスパラメータを保持かつ定義することができる。従って、メモリ２０２は、より複雑な形状を有するパルスを生成するより大きい柔軟性を提供する。例えば図３のランプパルスを考えてみると、上述したように、これはレジスタバンク１８０内の必要以上の数のレジスタなしには従来技術で生成するのは実現不可能であった。このようなランプパルスは、図６に示すようにメモリ２０２内により容易に格納することができ、図６はランプ位相１のパルスのためのデータを示している。ランプパルスは、１０ｍｓの持続時間にわたって３ｍＡから７．５ｍＡに増加し、従って、１ｍｓの１０個のより小さい位相（位相１−１から１−１０）は、毎回０．５ｍＡだけ振幅を増分される。メモリ２０２内の増加した数のメモリ位置によって提供される追加の柔軟性は、多くの形状のパルスの提供を可能にする。臨床医は、より良い治療を患者に与えることになるパルス形状を見出す実験を絶えず行っており、従って、このような柔軟性は、そのような実験を可能にする。

これに加えて、タイミングチャネル回路２００は、パルスパラメータを刺激回路１６０に経路指定するのに、数百の信号を処理かつ駆動し且つかなりのレイアウト面積及び駆動する電力を使わなければならない個別のマルチプレクサ（図２Ｃの１９０）を必要としない。各パルス位相のためのデータは、３２ビットワードに分けられるので、データバス２０４は、図示の例では３２ビット幅だけ必要とし、これは、駆動及び制御するのにより容易である。

タイミングチャネル回路２００の別の有意な利点は、各位相に対して格納されるデータを低減して無関係な値を排除することができることである。上述したように、従来技術において、全ての位相は、たとえある位相が、ｉｎｔｅｒパルス、受動回復、及びｑｕｉｅｔ位相のための振幅及び電極値のような、レジスタ内の全ての値の使用を必要としなくても、一般的に、レジスタバンク１８０（図２Ｃ）内の完全なレジスタを必要とする（ある専用レジスタが、上述したように短くされていないと仮定すると）。各位相のためのデータをワードに分け、かつ各位相のためのワードの数を定める指令を使用することは、ある位相のためのデータをレジスタバンク１８０内のレジスタに対して指定された９６ビットその他から狭くすることを可能にする。図５に関して上述したように、非能動位相（ｉｎｔｅｒ位相、ｑｕｉｅｔ）は、メモリ２０２に１ワード（３２ビット）のみのストレージを必要とし、受動回復は、２ワード（６４ビット）を必要とするだけである。このようにして位相データを低減する効率は、更に多い数の電極を有するＩＰＧアーキテクチャにおいてより実質的になる。しかし、厳密にはこのようにして位相データを低減するのではなく、代わりに、全てのパルス位相は、たとえこのデータの一部がある位相に対して有用でなくても、メモリ２０２に設定数のワードを含むことができる。その状況において、次の位相のためのアドレスは予め既知であり、従って、上述したように、ｗｏｒｄ１に次のアドレスを格納する必要はないであろう。

開示する回路の利益は、タイミングチャネル回路２００が拡張されて１つよりも多いタイミングチャネルをサポートする時に倍増し、４つのタイミングチャネルへの拡張が図７に示されている。図示のように、各々が添字付きで表示されているタイミングチャネル１５０のためのパルスパラメータの全てを保持するのに１つのメモリ２０２のみが必要である。ある回路２５０（図４で点線のボックスで示されている）は、各タイミングチャネルに対して繰り返されるが、制御レジスタ２０８及び刺激コントローラ２１４のような他の回路は、各タイミングチャネルによって共有することができる。

タイミングチャネル回路２００に対して修正を行うことができる。例えば、メモリ２０２は、制御回路１１０と通信するバス１１５と刺激回路１６０と通信するバス２０４／２２４とである２つのアドレス／データバスをサポートするデュアルポートＲＡＭである必要はない。代わりに、単一アドレス／データバス上の通信は、時分割することができると考えられる。これに加えて、データバス２０４及びアドレスバス２２４はまた、単一の時分割バスを含むことができるであろう。

メモリ２０２は、好ましくは、静的又は動的ランダムアクセスメモリのようなランダムアクセスメモリを含む。しかし、フラッシュメモリのようなプログラマブル／消去可能不揮発性メモリも同様に使用することができると考えられる。パルスパラメータを変更する場合にプログラミング及び消去は追加のコストを必要とするが、そのような治療変更は、高い頻度で起こるわけでなく、消去及び再プログラミングは、患者の観点からは適切に迅速である。

タイミングチャネル回路２００は、刺激回路１６０がその上に通常製作される同じ集積回路に実施することができるが、そこから個別のものとすることもできる。個別の回路ハードウエアブロックとして図４に示すが、回路の態様の多くは、当業者が認めるように同じくソフトウエア又はファームウエアに実施することができる。

タイミングチャネル回路２００は、多くの異なる方法でスケーリングすることができる。追加の電極は、図示の８つを超えてサポートすることができる。例えば、ＩＰＧ１００が１６の電極を収容する場合に、能動位相のような電極データを必要とする各位相に対する追加のワードをメモリ２０２に含めることができる。あるいは、メモリ２０２の幅は、例えばより長い６４ビットワードを受け入れるように増大させることができる。

本発明の特定の実施形態を図示して説明したが、以上の説明は、本発明をそれらの実施形態に限定するように意図していないことを理解しなければならない。本発明の精神及び範囲から逸脱することなく様々な変形及び修正を行うことができることは、当業者に明らかであろう。すなわち、本発明は、特許請求の範囲によって定められるような本発明の精神及び範囲に該当する場合がある代替物、修正物、及び均等物を網羅するように意図している。

１１０ マイクロコントローラ
１６０ 刺激回路
２００ タイミングチャネル回路
２１２ パルス幅カウンタ
２１４ 刺激コントローラ

Claims (23)

1. 埋込可能刺激器デバイスであって、
   周期パルスにおける複数のパルス位相を定めるパルスパラメータを格納するためのメモリを含み、前記メモリは、患者の組織を刺激するための電極での前記パルス位相の形成のために前記パルスパラメータを刺激回路にデータバスを通じて提供するようにアドレスバスを通じてアドレス可能であり、
   前記パルス位相のうちの少なくとも１つのための前記パルスパラメータは、前記メモリ内の複数のアドレスに格納される、
   ことを特徴とする埋込可能刺激器デバイス。
2. 前記複数のパルス位相のための前記パルスパラメータは、前記メモリ内の同じ番号のアドレスを含まないことを特徴とする請求項１に記載の埋込可能刺激器デバイス。
3. 前記複数のパルス位相の各々のための前記パルスパラメータについての前記メモリ内の第１のアドレスが、予め定められたデータ構造を含むことを特徴とする請求項１に記載の埋込可能刺激器デバイス。
4. 前記第１のアドレスは、各パルス位相の持続時間を含むことを特徴とする請求項３に記載の埋込可能刺激器デバイス。
5. 前記第１のアドレスは、各パルス位相についてパルスパラメータが前記メモリに格納されたアドレスの数を示す指令を更に含むことを特徴とする請求項４に記載の埋込可能刺激器デバイス。
6. 前記第１のアドレスは、次のパルス位相のための前記メモリ内のアドレスを更に含むことを特徴とする請求項５に記載の埋込可能刺激器デバイス。
7. 前記パルスパラメータは、前記複数のパルス位相の少なくとも一部について、振幅データ並びに活性電極及び電極極性データを含むことを特徴とする請求項１に記載の埋込可能刺激器デバイス。
8. 前記パルスパラメータは、前記複数のパルス位相の少なくとも一部について、振幅データ並びに活性電極及び電極極性データを含まないことを特徴とする請求項７に記載の埋込可能刺激器デバイス。
9. 各パルス位相について、前記複数のアドレスは、クロックに従って前記メモリから順次読み出されることを特徴とする請求項１に記載の埋込可能刺激器デバイス。
10. 前記パルスパラメータの少なくとも一部が、第１のレジスタに提供され、
    前記第１のレジスタは、前記メモリをアドレス指定するためのかつ前記複数の位相の各々をタイミング調節するための情報を格納することを特徴とする請求項９に記載の埋込可能刺激器デバイス。
11. 前記パルスパラメータの少なくとも一部が、第２のレジスタに提供され、
    前記第２のレジスタは、前記パルスパラメータの少なくとも一部を前記刺激回路にパラレルに提供することを特徴とする請求項９に記載の埋込可能刺激器デバイス。
12. 前記複数のパルス位相は、前記電極で電流を能動的に提供する能動位相と、蓄積された電荷を回収するが、該電極で電流を能動的に提供しない回復位相と、該電極で電流を能動的に提供しない静的位相とで構成された群から選択されることを特徴とする請求項１に記載の埋込可能刺激器デバイス。
13. 前記能動位相、前記回復位相、及び前記静的位相は、前記メモリ内の異なる番号のアドレスに格納されることを特徴とする請求項１２に記載の埋込可能刺激器デバイス。
14. 周期パルスにおける複数のパルス位相を定めるパルスパラメータを格納するためのメモリであって、前記複数のパルス位相の各々のための前記パルスパラメータが、前記メモリ内の少なくとも１つのアドレスに格納される前記メモリと、
    前記パルス位相の各々のための前記メモリ内の前記少なくとも１つのアドレスの第１のアドレスから第１のデータを受信するための第１のレジスタと、
    前記パルス位相の各々のための前記メモリ内の前記少なくとも１つのアドレスのうちの存在する場合の他のアドレスから第２のデータを受信するための第２のレジスタと、
    前記複数の位相の各々の持続時間を含む前記第１のデータを受信するための制御回路と、
    患者の組織を刺激するための電極で前記パルス位相を形成するように前記刺激回路を構成する前記第２のデータを受信するための刺激回路と、
    を含むことを特徴とする埋込可能刺激器デバイス。
15. 前記第１のデータは、前記メモリをアドレス指定するための情報を更に含むことを特徴とする請求項１４に記載の埋込可能刺激器デバイス。
16. 前記メモリをアドレス指定するための前記情報は、各パルス位相についてパルスパラメータが前記メモリ内に格納されたアドレスの数を示す指令を含むことを特徴とする請求項１５に記載の埋込可能刺激器デバイス。
17. 前記メモリをアドレス指定するための前記情報は、次のパルス位相のための前記メモリ内のアドレスを含むことを特徴とする請求項１５に記載の埋込可能刺激器デバイス。
18. 前記複数のパルス位相の各々のための前記パルスパラメータは、前記メモリ内の同じ番号のアドレスを含まないことを特徴とする請求項１４に記載の埋込可能刺激器デバイス。
19. 前記第２のデータは、前記複数のパルス位相の少なくとも一部について、振幅データ並びに活性電極及び電極極性データを含むことを特徴とする請求項１４に記載の埋込可能刺激器デバイス。
20. 前記第２のデータは、クロックに従って前記メモリから順次読み出されることを特徴とする請求項１４に記載の埋込可能刺激器デバイス。
21. 前記第２のレジスタは、前記第２のデータを前記刺激回路にパラレルに提供することを特徴とする請求項２０に記載の埋込可能刺激器デバイス。
22. 前記複数のパルス位相は、前記電極での電流を能動的に提供する能動位相と、蓄積された電荷を収集するが、該電極での電流を能動的に提供しない回復位相と、該電極での電流を能動的に提供しない静的位相とで構成された群から選択されることを特徴とする請求項１４に記載の埋込可能刺激器デバイス。
23. 前記能動位相、前記回復位相、及び前記静的位相は、前記メモリ内の異なる番号のアドレスに格納されることを特徴とする請求項２２に記載の埋込可能刺激器デバイス。

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