JP2015225941A - Multilayer board - Google Patents
Multilayer board Download PDFInfo
- Publication number
- JP2015225941A JP2015225941A JP2014109687A JP2014109687A JP2015225941A JP 2015225941 A JP2015225941 A JP 2015225941A JP 2014109687 A JP2014109687 A JP 2014109687A JP 2014109687 A JP2014109687 A JP 2014109687A JP 2015225941 A JP2015225941 A JP 2015225941A
- Authority
- JP
- Japan
- Prior art keywords
- hole
- conductor
- interlayer connection
- insulating layer
- foil
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
Description
本発明は、絶縁層を積層してなる多層基板に関する。 The present invention relates to a multilayer substrate formed by laminating insulating layers.
従来の多層基板として、例えば、特許文献1に記載のビルドアップ基板がある。このビルドアップ基板では、上層の銅箔と下層の配線パターンとを導通させるメッキ層が形成されている。このメッキ層は次のように製造される。まず、片面に銅箔が形成された絶縁層に、銅箔側からレーザを照射することで、内層の配線パターンに達するビアホールを形成する。次に、銅箔上およびビアホール内に無電解メッキを施し、さらにその上に電解メッキを施す。 As a conventional multilayer substrate, for example, there is a build-up substrate described in Patent Document 1. In this build-up substrate, a plating layer is formed to connect the upper copper foil and the lower wiring pattern. This plated layer is manufactured as follows. First, a via hole reaching an inner wiring pattern is formed by irradiating a laser from the copper foil side onto an insulating layer having a copper foil formed on one side. Next, electroless plating is performed on the copper foil and in the via hole, and electrolytic plating is further performed thereon.
特許文献1に記載のビルドアップ基板では、電解メッキを施すための前処理として、メッキ層の成長が遅い無電解メッキを行う必要がある。このため、ビアホール内にメッキ層を形成する際、手間と時間がかかる。 In the build-up substrate described in Patent Document 1, it is necessary to perform electroless plating with a slow growth of a plating layer as a pretreatment for performing electrolytic plating. For this reason, it takes time and effort to form a plating layer in the via hole.
本発明の目的は、貫通孔や切欠部のような貫通部分内に金属膜を容易に形成することが可能な多層基板を提供することにある。 An object of the present invention is to provide a multilayer substrate capable of easily forming a metal film in a through portion such as a through hole or a notch.
本発明の多層基板は、積層体、層間接続貫通部および層間接続導体を備える。積層体は複数の絶縁層を積層してなる。層間接続貫通部は、積層体を積層方向に貫通する貫通部分を有する。層間接続貫通部には、積層体の両主面に位置する導体箔を互いに接続するように貫通部分の側壁に金属膜が形成されている。層間接続導体は、層間接続貫通部の近傍に形成され、積層方向に絶縁層を貫通する。積層体の両主面に位置する導体箔は、層間接続導体を介して互いに接続される。 The multilayer substrate of the present invention includes a laminate, an interlayer connection through portion, and an interlayer connection conductor. The laminate is formed by laminating a plurality of insulating layers. The interlayer connection penetrating portion has a penetrating portion that penetrates the stacked body in the stacking direction. In the interlayer connection penetrating portion, a metal film is formed on the side wall of the penetrating portion so as to connect the conductor foils located on both main surfaces of the laminate. The interlayer connection conductor is formed in the vicinity of the interlayer connection through portion, and penetrates the insulating layer in the stacking direction. The conductor foils located on both main surfaces of the multilayer body are connected to each other through interlayer connection conductors.
この構成では、積層体の両主面に位置する導体箔が層間接続導体を介して接続されるので、層間接続貫通部の近傍において上記導体箔をほぼ同電位にすることができる。これにより、貫通部分の側壁に金属膜を形成する際、無電解メッキを行わずに電解メッキにより貫通部分の側壁に金属膜を形成し易くなる。 In this configuration, since the conductor foils located on both main surfaces of the multilayer body are connected via the interlayer connection conductor, the conductor foils can be set to substantially the same potential in the vicinity of the interlayer connection through portion. Thereby, when forming a metal film on the side wall of a penetration part, it becomes easy to form a metal film on the side wall of a penetration part by electroplating, without performing electroless plating.
また、層間接続貫通部の近傍に、絶縁層に比べて硬質である層間接続導体が形成されている。このため、層間接続貫通部の変形を抑制することができ、延いては、貫通部分の側壁に形成された金属膜の断線を起こりにくくすることができる。また、層間接続貫通部の近傍において、導体箔は層間接続導体に接続されているので、導体箔が絶縁層から剥離することを防止することができる。 An interlayer connection conductor that is harder than the insulating layer is formed in the vicinity of the interlayer connection through portion. For this reason, it is possible to suppress the deformation of the interlayer connection penetrating portion, and thus it is possible to make it difficult to break the metal film formed on the side wall of the penetrating portion. Moreover, since the conductor foil is connected to the interlayer connection conductor in the vicinity of the interlayer connection through portion, it is possible to prevent the conductor foil from peeling off from the insulating layer.
本発明の多層基板では、金属膜は、貫通部分の側壁および積層体の両主面に位置する導体箔上を被覆するように形成されていることが好ましい。 In the multilayer substrate of the present invention, the metal film is preferably formed so as to cover the conductor foil located on the side wall of the penetrating portion and both main surfaces of the multilayer body.
本発明の多層基板では、層間接続導体は、平面視で貫通部分に沿って複数形成されることが好ましい。この構成では、貫通部分の変形および導体箔の剥離をさらに抑制することができる。 In the multilayer substrate of the present invention, it is preferable that a plurality of interlayer connection conductors are formed along the penetrating portion in plan view. With this configuration, deformation of the penetrating portion and peeling of the conductor foil can be further suppressed.
本発明の多層基板では、貫通部分は、貫通孔、または積層体の縁に形成された切欠部であってもよい。この構成では、貫通孔または切欠部の側壁に金属膜を容易に形成することができる。 In the multilayer substrate of the present invention, the penetrating portion may be a through hole or a notch formed at the edge of the laminate. In this configuration, the metal film can be easily formed on the side wall of the through hole or notch.
本発明の多層基板では、層間接続導体は、ビアホールに充填された導電ペーストが硬化することで形成されていることが好ましい。 In the multilayer substrate of the present invention, the interlayer connection conductor is preferably formed by curing the conductive paste filled in the via hole.
本発明によれば、多層基板の貫通部分内に金属膜を容易に形成することができる。 According to the present invention, the metal film can be easily formed in the through portion of the multilayer substrate.
《第1の実施形態》
本発明の第1の実施形態に係るフレキシブルケーブル10について説明する。フレキシブルケーブル10は本発明の多層基板の一例である。図1は、フレキシブルケーブル10の端部付近を示す外観斜視図である。図2は、フレキシブルケーブル10の端部付近を示す分解斜視図である。図3は、フレキシブルケーブル10の端部付近を示す分解平面図である。
<< First Embodiment >>
A
フレキシブルケーブル10は、矩形平板状であり、長手方向に長く延伸している。フレキシブルケーブル10は、絶縁層11Aおよび絶縁層11Bを積層してなる積層体16を備える。フレキシブルケーブル10では、絶縁層11Bの上面に絶縁層11Aが積層されている。フレキシブルケーブル10の端部の上面には、外部電極21Aおよび外部電極21Bが形成されている。フレキシブルケーブル10には、絶縁層11A、絶縁層11B、外部電極21Aおよび線状導体22Aを積層方向に貫通するスルーホール12Aが形成され、絶縁層11A、絶縁層11B、外部電極21Bおよび線状導体22Bを積層方向に貫通するスルーホール12Bが形成されている。スルーホール12Aおよびスルーホール12Bは本発明の層間接続貫通部の一例である。
The
絶縁層11Aおよび絶縁層11Bは、矩形平板状であり、長手方向に長く延伸している。絶縁層11Aおよび絶縁層11Bは液晶(LCP)やポリイミド(PI)のような熱可塑性樹脂等を材料とする。外部電極21Aおよび外部電極21Bは、矩形平板状であり、その長辺が絶縁層11Aの長辺に沿うように、絶縁層11Aの長手方向に並んで配置されている。
The
絶縁層11Bの下面には、線状導体22Aおよび線状導体22Bが形成されている。線状導体22Aは、絶縁層11Bの長手方向に延伸するように形成されている。スルーホール12Aは線状導体22Aの端部を貫通している。線状導体22Bは、線状導体22Aに対して平行に延伸するように形成されている。線状導体22Bの一部は、絶縁層11Bの端部で絶縁層11Bの短手方向に延伸している。スルーホール12Bは線状導体22Bの端部を貫通している。絶縁層11Bの下面には、線状導体22Aおよび線状導体22Bを保護するためのレジスト(図示せず)が形成されている。
A
外部電極21Aと線状導体22Aとは、8つの層間接続導体13Aにより接続されている。層間接続導体13Aは、積層方向に向けて絶縁層11Aおよび絶縁層11Bを貫通している。層間接続導体13Aは、平面視で、スルーホール12Aを囲むように複数形成され、外部電極21Aおよび線状導体22Aに重なっている。すなわち、層間接続導体13Aは、スルーホール12Aの近傍に形成され、積層方向に絶縁層11Aおよび絶縁層11Bを貫通している。層間接続導体13Aは、平面視で貫通部分に沿って複数形成されている。
The
外部電極21Bと線状導体22Bとは、8つの層間接続導体13Bにより接続されている。層間接続導体13Bは、積層方向に向けて絶縁層11Aおよび絶縁層11Bを貫通している。層間接続導体13Bは、平面視で、スルーホール12Bを囲むように形成され、外部電極21Bおよび線状導体22Bに重なっている。層間接続導体13Aおよび層間接続導体13Bは、ビアホールに充填された導電ペーストが硬化することで形成される。
The
図4は、フレキシブルケーブル10の模式的A−A断面図である。外部電極21Aと線状導体22Aとはスルーホール12Aの内壁部分により接続されている。外部電極21Aは、メッキ膜15で被覆された導体箔14Aからなる。線状導体22Aは、メッキ膜15で被覆された導体箔14Bからなる。線状導体22Bは、メッキ膜15で被覆された導体箔14Cからなる。
FIG. 4 is a schematic AA cross-sectional view of the
スルーホール12Aは、貫通孔17の内壁にメッキ膜15が形成されてなる。メッキ膜15は導体箔14Aと導体箔14Bとを接続している。すなわち、スルーホール12Aは、積層体16を積層方向に貫通する貫通孔17を有する。スルーホール12Aには、積層体16の両主面に位置する導体箔14Aおよび導体箔14Bを互いに接続するように貫通孔17の側壁にメッキ膜15が形成されている。貫通孔17は本発明の貫通部分の一例である。導体箔14A、導体箔14Bおよび導体箔14Cは銅箔等からなる。メッキ膜15は、電解メッキ(電析)された金属膜等からなる。
The through hole 12 </ b> A has a
導体箔14Aは絶縁層11Aの上面に形成されている。導体箔14Bは、平面視で導体箔14Aと重なるように絶縁層11Bの下面に形成されている。導体箔14Aおよび導体箔14Bは貫通孔17により貫通されている。導体箔14Aおよび導体箔14Bは層間接続導体13Aに接合している。積層体16の両主面に位置する導体箔14Aと導体箔14Bとは層間接続導体13Aを介して互いに接続されている。層間接続導体13Aは、絶縁層11Aの下面から上面に向けて先細りになっており、絶縁層11Bの上面から下面に向けて先細りになっている。メッキ膜15は、導体箔14A、導体箔14Bおよび貫通孔17の内壁を連続的に被覆している。すなわち、メッキ膜15は、貫通孔17の側壁ならびに積層体16の両主面に位置する導体箔14Aおよび導体箔14B上を被覆するように形成されている。なお、スルーホール12B付近の構造はスルーホール12A付近の構造と同様に形成されている。
The
図5および図6は、フレキシブルケーブル10の製造方法を示す模式的断面図である。まず、図5(A)に示すように、導体箔14Aと、外部電極21B(図1参照)のための導体箔とが片面に形成された基材25Aを用意する。基材25Aは、液晶(LCP)やポリイミド(PI)のような熱可塑性樹脂等を材料とする。以下では、基材の主面のうち導体箔が形成された主面を第1主面と称し、導体箔が形成されていない主面を第2主面と称する。
5 and 6 are schematic cross-sectional views illustrating a method for manufacturing the
次に、図5(B)に示すように、基材25Aの第1主面側から第2主面側に向けてパンチ29を押し出すことにより、導体箔14Aおよび基材25Aを貫通する貫通孔26Aを形成する。次に、図5(C)および図5(D)に示すように、基材25Aの上下を反転させ、基材25Aの第2主面側から第1主面側に向けてレーザを照射することにより、平面視で貫通孔26Aを囲むようにビアホール27を形成する。この際、レーザが基材25Aを貫通するが、導体箔14Aを貫通しないように、レーザの出力を調整する。これにより、第2主面側から第1主面側に向けて基材25Aを貫通し、底面が導体箔14Aからなるビアホール27が形成される。なお、ビアホール27を形成するために、レーザ加工に代えてエッチング技術等を用いてもよい。次に、図5(E)に示すように、ビアホール27に導電ペースト28Aを充填する。導電ペースト28Aは、例えば、スズや銅を主成分とした導電性材料からなる。
Next, as shown in FIG. 5 (B), the
次に、図6(A)に示すように、図5(A)〜図5(E)に示す工程と同様の工程により、導体箔14Bおよび導体箔14Cが片面に形成された基材25Bに貫通孔26Bおよびビアホールを形成し、そのビアホールに導電ペースト28Bを充填する。そして、基材25Aおよび基材25Bの第2主面同士を向かい合わせて、基材25Aおよび基材25Bを積層する。この際、平面視で基材25Aに形成された貫通孔26Aと基材25Bに形成された貫通孔26Bとが重なるようにする。
Next, as shown in FIG. 6 (A), the
次に、図6(B)に示すように、基材25Aおよび基材25Bを構成する熱可塑性樹脂が十分に軟化する温度で、積層された基材25Aおよび基材25Bを加熱しながら同時に加圧する(加熱圧着する)。これにより、基材25Aおよび基材25Bが一体化し、絶縁層11Aおよび絶縁層11Bが形成される。また、導電ペースト28Aおよび導電ペースト28Bが硬化し、一体化することで、導体箔14Aおよび導体箔14Bに接合する層間接続導体13Aが形成される。また、絶縁層11Aおよび絶縁層11Bを貫通する貫通孔17が形成される。
Next, as shown in FIG. 6B, the
次に、図6(C)に示すように、電解メッキにより、導体箔14A、導体箔14Bおよび導体箔14Cの表面にメッキ膜15を形成する。この際、導体箔14Aと導体箔14Bとが層間接続導体13Aにより接続され、導体箔14Aと導体箔14Bとをほぼ同電位することができるので、貫通孔17の内壁にもメッキ膜15が形成される。これにより、スルーホール12Aが形成される。なお、スルーホール12B(図2参照)は、上述の工程と並行して、上述の工程と同様の工程により形成される。以上の工程により、フレキシブルケーブル10が完成する。
Next, as shown in FIG. 6C, a
図7は、フレキシブルケーブル10と回路基板31との接合方法を示す模式的断面図である。まず、図7(A)に示すように、回路基板31の上面に形成された電極に半田32を印刷する。そして、平面視でフレキシブルケーブル10のスルーホール12Aと半田32とが重なるように、回路基板31の上面にフレキシブルケーブル10を配置する。次に、図7(B)に示すように、リフロー加熱により半田32を溶かす。スルーホール12Aの内壁面がメッキ膜15で形成されているので、半田32はスルーホール12A内に濡れ性良く濡れ広がる。半田32は、スルーホール12Aに充填されるとともに、フレキシブルケーブル10の上面まで到達する。このようにして、フレキシブルケーブル10と回路基板31とが接合される。
FIG. 7 is a schematic cross-sectional view showing a method for joining the
第1の実施形態では、図4とともに述べたように、導体箔14Aと導体箔14Bとが層間接続導体13Aにより接続される。このため、スルーホール12Aの近傍において導体箔14Aと導体箔14Bとをほぼ同電位にすることができる。これにより、貫通孔17の側壁にメッキ膜15を形成する際、無電解メッキを行わずに電解メッキにより貫通孔17の側壁にメッキ膜15を形成し易くなる。なお、上述の押出加工により、導体箔14Aおよび導体箔14Bが貫通孔17内に幾分押し込まれるので、貫通孔17内における導体箔14Aと導体箔14Bとの距離が短くなる。このため、貫通孔17の内壁にメッキ膜15が形成されやすくなる。
In the first embodiment, as described in conjunction with FIG. 4, the
また、スルーホール12Aの周囲に層間接続導体13Aが形成されている。層間接続導体13Aは絶縁層11Aおよび絶縁層11Bに比べて硬質である。このため、スルーホール12Aの変形を抑制することができ、延いては、貫通孔17の内壁に形成されたメッキ膜15の断線を起こりにくくすることができる。なお、スルーホール12Aの近傍に補強材をさらに配置してもよい。補強材は、絶縁層11Aおよび絶縁層11Bに比べて硬質であれば、樹脂材料から形成されてもよい。
An
また、導体箔14Aおよび導体箔14Bは層間接続導体13Aに接合している。このため、スルーホール12Aの近傍において、導体箔14Aおよび導体箔14Bが絶縁層11Aおよび絶縁層11Bから剥離することを防止することができる。
The
また、図6とともに述べたように、スルーホール12Aの内壁面にメッキ膜15が形成されているので、半田32はスルーホール12A内に濡れ広がりやすい。このため、メッキ膜15で被覆されたスルーホール12Aの内壁と半田32とが確実に接合されるので、スルーホール12Aを介した強固な接合を行うことができる。また、スルーホール12A内で半田32が濡れているかを、上から見て確認することができる。
In addition, as described with FIG. 6, since the
《第2の実施形態》
本発明の第2の実施形態に係る多層基板40について説明する。図8は多層基板40の模式的断面図である。多層基板40は、上から順に絶縁層41A〜絶縁層41Cを積層してなる積層体46を備える。絶縁層41Aの上面には導体箔44Aが形成されている。絶縁層41Aと絶縁層41Bとの間には導体箔44Bが形成されている。絶縁層41Cの下面には導体箔44Cが形成されている。
<< Second Embodiment >>
A
多層基板40は、貫通孔47の内壁にメッキ膜45が形成されてなるスルーホール42を備える。貫通孔47は絶縁層41A〜絶縁層41Cおよび導体箔44A〜導体箔44Cを積層方向に貫通する。メッキ膜45は、導体箔44A、導体箔44Cおよび貫通孔47の内壁を連続的に被覆している。すなわち、スルーホール42は、積層体46を積層方向に貫通する貫通孔47を有する。スルーホール42には、積層体46の両主面に位置する導体箔44Aおよび導体箔44Cを互いに接続するように貫通孔47の側壁にメッキ膜45が形成されている。
The
平面視でスルーホール42を囲むように、層間接続導体43Aおよび層間接続導体43Bが複数形成されている。層間接続導体43Aは、絶縁層41Aを積層方向に貫通し、導体箔44Aおよび導体箔44Bに接合している。導体箔44Aと導体箔44Bとは層間接続導体43Aにより接続されている。層間接続導体43Bは、絶縁層41Bおよび絶縁層41Cを積層方向に貫通し、導体箔44Bおよび導体箔44Cに接合している。導体箔44Bと導体箔44Cとは層間接続導体43Bにより接続されている。層間接続導体43Aと層間接続導体43Bとは平面視で重なっている。
A plurality of
すなわち、層間接続導体43Aおよび層間接続導体43Bは、スルーホール42の近傍に形成され、積層方向に絶縁層41A〜絶縁層41Cを貫通している。積層体46の両主面に位置する導体箔44Aおよび導体箔44Cは層間接続導体43Aおよび層間接続導体43Bを介して互いに接続されている。
That is, the
図9および図10は、多層基板40の製造方法を示す模式的断面図である。まず、図9(A)に示すように、片面に導体箔44Aが形成された基材46Aを用意する。次に、図9(B)に示すように、基材46Aの第2主面側から第1主面側に向けてレーザを照射することにより、所定位置にビアホール49を形成する。次に、図9(C)に示すように、ビアホール49に導電ペースト48Aを充填する。
9 and 10 are schematic cross-sectional views showing a method for manufacturing the
次に、図9(D)に示すように、図9(A)〜図9(C)に示す工程と同様の工程により、片面に導体箔44Bが形成された基材46Bにビアホールを形成し、そのビアホールに導電ペースト48Bを充填する。また、片面に導体箔44Cが形成された基材46Cにビアホールを形成し、そのビアホールに導電ペースト48Cを充填する。そして、基材46Aの第2主面と基材46Bの第1主面とが向かい合い、基材46Bおよび基材46Cの第2主面同士が向かい合うように、基材46A〜基材46Cを積層する。
Next, as shown in FIG. 9 (D), via holes are formed in the
次に、図9(E)に示すように、基材46A〜基材46Cを構成する熱可塑性樹脂が十分に軟化する温度で、積層された基材46A〜基材46Cを加熱しながら同時に加圧する。これにより、基材46A〜基材46Cが一体化し、絶縁層41A〜絶縁層41Cが形成される。また、導電ペースト48A〜導電ペースト48Cが硬化することで、層間接続導体43Aおよび層間接続導体43Bが形成される。
Next, as shown in FIG. 9E, the
次に、図10(A)および図10(B)に示すように、絶縁層41A〜絶縁層41Cおよび導体箔44A〜導体箔44Cを積層方向に貫通するようにパンチ29を押し出すことにより、貫通孔47を形成する。次に、図10(C)に示すように、電解メッキにより、導体箔44A、導体箔44Cおよび貫通孔47の内壁にメッキ膜45を形成する。以上の工程により、スルーホール42が形成された多層基板40が完成する。
Next, as shown in FIG. 10 (A) and FIG. 10 (B), the
各基材に貫通孔を形成した後、各基材を加熱圧着することで、多層基板にスルーホールを形成する場合、加熱圧着時に貫通孔が塞がるおそれがある。第2の実施形態では、基材46A〜基材46Cを加熱圧着してから、貫通孔47を形成する。このため、スルーホール42を確実に形成することができる。
When a through hole is formed in a multilayer substrate by forming each through hole in each base material and then thermocompression bonding the base material, the through hole may be blocked during the thermocompression bonding. In the second embodiment, the through-
また、層間接続導体43Aおよび層間接続導体43Bを形成した後、押出加工により貫通孔47を形成する。このため、押出加工する部分の周囲が層間接続導体43Aおよび層間接続導体43Bにより補強されるので、貫通孔47を形成しやすくなる。
Further, after forming the
また、導体箔44A〜導体箔44Cは、層間接続導体43Aおよび層間接続導体43Bにより接続されている。そして、電解メッキの開始時、導体箔44Bは貫通孔47の内壁に露出しているので、貫通孔47の内壁部分において、導体箔44A〜導体箔44Cの間隔は狭くなっている。このため、貫通孔47の内壁にメッキ膜45を形成しやすくなる。
The conductor foils 44A to 44C are connected by the
《第3の実施形態》
本発明の第3の実施形態に係る多層基板50について説明する。図11は多層基板50の端部付近を示す分解平面図である。多層基板50は絶縁層51Bの上面に絶縁層51Aを積層してなる積層体を備える。積層体の縁には切欠部52が形成されている。絶縁層51Aの上面の縁には導体箔54Aが形成されている。絶縁層51Bの下面には、その縁から絶縁層51Bの長手方向に沿って延伸する導体箔54Bが形成されている。切欠部52は、絶縁層51A、絶縁層51B、導体箔54Aおよび導体箔54Bを積層方向に貫通している。
<< Third Embodiment >>
A
平面視で切欠部52を囲むように、3つの層間接続導体53が形成されている。層間接続導体53は、絶縁層51Aおよび絶縁層51Bを積層方向に貫通し、導体箔54Aおよび導体箔54Bに接合している。導体箔54Aと導体箔54Bとは層間接続導体53により接続されている。導体箔54A、導体箔54Bおよび切欠部52の側壁は、メッキ膜(図示せず)により連続的に被覆している。
Three
すなわち、多層基板50は、絶縁層51Aおよび絶縁層51Bを積層してなる積層体を備える。積層体には、積層体を積層方向に貫通する切欠部52を有し、積層体の両主面に位置する導体箔54Aおよび導体箔54Bを互いに接続するように切欠部52の側壁にメッキ膜が形成されている層間接続貫通部が形成されている。層間接続導体53は、層間接続貫通部の近傍に形成され、積層方向に絶縁層51Aおよび絶縁層51Bを貫通している。積層体の両主面に位置する導体箔54Aおよび導体箔54Bは、層間接続導体53を介して互いに接続されている。
That is, the
10…フレキシブルケーブル
11A,11B,41A〜41C,51A,51B…絶縁層
12A,12B,42…スルーホール(層間接続貫通部)
13A,13B,43A,43B,53…層間接続導体
14A〜14C,44A〜44C,54A,54B…導体箔
15,45…メッキ膜(金属膜)
16,46…積層体
17,47…貫通孔(貫通部分)
21A,21B…外部電極
22A,22B…線状導体
25A,25B,46A〜46C…基材
26A,26B…貫通孔
27,49…ビアホール
28A,28B,48A〜48C…導電ペースト
29…パンチ
31…回路基板
32…半田
40,50…多層基板
52…切欠部
10 ...
13A, 13B, 43A, 43B, 53 ...
16, 46 ...
21A, 21B ...
Claims (5)
前記積層体を積層方向に貫通する貫通部分を有し、前記積層体の両主面に位置する導体箔を互いに接続するように前記貫通部分の側壁に金属膜が形成された層間接続貫通部と、
前記層間接続貫通部の近傍に形成され、積層方向に前記絶縁層を貫通する層間接続導体と、を備え、
前記積層体の両主面に位置する前記導体箔は、前記層間接続導体を介して互いに接続される、多層基板。 A laminate formed by laminating a plurality of insulating layers;
An interlayer connection through part having a through part penetrating the laminated body in the laminating direction and having a metal film formed on a side wall of the through part so as to connect conductor foils located on both principal surfaces of the laminated body; ,
An interlayer connection conductor formed in the vicinity of the interlayer connection penetrating portion and penetrating the insulating layer in the stacking direction; and
The multilayer substrate in which the conductor foils located on both main surfaces of the multilayer body are connected to each other via the interlayer connection conductor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014109687A JP6535980B2 (en) | 2014-05-28 | 2014-05-28 | Flexible multilayer board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014109687A JP6535980B2 (en) | 2014-05-28 | 2014-05-28 | Flexible multilayer board |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018122728A Division JP6569780B2 (en) | 2018-06-28 | 2018-06-28 | Bonding structure of flexible multilayer substrate and circuit board, manufacturing method of flexible multilayer substrate, and bonding method of flexible multilayer substrate and circuit substrate |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015225941A true JP2015225941A (en) | 2015-12-14 |
JP6535980B2 JP6535980B2 (en) | 2019-07-03 |
Family
ID=54842501
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014109687A Active JP6535980B2 (en) | 2014-05-28 | 2014-05-28 | Flexible multilayer board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6535980B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2019225488A1 (en) * | 2018-05-21 | 2021-04-22 | 株式会社村田製作所 | Wafer bonding structure |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05327211A (en) * | 1992-05-14 | 1993-12-10 | Nitto Denko Corp | Multilayer flexible printed board and manufacture thereof |
JPH0750464A (en) * | 1993-08-06 | 1995-02-21 | Mitsubishi Electric Corp | Cut throughhole substrate and its manufacture |
JP2004039793A (en) * | 2002-07-02 | 2004-02-05 | O K Print:Kk | Wiring board and method of manufacturing the same |
JP2004111701A (en) * | 2002-09-19 | 2004-04-08 | Denso Corp | Printed wiring board and its manufacturing method |
JP2004134679A (en) * | 2002-10-11 | 2004-04-30 | Dainippon Printing Co Ltd | Core substrate, manufacturing method thereof, and multilayer wiring board |
JP2005223266A (en) * | 2004-02-09 | 2005-08-18 | Sharp Corp | Manufacturing method of through-hole in end face of board |
JP2008091603A (en) * | 2006-10-02 | 2008-04-17 | Matsushita Electric Ind Co Ltd | Buildup wiring board |
JP2008172094A (en) * | 2007-01-12 | 2008-07-24 | Calsonic Kansei Corp | Circuit board and electronic apparatus |
-
2014
- 2014-05-28 JP JP2014109687A patent/JP6535980B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05327211A (en) * | 1992-05-14 | 1993-12-10 | Nitto Denko Corp | Multilayer flexible printed board and manufacture thereof |
JPH0750464A (en) * | 1993-08-06 | 1995-02-21 | Mitsubishi Electric Corp | Cut throughhole substrate and its manufacture |
JP2004039793A (en) * | 2002-07-02 | 2004-02-05 | O K Print:Kk | Wiring board and method of manufacturing the same |
JP2004111701A (en) * | 2002-09-19 | 2004-04-08 | Denso Corp | Printed wiring board and its manufacturing method |
JP2004134679A (en) * | 2002-10-11 | 2004-04-30 | Dainippon Printing Co Ltd | Core substrate, manufacturing method thereof, and multilayer wiring board |
JP2005223266A (en) * | 2004-02-09 | 2005-08-18 | Sharp Corp | Manufacturing method of through-hole in end face of board |
JP2008091603A (en) * | 2006-10-02 | 2008-04-17 | Matsushita Electric Ind Co Ltd | Buildup wiring board |
JP2008172094A (en) * | 2007-01-12 | 2008-07-24 | Calsonic Kansei Corp | Circuit board and electronic apparatus |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2019225488A1 (en) * | 2018-05-21 | 2021-04-22 | 株式会社村田製作所 | Wafer bonding structure |
US11096282B2 (en) | 2018-05-21 | 2021-08-17 | Murata Manufacturing Co., Ltd. | Substrate bonding structure |
Also Published As
Publication number | Publication date |
---|---|
JP6535980B2 (en) | 2019-07-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5360494B2 (en) | Multilayer wiring substrate, method for manufacturing multilayer wiring substrate, and via fill method | |
US8549744B2 (en) | Printed circuit board using bump and method for manufacturing thereof | |
US20150271923A1 (en) | Printed wiring board and method for manufacturing printed wiring board | |
KR101516531B1 (en) | Circuit board, and manufacturing method for circuit board | |
JP2008258357A (en) | Rigid flexible board and manufacturing method thereof | |
JP2007150313A (en) | Core substrate using paste bumps, multilayer printed circuit board and method of manufacturing core substrate | |
KR102268388B1 (en) | Printed circuit board and manufacturing method thereof | |
JP6569780B2 (en) | Bonding structure of flexible multilayer substrate and circuit board, manufacturing method of flexible multilayer substrate, and bonding method of flexible multilayer substrate and circuit substrate | |
JP6535980B2 (en) | Flexible multilayer board | |
WO2017138104A1 (en) | Substrate and method for manufacturing substrate | |
JP2017034178A (en) | Multilayer substrate, component mounting substrate, and manufacturing method of component mounting substrate | |
JP6105517B2 (en) | Wiring board | |
WO2015125951A1 (en) | Manufacturing method for multilayer substrate and multilayer substrate | |
JP6998744B2 (en) | Built-in component board | |
JP2013074270A (en) | Manufacturing method of rigid flexible printed wiring board | |
JP6319447B2 (en) | Resin multilayer board | |
JP2015159205A (en) | Manufacturing method of multilayer substrate | |
TWI643538B (en) | Multilayer printed circuit board with thickness difference structure and method for manufacturing same | |
JP2019091897A (en) | Component mounting resin substrate | |
JP2005158923A (en) | Method for manufacturing multilayer printed wiring board | |
JP2008258358A (en) | Rigid flexible board and manufacturing method thereof | |
US20170062100A1 (en) | Method for manufacturing multilayer substrate | |
JP6387226B2 (en) | Composite board | |
JP2014068047A (en) | Method for manufacturing multilayer printed wiring board | |
JP6197954B2 (en) | Component built-in substrate and method for manufacturing component built-in substrate |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170208 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20171012 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171024 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180529 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180628 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20181127 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190220 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20190228 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190507 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190520 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6535980 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |