JP6105517B2 - Wiring board - Google Patents

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Description

本発明は、半導体素子等を搭載するための配線基板に関するものである。   The present invention relates to a wiring board for mounting a semiconductor element or the like.

近年、携帯電話やゲーム機などに代表される電子機器の高機能化が進む中で、それらに使用される配線基板には、演算処理用等の高機能な大型の半導体素子が搭載されるものがある。   In recent years, as electronic devices typified by mobile phones and game machines have become highly functional, wiring boards used for them are equipped with large-scale, high-performance semiconductor elements for arithmetic processing, etc. There is.

図5に、このような大型の半導体素子が搭載される従来の配線基板Bを示す。図5(a)は、配線基板Bの上面図であり、図5(b)は、図5(a)のY−Y間を通る断面図である。
配線基板Bは、絶縁基板21と、配線導体22と、絶縁層23と、ソルダーレジスト層24とを備えている。配線基板Bの上面中央部には、大型の半導体素子Sを搭載するための半導体素子搭載部21aが形成されている。
FIG. 5 shows a conventional wiring board B on which such a large semiconductor element is mounted. FIG. 5A is a top view of the wiring board B, and FIG. 5B is a cross-sectional view taken along the line Y-Y in FIG.
The wiring board B includes an insulating substrate 21, a wiring conductor 22, an insulating layer 23, and a solder resist layer 24. A semiconductor element mounting portion 21 a for mounting a large-sized semiconductor element S is formed at the center of the upper surface of the wiring board B.

絶縁基板21は、例えばガラス−エポキシ樹脂から成る。絶縁基板21には、その上面から下面にかけて貫通する複数のスルーホール25が形成されている。絶縁基板21の上下面およびスルーホール25内には、配線導体22の一部が被着されている。絶縁基板21上面の配線導体22は、配線基板B上面側における下層導体26を形成している。また、絶縁基板21下面の配線導体22は、外部の電気回路基板に接続される外部接続パッド27を形成している。   The insulating substrate 21 is made of, for example, glass-epoxy resin. The insulating substrate 21 is formed with a plurality of through holes 25 penetrating from the upper surface to the lower surface. A part of the wiring conductor 22 is deposited on the upper and lower surfaces of the insulating substrate 21 and in the through hole 25. The wiring conductor 22 on the upper surface of the insulating substrate 21 forms a lower layer conductor 26 on the upper surface side of the wiring substrate B. Further, the wiring conductor 22 on the lower surface of the insulating substrate 21 forms an external connection pad 27 connected to an external electric circuit board.

絶縁層23は、絶縁基板21の上面に積層されている。絶縁層23には複数のビアホール28が形成されている。絶縁層23の上面およびビアホール28内には配線導体22の一部が被着されている。絶縁層23の上面に被着された配線導体22は、配線基板B上面側における上層導体29を形成している。そして、ビアホール28内に被着された配線導体22は、上層導体29と下層導体26とを接続するビア導体30を形成している。   The insulating layer 23 is stacked on the upper surface of the insulating substrate 21. A plurality of via holes 28 are formed in the insulating layer 23. A part of the wiring conductor 22 is deposited on the upper surface of the insulating layer 23 and in the via hole 28. The wiring conductor 22 deposited on the upper surface of the insulating layer 23 forms an upper layer conductor 29 on the upper surface side of the wiring board B. The wiring conductor 22 deposited in the via hole 28 forms a via conductor 30 that connects the upper layer conductor 29 and the lower layer conductor 26.

半導体素子搭載部21aには、半導体素子Sの電極Tと接続される半導体素子接続パッド31が格子状に形成されている。各半導体素子接続パッド31は、その直下に形成された一つのビア導体30により下層導体26に接続されている。   Semiconductor element connection pads 31 connected to the electrodes T of the semiconductor element S are formed in a lattice shape on the semiconductor element mounting portion 21a. Each semiconductor element connection pad 31 is connected to the lower layer conductor 26 by one via conductor 30 formed immediately below the pad.

ソルダーレジスト層24は、絶縁層23の上面および絶縁基板21の下面に被着されている。上面のソルダーレジスト層24は、半導体素子接続パッド31を露出する第1開口部24aを有している。そして、下面のソルダーレジスト層24は、外部接続パッド27を露出する第2開口部24bを有している。   The solder resist layer 24 is attached to the upper surface of the insulating layer 23 and the lower surface of the insulating substrate 21. The solder resist layer 24 on the upper surface has a first opening 24 a that exposes the semiconductor element connection pad 31. The solder resist layer 24 on the lower surface has a second opening 24 b that exposes the external connection pad 27.

そして、半導体素子Sの電極Tを、それぞれ対応する半導体素子接続パッド31に半田を介して接続するとともに、外部接続パッド27を外部の電気回路基板の配線導体に半田を介して接続することにより、半導体素子Sが外部の電気回路基板に電気的に接続されて稼働する。   Then, the electrodes T of the semiconductor element S are connected to the corresponding semiconductor element connection pads 31 via solder, and the external connection pads 27 are connected to the wiring conductors of the external electric circuit board via solder. The semiconductor element S operates by being electrically connected to an external electric circuit board.

ところが、上述のように電子機器の高機能化に伴い半導体素子Sが大型化してくると、半導体素子Sを配線基板Bに半田で接続するときや、半導体素子Sが稼働するときの熱履歴により、半導体素子Sと配線基板Bとの間に大きな熱伸縮差が生じるようになる。その結果、半導体素子Sの電極Tとこれに接続された半導体素子接続パッド31との間に大きな熱応力が発生し、その熱応力がビア導体30と下層導体26との接続部に集中して作用する。特に、半導体素子搭載部21aの中心部から離れた位置にある半導体素子搭載部21aの外周角部において、半導体素子Sと配線基板Bとの間に最も大きな熱伸縮差が生じる。このため、半導体素子搭載部21aの外周角部におけるビア導体30と下層導体26との接合面にクラックが発生しやすくなり、半導体素子Sを安定的に稼働させることができない場合がある。なお、半導体素子搭載部21aの中心部とは、半導体素子搭載部21aの一対の対角線が交わる交点を指す。   However, as described above, when the semiconductor element S is increased in size with the increase in functionality of the electronic device, the semiconductor element S is connected to the wiring board B by soldering or due to the thermal history when the semiconductor element S is operated. A large thermal expansion / contraction difference occurs between the semiconductor element S and the wiring board B. As a result, a large thermal stress is generated between the electrode T of the semiconductor element S and the semiconductor element connection pad 31 connected thereto, and the thermal stress is concentrated on the connection portion between the via conductor 30 and the lower layer conductor 26. Works. In particular, the largest thermal expansion / contraction difference occurs between the semiconductor element S and the wiring board B at the outer peripheral corner portion of the semiconductor element mounting portion 21a located at a position away from the central portion of the semiconductor element mounting portion 21a. For this reason, cracks are likely to occur at the joint surface between the via conductor 30 and the lower layer conductor 26 at the outer peripheral corner of the semiconductor element mounting portion 21a, and the semiconductor element S may not be stably operated. Note that the central portion of the semiconductor element mounting portion 21a refers to an intersection where a pair of diagonal lines of the semiconductor element mounting portion 21a intersect.

特開2009−71299号公報JP 2009-71299 A

本発明は、ビア導体と下層導体との接合強度を向上させることで、半導体素子と配線基板との熱伸縮差により生じる応力でビア導体と下層導体との間にクラックが発生することを抑制する。これにより、半導体素子を安定的に稼働させることが可能な配線基板を提供することを課題とする。   The present invention suppresses the occurrence of cracks between the via conductor and the lower layer conductor due to the stress caused by the difference in thermal expansion and contraction between the semiconductor element and the wiring board by improving the bonding strength between the via conductor and the lower layer conductor. . Accordingly, an object is to provide a wiring board capable of stably operating a semiconductor element.

本発明の配線基板は、下層導体と、下層導体上に形成された絶縁層と、絶縁層上に形成された四角形状の半導体素子搭載部と、半導体素子搭載部に格子状に配列された複数の半導体素子接続パッドと、半導体素子接続パッド下の絶縁層に下層導体を底面として形成されたビアホールと、ビアホール内に下層導体と接続するように充填されており、かつ半導体素子接続パッドと一体的に形成されたビア導体とを具備して成る配線基板であって、半導体素子搭載部の中央部に位置する少なくとも一部の半導体素子接続パッドには、一つの半導体素子接続パッドに対して一つのビア導体が付設されているとともに、少なくとも半導体素子搭載部の外周角部に形成された半導体素子接続パッドは、一つの半導体素子接続パッドに対して複数のビア導体が付設されており、絶縁層の表面に、半導体素子接続パッドを露出する開口部を有するソルダーレジスト層が被着されているとともに、複数のビア導体が付設された半導体素子接続パッドを露出する開口部の径が、一つのビア導体が付設された半導体素子接続パッドを露出する開口部の径よりも大きいことを特徴とするものである。
The wiring board according to the present invention includes a lower layer conductor, an insulating layer formed on the lower layer conductor, a rectangular semiconductor element mounting portion formed on the insulating layer, and a plurality of grids arranged in a lattice pattern on the semiconductor element mounting portion. The semiconductor element connection pad, the via hole formed in the insulating layer under the semiconductor element connection pad with the lower layer conductor as the bottom surface, and the via hole is filled so as to be connected to the lower layer conductor and integrated with the semiconductor element connection pad And at least a part of the semiconductor element connection pads located in the center of the semiconductor element mounting portion, one wiring for each semiconductor element connection pad. with the via conductor is attached, at least a semiconductor element mounting portion semiconductor element connection pads formed on the outer peripheral corner portion of one of the semiconductor elements a plurality of vias electrically to the connection pads Opening exposing There are attached on the surface of the insulating layer, with a solder resist layer having an opening exposing the semiconductor element connection pads are deposited, the semiconductor element connection pads in which a plurality of via conductors are attached The diameter of the portion is larger than the diameter of the opening that exposes the semiconductor element connection pad provided with one via conductor .

本発明の配線基板によれば、複数のビア導体が付設された半導体素子接続パッドを露出する開口部の径が、一つのビア導体が付設された半導体素子接続パッドを露出する開口部の径よりも大きく形成されている。これにより、半導体素子と配線基板との熱伸縮の差に起因して発生する応力が特に集中する半導体素子搭載部の外周角部において、半導体素子の電極と半導体素子接続パッドとの接続面積を大きくすることで両者の接合強度が向上できる。その結果、半導体素子搭載部の外周角部におけるビア導体と下層導体との接合面にクラックが発生することを抑制して、半導体素子を安定的に稼働させることが可能な配線基板を提供することができる。 According to the wiring board of the present invention, the diameter of the opening that exposes the semiconductor element connection pad provided with a plurality of via conductors is larger than the diameter of the opening that exposes the semiconductor element connection pad provided with one via conductor. Is also formed large. As a result, the connection area between the electrode of the semiconductor element and the semiconductor element connection pad is increased at the outer peripheral corner of the semiconductor element mounting portion where the stress caused by the difference in thermal expansion and contraction between the semiconductor element and the wiring board is particularly concentrated. By doing so, both joint strength can be improved. As a result, it is possible to provide a wiring board capable of stably operating a semiconductor element by suppressing the occurrence of cracks in the joint surface between the via conductor and the lower layer conductor at the outer peripheral corner of the semiconductor element mounting portion. Can do.

図1(a)および(b)は、本発明の配線基板の実施の形態の一例を示す概略上面図および断面図である。1A and 1B are a schematic top view and a cross-sectional view showing an example of an embodiment of a wiring board according to the present invention. 図2は、本発明の配線基板の別の実施の形態の一例を示す概略上面図である。FIG. 2 is a schematic top view showing an example of another embodiment of the wiring board of the present invention. 図3は、本発明の配線基板のさらに別の実施の形態の一例を示す概略上面図である。FIG. 3 is a schematic top view showing an example of still another embodiment of the wiring board of the present invention. 図4(a)および(b)は、本発明の配線基板の異なる実施形態の一例を示す概略上面図および断面図である。4A and 4B are a schematic top view and a cross-sectional view showing an example of different embodiments of the wiring board of the present invention. 図5は、本発明の配線基板のさらに異なる実施形態の一例を示す概略断面図である。FIG. 5 is a schematic cross-sectional view showing an example of still another embodiment of the wiring board of the present invention. 図6(a)および(b)は、従来の配線基板の実施の形態の一例を示す概略上面図および断面図である。6A and 6B are a schematic top view and a cross-sectional view showing an example of an embodiment of a conventional wiring board.

次に、本発明の配線基板の実施形態の一例を、図1を基に説明する。図1(a)は、配線基板Aの上面図であり、図1(b)は、図1(a)のX−X間を通る断面図である。
配線基板Aは、絶縁基板1と、配線導体2と、絶縁層3と、ソルダーレジスト層4とを備えている。配線基板Aの上面中央部には、例えば、演算処理用等の大型の半導体素子Sを搭載するための半導体素子搭載部1aが形成されている。
Next, an example of an embodiment of the wiring board of the present invention will be described with reference to FIG. FIG. 1A is a top view of the wiring board A, and FIG. 1B is a cross-sectional view taken along the line XX in FIG.
The wiring board A includes an insulating substrate 1, a wiring conductor 2, an insulating layer 3, and a solder resist layer 4. In the center of the upper surface of the wiring board A, for example, a semiconductor element mounting portion 1a for mounting a large semiconductor element S for arithmetic processing or the like is formed.

絶縁基板1は、例えばガラス−エポキシ樹脂から成る。絶縁基板1には、その上面から下面にかけて貫通する複数のスルーホール5が形成されている。絶縁基板1の上下面およびスルーホール5内には、配線導体2の一部が被着されている。絶縁基板1上面の配線導体2は、配線基板A上面側における下層導体6を形成している。また、絶縁基板1下面の配線導体2は、外部の電気回路基板に接続される外部接続パッド7を形成している。そして、スルーホール5内に被着された配線導体2により、下層導体6と外部接続パッド7とが電気的に接続されている。   The insulating substrate 1 is made of, for example, glass-epoxy resin. The insulating substrate 1 is formed with a plurality of through holes 5 penetrating from the upper surface to the lower surface. A part of the wiring conductor 2 is deposited on the upper and lower surfaces of the insulating substrate 1 and in the through hole 5. The wiring conductor 2 on the upper surface of the insulating substrate 1 forms a lower layer conductor 6 on the upper surface side of the wiring substrate A. The wiring conductor 2 on the lower surface of the insulating substrate 1 forms an external connection pad 7 connected to an external electric circuit board. The lower conductor 6 and the external connection pad 7 are electrically connected by the wiring conductor 2 deposited in the through hole 5.

絶縁基板1は、例えば次のように形成される。まず、ガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料を、圧力下で熱硬化して絶縁板を形成する。次に、ドリル加工やブラスト加工、あるいはレーザー加工によりスルーホール5を形成することで絶縁基板1が形成される。   The insulating substrate 1 is formed as follows, for example. First, an electrically insulating material obtained by impregnating a glass cloth with a thermosetting resin such as an epoxy resin or a bismaleimide triazine resin is thermoset under pressure to form an insulating plate. Next, the insulating substrate 1 is formed by forming the through hole 5 by drilling, blasting, or laser processing.

絶縁層3は、絶縁基板1の上面に積層されている。絶縁層3は、例えばエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る電気絶縁シートを、真空状態で絶縁基板1上にラミネートした後で熱硬化することで形成される。絶縁層3には、後述する半導体素子接続パッド11の直下にビアホール8が形成されている。そして、少なくとも半導体素子搭載部1aの外周角部の半導体素子接続パッド11下の絶縁層3には、一つの半導体素子接続パッド11に対して二つのビアホール8が形成されている。ビアホール8は、例えばレーザー加工で形成される。なお、レーザー加工後は、デスミア処理を行うことが好ましい。なお、ビアホール8は、下層導体6を底面として形成されている。   The insulating layer 3 is laminated on the upper surface of the insulating substrate 1. The insulating layer 3 is formed by, for example, laminating an electric insulating sheet made of a thermosetting resin such as an epoxy resin or a bismaleimide triazine resin on the insulating substrate 1 in a vacuum state, and then thermosetting it. A via hole 8 is formed in the insulating layer 3 immediately below a semiconductor element connection pad 11 described later. Two via holes 8 are formed for one semiconductor element connection pad 11 in at least the insulating layer 3 under the semiconductor element connection pad 11 at the outer peripheral corner of the semiconductor element mounting portion 1a. The via hole 8 is formed by, for example, laser processing. In addition, it is preferable to perform a desmear process after laser processing. The via hole 8 is formed with the lower layer conductor 6 as a bottom surface.

絶縁層3の上面およびビアホール8内には配線導体2の一部が被着されている。絶縁層3の上面に被着された配線導体2は、配線基板A上面側における上層導体9を形成している。また、ビアホール8内に被着された配線導体2は、上層導体9と一体的に形成されたビア導体10を形成している。ビア導体10は、ビアホール8内を充填しており、上層導体9と下層導体6とを接続している。これらの上層導体9およびビア導体10は、銅めっき等の良導電性材料から成り、例えば周知のセミアディティブ法により形成される。   A part of the wiring conductor 2 is deposited on the upper surface of the insulating layer 3 and in the via hole 8. The wiring conductor 2 deposited on the upper surface of the insulating layer 3 forms an upper layer conductor 9 on the upper surface side of the wiring board A. Further, the wiring conductor 2 deposited in the via hole 8 forms a via conductor 10 formed integrally with the upper layer conductor 9. The via conductor 10 fills the via hole 8 and connects the upper layer conductor 9 and the lower layer conductor 6. These upper layer conductors 9 and via conductors 10 are made of a highly conductive material such as copper plating, and are formed by, for example, a known semi-additive method.

上層導体9の一部は、半導体素子搭載部1aにおいて、半導体素子Sの電極Tと接続される半導体素子接続パッド11を形成している。半導体素子接続パッド11は、半導体素子搭載部1aにおいて格子状に形成されている。半導体素子接続パッド11は、その直下に形成されたビア導体10により下層導体6に接続されている。このとき、半導体素子搭載部1aの外周角部においては、一つの半導体素子接続パッド11に対して二つのビアホール8が形成されている。したがって半導体素子搭載部1aの外周角部においては、一つの半導体素子接続パッド11に対してこれと一体的に形成された二つのビア導体10が下層導体6と接続されている。
なお、複数のビア導体10が付設される半導体素子接続パッド11と成る上層導体9の平面形状は、円形のみならず楕円形や長円形あるいは長方形などに形成してもよい。このように形成することで、上層導体9の面積増加を抑えつつ、複数のビア導体10を上層導体9の下側に形成することが可能になる。
A part of the upper layer conductor 9 forms a semiconductor element connection pad 11 connected to the electrode T of the semiconductor element S in the semiconductor element mounting portion 1a. The semiconductor element connection pads 11 are formed in a lattice shape in the semiconductor element mounting portion 1a. The semiconductor element connection pad 11 is connected to the lower layer conductor 6 by a via conductor 10 formed immediately therebelow. At this time, two via holes 8 are formed for one semiconductor element connection pad 11 at the outer peripheral corner of the semiconductor element mounting portion 1a. Therefore, at the outer peripheral corner of the semiconductor element mounting portion 1a, two via conductors 10 formed integrally with the semiconductor element connection pad 11 are connected to the lower layer conductor 6.
Note that the planar shape of the upper layer conductor 9 that becomes the semiconductor element connection pad 11 to which the plurality of via conductors 10 are attached may be formed not only in a circular shape but also in an elliptical shape, an oval shape, a rectangular shape, or the like. By forming in this way, it is possible to form the plurality of via conductors 10 below the upper layer conductor 9 while suppressing an increase in the area of the upper layer conductor 9.

ソルダーレジスト層4は、絶縁層3の上面および絶縁基板1の下面に被着されている。絶縁層3上面のソルダーレジスト層4は、半導体素子接続パッド11を露出する第1開口部4aを有している。そして、絶縁基板1下面のソルダーレジスト層4は、外部接続パッド7を露出する第2開口部4bを有している。   The solder resist layer 4 is attached to the upper surface of the insulating layer 3 and the lower surface of the insulating substrate 1. The solder resist layer 4 on the upper surface of the insulating layer 3 has a first opening 4 a that exposes the semiconductor element connection pad 11. The solder resist layer 4 on the lower surface of the insulating substrate 1 has a second opening 4b exposing the external connection pad 7.

ソルダーレジスト層4は、例えばエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂を含有する電気絶縁材料から成る樹脂ペーストまたはフィルムを絶縁基板1の上に塗布または貼着して熱硬化させることにより形成される。   The solder resist layer 4 is formed by, for example, applying or pasting a resin paste or film made of an electrically insulating material containing a thermosetting resin such as an epoxy resin or a polyimide resin on the insulating substrate 1 and thermosetting it. The

そして、半導体素子Sの電極Tを、それぞれ対応する半導体素子接続パッド11に半田を介して接続するとともに、外部接続パッド7を外部の電気回路基板の配線導体に半田を介して接続することにより、半導体素子Sが外部の電気回路基板に電気的に接続されて稼働する。   Then, the electrodes T of the semiconductor element S are connected to the corresponding semiconductor element connection pads 11 via solder, and the external connection pads 7 are connected to the wiring conductors of the external electric circuit board via solder. The semiconductor element S operates by being electrically connected to an external electric circuit board.

ところで、本例の配線基板Aにおいては、少なくとも半導体素子搭載部1aの外周角部に位置する半導体素子接続パッド11は、一つの半導体素子接続パッド11に対して複数のビア導体10が付設されている。したがって、これらの半導体素子接続パッド11においては、一つの半導体素子接続パッド11対して複数のビア導体10が下層導体6に接続されるため、ビア導体10と下層導体6との接続面が大きくなりビア導体10と下層導体6との接合強度を向上させることができる。これにより、半導体素子搭載部1aの中心部から離れた位置にある半導体素子搭載部1aの外周角部において、半導体素子Sと配線基板Aとの熱伸縮の差に起因して発生する応力により、半導体素子搭載部1aの外周角部におけるビア導体10と下層導体6との接合面にクラックが発生することを抑制して、半導体素子Sを安定的に稼働させることが可能な配線基板Aを提供することができる。
なお、半導体素子Sと配線基板Aとの熱伸縮の差に起因して発生する応力は、各ビア導体10と半導体素子搭載部1aの中心とを結ぶ方向に沿って生じる。このため、半導体素子搭載部1aの外周角部において一つの半導体素子接続パッド11に対して形成される複数のビア導体10は、半導体素子搭載部1aの中心に向かう方向に沿って並ぶように配置することでより耐応力性が向上する。
By the way, in the wiring board A of this example, at least the semiconductor element connection pad 11 located at the outer peripheral corner of the semiconductor element mounting portion 1a has a plurality of via conductors 10 attached to one semiconductor element connection pad 11. Yes. Therefore, in these semiconductor element connection pads 11, a plurality of via conductors 10 are connected to the lower layer conductor 6 for one semiconductor element connection pad 11, so that the connection surface between the via conductor 10 and the lower layer conductor 6 becomes large. The bonding strength between the via conductor 10 and the lower conductor 6 can be improved. As a result, due to the stress generated due to the difference in thermal expansion and contraction between the semiconductor element S and the wiring board A at the outer peripheral corner of the semiconductor element mounting part 1a located away from the central part of the semiconductor element mounting part 1a, Provided is a wiring board A capable of stably operating the semiconductor element S by suppressing the occurrence of cracks in the joint surface between the via conductor 10 and the lower layer conductor 6 at the outer peripheral corner of the semiconductor element mounting portion 1a. can do.
The stress generated due to the difference in thermal expansion and contraction between the semiconductor element S and the wiring board A is generated along the direction connecting each via conductor 10 and the center of the semiconductor element mounting portion 1a. Therefore, the plurality of via conductors 10 formed with respect to one semiconductor element connection pad 11 at the outer peripheral corner of the semiconductor element mounting portion 1a are arranged so as to be aligned along the direction toward the center of the semiconductor element mounting portion 1a. This improves the stress resistance.

なお、本発明は上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の実施形態の一例では、図1に示したように、絶縁層3は、絶縁基板1の上面に単層で積層された構造であるが、同一または異なる電気絶縁材料から成る複数の絶縁層を多層に積層した多層構造であってもよい。また、絶縁基板1の下面に絶縁層を単層もしくは多層に積層した構造であってもよい。   In addition, this invention is not limited to an example of above-mentioned embodiment, A various change is possible if it is a range which does not deviate from the summary of this invention. For example, in the example of the above-described embodiment, as shown in FIG. 1, the insulating layer 3 has a structure in which a single layer is laminated on the upper surface of the insulating substrate 1, but a plurality of the same or different electrically insulating materials are used. A multilayer structure in which insulating layers are stacked in multiple layers may be used. Moreover, the structure which laminated | stacked the insulating layer on the lower surface of the insulating substrate 1 in the single layer or the multilayer may be sufficient.

また、例えば、上述の実施形態の一例では、図1に示したように、一つの半導体素子接続パッド11に対して複数のビア導体10が付設される半導体素子接続パッド11は、半導体素子搭載部1aの各外周角部に形成された一つずつの半導体素子接続パッド11のみであるが、図2や図3に示すように、半導体素子搭載部1aの各外周角部に形成された複数の半導体素子接続パッド11に対して、それぞれの半導体素子接続パッド11に複数のビア導体10を付設しても良い。   Further, for example, in the example of the above-described embodiment, as illustrated in FIG. 1, the semiconductor element connection pad 11 in which a plurality of via conductors 10 are attached to one semiconductor element connection pad 11 is a semiconductor element mounting portion. Although only one semiconductor element connection pad 11 is formed at each outer peripheral corner portion of 1a, as shown in FIG. 2 and FIG. 3, a plurality of formed at each outer peripheral corner portion of the semiconductor element mounting portion 1a. A plurality of via conductors 10 may be attached to each semiconductor element connection pad 11 with respect to the semiconductor element connection pads 11.

さらに、図1に示した実施形態例では、半導体素子搭載部1aにおいて、外周角部に位置する半導体素子接続パッド11と、それ以外の半導体素子接続パッド11とを露出する開口部4aの開口径の大きさが同じ例を示したが、図4に示す配線基板A3のように、二つのビア導体10が付設された半導体素子接続パッド11を露出する開口部14aの開口径を、一つのビア導体10が付設された半導体素子接続パッド11を露出する開口部4aの開口径より大きくしてもよい。このようにすることによって、半導体素子Sと配線基板A3との熱伸縮の差に起因して発生する応力が特に集中する半導体素子搭載部1aの外周角部において、半導体素子Sの電極Tと半導体素子接続パッド11との接続面積を大きくすることで両者の接合強度が向上できる。その結果、半導体素子Sと配線基板A3との接続を強固に維持することが可能になる。
なお、図2や図3に示したように、半導体素子搭載部1aの各外周角部に、一つの半導体素子接続パッドに対して付設される二つのビア導体10が複数組形成されている場合、これらの二つのビア導体10と一体的に形成された半導体素子接続パッドを露出する複数の開口部の開口径を大きくしてもよい。
Further, in the embodiment shown in FIG. 1, in the semiconductor element mounting portion 1a, the opening diameter of the opening 4a exposing the semiconductor element connection pad 11 located at the outer peripheral corner and the other semiconductor element connection pads 11 is exposed. In the example shown in FIG. 4, the opening diameter of the opening portion 14a exposing the semiconductor element connection pad 11 provided with the two via conductors 10 is set to one via, as in the wiring board A3 shown in FIG. You may make it larger than the opening diameter of the opening part 4a which exposes the semiconductor element connection pad 11 with which the conductor 10 was attached. By doing in this way, the electrode T of the semiconductor element S and the semiconductor at the outer peripheral corner of the semiconductor element mounting portion 1a where the stress generated due to the difference in thermal expansion and contraction between the semiconductor element S and the wiring board A3 is particularly concentrated. By increasing the connection area with the element connection pad 11, the bonding strength between them can be improved. As a result, it is possible to firmly maintain the connection between the semiconductor element S and the wiring board A3.
As shown in FIGS. 2 and 3, a plurality of sets of two via conductors 10 attached to one semiconductor element connection pad are formed at each outer peripheral corner of the semiconductor element mounting portion 1a. The opening diameters of the plurality of openings exposing the semiconductor element connection pads formed integrally with these two via conductors 10 may be increased.

また、上述した実施形態例では、いずれも半導体素子接続パッドがソルダーレジスト層の開口部に露出している例を示したが、図5に示す配線基板A4のように、半導体素子接続パッド11の表面に、銅ポストC1、C2を形成しておいてもよい。これらの銅ポストは、半導体素子搭載部1aの外周角部に配設された半導体素子接続パッド11表面に形成された銅ポストC1の径が、それ以外の半導体素子接続パッド11表面に形成された銅ポストC2の径よりも大きく形成されている。各銅ポストC1、C2の径を同一に形成しても構わないが、上述のように形成することで、半導体素子Sと配線基板A4との熱伸縮の差に起因して発生する応力が特に集中する半導体素子搭載部1aの外周角部において、半導体素子Sの電極Tと銅ポストC1との接続面積を大きくすることで両者の接合強度が向上できる。その結果、半導体素子搭載部1aの外周角部においても、半導体素子Sと配線基板A4との接続を強固に維持することが可能になる。
このような各銅ポストC1、C2は、例えば次のように形成すればよい。まず、絶縁層3表面に各半導体素子接続パッドを露出する開口部を有するソルダーレジスト層4を上述した方法で被着させる。次に、ソルダーレジスト層4表面および開口部の内面に無電解めっきを被着させてから電解銅めっき層を析出させる。そして、各半導体素子接続パッドに対応する電解銅めっき層上にエッチングレジストを被着した後、エッチングレジストから露出する電解銅めっき層とその下側の無電解めっきとをエッチング除去することで銅ポストC1、C2が形成される。
In the above-described embodiments, the semiconductor element connection pads are exposed at the openings of the solder resist layer. However, as in the wiring board A4 shown in FIG. Copper posts C1 and C2 may be formed on the surface. In these copper posts, the diameter of the copper post C1 formed on the surface of the semiconductor element connection pad 11 disposed at the outer peripheral corner of the semiconductor element mounting portion 1a is formed on the surface of the other semiconductor element connection pad 11. It is formed larger than the diameter of the copper post C2. Although the diameters of the copper posts C1 and C2 may be the same, the stress generated due to the difference in thermal expansion and contraction between the semiconductor element S and the wiring board A4 is particularly great when formed as described above. By increasing the connection area between the electrode T of the semiconductor element S and the copper post C1 at the outer peripheral corner of the concentrated semiconductor element mounting portion 1a, the bonding strength between the two can be improved. As a result, it is possible to firmly maintain the connection between the semiconductor element S and the wiring board A4 even at the outer peripheral corner portion of the semiconductor element mounting portion 1a.
Such copper posts C1 and C2 may be formed as follows, for example. First, the solder resist layer 4 having an opening for exposing each semiconductor element connection pad on the surface of the insulating layer 3 is deposited by the method described above. Next, after electroless plating is applied to the surface of the solder resist layer 4 and the inner surface of the opening, an electrolytic copper plating layer is deposited. Then, after depositing an etching resist on the electrolytic copper plating layer corresponding to each semiconductor element connection pad, the copper post is removed by etching away the electrolytic copper plating layer exposed from the etching resist and the electroless plating therebelow. C1 and C2 are formed.

1a 半導体素子搭載部
3 絶縁層
6 下層導体
8 ビアホール
10 ビア導体
11 半導体素子接続パッド
A 配線基板
DESCRIPTION OF SYMBOLS 1a Semiconductor element mounting part 3 Insulating layer 6 Lower layer conductor 8 Via hole 10 Via conductor 11 Semiconductor element connection pad A Wiring board

Claims (3)

下層導体と、該下層導体上に形成された絶縁層と、該絶縁層上に形成された四角形状の半導体素子搭載部と、該半導体素子搭載部に格子状に配列された複数の半導体素子接続パッドと、前記半導体素子接続パッド下の前記絶縁層に前記下層導体を底面として形成されたビアホールと、該ビアホール内に前記下層導体と接続するように充填されており、かつ前記半導体素子接続パッドと一体的に形成されたビア導体とを具備して成る配線基板であって、前記半導体素子搭載部の中央部に位置する少なくとも一部の前記半導体素子接続パッドには、一つの前記半導体素子接続パッドに対して一つの前記ビア導体が付設されているとともに、少なくとも前記半導体素子搭載部の外周角部に形成された半導体素子接続パッドは、一つの該半導体素子接続パッドに対して複数の前記ビア導体が付設されており、前記絶縁層の表面に、前記半導体素子接続パッドを露出する開口部を有するソルダーレジスト層が被着されているとともに、複数の前記ビア導体が付設された前記半導体素子接続パッドを露出する前記開口部の径が、一つの前記ビア導体が付設された前記半導体素子接続パッドを露出する前記開口部の径よりも大きいことを特徴とする配線基板。 A lower layer conductor, an insulating layer formed on the lower layer conductor, a rectangular semiconductor element mounting portion formed on the insulating layer, and a plurality of semiconductor element connections arranged in a lattice pattern on the semiconductor element mounting portion A pad, a via hole formed in the insulating layer under the semiconductor element connection pad with the lower layer conductor as a bottom surface, and filled in the via hole so as to connect to the lower layer conductor; and the semiconductor element connection pad; A wiring board comprising an integrally formed via conductor, wherein at least a part of the semiconductor element connection pad located at a central portion of the semiconductor element mounting portion includes one semiconductor element connection pad. with one of the via conductor is attached against, at least the semiconductor element semiconductor element connection pads formed on the outer peripheral corner portion of the mounting portion, one of said semiconductor element A plurality of the via conductor is attached against connection pad, the surface of the insulating layer, together with the solder resist layer is deposited having an opening exposing the semiconductor element connection pads, a plurality of the via A diameter of the opening that exposes the semiconductor element connection pad provided with a conductor is larger than a diameter of the opening that exposes the semiconductor element connection pad provided with one via conductor. Wiring board. 前記一つの半導体素子接続パッドに付設された前記複数のビア導体は、前記半導体素子搭載部の中心に向かう方向に沿って並ぶように配置されていることを特徴とする請求項1記載の配線基板。   2. The wiring board according to claim 1, wherein the plurality of via conductors attached to the one semiconductor element connection pad are arranged along a direction toward the center of the semiconductor element mounting portion. . 前記半導体素子接続パッド上に、円柱状の銅ポストが形成されており、複数の前記ビア導体が付設された前記半導体素子接続パッド上に形成された前記銅ポストの径が、一つの前記ビア導体が付設された前記半導体素子接続パッド上に形成された前記銅ポストの径よりも大きいことを特徴とする請求項1または請求項2記載の配線基板。  A cylindrical copper post is formed on the semiconductor element connection pad, and the diameter of the copper post formed on the semiconductor element connection pad provided with a plurality of via conductors is one via conductor. 3. The wiring board according to claim 1, wherein a diameter of the copper post formed on the semiconductor element connection pad provided with is larger than a diameter of the copper post.
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