JP2015211391A - A/d converter and a/d conversion method - Google Patents
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Abstract
Description
本発明は、AD変換器及びAD変換方法に関し、より詳細には、容量の相対誤差の影響を低減する構成で逐次比較AD変換器におけるデルタシグマ変調を実現したAD変換器及びAD変換方法に関する。 The present invention relates to an AD converter and an AD conversion method, and more particularly to an AD converter and an AD conversion method that realize delta-sigma modulation in a successive approximation AD converter with a configuration that reduces the influence of a relative error in capacitance.
近年、アナログ信号をデジタル信号に変換するAD変換器(アナログデジタル変換器;ADC)は、あらゆる電子機器に搭載されている。特に最近では、低コストかつ高性能で、製品用途の広い逐次比較型と呼ばれるAD変換器が知られている。
つまり、アナログ値をデジタル値に変換するAD変換器(ADC)の1つとして、非特許文献1などに示される逐次比較AD変換器(Successive Approximation Resister ADC;SARADC)が知られている。
この種の逐次比較AD変換器の精度や変換速度に対する要求は、年々、高くなってきている。逐次比較AD変換器には、電圧比較器が内蔵されている。逐次比較AD変換器によって高精度なA/D変換を実現するためには、内蔵されている電圧比較器が高ゲインで、なおかつ低オフセットであることが好ましい。また、高速なA/D変換を実現するためには、内蔵する電圧比較器が高速で動作することが好ましい。
2. Description of the Related Art In recent years, AD converters (analog-digital converters; ADCs) that convert analog signals into digital signals are installed in all electronic devices. In particular, recently, an AD converter called a successive approximation type, which is low-cost and high-performance and has a wide range of product applications, is known.
That is, as one of AD converters (ADC) that convert an analog value into a digital value, a successive approximation AD converter (Successive Application Resistor ADC; SARADC) shown in Non-Patent
The demand for accuracy and conversion speed of this type of successive approximation AD converter is increasing year by year. The successive approximation AD converter has a built-in voltage comparator. In order to realize highly accurate A / D conversion by the successive approximation AD converter, it is preferable that the built-in voltage comparator has a high gain and a low offset. In order to realize high-speed A / D conversion, it is preferable that the built-in voltage comparator operates at high speed.
電圧比較器の設計においては、オフセットと動作速度はトレードオフの関係にある。オフセットを小さく抑えるには、素子サイズを大きく設計する必要がある。しかしながら、素子サイズの増大は、寄生容量の増加を招く。そのため、その電圧比較器を高速化するのが難しくなるという問題がある。また、素子サイズを大きく設計することにより、コアサイズ、しいてはチップサイズの増大にもつながるという問題がある。これらの問題を解決するために、補正用の容量を追加、制御して電圧比較器のオフセットを補正する技術も知られている。 In the voltage comparator design, there is a trade-off between offset and operating speed. In order to keep the offset small, it is necessary to design a large element size. However, an increase in element size causes an increase in parasitic capacitance. Therefore, there is a problem that it is difficult to increase the speed of the voltage comparator. In addition, there is a problem that designing the element size larger leads to an increase in the core size and thus the chip size. In order to solve these problems, a technique for correcting the offset of the voltage comparator by adding and controlling a correction capacitor is also known.
図8は、従来の逐次比較AD変換器の基本的な回路構成図である。図8に示すように、逐次比較AD変換器(SARADC)50の基本構成は、サンプルホールド回路51と比較器52と逐次比較レジスタ(SAR)53とDA変換器(DAC)54とで構成されている。
入力信号をサンプルホールドした電圧Vinと、DAC54により出力される、SAR53に蓄積されているデジタル出力値Doutに対応した電圧Dとの差分値を比較器52で基準電圧VCMと逐次比較することで入力信号に最も近いデジタル出力値を得る。通常、入力信号の電圧範囲はDAC54の出力電圧範囲と等しく、その電圧範囲の中央値がVCMに選ばれる。例えば、基準電圧Vrefを用いて、信号入力範囲を−Vref〜+Vrefとした時、VCM=0Vに選ばれる。
FIG. 8 is a basic circuit configuration diagram of a conventional successive approximation AD converter. As shown in FIG. 8, the basic configuration of the successive approximation AD converter (SARADC) 50 includes a
The difference value between the voltage Vin obtained by sampling and holding the input signal and the voltage D corresponding to the digital output value Dout stored in the
この変換アルゴリズムは通常、バイナリに重み付けされた素子群を用いており、Nビット分解能のSARADCの場合、最上位ビットから逐次変換することで、N回の判定サイクルの後、Nビットのデジタル出力値Doutを得る。
近年は、DA変換器54としてバイナリに重み付けされた容量DAC(CDAC)を用いる電荷再配分型のSARADCが主流であるので、以下、CDACを用いるSARADCについて説明する。
電荷再配分型のSARADCは、例えば、非特許文献2などに開示されている図9の構成が代表的な構成である。
This conversion algorithm normally uses binary weighted elements, and in the case of N-bit resolution SARADC, by sequentially converting from the most significant bit, an N-bit digital output value is obtained after N determination cycles. Dout is obtained.
In recent years, a charge redistribution type SARADC using a binary-weighted capacitive DAC (CDAC) as the
A typical example of the charge redistribution type SARADC is the configuration of FIG. 9 disclosed in
図9は、非特許文献2に記載の電荷再配分型のSARADCの基本的な回路構成図である。電荷再配分型のSARADCは、アナログ入力電圧をサンプリングし、このサンプリングしたアナログ入力電圧と電荷再配分型のCDACで生成した比較対象電圧との比較動作を、DACのデジタル入力信号の最上位ビットから最下位ビットまで逐次繰り返す。すなわち、CDACは、図8におけるサンプルホールド回路51とDAC54の両方の機能を有する。
また、CDACの構成において、特許文献1に開示されているように、上位ビット側と下位ビット側を結合容量で接続する構成も知られている。この特許文献1のものは、寄生容量が存在していても高精度のアナログ出力レベルを生成することができるDACに関するものである。図8、図9および特許文献1で例示した構成は、簡単のため、シングルエンド構成を用いて説明しているが、動作原理は、シングルエンド構成に限定されるものではなく、容易に全差動構成を実現できる。
FIG. 9 is a basic circuit configuration diagram of the charge redistribution type SARADC described in Non-Patent
In addition, as disclosed in
しかしながら、SARADCは、ビット数を増加させるとDACの面積が大きくなるという課題がある。DACは、バイナリに重み付けされた素子群を用いるため、1ビット上昇させるために最上位ビットに対応する素子を追加すれば、DACの面積は凡そ2倍に増大する。一方、最下位ビットに対応する素子を追加すれば、素子の相対誤差の影響から、期待する分解能を実現できないことが多い。
また、特許文献1に示される結合容量を使用した構成でも、高分解能を実現するためには、DACの線形性確保のための制御回路が必要となり、面積増大が避けられない。
However, SARADC has a problem that the area of the DAC increases as the number of bits is increased. Since the DAC uses a binary weighted element group, if an element corresponding to the most significant bit is added to increase the bit by one, the area of the DAC is increased approximately twice. On the other hand, if an element corresponding to the least significant bit is added, the expected resolution cannot often be realized due to the influence of the relative error of the element.
Even in the configuration using the coupling capacitance disclosed in
そこで、近年、非特許文献3に示されるように、従来のSARADCにおいてデルタシグマ変調を行うことにより、DACの面積を増加させることなく高分解能化を実現する構成が提案されている。
図10(a)乃至(c)は、非特許文献3に示されている1次デルタシグマ変調を実現するADCの回路構成図で、図10(a)はブロック図、図10(b)は具体的な回路構成図、図10(c)はタイミングチャートを示す図である。
図10(a)に示すADCは、従来のSARADCの構成要素である、CDACと比較器とSARに加えて、演算増幅器と静電容量値が等しい3つの容量CR,CR1,CR2とスイッチSW1,SW2,SWstart,SWendから構成されている。
Thus, in recent years, as shown in
FIGS. 10A to 10C are circuit configuration diagrams of an ADC that realizes the first-order delta-sigma modulation shown in Non-Patent
The ADC shown in FIG. 10A includes, in addition to the CDAC, the comparator, and the SAR, which are constituent elements of the conventional SARADC, three capacitors CR, CR1, CR2, and a switch SW1, which have the same capacitance value as the operational amplifier. It consists of SW2, SWstart, SWend.
このADCの動作概略は、以下のようになる。まず、SARADCの量子化誤差Eである、従来のSARADCの逐次比較動作の最後にCDACに残った電圧をスイッチSW1,SW2で接続を制御された容量CR1もしくはCR2でその残渣電圧をサンプリングする。続いて、次の入力信号電圧をサンプリングする際のCDACの共通端子電圧を、演算増幅器と先ほど残渣電圧をサンプリングした容量CR1もしくはCR2とCRにより、先ほどの残渣電圧とすることで、入力信号に対して減算をする。この動作により、量子化誤差に時間的相関が与えられ、量子化誤差電圧は低周波数領域で低く、高周波数領域で高いノイズシェーピング特性を持つこととなる。 The outline of the operation of the ADC is as follows. First, the voltage remaining in the CDAC at the end of the conventional SARADC successive approximation operation, which is the SARADC quantization error E, is sampled by the capacitor CR1 or CR2 whose connection is controlled by the switches SW1 and SW2. Subsequently, the common terminal voltage of the CDAC when the next input signal voltage is sampled is set to the previous residual voltage by the operational amplifier and the capacitor CR1 or CR2 and CR which sampled the residual voltage earlier. Subtract. By this operation, a temporal correlation is given to the quantization error, and the quantization error voltage is low in the low frequency region and has high noise shaping characteristics in the high frequency region.
しかしながら、上述した特許文献及び非特許文献に記載のものは、上述したような種々の問題点を抱えている。また、上述した非特許文献3の構成では、入力信号電圧をサンプリングする際に加えられる量子化誤差電圧は、容量CR1とCR、もしくは容量CR2とCRの容量比で決定されるため、3つの容量CR1,CR2,CRの相対精度が低いと低周波数領域における量子化誤差の相殺が十分に行われず、高分解能化が難しいという課題がある。また、相対誤差の向上のため、3つの容量CR1,CR2,CRの面積を増大させれば、回路面積の増大に加え、消費電力の増大が避けられない。
However, the above-described patent documents and non-patent documents have various problems as described above. In the configuration of
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、容量の相対誤差の影響を低減する構成でSARADCにおけるデルタシグマ変調を実現したAD変換器及びAD変換方法を提供することにある。 The present invention has been made in view of such problems, and an object of the present invention is to provide an AD converter and an AD conversion method that realize delta-sigma modulation in SAR ADC with a configuration that reduces the influence of the relative error of capacitance. It is to provide.
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、容量DA変換器(14,34a,34b,44)を備えた電荷再分配型のAD変換器(10,30,40)において、容量素子(15b,35b−1,35b−2,45b)を有し、量子化誤差を電荷として前記容量素子(15b,35b−1,35b−2,45b)に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ前記容量DA変換器(14,34a,34b,44)の各容量素子(図4,図7のCs)にサンプリングされた電荷と加算する誤差帰還部(15,35,45)を備えていることを特徴とする。(図1,図3,図4,図7;実施形態1,2及び実施例1,2)
The present invention has been made to achieve such an object, and the invention according to
また、請求項2に記載の発明は、容量DA変換器(CDAC)を備えた電荷再分配型のAD変換器(10,30,40)において、入力信号をサンプルホールドした信号(Vin)を生成するサンプルホールド回路(11,31)と、該サンプルホールド回路(11,31)に接続され、前記サンプルホールドした信号(Vin)に応じた電荷を蓄える複数の容量素子(図4,図7のCs)を含み、該複数の容量素子(図4,図7のCs)の接続を切り換えることにより比較信号を生成する容量DA変換器(14,34a,34b,44)と、前記容量DA変換器(14,34a,34b,44)に接続され、前記比較信号と基準電位(VCM)とを比較する比較器(12,32,42)と、該比較器(12,32,42)に接続され、容量素子(15b,35b−1,35b−2,45b)を有し、量子化誤差を電荷として前記容量素子(15b,35b−1,35b−2,45b)に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ前記容量DA変換器(14,34a,34b,44)の各容量素子(図4,図7のCs)にサンプリングされた電荷と加算する誤差帰還部(15,35,45)と、前記比較器(12,32,42)の出力信号を逐次蓄積して出力信号(Dout)を出力する逐次比較レジスタ(13,33,43)とを備えていることを特徴とする。
The invention according to
また、請求項3に記載の発明は、請求項1又は2に記載の発明において、前記誤差帰還部(15,35,45)は、入力端子が前記容量DA変換器(14,34a,34b,44)の各容量素子(図4,図7のCs)の一端に接続される演算増幅器(15a,35a,45a)と、前記容量DA変換器(14,34a,34b,44)の各容量素子(図4,図7のCs)の一端と基準電圧端子との間に前記容量素子(15b,35b−1,35b−2,45b)を接続可能とする第1スイッチ(15c−1,35c−1a,35c−1b,45c−1)と、前記演算増幅器(15a,35a,45a)の入力端子と出力端子との間に前記容量素子(15b,35b−1,35b−2,45b)を接続可能とする第2スイッチ(15c−2,35c−2a,35c−2b,45c−2)とを備えていること特徴とする。 According to a third aspect of the present invention, in the first or second aspect of the present invention, the error feedback section (15, 35, 45) has an input terminal connected to the capacitive DA converter (14, 34a, 34b, 44), each operational element (15a, 35a, 45a) connected to one end of each capacitive element (Cs in FIGS. 4 and 7), and each capacitive element of the capacitive DA converter (14, 34a, 34b, 44). (Cs in FIGS. 4 and 7) and a first switch (15c-1, 35c-) that allow the capacitive element (15b, 35b-1, 35b-2, 45b) to be connected between one end of the reference voltage terminal and a reference voltage terminal. 1a, 35c-1b, 45c-1) and the capacitive element (15b, 35b-1, 35b-2, 45b) between the input terminal and the output terminal of the operational amplifier (15a, 35a, 45a) The second switch (15c-2, 3 c-2a, 35c-2b, characterized by comprising a 45 c-2) and.
また、請求項4に記載の発明は、請求項1,2又は3に記載の発明において、前記容量DA変換器(34a,34b)及び前記誤差帰還部(35)を全差動構成にしたこと特徴とする。(図3;実施形態2)
また、請求項5に記載の発明は、請求項3に記載の発明において、前記演算増幅器(45a)の入力端子と出力端子とを接続可能とする第3スイッチ(45c−3)を更に備えていること特徴とする。(図7;実施例2)
According to a fourth aspect of the present invention, the capacitive DA converter (34a, 34b) and the error feedback unit (35) in the first, second, or third aspect of the present invention have a fully differential configuration. Features. (FIG. 3; Embodiment 2)
The invention according to
また、請求項6に記載の発明は、容量DA変換器(CDAC)を備えた電荷再分配型のAD変換器(10,30,40)におけるAD変換方法において、入力信号(Vin)を前記容量DA変換器(14,34a,34b,44)の各容量素子(図4,図7のCs)にサンプリングし、前記容量DA変換器(14)の各容量素子(図4,図7のCs)にサンプリングされた電荷による電圧と基準電圧(VCM)とを比較し、比較結果により前記各容量素子(図4,図7のCs)に高基準電圧又は低基準電圧を接続する動作を逐次行い、演算増幅器(15a,35a,45a)の入力端子と出力端子との間に接続可能な容量素子(15b,35b−1,35b−2,45b)に量子化誤差を電荷として保存し、逐次比較動作をするときに、前記保存した電荷を前記容量DA変換器(14,34a,34b,44)の各容量素子(図4,図7のCs)にサンプリングされた電荷に加算することを特徴とする。 According to a sixth aspect of the present invention, in the AD conversion method in the charge redistribution type AD converter (10, 30, 40) including the capacitive DA converter (CDAC), the input signal (Vin) is input to the capacitor. Sampling is performed on each capacitor element (Cs in FIGS. 4 and 7) of the DA converter (14, 34a, 34b, 44), and each capacitor element (Cs in FIGS. 4 and 7) of the capacitor DA converter (14). The voltage of the sampled charge is compared with the reference voltage (VCM), and the operation of connecting the high reference voltage or the low reference voltage to each of the capacitive elements (Cs in FIGS. 4 and 7) is sequentially performed according to the comparison result, A quantization error is stored as a charge in a capacitive element (15b, 35b-1, 35b-2, 45b) connectable between the input terminal and the output terminal of the operational amplifier (15a, 35a, 45a), and a successive comparison operation is performed. When The presence and charge the capacitor DA converter (14,34a, 34b, 44) each capacitive element, characterized in that added to the sampled charge (FIG. 4, Cs in Figure 7).
また、請求項7に記載の発明は、請求項6に記載の発明において、前記入力信号(Vin)を前記容量DA変換器(14,34a,34b,44)の各容量素子(図4,図7のCs)にサンプリングするときに、前記演算増幅器(15a,35a,45a)の入力端子と出力端子を短絡することを特徴とする。
また、請求項8に記載の発明は、請求項6又は7に記載の発明において、前記容量DA変換器(34a,34b)及び前記誤差帰還部(35)を全差動構成にしたこと特徴とする。
According to a seventh aspect of the present invention, in the sixth aspect of the present invention, the input signal (Vin) is converted into each capacitive element (FIG. 4, FIG. 4) of the capacitive DA converter (14, 34a, 34b, 44). 7 (Cs), the input terminal and the output terminal of the operational amplifier (15a, 35a, 45a) are short-circuited.
The invention described in
本発明によれば、容量の相対誤差の影響を低減する構成でSARADCにおけるデルタシグマ変調を実現したAD変換器及びAD変換方法を実現することができる。 ADVANTAGE OF THE INVENTION According to this invention, the AD converter and AD conversion method which implement | achieved the delta-sigma modulation in SARADC by the structure which reduces the influence of the relative error of a capacity | capacitance are realizable.
以下、図面を参照して本発明の各実施形態について説明する。
[実施形態1]
図1は、本発明に係るAD変換器の実施形態1を説明するための回路構成図で、AD変換器のシングルエンド構成における回路構成図である。図中符号10はAD変換器、11はサンプルホールド回路(S/H)、12は比較器、13は逐次比較レジスタ(SAR)、14はデジタルアナログ変換器(DAC)、15は誤差帰還部、15aは演算増幅器、15bは容量素子、15c−1,15c−2は第1及び第2のスイッチを示している。
Hereinafter, each embodiment of the present invention will be described with reference to the drawings.
[Embodiment 1]
FIG. 1 is a circuit configuration diagram for explaining
なお、DAC14としては、バイナリに重み付けされた容量DA変換器(CDAC)を用いる電荷再配分型のSARADCが主流であるので、以下、CDACを用いるSARADCについて説明する。
図1に示すAD変換器10は、サンプルホールド回路(S/H)11と比較器12と逐次比較レジスタ(SAR)13及びDAC14に加えて、誤差帰還部15により構成されている。すなわち、図8に示した従来のSARADCの構成に誤差帰還部15を追加した構成である。したがって、誤差帰還部15以外の動作は、図8に記載のAD変換器と同様である。
As the
The
つまり、本実施形態1のAD変換器10は、容量DA変換器(CDAC)14を備えた電荷再分配型のAD変換器である。誤差帰還部15は、容量素子15bを有し、量子化誤差を電荷として容量素子15bに保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ容量DA変換器14の各容量素子(後述する図4のCs)にサンプリングされた電荷と加算するように構成されている。
具体的には、以下のような構成を備えている。
サンプルホールド回路11は、入力アナログ信号をサンプルホールドした信号Vinを生成する。また、容量DA変換器14は、サンプルホールド回路11に接続され、サンプルホールドした信号Vinに応じた電荷を蓄える複数の容量素子(図4のCs)を含み、この複数の容量素子(図4のCs)の接続を切り換えることにより比較信号を生成する。
That is, the
Specifically, the following configuration is provided.
The
また、比較器12は、容量DA変換器14に接続され、比較信号と基準電位VCMとを比較する。また、誤差帰還部15は、比較器12に接続されている。また、逐次比較レジスタ(SAR)13は、比較器12の出力信号を逐次蓄積して出力信号Doutを出力する。
また、誤差帰還部15は、入力端子が容量DA変換器14の各容量素子(図4のCs)の一端に接続される演算増幅器15aと、容量DA変換器14の各容量素子(図4のCs)の一端と基準電圧端子との間に容量素子15bを接続可能とする第1スイッチ15c−1と、演算増幅器15aの入力端子と出力端子との間に容量素子15bを接続可能とする第2スイッチ15c−2とを備えている。
The
The
次に、本実施形態1のAD変換器の動作について説明する。
初期状態として、誤差帰還部15の出力は、基準電圧VCMと同電位を出力しているとする。まず、上述した逐次比較動作により、入力電圧Vinとデジタル出力値Doutに対応した電圧値Dとの差分値を基準電圧VCMに近づけていくことでAD変換を行う。即ち、VCMを基準とすれば(VCM=0とすれば)、入力電圧Vinと電圧値Dを一致させるようにSAR13はDAC14を制御する。この時、SARADCの量子化誤差Eを用いると、入力電圧Vinと電圧値Dの関係は、次式(1)で示される。
Next, the operation of the AD converter according to the first embodiment will be described.
As an initial state, it is assumed that the output of the
続いて、この残渣電圧(Vin−D)を誤差帰還部15に保存し、次回AD変換時に入力電圧Vinに加算する。この時、遅延演算子としてZ−1を用いると、SAR13は、Vin+(−EZ−1)とデジタル出力値Doutに対応した電圧値Dを一致させるようにDAC14を制御するため、AD変換後の電圧値Dは、次式(3)
Subsequently, the residual voltage (Vin−D) is stored in the
図2は、図1に示した実施形態1に係るAD変換器のシステム等価図である。このシステムは、多ビットADC20と、そのデジタル出力Doutに対応したアナログ値Dを出力するDAC21と、遅延器22とで構成されている。
まず、ADC20の入力とDAC21の出力Dを減算することで、AD変換によって加算される量子化誤差Eを取り出す。続いて、遅延器22に保存しておいた量子化誤差を、次回のAD変換の入力信号Vinから減算することで、量子化誤差に周波数特性を持たしている。このようなシステムは、誤差帰還型のデルタシグマ変調を実現していることを意味する。
このようにして、容量の相対誤差の影響を低減する構成でSARADCにおける誤差帰還型デルタシグマ変調を実現したAD変換器を実現することができる。
FIG. 2 is a system equivalent diagram of the AD converter according to the first embodiment shown in FIG. This system includes a
First, by subtracting the input of the
In this way, it is possible to realize an AD converter that realizes error feedback type delta-sigma modulation in SARADC with a configuration that reduces the influence of the relative error of capacitance.
[実施形態2]
図3は、本発明に係るAD変換器の実施形態2を説明するための回路構成図で、AD変換器の全差動構成における回路構成図である。図中符号30はAD変換器、31はサンプルホールド回路(S/H)、32は比較器、33は逐次比較レジスタ(SAR)、34a,34bはデジタルアナログ変換器(DAC)、35は誤差帰還部、35aは演算増幅器、35b−1,35b−2は容量素子、35c−1a,35c−1bは第1のスイッチ、35c−2a,35c−2bは第2のスイッチを示している。
[Embodiment 2]
FIG. 3 is a circuit configuration diagram for explaining
本実施形態2のAD変換器30は、容量DA変換器34a,34bを備えた電荷再分配型のAD変換器30である。誤差帰還部35は、容量素子35b−1,35b−2を有し、量子化誤差を電荷として容量素子35b−1,35b−2に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ容量DA変換器34a,34bの各容量素子(後述する図4のCs)にサンプリングされた電荷と加算するように構成されている。
具体的には、以下のような構成を備えている。
サンプルホールド回路31は、入力信号をサンプルホールドした信号Vinを生成する。また、容量DA変換器34a,34bは、サンプルホールド回路31に接続され、サンプルホールドした信号Vinに応じた電荷を蓄える複数の容量素子(後述する図4のCs)を含み、複数の容量素子(図4のCs)の接続を切り換えることにより比較信号を生成する。
The
Specifically, the following configuration is provided.
The
また、比較器32は、容量DA変換器34a,34bに接続され、比較信号と基準電位VCMとを比較する。また、誤差帰還部35は、比較器32に接続されている。また、逐次比較レジスタ33は、比較器32の出力信号を逐次蓄積して出力信号Doutを出力する。
また、誤差帰還部35は、入力端子が容量DA変換器34a,34bの各容量素子(図4のCs)の一端に接続される演算増幅器35aと、容量DA変換器34a,34bの各容量素子(図4のCs)の一端と基準電圧端子との間に容量素子35b−1,35b−2を接続可能とする第1スイッチ35c−1a,35c−1bと、演算増幅器35aの入力端子と出力端子との間に容量素子35b−1,35b−2を接続可能とする第2スイッチ35c−2a,35c−2bとを備えている。
The
The
このように、図1においてはシングルエンド構成で示したが、図3に示すように全差動構成に拡張することも容易に実現できる。
本実施形態2のAD変換器30は、容量DA変換器34a,34b及び誤差帰還部35を全差動構成にしたものである。つまり、図3に示したAD変換器は、サンプルホールド回路(S/H)31と比較器32と逐次比較レジスタ(SAR)33とDAC34a,34bに加え、誤差帰還部35により構成されている。
基準電圧VCM=0とすると、サンプルホールド回路31の2つの出力電圧が+Vinと−VinというようにVCM=0に対して対称の値であれば、回路の対称性より、図3に示した構成は、図1に示した構成と同等と見なせる。したがって、図3に示した構成においても、システム等価図は、図2で示され、誤差帰還型のデルタシグマ変調を実現できる。
As described above, the single-ended configuration is shown in FIG. 1, but it can be easily extended to a fully differential configuration as shown in FIG.
In the
Assuming that the reference voltage VCM = 0, if the two output voltages of the
図4は、本発明に係るAD変換器の具体的な実施例1を説明するための回路構成図で、AD変換器のシングルエンド構成における回路構成図である。図中符号40はAD変換器、42は比較器、43は逐次比較レジスタ(SAR)、44は容量デジタルアナログ変換器(CDAC)、45は誤差帰還部、45aは演算増幅器、45bは容量素子(Cf)、45c−1,45c−2は第1及び第2のスイッチを示している。
本実施例1のAD変換器40は、図1に示した実施形態1におけるDAC14として容量DA変換器(CDAC)44を備えた電荷再分配型のAD変換器である。誤差帰還部45は、容量素子(Cf)45bを有し、量子化誤差を電荷として容量素子45bに保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ容量DA変換器44の各容量素子Csにサンプリングされた電荷と加算するように構成されている。
FIG. 4 is a circuit configuration diagram for explaining a specific example 1 of the AD converter according to the present invention, and is a circuit configuration diagram in a single-ended configuration of the AD converter. In the figure,
The
具体的には、以下のような構成を備えている。
容量DA変換器44は、サンプルホールド回路として、サンプルホールドした信号Vinに応じた電荷を蓄える複数の容量素子Csを含み、この複数の容量素子Csの接続を切り換えることにより比較信号を生成する。
また、比較器42は、容量DA変換器44に接続され、比較信号と基準電位VCMとを比較する。また、誤差帰還部45は、比較器42に接続されている。また、逐次比較レジスタ43は、比較器42の出力信号を逐次蓄積して出力信号Doutを出力する。
Specifically, the following configuration is provided.
The
The
また、誤差帰還部45は、入力端子が容量DA変換器44の各容量素子Csの一端に接続される演算増幅器45aと、容量DA変換器44の各容量素子Csの一端と基準電圧端子との間に容量素子(Cf)45bを接続可能とする第1スイッチ45c−1と、演算増幅器45aの入力端子と出力端子との間に容量素子45bを接続可能とする第2スイッチ45c−2とを備えている。
つまり、図4に示したAD変換器40は、ダミーキャパシタCdと、バイナリに重み付けされた容量C0〜CN−1を有する容量群Csと、スイッチ群SWgとを有するCDAC44と、スイッチSWsと、容量群Csの共通端子Vxを閾値電圧である基準電位VCM(例えば、0V)と比較する比較器42と、この比較器42の出力を逐次蓄積して複数ビットのデジタル出力信号Doutを出力するSAR回路43と、演算増幅器45aと容量CfとスイッチSWc及びSWtを有する誤差帰還部45とを有している。
The
That is, the
この例では、デジタル出力信号Doutは、Nビット(Nは1以上の整数)であり、このAD変換器40は、アナログ入力電圧VINを2N階調のデジタル信号に変換する。そして、容量群CsのダミーキャパシタCd、容量C0〜CN−1の値は、図中に示されるとおり、1C、1C、2C、4C、8C、16C、・・・、2N−1Cである。ここで、Cは単位容量値を意味する。なお、キャパシタCdは、ダミーキャパシタでありアナログ入力電圧を2N等分の1の分解能でデジタル出力信号に変換するためのものであるが、ダミーキャパシタCdがなくても2N−1等分の1の分解能になるのみであるので、設けない場合もある。
In this example, the digital output signal Dout is N bits (N is an integer equal to or greater than 1), and the
演算増幅器45aは、正入力端子をVCMに、負入力端子をノードVxに接続しており、出力ノードVoを有している。
スイッチSWsは、一端を基準電圧VCMに、他端をノードVx(CDACの共通端子)に接続している。スイッチSWcは、一端を基準電圧VCMに、他端をノードVyに接続しており、スイッチSWtは、一端をノードVyに、他端を演算増幅器43の出力ノードVoに接続している。また、スイッチ群SWgは、一端が容量群Csにそれぞれ接続されており、SARが出力する制御信号により、他端を高基準電圧VRH、低基準電圧VRL、アナログ入力電圧Vinのいずれかに接続されている。
The
The switch SWs has one end connected to the reference voltage VCM and the other end connected to a node Vx (common terminal of CDAC). The switch SWc has one end connected to the reference voltage VCM and the other end connected to the node Vy. The switch SWt has one end connected to the node Vy and the other end connected to the output node Vo of the
図5は、図4に示したAD変換器の動作タイミング図である。
AD変換器のデータ出力周波数をFs[Hz]と示すと、1サイクルの動作時間は1/Fs=Ts[s]となる。AD変換器の1サイクルの動作は、サンプリングフェーズφs、逐次比較フェーズφc、誤差転送フェーズφtの3つのフェーズに分割される。図5に示すように、時間区分は、例えば、φsがTs/2、φcが2Ts/5、φtがTs/10のように、その合計がTsとなるように分割される。なお、これらのフェーズに重なりが無いようにノンオーバーラップ区間φNOがそれぞれ存在するが、1サイクル全体の時間に対して微小なため、以下ではφNOの時間は無視して説明を行う。
FIG. 5 is an operation timing chart of the AD converter shown in FIG.
When the data output frequency of the AD converter is denoted as Fs [Hz], the operation time of one cycle is 1 / Fs = Ts [s]. The operation of one cycle of the AD converter is divided into three phases: a sampling phase φs, a successive approximation phase φc, and an error transfer phase φt. As shown in FIG. 5, the time division is divided so that the total is Ts, for example, φs is Ts / 2, φc is 2Ts / 5, and φt is Ts / 10. Note that there are non-overlap sections φNO so that there is no overlap in these phases, but since they are very small with respect to the entire time of one cycle, the following description will be made ignoring the time of φNO.
次に、図4及び図5を用いて、本実施例1に係るAD変換器の概略動作を説明する。簡単のため、VCM=0、VRH=VREF、VRL=−VREFとする。
まず、図5におけるサンプリングフェーズφsでは、図4においてスイッチ群SWgを全てアナログ入力電圧Vinの端子に接続し、スイッチSWsを導通状態にしてノードVxに基準電位VCMを接続する。このときスイッチSWt及びSWcは非導通状態である。これにより、容量群Csには、CsをダミーキャパシタCd及び容量C0〜CNの容量値の総和とした時、次式(5)
Next, a schematic operation of the AD converter according to the first embodiment will be described with reference to FIGS. 4 and 5. For simplicity, VCM = 0, VRH = VREF, and VRL = −VREF.
First, in the sampling phase φs in FIG. 5, all the switch groups SWg in FIG. 4 are connected to the terminals of the analog input voltage Vin, and the switch SWs is turned on to connect the reference potential VCM to the node Vx. At this time, the switches SWt and SWc are non-conductive. As a result, when Cs is the sum of the capacitance values of the dummy capacitor Cd and the capacitors C0 to CN in the capacitance group Cs, the following equation (5)
また、このとき容量Cfには電圧Vfを用いて、次式(6)
At this time, the voltage Vf is used for the capacitance Cf, and the following equation (6)
したがって、サンプリングフェーズφsでは、ノードVx側に合計で、次式(7)
Therefore, in the sampling phase φs, the following expression (7) is given in total on the node Vx side.
次に、図5における逐次比較フェーズφcが開始すると、まず、スイッチSWsが非導通状態となる。続いて、スイッチSWcが導通状態となるのと同時に、スイッチ群SWgの中で、最上位のキャパシタCN−1のスイッチは高基準電圧VRH側に接続され、それ以外のキャパシタCd、C0〜CN−2のスイッチは低基準電圧VRL側に接続される。この時、高基準電圧VRH側に接続された容量値と、低基準電圧VRL側に接続された容量値は等しくなるので、容量群Csの各スイッチ側のノードにおける、容量値を重みとした加重平均電圧はVCM=0となる。
これにより、ノードVxの電圧をVx2とすると、ノードVx側の総電荷Q2は、次式(8)
Next, when the successive approximation phase φc in FIG. 5 is started, first, the switch SWs is turned off. Subsequently, at the same time as the switch SWc becomes conductive, the switch of the uppermost capacitor CN-1 in the switch group SWg is connected to the high reference voltage VRH side, and the other capacitors Cd, C0 to CN− The second switch is connected to the low reference voltage VRL side. At this time, since the capacitance value connected to the high reference voltage VRH side and the capacitance value connected to the low reference voltage VRL side are equal, weighting with the capacitance value as a weight at each switch side node of the capacitance group Cs The average voltage is VCM = 0.
Thus, assuming that the voltage at the node Vx is Vx2, the total charge Q2 on the node Vx side is expressed by the following equation (8).
上記式(7)と(8)の電荷は、電荷保存則により等しいので、Q1=Q2を解くと、次式(9)
Since the charges of the above equations (7) and (8) are equal according to the law of conservation of charge, when Q1 = Q2 is solved, the following equation (9)
このVx2は、VCM=0に対して比較器42によって比較され、その結果に応じて、SAR43によりスイッチSWgが操作される。比較結果がVx2<0の場合、{Vin+(Cf/Cs)・Vf}>0であるので、MSBは1と決定され、最上位の容量CN−1は高基準電圧VRH側に接続したまま、容量CN−2(容量値2N−2C=Cs/4)を高基準電圧VRH側に接続し、次ビットの判定を行う。
この時、ノードVxにおいて変化する電圧ΔVxpは、次式(10)
This Vx2 is compared with VCM = 0 by the
At this time, the voltage ΔVxp that changes at the node Vx is expressed by the following equation (10).
一方、Vx2>0の場合、{Vin+(Cf/Cs)・Vf}<0であるので、MSBは0と決定され、最上位の容量CN−1を低基準電圧VRL側に、容量CN−2を高基準電圧VRH側に接続し、次ビットの判定を行う。
この時、ノードVxにおいて変化する電圧ΔVxnは、次式(12)
On the other hand, if Vx2> 0, {Vin + (Cf / Cs) · Vf} <0, the MSB is determined to be 0, and the most significant capacitor CN-1 is placed on the low reference voltage VRL side, and the capacitor CN-2 Is connected to the high reference voltage VRH side to determine the next bit.
At this time, the voltage ΔVxn that changes at the node Vx is expressed by the following equation (12).
これらの動作を逐次行うことにより高ビットから順にデジタル出力を確定させ、N回の判定の後、Nビットのデジタル出力値Dout=(δ1,δ2,…,δN)を得る。ただし、δk(k=1,2,…,N)はMSBからk回目の判定結果がVx≧0なら0、Vx<0なら1と決定される値である。
このデジタル出力値Doutは、−VREF〜VREFの電圧範囲を2N等分に量子化した電圧値Dに対応し、次式(14)
By sequentially performing these operations, digital outputs are determined in order from the highest bit, and after N determinations, N-bit digital output values Dout = (δ 1 , δ 2 ,..., Δ N ) are obtained. However, δ k (k = 1, 2,..., N) is a value determined to be 0 if the kth determination result from the MSB is Vx ≧ 0, and 1 if Vx <0.
The digital output value Dout corresponds to the voltage value D obtained by quantizing the voltage range of −VREF to VREF into 2 N equal parts, and the following equation (14)
また、この電圧値Dは容量群Csの各スイッチ側のノードにおける電圧値の容量値を重みとした加重平均電圧と見なせる。したがって、{Vin+(Cf/Cs)・Vf}に対して逐次比較動作が行われることを考えると、量子化誤差Eを用いれば、次式(15)
The voltage value D can be regarded as a weighted average voltage weighted by the capacitance value of the voltage value at the node on each switch side of the capacitance group Cs. Therefore, considering that the successive approximation operation is performed on {Vin + (Cf / Cs) · Vf}, if the quantization error E is used, the following equation (15)
したがって、Nビット判定後、ノードVxの電圧Vx4は、次式(16)
Therefore, after determining N bits, the voltage Vx4 of the node Vx is expressed by the following equation (16).
すなわち、逐次比較フェーズφcにおいて、N回の判定を終え、容量群Csに接続されたスイッチの接続先を確定したときのノードVx側に蓄積された全容量Q4は、次式(17)
That is, in the successive approximation phase φc, the total capacity Q4 accumulated on the node Vx side when N determinations are completed and the connection destination of the switch connected to the capacity group Cs is determined is expressed by the following equation (17).
続いて、図5における誤差転送フェーズφtでは、スイッチSWcを非導通状態にした後、スイッチSWtが導通状態となり、ノードVxは演算増幅器によりVCM=0となる。また、演算増幅器の出力電圧をVoと示す。
この時の、ノードVxにおける電荷保存則を考えると、次式(19)
Subsequently, in the error transfer phase φt in FIG. 5, after the switch SWc is turned off, the switch SWt is turned on, and the node Vx becomes VCM = 0 by the operational amplifier. The output voltage of the operational amplifier is denoted as Vo.
Considering the charge conservation law at the node Vx at this time, the following equation (19)
次のサンプリングフェーズφsでは、同様に、スイッチ群SWgを全てアナログ入力電圧Vinの端子に接続し、スイッチSWsを導通状態にしてノードVxに基準電位VCMを接続する。このときスイッチSWt及びSWcは、非導通状態である。
次に、逐次比較フェーズφcが開始すると、同様に、まず、スイッチSWsが非導通状態となる。続いて、スイッチSWcが導通状態となるのと同時に、スイッチ群SWgの中で、キャパシタCd、C0〜CN−1のスイッチは、高基準電圧VRH側又は低基準電圧VRL側に接続される。このとき、誤差転送フェーズφtで容量Cfに量子化誤差Eとして保存された電荷は、容量群Csにサンプリングした電荷と加算される。
また、式(19)において、Vfはサンプリングフェーズφs開始時に容量Cfに保存されていた電荷によって生じる電圧であるので、周期Ts[s]に対応する遅延演算子Z−1を用いると、次式(20)
Similarly, in the next sampling phase φs, all the switch groups SWg are connected to the terminals of the analog input voltage Vin, the switches SWs are turned on, and the reference potential VCM is connected to the node Vx. At this time, the switches SWt and SWc are non-conductive.
Next, when the successive approximation phase φc starts, first, similarly, the switch SWs is turned off. Subsequently, at the same time as the switch SWc becomes conductive, the switches of the capacitors Cd and C0 to CN-1 in the switch group SWg are connected to the high reference voltage VRH side or the low reference voltage VRL side. At this time, the charge stored as the quantization error E in the capacitor Cf in the error transfer phase φt is added to the charge sampled in the capacitor group Cs.
In the equation (19), Vf is a voltage generated by the electric charge stored in the capacitor Cf at the start of the sampling phase φs. Therefore, when the delay operator Z −1 corresponding to the cycle Ts [s] is used, (20)
そして、本発明におけるADCでは、SARADCのAD変換における量子化誤差Eを電荷として容量Cfに一旦保存した後、次のAD変換時に入力電圧Vinを容量群Csにサンプリングした電荷と加算することで、量子化誤差に時間的な相関を持たせ、デルタシグマ変調を実現している。量子化誤差Eを電荷として次回判定に転送するため、容量Cfは、容量群Csとの容量比に不感であり、その面積は相対誤差精度に制限されない。
また、図10に示した非特許文献3の構成では、電荷転送を担う容量はCR,CR1,CR2の3つであったのが、本構成では図1に示すように容量Cfのみであるので、面積削減の利点も有する。
なお、本構成ではCDAC40として図4のような構成を示したが、逐次比較動作によってADCの量子化誤差Eに相当する電荷が残渣として残ればよく、例えば、特許文献1のようなCDACの構成でも問題ない。
また、本構成では、一次デルタシグマ変調を実現する構成を示したが、n次デルタシグマ変調(nは2以上)を実現する構成とすることもできる。
In the ADC according to the present invention, the quantization error E in the AD conversion of the SARADC is temporarily stored as a charge in the capacitor Cf, and then added to the charge sampled in the capacitor group Cs at the next AD conversion, Delta-sigma modulation is realized by giving temporal correlation to the quantization error. Since the quantization error E is transferred to the next determination as an electric charge, the capacitance Cf is insensitive to the capacitance ratio with the capacitance group Cs, and its area is not limited by the relative error accuracy.
Further, in the configuration of
In the present configuration, the configuration as shown in FIG. 4 is shown as the
Further, in this configuration, the configuration for realizing the first-order delta-sigma modulation is shown, but the configuration for realizing the n-th order delta-sigma modulation (n is 2 or more) can also be adopted.
図6は、本発明の実施例1に係るAD変換器の電圧遷移図で、逐次比較フェーズφcにおける動作に関して、N=3ビットの場合のノードVxの電圧遷移図である。
時刻t1、t2、t3は、逐次比較フェーズφcの開始時刻を基準としており、それぞれ1ビット目、2ビット目、3ビット目の判定時刻を示す。また、各容量におけるセトリング時間は十分に確保されているとする。
例えば、{Vin+(Cf/Cs)・Vf}=−(1.6/4)・Vrefであった場合を示す。
まず、サンプリングフェーズφsの終了時、VCM=0であったノードVxVxの電圧は、最上位のキャパシタC2のスイッチが高基準電圧VRH側に接続され、それ以外のキャパシタCd、C0、C1のスイッチが低基準電圧VRL側に接続される。この時、容量群Csの各スイッチ側のノードにおける、容量値を重みとした加重平均電圧はVCM=0となるので、β=Cs/(Cs+Cf)と表すと、式(5)より、Vxは、−β・{Vin+(Cf/Cs)・Vf}=(1.6/4)・β・Vref(>0)の電圧値となるので、1ビット目は0であり、δ1=0と決定される。
FIG. 6 is a voltage transition diagram of the AD converter according to the first embodiment of the present invention, and is a voltage transition diagram of the node Vx in the case of N = 3 bits regarding the operation in the successive approximation phase φc.
Times t1, t2, and t3 are based on the start time of the successive approximation phase φc, and indicate the determination times of the first bit, the second bit, and the third bit, respectively. Further, it is assumed that the settling time for each capacity is sufficiently secured.
For example, a case where {Vin + (Cf / Cs) · Vf} = − (1.6 / 4) · Vref is shown.
First, at the end of the sampling phase φs, the voltage of the node VxVx where VCM = 0 is such that the switch of the uppermost capacitor C2 is connected to the high reference voltage VRH side, and the switches of the other capacitors Cd, C0, C1 are Connected to the low reference voltage VRL side. At this time, the weighted average voltage weighted by the capacitance value at the node on each switch side of the capacitance group Cs is VCM = 0. Therefore, when expressed as β = Cs / (Cs + Cf), Vx is expressed by the equation (5). , −β · {Vin + (Cf / Cs) · Vf} = (1.6 / 4) · β · Vref (> 0), the first bit is 0 and δ1 = 0 is determined. Is done.
続いて、1ビット目の判定を受けて、最上位の容量C2を低基準電圧VRL側に、容量C1を高基準電圧VRH側に接続し、次ビットの判定を行う。数式8よりVxの電圧は−β・(VREF/2)だけ遷移し、(−0.4/4)・β・Vref(<0)の電圧値となるため、2ビット目は1であり、δ2=1と決定される。
さらに、2ビット目の判定を受けて、容量C1は高基準電圧VRH側に接続したまま、容量C0(容量値20C=Cs/8)を高基準電圧VRH側に接続し、次ビットの判定を行う。Vxの電圧はβ・(VREF/4)だけ遷移し、(0.6/4)・β・Vref(>0)の電圧値となるため、3ビット目は0であり、δ3=0と決定される。
最後に、3ビット目の判定を受けて、容量C0を低基準電圧VRL側に接続して、N=3ビット分の判定を終了とする。
以上の動作により、Dout=(0,1,0)と決定され、Doutに対応する電圧Dは、次式(22)
Subsequently, in response to the determination of the first bit, the uppermost capacitor C2 is connected to the low reference voltage VRL side and the capacitor C1 is connected to the high reference voltage VRH side, and the next bit is determined. From
Further, in response to the determination of the second bit, the capacitor C1 (capacitance value 20C = Cs / 8) is connected to the high reference voltage VRH side while the capacitor C1 is connected to the high reference voltage VRH side, and the next bit is determined. Do. Since the voltage of Vx changes by β · (VREF / 4) and becomes a voltage value of (0.6 / 4) · β · Vref (> 0), the third bit is 0 and δ3 = 0 is determined. Is done.
Finally, upon receiving the determination of the third bit, the capacitor C0 is connected to the low reference voltage VRL side, and the determination for N = 3 bits is completed.
With the above operation, Dout = (0, 1, 0) is determined, and the voltage D corresponding to Dout is expressed by the following equation (22).
以上より本発明によれば、容量の相対誤差の影響を低減する構成でSARADCにおけるデルタシグマ変調を実現し、高分解能で小面積のAD変換器を実現することができる。
As described above, according to the present invention, it is possible to realize delta-sigma modulation in SAR ADC with a configuration that reduces the influence of the relative error of capacitance, and to realize a high-resolution and small-area AD converter.
図7は、本発明に係るAD変換器の具体的な実施例2を説明するための回路構成図で、AD変換器のシングルエンド構成における回路構成図である。図中符号45c−3(SWs)は第3のスイッチを示している。なお、図4と同じ機能を有する構成要素には同一の符号を付してある。
つまり、本実施例2のAD変換器40は、演算増幅器45aの入力端子と出力端子とを接続可能とする第3スイッチ45c−3を更に備えている。
つまり、図7に示したAD変換器40は、図4と同様に、ダミーキャパシタCd、バイナリに重み付けされた容量C0〜CN−1を有する容量群Csと、スイッチ群SWgとを有するCDAC44と、容量群Csの共通端子Vxを閾値電圧である基準電位VCM(例えば、0V)と比較する比較器42と、この比較器42の出力を逐次蓄積し複数ビットのデジタル出力信号Doutを出力するSAR回路43と、演算増幅器45aと容量CfとスイッチSWc及びSWtを有する誤差帰還部45と、スイッチSWsとを有している。
FIG. 7 is a circuit configuration diagram for explaining a specific example 2 of the AD converter according to the present invention, and is a circuit configuration diagram in a single-ended configuration of the AD converter. Reference numeral 45c-3 (SWs) in the drawing indicates a third switch. In addition, the same code | symbol is attached | subjected to the component which has the same function as FIG.
That is, the
That is, the
構成要素の接続は、スイッチSWsを除いて図4と同様であり、図7においてスイッチSWsは、一端をノードVxに他端を演算増幅器45aの出力ノードVoに接続している。
図7で示したAD変換器の動作タイミング図は、図5の動作タイミング図と同じである。以下、図5及び図7を用いて、本発明の実施例2に係るAD変換器の概略動作を説明する。簡単のため、VCM=0、VRH=VREF、VRL=−VREFとする。本実施例2と上述した実施例1との相違は、演算増幅器45aがオフセット及びフリッカノイズなどの低域ノイズVoffを有するときに、出力デジタル値として影響を低減する効果を有する点である。
The connection of the components is the same as in FIG. 4 except for the switch SWs. In FIG. 7, the switch SWs has one end connected to the node Vx and the other end connected to the output node Vo of the
The operation timing chart of the AD converter shown in FIG. 7 is the same as the operation timing chart of FIG. Hereinafter, a schematic operation of the AD converter according to the second embodiment of the present invention will be described with reference to FIGS. 5 and 7. For simplicity, VCM = 0, VRH = VREF, and VRL = −VREF. The difference between the second embodiment and the first embodiment described above is that when the
まず、図5におけるサンプリングフェーズφsでは、図7においてスイッチ群SWgを全てアナログ入力電圧VINの端子に接続し、スイッチSWsを導通状態にして共通端子Vxに演算増幅器45aの出力ノードを接続する。このときスイッチSWt及びSWcは、非導通状態である。演算増幅器45aがオフセット及びフリッカノイズなどの低域ノイズを有するとき、その入力換算雑音電圧をVoffとすれば、演算増幅器45aの正入力端子にVCM+Voff=0+Voff=Voffが入力されていることと等価なので、出力ノードの電圧Voは、次式(23)
First, in the sampling phase φs in FIG. 5, all the switch groups SWg in FIG. 7 are connected to the terminals of the analog input voltage VIN, and the switches SWs are turned on to connect the output node of the
また、このとき容量Cfには電圧Vfを用いて、次式(25)
At this time, the voltage Vf is used for the capacitance Cf, and the following equation (25)
したがって、サンプリングフェーズφsでは、ノードVx側に合計で、次式(26)
Therefore, in the sampling phase φs, the following expression (26) is given in total on the node Vx side.
次に、図5における逐次比較フェーズφcが開始すると、まず、スイッチSWsが非導通状態となる。続いて、スイッチSWcが導通状態となるのと同時に、スイッチ群SWgの中で、最上位のキャパシタCN−1のスイッチは高基準電圧VRH側に接続され、それ以外のキャパシタCd、C0〜CN−2のスイッチは、低基準電圧VRL側に接続される。
これにより、ノードVxの電圧をVx2aとすると、ノードVx側の総電荷Q2aは、次式(27)
Next, when the successive approximation phase φc in FIG. 5 is started, first, the switch SWs is turned off. Subsequently, at the same time as the switch SWc becomes conductive, the switch of the uppermost capacitor CN-1 in the switch group SWg is connected to the high reference voltage VRH side, and the other capacitors Cd, C0 to CN− The second switch is connected to the low reference voltage VRL side.
Thus, assuming that the voltage at the node Vx is Vx2a, the total charge Q2a on the node Vx side is expressed by the following equation (27)
上記式(26)と(27)の電荷は、電荷保存則により等しいので、Q1a=Q2aを解くと、次式(28)
Since the charges in the equations (26) and (27) are equal according to the law of conservation of charge, when Q1a = Q2a is solved, the following equation (28)
この電圧Vx2aは、Vc=0に対して比較器42によって比較され、その結果に応じて、SAR43によりスイッチ群SWgが操作される。比較結果がVx2a<0の場合、{Vin+(Cf/Cs)・Vf−Voff}>0であるので、MSBは1と決定され、最上位の容量CN−1のスイッチは高基準電圧VRH側に接続したまま、容量CN−2(容量値2N−2C=Cs/4)を高基準電圧VRH側に接続し、次ビットの判定を行う。
以上の動作を逐次行うことにより高ビットから順にデジタル出力を確定させ、N回の判定の後、Nビットのデジタル出力値Dout=(δ1,δ2,…,δN)を得る。ただし、δk(k=1,2,…,N)はMSBからk回目の判定結果がVx≧0なら0、Vx<0なら1と決定される値である。
このデジタル出力値Doutは−VREF〜VREFの電圧範囲を2N等分に量子化した電圧値Dに対応し、次式(29)
The voltage Vx2a is compared with Vc = 0 by the
By sequentially performing the above operations, the digital output is determined in order from the highest bit, and after N determinations, N-bit digital output values Dout = (δ 1 , δ 2 ,..., Δ N ) are obtained. However, δ k (k = 1, 2,..., N) is a value determined to be 0 if the kth determination result from the MSB is Vx ≧ 0, and 1 if Vx <0.
The digital output value Dout corresponds to a voltage value D obtained by quantizing the voltage range of −VREF to VREF into 2 N equal parts, and the following equation (29)
また、この電圧値Dは、容量群Csの各スイッチ側のノードにおける電圧値の容量値を重みとした加重平均電圧と見なせる。したがって、{Vin+(Cf/Cs)・Vf−Voff}に対して逐次比較動作が行われることを考えると、量子化誤差Eを用いれば、次式(30)
The voltage value D can be regarded as a weighted average voltage weighted by the capacitance value of the voltage value at each switch-side node of the capacitance group Cs. Therefore, considering that the successive approximation operation is performed on {Vin + (Cf / Cs) · Vf−Voff}, if the quantization error E is used, the following equation (30)
したがって、Nビット判定後、ノードVxの電圧Vx4aは、次式(31)
Therefore, after determining N bits, the voltage Vx4a of the node Vx is expressed by the following equation (31).
すなわち、逐次比較フェーズφcにおいて、N回の判定を終え、容量C1に接続されたスイッチの接続先を確定したときのノードVx側に蓄積された全容量Q4aは、次式(32)
That is, in the successive approximation phase φc, the total capacity Q4a accumulated on the node Vx side when the determination of N times is finished and the connection destination of the switch connected to the capacity C1 is determined is expressed by the following equation (32).
続いて、誤差転送フェーズφtでは、スイッチSWcを非導通状態にした後、スイッチSWtが導通状態となる。この時、ノードVxは演算増幅器45aによりVCM+Voff=0+Voff=Voffとなる。また、演算増幅器45aの出力電圧をVoaと示す。
この時の、ノードVxにおける電荷保存則を考えると、次式(34)
Subsequently, in the error transfer phase φt, after the switch SWc is turned off, the switch SWt is turned on. At this time, the node Vx becomes VCM + Voff = 0 + Voff = Voff by the
Considering the charge conservation law at the node Vx at this time, the following equation (34)
なお、本発明のおけるADCでは、SARADCのAD変換における量子化誤差Eを電荷として容量Cfに一旦保存した後、次のAD変換時に入力電圧Vinを容量群Csにサンプリングした電荷と加算することで、量子化誤差に時間的な相関を持たせ、デルタシグマ変調を実現している。量子化誤差Eを電荷として次回判定に転送するため、容量Cfは容量群Csとの容量比に不感であり、その面積は相対誤差精度に制限されない。また、図10に示した非特許文献3の構成では、電荷転送を担う容量はCR,CR1,CR2の3つであったのが、本構成では図1に示すように容量Cfのみであるので、面積削減の利点も有する。
In the ADC according to the present invention, the quantization error E in the AD conversion of the SARADC is temporarily stored as a charge in the capacitor Cf, and then the input voltage Vin is added to the charge sampled in the capacitor group Cs at the next AD conversion. The quantization error is correlated with time to realize delta-sigma modulation. Since the quantization error E is transferred to the next determination as an electric charge, the capacitance Cf is insensitive to the capacitance ratio with the capacitance group Cs, and its area is not limited by the relative error accuracy. Further, in the configuration of
なお、本構成では、CDAC44として図7のような構成を示したが、上述した実施例1と同様に、逐次比較動作によってADCの量子化誤差Eに相当する電荷が残渣として残ればよく、例えば、特許文献1のようなCDACの構成でも問題ない。
また、本構成では、一次デルタシグマ変調を実現する構成を示したが、n次デルタシグマ変調(nは2以上)を実現する構成とすることもできる。
以上より本発明によれば、演算増幅器45aに由来するオフセット及びフリッカノイズなどの低域ノイズ、及び容量の相対誤差の影響を低減する構成でSARADCにおけるデルタシグマ変調を実現し、高分解能で小面積のAD変換器を実現することができる。
In this configuration, the configuration as shown in FIG. 7 is shown as the
Further, in this configuration, the configuration for realizing the first-order delta-sigma modulation is shown, but the configuration for realizing the n-th order delta-sigma modulation (n is 2 or more) can also be adopted.
As described above, according to the present invention, low-frequency noise such as offset and flicker noise derived from the
次に、本発明のAD変換方法について説明する。
本発明のAD変換方法は、容量DA変換器(CDAC)を備えた電荷再分配型のAD変換器における誤差帰還型デルタシグマ変調を実現したAD変換方法である。
まず、入力信号Vinを容量DA変換器14,34a,34b,44の各容量素子(図4及び図7のCs)にサンプリングする。
次に、容量DA変換器14,34a,34b,44の各容量素子(図4及び図7のCs)にサンプリングされた電荷による電圧と基準電圧VCMとを比較する。
Next, the AD conversion method of the present invention will be described.
The AD conversion method of the present invention is an AD conversion method that realizes error feedback type delta-sigma modulation in a charge redistribution type AD converter including a capacitive DA converter (CDAC).
First, the input signal Vin is sampled into each capacitive element (Cs in FIGS. 4 and 7) of the
Next, the voltage based on the charge sampled in each capacitive element (Cs in FIGS. 4 and 7) of the
次に、比較結果により各容量素子(図4及び図7のCs)に高基準電圧又は低基準電圧を接続する動作を逐次行う。
次に、演算増幅器15a,35a,45aの入力端子と出力端子との間に接続可能な容量素子15b,35b−1,35b−2,45bに量子化誤差を電荷として保存する。
次に、逐次比較動作をするときに、保存した電荷を容量DA変換器14,34a,34b,44の各容量素子(図4及び図7のCs)にサンプリングされた電荷に加算する。
また、入力信号Vinを容量DA変換器14,34a,34b,44の各容量素子(図4及び図7のCs)にサンプリングするときに、演算増幅器15a,35a,45aの入力端子と出力端子を短絡する。
また、容量DA変換器34a,34b及び誤差帰還部35を全差動構成にすることも可能である。
このようにして、容量の相対誤差の影響を低減する構成でSARADCにおける誤差帰還型デルタシグマ変調を実現したAD変換方法を実現することができる。
Next, an operation of connecting a high reference voltage or a low reference voltage to each capacitor (Cs in FIGS. 4 and 7) is sequentially performed based on the comparison result.
Next, the quantization error is stored as electric charges in the
Next, when the successive approximation operation is performed, the stored charge is added to the charge sampled in each capacitive element (Cs in FIGS. 4 and 7) of the
Further, when the input signal Vin is sampled to the capacitive elements (Cs in FIGS. 4 and 7) of the
In addition, the
In this way, it is possible to realize an AD conversion method that realizes error feedback delta-sigma modulation in SARADC with a configuration that reduces the influence of the relative error of capacitance.
10,30,40 AD変換器
11,31,51 サンプルホールド回路(S/H)
12,32,42,52 比較器
13,33,43,53 逐次比較レジスタ(SAR)
14,34a,34b,54 デジタルアナログ変換器(DAC)
15,35,45 誤差帰還部
15a,35a,45a 演算増幅器
15b,35b−1,35b−2,45b 容量素子(Cf)
15c−1,35c−1a,35c−1b,45c−1,第1のスイッチ
15c−2,35c−2a,35c−2b,45c−2 第2のスイッチ
20 多ビットADC
21 DAC
22 遅延器
44 容量DA変換器(CDAC)
50 SARADC
10, 30, 40
12, 32, 42, 52
14, 34a, 34b, 54 Digital-to-analog converter (DAC)
15, 35, 45
15c-1, 35c-1a, 35c-1b, 45c-1,
21 DAC
22
50 SARADC
Claims (8)
容量素子を有し、量子化誤差を電荷として前記容量素子に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ前記容量DA変換器の各容量素子にサンプリングされた電荷と加算する誤差帰還部を備えていることを特徴とするAD変換器。 In a charge redistribution type AD converter having a capacitive DA converter,
A capacitor element is included, and the quantization error is stored in the capacitor element as a charge, and the stored charge is added to the sampled charge in each capacitor element of the capacitor DA converter in accordance with an input signal in the next successive comparison operation. An AD converter comprising an error feedback unit.
入力信号をサンプルホールドした信号を生成するサンプルホールド回路と、
該サンプルホールド回路に接続され、前記サンプルホールドした信号に応じた電荷を蓄える複数の容量素子を含み、該複数の容量素子の接続を切り換えることにより比較信号を生成する容量DA変換器と、
前記容量DA変換器に接続され、前記比較信号と基準電位とを比較する比較器と、
該比較器に接続され、容量素子を有し、量子化誤差を電荷として前記容量素子に保存し、保存した電荷を次の逐次比較動作時に入力信号に応じ前記容量DA変換器の各容量素子にサンプリングされた電荷と加算する誤差帰還部と、
前記比較器の出力信号を逐次蓄積して出力信号を出力する逐次比較レジスタと
を備えていることを特徴とするAD変換器。 In a charge redistribution type AD converter having a capacitive DA converter,
A sample-and-hold circuit that generates a signal obtained by sampling and holding an input signal;
A capacitor DA converter connected to the sample and hold circuit, including a plurality of capacitive elements for storing charges according to the sampled and held signal, and generating a comparison signal by switching connection of the plurality of capacitive elements;
A comparator connected to the capacitive DA converter for comparing the comparison signal with a reference potential;
A capacitor is connected to the comparator, and a quantization error is stored in the capacitor as a charge, and the stored charge is stored in each capacitor of the capacitor DA converter in accordance with an input signal in the next successive comparison operation. An error feedback unit for adding to the sampled charge;
An AD converter comprising: a successive approximation register that sequentially accumulates output signals of the comparator and outputs an output signal.
入力端子が前記容量DA変換器の各容量素子の一端に接続される演算増幅器と、
前記容量DA変換器の各容量素子の一端と基準電圧端子との間に前記容量素子を接続可能とする第1スイッチと、
前記演算増幅器の入力端子と出力端子との間に前記容量素子を接続可能とする第2スイッチと
を備えていること特徴とする請求項1又は2に記載のAD変換器。 The error feedback unit is
An operational amplifier having an input terminal connected to one end of each capacitive element of the capacitive DA converter;
A first switch that enables connection of the capacitive element between one end of each capacitive element of the capacitive DA converter and a reference voltage terminal;
The AD converter according to claim 1, further comprising: a second switch that allows the capacitive element to be connected between an input terminal and an output terminal of the operational amplifier.
入力信号を前記容量DA変換器の各容量素子にサンプリングし、
前記容量DA変換器の各容量素子にサンプリングされた電荷による電圧と基準電圧とを比較し、比較結果により前記各容量素子に高基準電圧又は低基準電圧を接続する動作を逐次行い、
演算増幅器の入力端子と出力端子との間に接続可能な容量素子に量子化誤差を電荷として保存し、
逐次比較動作をするときに、前記保存した電荷を前記容量DA変換器の各容量素子にサンプリングされた電荷に加算する
ことを特徴とするAD変換方法。 In an AD conversion method in a charge redistribution type AD converter having a capacitive DA converter,
Sampling the input signal to each capacitive element of the capacitive DA converter,
Comparing the voltage due to the charge sampled in each capacitive element of the capacitive DA converter with a reference voltage, and sequentially performing an operation of connecting a high reference voltage or a low reference voltage to each capacitive element according to the comparison result,
The quantization error is stored as a charge in a capacitive element that can be connected between the input terminal and the output terminal of the operational amplifier.
An AD conversion method comprising: adding a stored charge to a charge sampled in each capacitor element of the capacitive DA converter when performing a successive approximation operation.
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