JP2015207764A - 半導体装置および電子機器 - Google Patents

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佑太 遠藤
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Abstract

【課題】占有面積の小さい半導体装置を提供する。または、集積度の高い半導体装置を提供する。
【解決手段】第１の半導体は、第１の領域と、第２の領域と、を有し、第２の半導体は、第３の領域と、第４の領域と、を有し、第１の半導体は、第１の領域と第３の領域とが互いに重なる領域を有し、第１の導電体は、第１の絶縁体を介して、第１の導電体と第１の領域とが互いに重なる第５の領域を有し、第２の導電体は、第２の絶縁体を介して、第２の導電体と第３の領域とが互いに重なる第６の領域を有し、第３の導電体は、第２の領域、および第４の領域と接する領域を有し、第４の導電体は、第１の導電体と接する第７の領域と、第２の導電体と接する第８の領域と、を有する半導体装置である。
【選択図】図２

Description

本発明は、例えば、トランジスタおよび半導体装置、ならびにそれらの製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
近年は、酸化物半導体を用いたトランジスタが注目されている。酸化物半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタの半導体に用いることができる。また、酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
特開２０１２−２５７１８７号公報
占有面積の小さい半導体装置を提供することを課題の一とする。または、集積度の高い半導体装置を提供することを課題の一とする。または、動作の速い半導体装置を提供することを課題の一とする。または、消費電力の小さい半導体装置を提供することを課題の一とする。または、生産性の高い半導体装置を提供することを課題の一とする。または、歩留まりの高い半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）
本発明の一態様は、第１の半導体と、第２の半導体と、第１の導電体と、第２の導電体と、第３の導電体と、第４の導電体と、第１の絶縁体と、第２の絶縁体と、を有し、第１の半導体は、第１の領域と、第２の領域と、を有し、第２の半導体は、第３の領域と、第４の領域と、を有し、第１の半導体は、第１の領域と第３の領域とが互いに重なる領域を有し、第１の導電体は、第１の絶縁体を介して、第１の導電体と第１の領域とが互いに重なる第５の領域を有し、第２の導電体は、第２の絶縁体を介して、第２の導電体と第３の領域とが互いに重なる第６の領域を有し、第３の導電体は、第２の領域、および第４の領域と接する領域を有し、第４の導電体は、第１の導電体と接する第７の領域と、第２の導電体と接する第８の領域と、を有する半導体装置である。
（２）
または、本発明の一態様は、第１の半導体と、第２の半導体と、第１の導電体と、第２の導電体と、第３の導電体と、第４の導電体と、第１の絶縁体と、第２の絶縁体と、を有し、第１の半導体は、第１の領域と、第２の領域と、第３の領域と、を有し、第２の半導体は、第４の領域と、第５の領域と、第６の領域と、を有し、第１の半導体は、第１の領域と第４の領域とが互いに重なる領域を有し、第１の導電体は、第１の絶縁体を介して、第１の導電体と第１の領域とが互いに重なる第７の領域を有し、第２の導電体は、第２の絶縁体を介して、第２の導電体と第４の領域とが互いに重なる第８の領域を有し、第３の導電体は、第２の領域、および第５の領域と接する領域を有し、第４の導電体は、第３の領域、および第６の領域と接する領域を有する半導体装置である。
（３）
または、本発明の一態様は、（１）または（２）において、第１の半導体が、単結晶シリコンを有する半導体装置である。
（４）
または、本発明の一態様は、（１）乃至（３）のいずれか一において、第２の半導体が、インジウムを有する酸化物を有する半導体装置である。
占有面積の小さい半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、動作の速い半導体装置を提供することができる。または、消費電力の小さい半導体装置を提供することができる。または、生産性の高い半導体装置を提供することができる。または、歩留まりの高い半導体装置を提供することができる。または、新規な半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係るインバータ回路の回路図。 本発明の一態様に係るインバータ回路の上面図および断面図。 本発明の一態様に係るインバータ回路の上面図および断面図。 本発明の一態様に係るインバータ回路の上面図および断面図。 本発明の一態様に係るインバータ回路の上面図および断面図。 本発明の一態様に係るインバータ回路の上面図および断面図。 本発明の一態様に係るインバータ回路の上面図および断面図。 本発明の一態様に係るインバータ回路の断面図。 本発明の一態様に係るインバータ回路の断面図。 本発明の一態様に係るトランジスタの一部を示す断面図、およびバンド構造を示す図。 本発明の一態様に係るインバータ回路の作製方法を示す断面図。 本発明の一態様に係るインバータ回路の作製方法を示す断面図。 本発明の一態様に係るアナログスイッチ回路の回路図。 本発明の一態様に係るアナログスイッチ回路の上面図および断面図。 本発明の一態様に係る論理回路の回路図。 本発明の一態様に係るＣＰＵを示すブロック図。 本発明の一態様に係る記憶素子の回路図。 本発明の一態様に係る電子機器を示す図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、例えば、物体の形状を「径」、「粒径」、「大きさ」、「サイズ」、「幅」などで規定する場合、物体が収まる最小の立方体における一辺の長さ、または物体の一断面における円相当径と読み替えてもよい。物体の一断面における円相当径とは、物体の一断面と等しい面積となる正円の直径をいう。
なお、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン膜である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における深さ方向全体の濃度がＢである場合、Ａのある領域における深さ方向の濃度の平均値がＢである場合、Ａのある領域における深さ方向の濃度の中央値がＢである場合、Ａのある領域における深さ方向の濃度の最大値がＢである場合、Ａのある領域における深さ方向の濃度の最小値がＢである場合、Ａのある領域における深さ方向の濃度の収束値がＢである場合、測定上Ａそのものの確からしい値の得られる領域における濃度がＢである場合などを含む。
また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における全体の大きさ、長さ、厚さ、幅、または距離がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の平均値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の中央値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最大値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の最小値がＢである場合、Ａのある領域における大きさ、長さ、厚さ、幅、または距離の収束値がＢである場合、測定上Ａそのものの確からしい値の得られる領域での大きさ、長さ、厚さ、幅、または距離がＢである場合などを含む。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的（三次元的）な構造（３Ｄ構造ともいう。）を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図または断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を有すると読み替えることができる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
＜半導体装置＞
以下では、本発明の一態様に係る半導体装置を例示する。
＜インバータ回路＞
図１に示す回路図は、ｐチャネル型のトランジスタ４９１とｎチャネル型のトランジスタ４８１を直列に接続し、かつそれぞれのゲートを接続した、いわゆるインバータ回路の構成を示している。インバータ回路は、半導体装置を構成する論理回路、またはその一部として用いることができる。なお、トランジスタ４９１としてｎチャネル型トランジスタを用いても構わない場合がある。また、トランジスタ４８１としてｐチャネル型トランジスタを用いても構わない場合がある。
図２（Ａ）は、図１に対応するインバータ回路の上面図である。また、図２（Ｂ）は、図２（Ａ）に示す一点鎖線Ａ１−Ａ２および一点鎖線Ａ３−Ａ４に相当する断面図である。図２（Ｂ）に示すように、インバータ回路は、トランジスタ４９１と、トランジスタ４９１の上方に配置するトランジスタ４８１と、を有する。
図２に示すインバータ回路は、トランジスタ４９１とトランジスタ４８１とが、互いに重なることによってインバータ回路の占有面積を小さくすることができる。また、インバータ回路において、端部に位置する電極または配線などの機能を有する導電体を、隣接する他のインバータ回路などの論理回路と共有することが好ましい。こうすることで、半導体装置全体の面積を縮小することができる。
図２（Ｂ）に示すトランジスタ４９１は、半導体基板４５０を用いたトランジスタである。トランジスタ４９１は、半導体基板４５０中の領域４７４ａと、半導体基板４５０中の領域４７４ｂと、絶縁体４６２と、導電体４５４と、を有する。導電体４５４は、絶縁体４６２を介して半導体基板４５０上に配置される。導電体４５４と半導体基板４５０とが互いに重なる領域は、半導体基板４５０の領域４７４ａおよび領域４７４ｂと重ならない領域を有する。
また、半導体基板４５０は、絶縁体４６２との界面近傍にｎ型の導電型を付与する不純物を、半導体基板４５０の他の領域よりも高い濃度で含む領域を有しても構わない。こうすることで、トランジスタ４９１のしきい値電圧を調整することができる。よって、導電体４５４に仕事関数の高い導電体を用いた場合でもノーマリーオフの電気特性を得やすくなる。仕事関数の高い導電体は、仕事関数の低い導電体と比べ耐熱性が高いことが多いため、後の工程の自由度が高くなり、半導体装置の性能を高くすることができる場合がある。また、チャネル形成領域を、半導体基板４５０と絶縁体４６２との界面から離すことができる場合がある。そのため、界面散乱、および界面準位によるキャリアの捕獲などが低減でき、高いオン電流および高い信頼性を実現することができる。
トランジスタ４９１において、領域４７４ａおよび領域４７４ｂは、ソース領域およびドレイン領域としての機能を有する。また、絶縁体４６２は、ゲート絶縁体としての機能を有する。また、導電体４５４は、ゲート電極としての機能を有する。したがって、導電体４５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。即ち、導電体４５４に印加する電位によって、領域４７４ａと領域４７４ｂとの間の導通・非導通を制御することができる。
半導体基板４５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体基板などを用いればよい。好ましくは、半導体基板４５０として単結晶シリコン基板を用いる。
半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ４９１となる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。または、半導体基板４５０がｉ型であっても構わない。
半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、トランジスタ４９１のオン特性を向上させることができる。
領域４７４ａおよび領域４７４ｂは、ｐ型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ４９１はｐチャネル型トランジスタを構成する。
導電体４５４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。
絶縁体４６２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４６２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
なお、トランジスタ４９１は、絶縁体４６０などによって隣接するトランジスタと分離される。なお、素子分離の方法としては、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法などがある。
絶縁体４６０としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４６０としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
図２（Ｂ）に示すトランジスタ４８１は、半導体４０６を用いたトランジスタである。トランジスタ４８１は、半導体４０６と、導電体４１６ａと、導電体４１６ｂと、絶縁体４１２と、導電体４０４と、を有する。導電体４１６ａおよび導電体４１６ｂは、半導体４０６と接する領域を有する。図２（Ｂ）では、導電体４１６ａおよび導電体４１６ｂは、半導体４０６の上面と接する領域を有する。ただし、導電体４１６ａおよび導電体４１６ｂが、半導体４０６の側面または下面と接する領域を有しても構わない。導電体４０４は、絶縁体４１２を介して半導体４０６と重なる領域と、絶縁体４１２を介して導電体４１６ａと重なる領域と、絶縁体４１２を介して導電体４１６ｂと重なる領域を、有する。図２（Ｂ）では、導電体４０４は、絶縁体４１２を介して半導体４０６上に配置される。また、導電体４０４は、絶縁体４１２を介して導電体４１６ａ上および導電体４１６ｂ上に配置される。
トランジスタ４８１において、導電体４１６ａおよび導電体４１６ｂは、ソース電極およびドレイン電極としての機能を有する。また、絶縁体４１２は、ゲート絶縁体としての機能を有する。また、導電体４０４は、ゲート電極としての機能を有する。したがって、導電体４０４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。即ち、導電体４０４に印加する電位によって、導電体４１６ａと導電体４１６ｂとの間の導通・非導通を制御することができる。
なお、半導体４０６の詳細については後述する。
導電体４１６ａおよび導電体４１６ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。
絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
導電体４０４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。
図２（Ｂ）に示すインバータ回路は、絶縁体４６４と、絶縁体４０１と、絶縁体４１８と、導電体４２４ａと、導電体４２４ｂと、導電体４２４ｃと、導電体４２４ｄと、導電体４２６と、を有する。
絶縁体４６４は、トランジスタ４９１上に配置する。また、絶縁体４０１は、絶縁体４６４上に配置する。また、トランジスタ４８１は絶縁体４０１上に配置する。また、絶縁体４１８はトランジスタ４８１上に配置する。
絶縁体４１８、絶縁体４１２、導電体４１６ａ、半導体４０６、絶縁体４０１および絶縁体４６４は、領域４７４ａに達する開口部を有する。該開口部には、導電体４２４ａが埋め込まれている。また、絶縁体４１８、絶縁体４１２、絶縁体４０１および絶縁体４６４は、領域４７４ｂに達する開口部を有する。該開口部には、導電体４２４ｂが埋め込まれている。また、絶縁体４１８は、導電体４０４に達する開口部を有する。該開口部には、導電体４２４ｃが埋め込まれている。また、絶縁体４１８および絶縁体４１２は、導電体４１６ｂに達する開口部を有する。該開口部には、導電体４２４ｄが埋め込まれている。また、絶縁体４０１および絶縁体４６４は、導電体４５４に達する開口部を有する。該開口部には、導電体４２６が埋め込まれている。
したがって、トランジスタ４９１とトランジスタ４８１とは、開口部に設けられた導電体によって電気的に接続される。具体的には、トランジスタ４９１の領域４７４ａと、トランジスタ４８１の導電体４１６ａと、が導電体４２４ａによって電気的に接続される。また、トランジスタ４９１の導電体４５４と、トランジスタ４８１の導電体４０４と、が導電体４２６によって電気的に接続される。導電体４２４ａは、トランジスタ４８１などを貫通してトランジスタ４９１まで達するため、貫通電極と呼ぶこともできる。該貫通電極を有することで、トランジスタ４９１とトランジスタ４８１とが互いに重なるように配置できるため、インバータ回路の占有面積を小さくすることができる。したがって、インバータ回路を有する半導体装置の集積度を高くすることができる。
絶縁体４６４としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４６４としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
なお、絶縁体４６４は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４６４は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁体４６４は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
なお、トランジスタ４８１の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ４８１の電気特性を安定にすることができる。例えば、絶縁体４０１として、水素などの不純物および酸素をブロックする機能を有する絶縁体を用いることが好ましい。
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
絶縁体４０１としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０１としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
絶縁体４１８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４１８としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
なお、絶縁体４１８は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体４１８は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁体４１８は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
導電体４２４ａ、導電体４２４ｂ、導電体４２４ｃおよび導電体４２４ｄとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。または、例えば、窒化チタンと、窒化チタン上のタングステンとの積層構造を用いてもよい。
導電体４２６としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、またはチタンおよび窒素を含む導電体などを用いてもよい。または、例えば、窒化チタンと、窒化チタン上のタングステンとの積層構造を用いてもよい。
＜インバータ回路の変形例１＞
図３（Ａ）は、図１に対応するインバータ回路の上面図である。また、図３（Ｂ）は、図３（Ａ）に示す一点鎖線Ｂ１−Ｂ２および一点鎖線Ｂ３−Ｂ４に相当する断面図である。
図３に示すインバータ回路は、図２に示したインバータ回路と比べて、トランジスタ４８１の導電体４０４を縮小した構造を有する。したがって、図２に示したインバータ回路に対して、さらに占有面積を小さくすることができる。また、各構成要素の間隔を、最小加工寸法の半分まで縮小することで、さらに占有面積を小さくすることができる。こうすることで、半導体装置全体の面積を縮小することができる。
なお、そのほかの構造については、図２に示したインバータ回路の記載を参照する。
＜インバータ回路の変形例２＞
図４（Ａ）は、図１に対応するインバータ回路の上面図である。また、図４（Ｂ）は、図４（Ａ）に示す一点鎖線Ｃ１−Ｃ２および一点鎖線Ｃ３−Ｃ４に相当する断面図である。
図４に示すインバータ回路は、図３に示したインバータ回路と比べて、トランジスタ４８１の導電体４１６ａおよび導電体４１６ｂを省略した構造を有する。図３に示したインバータ回路と、同等の占有面積とすることができる。こうすることで、図２に示す半導体装置と比べて、占有面積を縮小することができる。
なお、そのほかの構造については、図２に示したインバータ回路の記載を参照する。
＜インバータ回路の変形例３＞
図５（Ａ）は、図１に対応するインバータ回路の上面図である。また、図５（Ｂ）は、図５（Ａ）に示す一点鎖線Ｄ１−Ｄ２および一点鎖線Ｄ３−Ｄ４に相当する断面図である。
図５に示すインバータ回路は、図２、図３および図４に示したインバータ回路と比べて、トランジスタ４８１の導電体４０４と、半導体４０６と、絶縁体４１２と、の位置関係が異なる構造を有する。こうすることで、半導体装置全体の面積を縮小することができる。
図５（Ｂ）に示すトランジスタ４８１は、半導体４０６を用いたトランジスタである。トランジスタ４８１は、半導体４０６と、導電体４１６ａと、導電体４１６ｂと、絶縁体４１２と、導電体４０４と、を有する。導電体４１６ａおよび導電体４１６ｂは、半導体４０６と接する領域を有する。図５（Ｂ）では、導電体４１６ａおよび導電体４１６ｂは、半導体４０６の上面と接する領域を有する。ただし、導電体４１６ａおよび導電体４１６ｂが、半導体４０６の側面または下面と接する領域を有しても構わない。導電体４０４は、絶縁体４１２を介して半導体４０６と重なる領域と、絶縁体４１２および半導体４０６を介して導電体４１６ａと重なる領域と、絶縁体４１２および半導体４０６を介して導電体４１６ｂと重なる領域を、有する。図５（Ｂ）では、導電体４０４は、絶縁体４１２を介して半導体４０６下に配置される。また、導電体４０４は、絶縁体４１２および半導体４０６を介して導電体４１６ａ下および導電体４１６ｂ下に配置される。
図５（Ｂ）に示すインバータ回路は、絶縁体４６４と、絶縁体４０１と、絶縁体４１８と、導電体４２４ａと、導電体４２４ｂと、導電体４２４ｃと、導電体４２４ｄと、導電体４２６と、を有する。
絶縁体４６４は、トランジスタ４９１上に配置する。また、絶縁体４０１は、絶縁体４６４上に配置する。また、トランジスタ４８１は絶縁体４０１上に配置する。また、絶縁体４１８はトランジスタ４８１上に配置する。
絶縁体４１８、絶縁体４１２、導電体４１６ａ、半導体４０６、絶縁体４０１および絶縁体４６４は、領域４７４ａに達する開口部を有する。該開口部には、導電体４２４ａが埋め込まれている。また、絶縁体４１８、絶縁体４１２、絶縁体４０１および絶縁体４６４は、領域４７４ｂに達する開口部を有する。該開口部には、導電体４２４ｂが埋め込まれている。また、絶縁体４１８は、導電体４１６ｂに達する開口部を有する。該開口部には、導電体４２４ｃが埋め込まれている。また、絶縁体４１８および絶縁体４１２は、導電体４０４に達する開口部を有する。該開口部には、導電体４２４ｄが埋め込まれている。また、絶縁体４０１および絶縁体４６４は、導電体４５４に達する開口部を有する。該開口部には、導電体４２６が埋め込まれている。
したがって、トランジスタ４９１とトランジスタ４８１とは、開口部に設けられた導電体によって電気的に接続される。具体的には、トランジスタ４９１の領域４７４ａと、トランジスタ４８１の導電体４１６ａと、が導電体４２４ａによって電気的に接続される。また、トランジスタ４９１の導電体４５４と、トランジスタ４８１の導電体４０４と、が導電体４２６によって電気的に接続される。導電体４２４ａは、トランジスタ４８１などを貫通してトランジスタ４９１まで達するため、貫通電極と呼ぶこともできる。該貫通電極を有することで、トランジスタ４９１とトランジスタ４８１とが互いに重なるように配置できるため、インバータ回路の占有面積を小さくすることができる。したがって、インバータ回路を有する半導体装置の集積度を高くすることができる。
なお、そのほかの構造については、図２に示したインバータ回路の記載を参照する。
＜インバータ回路の変形例４＞
図６（Ａ）は、図１に対応するインバータ回路の上面図である。また、図６（Ｂ）は、図６（Ａ）に示す一点鎖線Ｅ１−Ｅ２および一点鎖線Ｅ３−Ｅ４に相当する断面図である。
図６に示すインバータ回路は、図５に示したインバータ回路と比べて、トランジスタ４８１の導電体４０４を有さない点で異なる構造を有する。こうすることで、半導体装置全体の面積を縮小することができる。
図６に示すインバータ回路において、導電体４２６は、トランジスタ４８１のゲート電極としての機能を有する。
なお、そのほかの構造については、図２または図５に示したインバータ回路の記載を参照する。
＜インバータ回路の変形例５＞
図７（Ａ）は、図１に対応するインバータ回路の上面図である。また、図７（Ｂ）は、図７（Ａ）に示す一点鎖線Ｆ１−Ｆ２および一点鎖線Ｆ３−Ｆ４に相当する断面図である。
図７に示すインバータ回路は、図６に示したインバータ回路と比べて、トランジスタ４８１の導電体４１６ａおよび導電体４１６ｂを有さない点で異なる構造を有する。こうすることで、半導体装置全体の面積を縮小することができる。
なお、そのほかの構造については、図２、図５または図６に示したインバータ回路の記載を参照する。
＜インバータ回路の変形例６＞
図８（Ａ）は、図１に対応するインバータ回路の断面図である。なお、図８（Ａ）は、図２（Ａ）の一点鎖線Ａ１−Ａ２および一点鎖線Ａ３−Ａ４に対応する。
図８（Ａ）に示すインバータ回路は、図２（Ｂ）に示したインバータ回路と比べて、トランジスタ４９１のチャネル形成領域がＦｉｎ形状を有する点で異なる構造を有する。こうすることで、半導体装置の動作速度を高くすることができる。
なお、そのほかの構造については、図２に示したインバータ回路の記載を参照する。
＜インバータ回路の変形例７＞
図８（Ｂ）は、図１に対応するインバータ回路の断面図である。なお、図８（Ｂ）は、図２（Ａ）の一点鎖線Ａ１−Ａ２および一点鎖線Ａ３−Ａ４に対応する。
図８（Ｂ）に示すインバータ回路は、図８（Ａ）に示したインバータ回路と比べて、トランジスタ４８１のチャネル形成領域を導電体４０４の電界で取り囲む点で異なる構造を有する。図８（Ｂ）に示すインバータ回路は、絶縁体４０１と、トランジスタ４８１の半導体４０６と、の間に絶縁体４０２を有する。そのため、絶縁体４０２の高さによって、導電体４０４が、半導体４０６と絶縁体４０２との界面よりも低い位置まで配置される。このように、ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、半導体４０６の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、半導体４０６が、導電体４０４の電界によって取り囲まれていることから、非導通時の電流（オフ電流）を小さくすることができる。したがって、半導体装置の動作速度を高くすることができる。
なお、絶縁体４０２は過剰酸素を含む絶縁体であると好ましい。
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体である。例えば、過剰酸素を含む酸化シリコン層は、加熱処理などによって酸素を放出することができる酸化シリコン層である。したがって、絶縁体４０２は膜中を酸素が移動可能な絶縁体である。即ち、絶縁体４０２は酸素透過性を有する絶縁体とすればよい。例えば、絶縁体４０２は、半導体４０６よりも酸素透過性の高い絶縁体とすればよい。
過剰酸素を含む絶縁体は、半導体４０６中の酸素欠損を低減させる機能を有する場合がある。半導体４０６中で酸素欠損は、ＤＯＳを形成し、正孔トラップなどとなる。また、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがある。したがって、半導体４０６中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与することができる。
ここで、加熱処理によって酸素を放出する絶縁体は、ＴＤＳ分析にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨは質量電荷比で３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として、例えば１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコン基板を用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することもある。
または、過剰酸素を含む絶縁体は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
なお、そのほかの構造については、図２に示したインバータ回路の記載を参照する。
＜インバータ回路の変形例８＞
図９（Ａ）は、図１に対応するインバータ回路の断面図である。なお、図９（Ａ）は、図２（Ａ）の一点鎖線Ａ１−Ａ２および一点鎖線Ａ３−Ａ４に対応する。
図８（Ａ）に示すインバータ回路は、図２（Ｂ）に示したインバータ回路と比べて、トランジスタ４９１の半導体基板４５０が、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板である点で異なる構造を有する。半導体基板４５０としてＳＯＩ基板を用いることによって、パンチスルー電流などを低減することができるためトランジスタ４９１のオフ電流を小さくすることができる。なお、絶縁体４６１は、半導体基板４５０の一部を絶縁体化させることによって形成することができる。例えば、絶縁体４５２としては、酸化シリコンを用いることができる。したがって、半導体装置の消費電力を小さくすることができる。
なお、そのほかの構造については、図２に示したインバータ回路の記載を参照する。
＜インバータ回路の変形例９＞
図９（Ｂ）は、図１に対応するインバータ回路の断面図である。なお、図９（Ｂ）は、図２（Ａ）の一点鎖線Ａ１−Ａ２および一点鎖線Ａ３−Ａ４に対応する。
図９（Ｂ）に示すインバータ回路は、図９（Ａ）に示したインバータ回路と比べて、トランジスタ４９１のチャネル形成領域がＦｉｎ形状を有する点で異なる構造を有する。また、半導体基板４５０としてＳＯＩ基板を用いることによって、パンチスルー電流などを低減することができるためトランジスタ４９１のオフ電流を小さくすることができる。なお、絶縁体４６１は、半導体基板４５０を絶縁体化させることによって形成することができる。例えば、絶縁体４５２としては、酸化シリコンを用いることができる。したがって、半導体装置の消費電力を小さくすることができる。また、半導体装置の動作速度を高くすることができる。
なお、そのほかの構造については、図２、図８（Ａ）または図９（Ａ）に示したインバータ回路の記載を参照する。
以上に示したように、本発明の一態様に係るインバータ回路は、様々な構造をとりうる。ここで述べた構造は、一例である。したがって、ある構造の一部分と、別の構造の一部分と、を組み合わせて新たなインバータ回路を構成することができる。
＜半導体について＞
以下では、半導体４０６について説明する。
半導体４０６としては、酸化物半導体を用いることが好ましい。ただし、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いても構わない場合がある。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図１９（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図１９（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１９（Ｂ）に示す。図１９（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図１９（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図１９（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図１９（Ｂ）および図１９（Ｃ）より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図１９（Ｄ）参照。）。図１９（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図１９（Ｄ）に示す領域５１６１に相当する。
また、図２０（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２０（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２０（Ｂ）、図２０（Ｃ）および図２０（Ｄ）に示す。図２０（Ｂ）、図２０（Ｃ）および図２０（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２１（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２１（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図２１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に略平行にプローブ径が３００ｎｍの電子線を入射させると、図２２（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２２（Ｂ）に示す。図２２（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２２（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２２（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図２３は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図２３より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図２３中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図２３中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
図１０（Ａ）は、トランジスタ４８１の一部（絶縁体４０１、半導体４０６、絶縁体４１２および導電体４０４）を拡大した断面図である。図１０（Ａ）では、半導体４０６が、半導体層４０６ａ、半導体層４０６ｂおよび半導体層４０６ｃが、この順に積層した積層膜である場合を示す。なお、半導体層４０６ｃが絶縁体４１２の一部であっても構わない。または、半導体層４０６ａが絶縁体４０１の一部であっても構わない。
半導体層４０６ａ、半導体層４０６ｂ、半導体層４０６ｃなどに適用可能な半導体について説明する。
半導体層４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体層４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体層４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体層４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体層４０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、酸化ガリウムなどの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体層４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体層４０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、半導体層４０６ａおよび半導体層４０６ｃは、半導体層４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体層４０６ｂを構成する酸素以外の元素一種以上、または二種以上から半導体層４０６ａおよび半導体層４０６ｃが構成されるため、半導体層４０６ａと半導体層４０６ｂとの界面、および半導体層４０６ｂと半導体層４０６ｃとの界面において、界面準位が形成されにくい。
半導体層４０６ａ、半導体層４０６ｂおよび半導体層４０６ｃが、インジウムを含む場合について説明する。なお、半導体層４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、半導体層４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体層４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、半導体層４０６ｃは、半導体層４０６ａと同種の酸化物を用いても構わない。
半導体層４０６ｂは、半導体層４０６ａおよび半導体層４０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体層４０６ｂとして、半導体層４０６ａおよび半導体層４０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
ただし、半導体層４０６ａまたは／および半導体層４０６ｃが、酸化ガリウムであっても構わない。例えば、半導体層４０６ｃとして、酸化ガリウムを用いると導電体４１６ａまたは導電体４１６ｂと導電体４０４との間に生じるリーク電流を低減することができる。即ち、トランジスタ４８１のオフ電流を小さくすることができる。
このとき、ゲート電圧を印加すると、半導体層４０６ａ、半導体層４０６ｂ、半導体層４０６ｃのうち、電子親和力の大きい半導体層４０６ｂにチャネルが形成される。
図１０（Ａ）に示す一点鎖線Ｖ１−Ｖ２に対応するバンド構造を図１０（Ｂ）に示す。図１０（Ｂ）には、真空準位（ｖａｃｕｕｍ ｌｅｖｅｌと表記。）、各層の伝導帯下端のエネルギー（Ｅｃと表記。）および価電子帯上端のエネルギー（Ｅｖと表記。）を示す。
ここで、半導体層４０６ａと半導体層４０６ｂとの間には、半導体層４０６ａと半導体層４０６ｂとの混合領域を有する場合がある。また、半導体層４０６ｂと半導体層４０６ｃとの間には、半導体層４０６ｂと半導体層４０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層４０６ａ、半導体層４０６ｂおよび半導体層４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、半導体層４０６ａ中および半導体層４０６ｃ中ではなく、半導体層４０６ｂ中を主として移動する。したがって、半導体層４０６ａおよび半導体層４０６ｂの界面における界面準位密度、半導体層４０６ｂと半導体層４０６ｃとの界面における界面準位密度を低くすることによって、半導体層４０６ｂ中で電子の移動が阻害されることが少なく、トランジスタ４８１のオン電流を高くすることができる。
なお、トランジスタ４８１がｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体層４０６ｂの全体にチャネルが形成される。したがって、半導体層４０６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体層４０６ｂが厚いほど、トランジスタ４８１のオン電流を高くすることができる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体層４０６ｂとすればよい。ただし、トランジスタ４８１を有する半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体層４０６ｂとすればよい。
また、トランジスタ４８１のオン電流を高くするためには、半導体層４０６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体層４０６ｃとすればよい。一方、半導体層４０６ｃは、チャネルの形成される半導体層４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層４０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体層４０６ｃとすればよい。また、半導体層４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体層４０６ａは厚く、半導体層４０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体層４０６ａとすればよい。半導体層４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体層４０６ａとの界面からチャネルの形成される半導体層４０６ｂまでの距離を離すことができる。ただし、トランジスタ４８１を有する半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体層４０６ａとすればよい。
例えば、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。したがって、半導体層４０６ｂのシリコン濃度は低いほど好ましい。例えば、半導体層４０６ｂと半導体層４０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体層４０６ｂと半導体層４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体層４０６ｂは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体層４０６ｂの水素濃度を低減するために、半導体層４０６ａおよび半導体層４０６ｃの水素濃度を低減すると好ましい。半導体層４０６ａおよび半導体層４０６ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体層４０６ｂは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。また、半導体層４０６ｂの窒素濃度を低減するために、半導体層４０６ａおよび半導体層４０６ｃの窒素濃度を低減すると好ましい。半導体層４０６ａおよび半導体層４０６ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラップは、トランジスタのしきい値電圧をプラス方向へ変動させる場合がある。したがって、半導体層４０６ｂの表面または内部における銅濃度は低いほど好ましい。例えば、半導体層４０６ｂ、銅濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下となる領域を有すると好ましい。
上述の３層構造は一例である。例えば、半導体層４０６ａまたは半導体層４０６ｃのない２層構造としても構わない。または、半導体層４０６ａの上もしくは下、または半導体層４０６ｃ上もしくは下に、半導体層４０６ａ、半導体層４０６ｂおよび半導体層４０６ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体層４０６ａの上、半導体層４０６ａの下、半導体層４０６ｃの上、半導体層４０６ｃの下のいずれか二箇所以上に、半導体層４０６ａ、半導体層４０６ｂおよび半導体層４０６ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
＜インバータ回路の作製方法＞
以下では、図２に示したインバータ回路の作製方法の一例を、図１１および図１２を用いて説明する。
図１１および図１２は、図２（Ａ）の一点鎖線Ａ１−Ａ２および一点鎖線Ａ３−Ａ４に対応する断面図である。
まず、半導体基板４５０を準備する。
次に、半導体基板４５０上に絶縁体４６２となる絶縁体を成膜する。絶縁体４６２となる絶縁体の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、熱酸化法またはプラズマ酸化法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
次に、絶縁体４６２となる絶縁体上に、保護絶縁体を成膜する。保護絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、保護絶縁体、絶縁体４６２となる絶縁体、および半導体基板４５０の一部をフォトリソグラフィ法などによって加工する。このとき、保護絶縁体、絶縁体４６２となる絶縁体、および半導体基板４５０は、絶縁体４６０の形成される領域に溝が形成される。
なお、フォトリソグラフィ法では、まず、フォトマスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理または／およびウェットエッチング処理を用いることができる。
次に、絶縁体４６０となる絶縁体を形成する。絶縁体４６０となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
次に、絶縁体４６０となる絶縁体を、半導体基板４５０の裏面などの基準面と平行になるように上面から除去していく。このような処理を平坦化処理と呼ぶ。平坦化処理としては、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、ドライエッチング処理などがある。ここでは、平坦化処理を保護絶縁体が露出するまで行うことで、絶縁体４６０となる絶縁体を、保護絶縁体、絶縁体４６２となる絶縁体、および半導体基板４５０に形成された溝のみに残存させることができる。このようにして、絶縁体４６０を形成することができる。
次に、保護絶縁体を除去する。
次に、導電体４５４となる導電体を形成する。導電体４５４となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体４５４となる導電体、および絶縁体４６２となる絶縁体をフォトリソグラフィ法などによって加工し、導電体４５４および絶縁体４６２を形成する。
以上の工程によって、トランジスタ４９１を作製することができる。
次に、絶縁体４６４を成膜する。絶縁体４６４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体４０１を成膜する（図１１（Ａ）参照。）。絶縁体４０１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体４０１および絶縁体４６４をフォトリソグラフィ法などによって加工し、導電体４５４を露出する開口部を形成する。
次に、導電体４２６となる導電体を成膜する。導電体４２６となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電体４２６となる導電体は、絶縁体４０１および絶縁体４６４に形成された開口部を埋めるように成膜する。したがって、ＣＶＤ法（特にＭＣＶＤ法）を用いることが好ましい。また、ＭＣＶＤ法で成膜する導電体の密着性を高めるために、ＡＬＤ法などによって成膜した導電体と、ＣＶＤ法で成膜した導電体との積層膜にすると好ましい場合がある。例えば、窒化チタンと、タングステンとがこの順に成膜された積層膜などを用いればよい。
次に、導電体４２６となる導電体に対して、平坦化処理を行う。ここでは、平坦化処理を、絶縁体４０１が露出するまで行うことで、導電体４２６となる導電体を、絶縁体４０１および絶縁体４６４に形成された開口部のみに残存させることができる。このようにして、導電体４２６を形成することができる（図１１（Ｂ）参照。）。
次に、半導体４０６となる半導体を成膜する。半導体４０６となる半導体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。特に、半導体４０６となる半導体は、スパッタリング法によって成膜することが好ましい。このとき、ターゲットとして、単結晶構造を有するターゲットを用いると好ましい。単結晶構造を有するターゲットは、多結晶構造を有するターゲットも含まれる。こうすることで、ＣＡＡＣ−ＯＳまたはｎｃ−ＯＳなどの結晶性の高い半導体４０６を成膜することができる。
次に、導電体４１６ａおよび導電体４１６ｂとなる導電体を成膜する。導電体４１６ａおよび導電体４１６ｂとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体４１６ａおよび導電体４１６ｂとなる導電体をフォトリソグラフィ法などによって加工することで、島状の導電体を形成する。
次に、島状の導電体を用いて、半導体４０６となる半導体をエッチングすることで、島状の半導体４０６を形成する。
次に、フォトリソグラフィ法によって、島状の導電体を加工することで導電体４１６ａおよび導電体４１６ｂを形成する。
次に、絶縁体４１２となる絶縁体を成膜する。絶縁体４１２となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体４１２となる絶縁体をフォトリソグラフィ法などによって加工することで、導電体４２６を露出する開口部を形成する（図１１（Ｃ）参照。）。
次に、導電体４０４となる導電体を成膜する。導電体４０４となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体４０４となる導電体をフォトリソグラフィ法などによって加工することで、導電体４０４を形成する。
以上の工程により、トランジスタ４８１を作製することができる。
次に、絶縁体４１８を成膜する（図１２（Ａ）参照。）。絶縁体４１８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、フォトリソグラフィ法などによって、絶縁体４１８、絶縁体４１２、導電体４１６ａ、半導体４０６、絶縁体４０１および絶縁体４６４を加工し、領域４７４ａを露出する開口部を形成する。また、フォトリソグラフィ法などによって、絶縁体４１８、絶縁体４１２、絶縁体４０１および絶縁体４６４を加工し、領域４７４ｂを露出する開口部を形成する。なお、これらの開口部の形成は、異なる工程を経て形成されてもよいし、同じ工程を経て形成されてもよい。
次に、導電体４２４ａおよび導電体４２４ｂとなる導電体を成膜する。導電体４２４ａおよび導電体４２４ｂとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電体４２４ａおよび導電体４２４ｂとなる導電体は、絶縁体４１８、絶縁体４１２、導電体４１６ａ、半導体４０６、絶縁体４０１および絶縁体４６４に形成された開口部、ならびに絶縁体４１８、絶縁体４１２、絶縁体４０１および絶縁体４６４に形成された開口部を埋めるように成膜する。したがって、ＣＶＤ法（特にＭＣＶＤ法）を用いることが好ましい。また、ＭＣＶＤ法で成膜する導電体の密着性を高めるために、ＡＬＤ法などによって成膜した導電体と、ＣＶＤ法で成膜した導電体との積層膜にすると好ましい場合がある。例えば、窒化チタンと、タングステンとがこの順に成膜された積層膜などを用いればよい。
次に、導電体４２４ａおよび導電体４２４ｂとなる導電体に対して、平坦化処理を行う。ここでは、平坦化処理を、絶縁体４１８が露出するまで行うことで、導電体４２４ａおよび導電体４２４ｂとなる導電体を、絶縁体４１８、絶縁体４１２、導電体４１６ａ、半導体４０６、絶縁体４０１および絶縁体４６４に形成された開口部、ならびに絶縁体４１８、絶縁体４１２、絶縁体４０１および絶縁体４６４に形成された開口部のみに残存させることができる。このようにして、導電体４２４ａおよび導電体４２４ｂを形成することができる（図１２（Ｂ）参照。）。なお、これらの開口部を異なる工程を経て形成する場合、導電体４２４ａとなる導電体と、導電体４２４ｂとなる導電体と、を異なる工程を経て形成してもよい。
次に、フォトリソグラフィ法などによって、絶縁体４１８を加工し、導電体４５４を露出する開口部を形成する。また、フォトリソグラフィ法などによって、絶縁体４１８および絶縁体４１２を加工し、導電体４１６ｂを露出する開口部を形成する。なお、これらの開口部の形成は、異なる工程を経て形成されてもよいし、同じ工程を経て形成されてもよい。
次に、導電体４２４ｃおよび導電体４２４ｄとなる導電体を成膜する。導電体４２４ｃおよび導電体４２４ｄとなる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電体４２４ｃおよび導電体４２４ｄとなる導電体は、絶縁体４１８に形成された開口部、ならびに絶縁体４１８および絶縁体４１２に形成された開口部を埋めるように成膜する。したがって、ＣＶＤ法（特にＭＣＶＤ法）を用いることが好ましい。また、ＭＣＶＤ法で成膜する導電体の密着性を高めるために、ＡＬＤ法などによって成膜した導電体と、ＣＶＤ法で成膜した導電体との積層膜にすると好ましい場合がある。例えば、窒化チタンと、タングステンとがこの順に成膜された積層膜などを用いればよい。
次に、導電体４２４ｃおよび導電体４２４ｄとなる導電体に対して、平坦化処理を行う。ここでは、平坦化処理を、絶縁体４１８が露出するまで行うことで、導電体４２４ｃおよび導電体４２４ｄとなる導電体を、絶縁体４１８に形成された開口部、ならびに絶縁体４１８および絶縁体４１２に形成された開口部のみに残存させることができる。このようにして、導電体４２４ｃおよび導電体４２４ｄを形成することができる（図１２（Ｃ）参照。）。なお、これらの開口部を異なる工程を経て形成する場合、導電体４２４ｃとなる導電体と、導電体４２４ｄとなる導電体と、を異なる工程を経て形成してもよい。
なお、図１２（Ｂ）を用いて説明した工程と、図１２（Ｃ）を用いて説明した工程と、を順番を入れ替えても構わない。
以上のようにして、図２に示したインバータ回路を作製することができる。
＜アナログスイッチ回路＞
図１３に示す回路図は、ｐチャネル型のトランジスタ４９１とｎチャネル型のトランジスタ４８１との、ソースおよびドレインをそれぞれ接続した、いわゆるアナログスイッチ回路の構成を示している。アナログスイッチ回路は、半導体装置を構成する論理回路、またはその一部として用いることができる。なお、トランジスタ４９１としてｎチャネル型トランジスタを用いても構わない場合がある。また、トランジスタ４８１としてｐチャネル型トランジスタを用いても構わない場合がある。
図１４（Ａ）は、図１３に対応するアナログスイッチ回路の上面図である。また、図１４（Ｂ）は、図１４（Ａ）に示す一点鎖線Ｇ１−Ｇ２および一点鎖線Ｇ３−Ｇ４に相当する断面図である。
図１４に示すアナログスイッチ回路は、図２に示したインバータ回路と比べて、トランジスタ４８１とトランジスタ４９１との電気的に接続している箇所が異なる構造を有する。したがって、図２などに示したインバータ回路同様に、半導体装置全体の面積を縮小することができる。
図１４（Ｂ）に示すアナログスイッチ回路は、絶縁体４６４と、絶縁体４０１と、絶縁体４１８と、導電体４２４ａと、導電体４２４ｂと、導電体４２４ｃと、導電体４２４ｄと、を有する。
絶縁体４６４は、トランジスタ４９１上に配置する。また、絶縁体４０１は、絶縁体４６４上に配置する。また、トランジスタ４８１は絶縁体４０１上に配置する。また、絶縁体４１８はトランジスタ４８１上に配置する。
絶縁体４１８、絶縁体４１２、導電体４１６ａ、半導体４０６、絶縁体４０１および絶縁体４６４は、領域４７４ａに達する開口部を有する。該開口部には、導電体４２４ａが埋め込まれている。また、絶縁体４１８、絶縁体４１２、導電体４１６ｂ、半導体４０６、絶縁体４０１および絶縁体４６４は、領域４７４ｂに達する開口部を有する。該開口部には、導電体４２４ｂが埋め込まれている。また、絶縁体４１８は、導電体４０４に達する開口部を有する。該開口部には、導電体４２４ｃが埋め込まれている。また、絶縁体４１８、絶縁体４１２、絶縁体４０１および絶縁体４６４は、導電体４５４に達する開口部を有する。該開口部には、導電体４２４ｄが埋め込まれている。
したがって、トランジスタ４９１とトランジスタ４８１とは、開口部に設けられた導電体によって電気的に接続される。具体的には、トランジスタ４９１の領域４７４ａと、トランジスタ４８１の導電体４１６ａと、が導電体４２４ａによって電気的に接続される。また、トランジスタ４９１の領域４７４ｂと、トランジスタ４８１の導電体４１６ｂと、が導電体４２４ｂによって電気的に接続される。導電体４２４ａおよび導電体４２４ｂは、トランジスタ４８１などを貫通してトランジスタ４９１まで達するため、貫通電極と呼ぶこともできる。該貫通電極を有することで、トランジスタ４９１とトランジスタ４８１とが互いに重なるように配置できるため、アナログスイッチ回路の占有面積を小さくすることができる。したがって、アナログスイッチ回路を有する半導体装置の集積度を高くすることができる。
なお、そのほかの構造については、図２乃至図１２に示したインバータ回路の記載を参照する。
インバータ回路の説明でも示したように、本発明の一態様に係るアナログスイッチ回路も、様々な構造をとりうる。ここで述べた構造は、一例である。したがって、ある構造の一部分と、別の構造の一部分と、を組み合わせて新たなアナログスイッチ回路を構成することができる。例えば、インバータ回路の構造の一部分を用いて、新たなアナログスイッチ回路を構成することができる。
また、アナログスイッチ回路の作製方法についても、インバータ回路の作製方法を参酌することができる。
＜ＮＡＮＤ回路＞
図１５（Ａ）に示す回路図は、ｐチャネル型のトランジスタ４９２と、ｐチャネル型のトランジスタ４９３と、ｎチャネル型のトランジスタ４８２と、ｎチャネル型のトランジスタ４８３と、配線２３００と、配線２４００と、端子ＩＮ１と、端子ＩＮ２と、端子ＯＵＴと、を有する。なお、配線２３００は、配線２４００よりも高い電位を供給する機能を有する配線である。
トランジスタ４９２のゲートは、端子ＩＮ１と電気的に接続している。また、トランジスタ４９２のソースまたはドレインの一方は、配線２３００と電気的に接続している。また、トランジスタ４９２のソースまたはドレインの他方は、端子ＯＵＴと電気的に接続している。
トランジスタ４８２のゲートは、端子ＩＮ１と電気的に接続している。また、トランジスタ４８２のソースまたはドレインの一方は、端子ＯＵＴと電気的に接続している。
トランジスタ４９３のゲートは、端子ＩＮ２と電気的に接続している。また、トランジスタ４９３のソースまたはドレインの一方は、配線２３００と電気的に接続している。また、トランジスタ４９３のソースまたはドレインの他方は、端子ＯＵＴと電気的に接続している。
トランジスタ４８３のゲートは、端子ＩＮ２と電気的に接続している。また、トランジスタ４８３のソースまたはドレインの一方は、トランジスタ４８２のソースまたはドレインの他方と電気的に接続している。また、トランジスタ４８３のソースまたはドレインの他方は、配線２４００と電気的に接続している。
よって、図１５（Ａ）に示す回路図は、いわゆるＮＡＮＤ回路の構成を示している。ＮＡＮＤ回路は、半導体装置を構成する論理回路、またはその一部として用いることができる。
例えば、図１５（Ａ）に示すＮＡＮＤ回路において、トランジスタ４９２とトランジスタ４８２とを有するインバータ回路として、上述したインバータ回路を用いることができる。また、トランジスタ４９３として、上述したトランジスタ４９１を用いることができる。また、トランジスタ４８３として、上述したトランジスタ４８１を用いることができる。
＜ＮＯＲ回路＞
図１５（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ４９４と、ｐチャネル型のトランジスタ４９５と、ｎチャネル型のトランジスタ４８４と、ｎチャネル型のトランジスタ４８５と、配線２３０１と、配線２４０１と、端子ＩＮ１と、端子ＩＮ２と、端子ＯＵＴと、を有する。なお、配線２３０１は、配線２４０１よりも高い電位を供給する機能を有する配線である。
トランジスタ４９４のゲートは、端子ＩＮ１と電気的に接続している。また、トランジスタ４９４のソースまたはドレインの一方は、配線２３０１と電気的に接続している。
トランジスタ４９５のゲートは、端子ＩＮ２と電気的に接続している。また、トランジスタ４９５のソースまたはドレインの一方は、トランジスタ４９４のソースまたはドレインの他方と電気的に接続している。また、トランジスタ４９５のソースまたはドレインの他方は、端子ＯＵＴと電気的に接続している。
トランジスタ４８４のゲートは、端子ＩＮ２と電気的に接続している。また、トランジスタ４８４のソースまたはドレインの一方は、端子ＯＵＴと電気的に接続している。また、トランジスタ４８４のソースまたはドレインの他方は、配線２４０１と電気的に接続している。
トランジスタ４８５のゲートは、端子ＩＮ１と電気的に接続している。また、トランジスタ４８５のソースまたはドレインの一方は、端子ＯＵＴと電気的に接続している。また、トランジスタ４８５のソースまたはドレインの他方は、配線２４０１と電気的に接続している。
よって、図１５（Ｂ）に示す回路図は、いわゆるＮＯＲ回路の構成を示している。ＮＯＲ回路は、半導体装置を構成する論理回路、またはその一部として用いることができる。
例えば、図１５（Ｂ）に示すＮＯＲ回路において、トランジスタ４９５とトランジスタ４８４とを有するインバータ回路として、上述したインバータ回路を用いることができる。また、トランジスタ４９４として、上述したトランジスタ４９１を用いることができる。また、トランジスタ４８５として、上述したトランジスタ４８１を用いることができる。
図２乃至図１５などを用いて説明した論理回路は、半導体基板を用いてｐチャネル型トランジスタを作製し、その上方にｎチャネル型トランジスタを作製するため、素子の占有面積を縮小することができる。即ち、これらの論理回路を有する半導体装置の集積度を高くすることができる。また、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすることができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、シャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高くすることができる場合がある。
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した論理回路などを含むＣＰＵについて説明する。
図１６は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図１６に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１６に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図１６に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述した論理回路などを用いることができる。
図１６に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図１７は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した論理回路などを用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図１７では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図１７では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図１７において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図１７における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
また、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示す。
図１８（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１８（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１８（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１８（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図１８（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図１８（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
図１８（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
４０１ 絶縁体
４０２ 絶縁体
４０４ 導電体
４０６ 半導体
４０６ａ 半導体層
４０６ｂ 半導体層
４０６ｃ 半導体層
４１２ 絶縁体
４１６ａ 導電体
４１６ｂ 導電体
４１８ 絶縁体
４２４ａ 導電体
４２４ｂ 導電体
４２４ｃ 導電体
４２４ｄ 導電体
４２６ 導電体
４５０ 半導体基板
４５２ 絶縁体
４５４ 導電体
４６０ 絶縁体
４６１ 絶縁体
４６２ 絶縁体
４６４ 絶縁体
４７４ａ 領域
４７４ｂ 領域
４８１ トランジスタ
４８２ トランジスタ
４８３ トランジスタ
４８４ トランジスタ
４８５ トランジスタ
４９１ トランジスタ
４９２ トランジスタ
４９３ トランジスタ
４９４ トランジスタ
４９５ トランジスタ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２３００ 配線
２３０１ 配線
２４００ 配線
２４０１ 配線
５１２０ 基板
５１６１ 領域

Claims (5)

  1. 第１の半導体と、第２の半導体と、第１の導電体と、第２の導電体と、第３の導電体と、第４の導電体と、第１の絶縁体と、第２の絶縁体と、を有し、
    前記第１の半導体は、第１の領域と、第２の領域と、を有し、
    前記第２の半導体は、第３の領域と、第４の領域と、を有し、
    前記第１の半導体は、前記第１の領域と前記第３の領域とが互いに重なる領域を有し、
    前記第１の導電体は、前記第１の絶縁体を介して、前記第１の導電体と前記第１の領域とが互いに重なる第５の領域を有し、
    前記第２の導電体は、前記第２の絶縁体を介して、前記第２の導電体と前記第３の領域とが互いに重なる第６の領域を有し、
    前記第３の導電体は、前記第２の領域、および前記第４の領域と接する領域を有し、
    前記第４の導電体は、前記第１の導電体と接する第７の領域と、前記第２の導電体と接する第８の領域と、を有することを特徴とする半導体装置。
  2. 第１の半導体と、第２の半導体と、第１の導電体と、第２の導電体と、第３の導電体と、第４の導電体と、第１の絶縁体と、第２の絶縁体と、を有し、
    前記第１の半導体は、第１の領域と、第２の領域と、第３の領域と、を有し、
    前記第２の半導体は、第４の領域と、第５の領域と、第６の領域と、を有し、
    前記第１の半導体は、前記第１の領域と前記第４の領域とが互いに重なる領域を有し、
    前記第１の導電体は、前記第１の絶縁体を介して、前記第１の導電体と前記第１の領域とが互いに重なる第７の領域を有し、
    前記第２の導電体は、前記第２の絶縁体を介して、前記第２の導電体と前記第４の領域とが互いに重なる第８の領域を有し、
    前記第３の導電体は、前記第２の領域、および前記第５の領域と接する領域を有し、
    前記第４の導電体は、前記第３の領域、および前記第６の領域と接する領域を有することを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第１の半導体が、単結晶シリコンを有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第２の半導体が、インジウムを有する酸化物を有することを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一に記載の半導体装置と、
    表示装置、マイクロフォン、または、スピーカーと、
    を有することを特徴とする電子機器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017126693A (ja) * 2016-01-15 2017-07-20 株式会社ジャパンディスプレイ 半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9647129B2 (en) 2014-07-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20220173099A1 (en) * 2020-11-27 2022-06-02 Samsung Electronics Co., Ltd. Complementary metal oxide semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69026503T2 (de) * 1990-07-31 1996-11-14 Ibm Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten selbstjustierten Feldeffekttransistoren aus Polisilizium und sich daraus ergebende Struktur
US6627953B1 (en) * 1990-12-31 2003-09-30 Kopin Corporation High density electronic circuit modules
US6887753B2 (en) * 2001-02-28 2005-05-03 Micron Technology, Inc. Methods of forming semiconductor circuitry, and semiconductor circuit constructions
JP2003338559A (ja) * 2002-03-13 2003-11-28 Sony Corp 半導体装置及び半導体製造方法
KR100689818B1 (ko) * 2004-11-05 2007-03-08 삼성전자주식회사 절연층상 단결정 반도체 박막 형성방법 및 그에 의해제조된 반도체소자
KR100829616B1 (ko) * 2006-12-27 2008-05-14 삼성전자주식회사 채널 실리콘막 형성 방법 및 이를 이용한 스택형 반도체소자 제조 방법
US7982250B2 (en) * 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
FR2932005B1 (fr) * 2008-06-02 2011-04-01 Commissariat Energie Atomique Circuit a transistor integres dans trois dimensions et ayant une tension de seuil vt ajustable dynamiquement
EP2491585B1 (en) * 2009-10-21 2020-01-22 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
JP4545825B2 (ja) * 2010-01-14 2010-09-15 株式会社半導体エネルギー研究所 半導体装置
JP5923919B2 (ja) * 2011-10-11 2016-05-25 株式会社ソシオネクスト 半導体装置及びアナログスイッチの制御方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017126693A (ja) * 2016-01-15 2017-07-20 株式会社ジャパンディスプレイ 半導体装置
US10824211B2 (en) 2016-01-15 2020-11-03 Japan Display Inc. Semiconductor device
US11442515B2 (en) 2016-01-15 2022-09-13 Japan Display Inc. Electronic device
US11942484B2 (en) 2016-01-15 2024-03-26 Japan Display Inc. Thin film transistor semiconductor device

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