JP2015191345A - Voltage regulator and manufacturing method therefor - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a voltage regulator capable of maintaining the accuracy of an output voltage even when a discretionary output voltage is set.SOLUTION: The voltage regulator includes: an error amplification circuit having a first amplification stage to which a divided voltage and a reference voltage are inputted, a second amplification stage for amplifying the output voltage of the first amplification stage and controlling an output transistor, a first transistor for sending a bias current to the second amplification stage, and a phase compensation circuit provided between the first amplification stage and the second amplification stage and a resistance value of which is adjusted in accordance with a voltage inputted to a control terminal; a test terminal; a second transistor the gate of which has a constant voltage inputted thereto and the source of which is connected to the test terminal; and a current mirror circuit the input of which is connected to the drain of the second transistor and the output of which is connected to the gate of the first transistor.

Description

本発明は、入力電圧を受けて一定の出力電圧Ｖｏｕｔを発生するボルテージレギュレータに関し、より詳しくはボルテージレギュレータの出力電圧精度に関する。   The present invention relates to a voltage regulator that receives an input voltage and generates a constant output voltage Vout, and more particularly to an output voltage accuracy of the voltage regulator.

一般的にボルテージレギュレータは、電源電圧ＶＤＤを受けて出力端子に一定の出力電圧Ｖｏｕｔを発生する。ボルテージレギュレータは、負荷の変動に応じて電流を供給し、出力電圧Ｖｏｕｔを常に一定に保つ。   Generally, a voltage regulator receives a power supply voltage VDD and generates a constant output voltage Vout at an output terminal. The voltage regulator supplies a current in accordance with a load change, and always keeps the output voltage Vout constant.

図２は、従来のボルテージレギュレータの回路図である。従来のボルテージレギュレータは、基準電圧回路１０３と、誤差増幅器１０４と、ＮＭＯＳトランジスタ１０９と、抵抗１０５、１０６と、容量３０１と、電源端子１０１と、グラウンド端子１００と、出力端子１０２を備えている。   FIG. 2 is a circuit diagram of a conventional voltage regulator. The conventional voltage regulator includes a reference voltage circuit 103, an error amplifier 104, an NMOS transistor 109, resistors 105 and 106, a capacitor 301, a power supply terminal 101, a ground terminal 100, and an output terminal 102.

基準電圧回路１０３の基準電圧Ｖｒｅｆが出力端子１０２の出力電圧Ｖｏｕｔを抵抗１０５、１０６で分圧した分圧電圧Ｖｆｂよりも大きい時、誤差増幅器１０４の出力は高くなりＮＭＯＳトランジスタ１０９のオン抵抗を低くさせる。そして、出力電圧Ｖｏｕｔを上昇させ、分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとが等しくなるように動作する。基準電圧Ｖｒｅｆが分圧電圧Ｖｆｂよりも小さい時は、誤差増幅器１０４の出力は低くなりＮＭＯＳトランジスタ１０９のオン抵抗を高くさせる。そして、出力電圧Ｖｏｕｔを低下させ、分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとが等しくなるように動作する。
ボルテージレギュレータは、常に、分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆを等しく保つことで、一定の出力電圧Ｖｏｕｔを発生している（例えば、特許文献１図５参照）。 When the reference voltage Vref of the reference voltage circuit 103 is larger than the divided voltage Vfb obtained by dividing the output voltage Vout of the output terminal 102 by the resistors 105 and 106, the output of the error amplifier 104 becomes high and the on-resistance of the NMOS transistor 109 becomes low. Let Then, the output voltage Vout is increased, and the divided voltage Vfb and the reference voltage Vref are made equal. When the reference voltage Vref is smaller than the divided voltage Vfb, the output of the error amplifier 104 is lowered and the on-resistance of the NMOS transistor 109 is increased. Then, the output voltage Vout is lowered, and the divided voltage Vfb and the reference voltage Vref are made equal.
The voltage regulator always generates the constant output voltage Vout by keeping the divided voltage Vfb and the reference voltage Vref equal (for example, refer to FIG. 5 of Patent Document 1).

特開平５−１２７７６３号公報Japanese Patent Laid-Open No. 5-127733

しかしながら、従来のボルテージレギュレータでは、ＮＭＯＳトランジスタ１０９の基板電位が接地した時、基板効果によって抵抗１０５、１０６をトリミングする前後でＮＭＯＳトランジスタ１０９の閾値電圧が変わり出力電圧Ｖｏｕｔの精度が確保できないとう課題があった。
本発明は、上記課題に鑑みてなされ、任意の出力電圧を設定しても、出力電圧の精度を保つボルテージレギュレータを提供する。 However, in the conventional voltage regulator, when the substrate potential of the NMOS transistor 109 is grounded, the threshold voltage of the NMOS transistor 109 changes before and after trimming the resistors 105 and 106 due to the substrate effect, and the accuracy of the output voltage Vout cannot be ensured. there were.
The present invention has been made in view of the above problems, and provides a voltage regulator that maintains the accuracy of an output voltage even when an arbitrary output voltage is set.

従来の課題を解決するために、本発明のボルテージレギュレータは以下のような構成とした。
分圧電圧と基準電圧が入力される第一増幅段と、第一増幅段の出力電圧を増幅し出力トランジスタを制御する第二増幅段と、第二増幅段にバイアス電流を流す第一トランジスタと、第一増幅段と第二増幅段の間に設けられ、制御端子に入力される電圧に応じて抵抗値が調整される位相補償回路と、を有する誤差増幅回路と、テスト端子と、ゲートに定電圧が入力され、ソースがテスト端子に接続された第二のトランジスタと、入力が第二のトランジスタのドレインに接続され、出力が第一のトランジスタのゲートに接続されたカレントミラー回路と、を備る構成とした。 In order to solve the conventional problems, the voltage regulator of the present invention has the following configuration.
A first amplifying stage to which a divided voltage and a reference voltage are input; a second amplifying stage for amplifying the output voltage of the first amplifying stage and controlling the output transistor; and a first transistor for passing a bias current to the second amplifying stage; An error amplifying circuit provided between the first amplifying stage and the second amplifying stage and having a resistance value adjusted according to a voltage input to the control terminal; a test terminal; and a gate A second transistor having a constant voltage input and a source connected to the test terminal; a current mirror circuit having an input connected to the drain of the second transistor and an output connected to the gate of the first transistor; The configuration was prepared.

トリミングの前後で出力トランジスタの閾値が変化することを抑え、任意の出力電圧に設定しても出力電圧の精度を保つことができる。   The threshold of the output transistor is prevented from changing before and after trimming, and the accuracy of the output voltage can be maintained even when the output voltage is set to an arbitrary value.

本実施形態のボルテージレギュレータの回路図である。It is a circuit diagram of the voltage regulator of this embodiment. 従来のボルテージレギュレータ回路の回路図である。It is a circuit diagram of the conventional voltage regulator circuit.

図１は、本実施形態のボルテージレギュレータの回路図である。
第一の実施形態のボルテージレギュレータは、基準電圧回路１０３と、誤差増幅器１０４と、抵抗１０５、１０６と、ＰＭＯＳトランジスタ１０７、１０８、１１１、１１２、２０３と、ＮＭＯＳトランジスタ１０９、１１３、１１４と、容量１１６と、可変抵抗２０１と、定電流回路２０２と、グラウンド端子１００と、電源端子１０１と、出力端子１０２と、入力端子１２０、１２１と、テスト端子１２２を備えている。 FIG. 1 is a circuit diagram of the voltage regulator of this embodiment.
The voltage regulator according to the first embodiment includes a reference voltage circuit 103, an error amplifier 104, resistors 105 and 106, PMOS transistors 107, 108, 111, 112, and 203, NMOS transistors 109, 113, and 114, and capacitors. 116, a variable resistor 201, a constant current circuit 202, a ground terminal 100, a power supply terminal 101, an output terminal 102, input terminals 120 and 121, and a test terminal 122.

誤差増幅器１０４と、ＮＭＯＳトランジスタ１１３と、ＰＭＯＳトランジスタ１０７、１０８と、可変抵抗２０１と、容量１１６で２段構成の誤差増幅回路を構成する。また、可変抵抗２０１と容量１１６は、位相補償回路を構成する。可変抵抗２０１は、出力電圧Ｖｏｕｔに基づいた電圧が入力される制御端子を備えている。そして、可変抵抗２０１は、出力電圧Ｖｏｕｔに対して最適な位相補償が出来るような抵抗値に設定されるように構成されている。   The error amplifier 104, the NMOS transistor 113, the PMOS transistors 107 and 108, the variable resistor 201, and the capacitor 116 constitute a two-stage error amplification circuit. The variable resistor 201 and the capacitor 116 constitute a phase compensation circuit. The variable resistor 201 includes a control terminal to which a voltage based on the output voltage Vout is input. The variable resistor 201 is configured to have a resistance value that enables optimal phase compensation with respect to the output voltage Vout.

テスト端子１２２は、抵抗１０５、１０６をトリミングする前の、出力端子１０２の電圧を測定するときに、設定すべき出力電圧Ｖｏｕｔと同じ電圧を入力するための端子である。そして、ボルテージレギュレータの最終形態では、テスト端子１２２は出力端子１０２と接続される。   The test terminal 122 is a terminal for inputting the same voltage as the output voltage Vout to be set when measuring the voltage of the output terminal 102 before trimming the resistors 105 and 106. In the final form of the voltage regulator, the test terminal 122 is connected to the output terminal 102.

本実施形態のボルテージレギュレータの接続について説明する。ＮＭＯＳトランジスタ１０９は、ドレインは電源端子１０１に接続され、ソースは出力端子１０２に接続され、バックゲートはグラウンド端子１００に接続される。抵抗１０５と抵抗１０６は、出力端子１０２とグラウンド端子１００の間に接続される。誤差増幅器１０４は、非反転入力端子は基準電圧回路１０３の正極が接続され、反転入力端子に抵抗１０５と１０６の接続点が接続され、出力端子はＮＭＯＳトランジスタ１１３のゲートに接続される。ＰＭＯＳトランジスタ１０７は、ドレインが誤差増幅器１０４の電流入力端子に接続され、ゲートは入力端子１２０に接続され、ソースは電源端子１０１に接続される。ＮＭＯＳトランジスタ１１３は、ドレインはＮＭＯＳトランジスタ１０９のゲートに接続され、ソースはグラウンド端子１００に接続される。直列に接続された可変抵抗２０１と容量１１６は、誤差増幅器１０４の出力端子とＮＭＯＳトランジスタ１１３のドレインの間に接続される。ＰＭＯＳトランジスタ１０８は、ゲートは入力端子１２０に接続され、ドレインはＮＭＯＳトランジスタ１１３のドレインに接続され、ソースは電源端子１０１に接続される。ＮＭＯＳトランジスタ１１４は、ゲートは入力端子１２１に接続され、ソースはテスト端子１２２に接続され、ドレインはＰＭＯＳトランジスタ１１２のドレインに接続される。ＰＭＯＳトランジスタ１１２は、ソースは電源端子１０１に接続され、ゲートとドレインが接続される。ＰＭＯＳトランジスタ２０３は、ゲートはＰＭＯＳトランジスタ１１２のゲートに接続され、ソースは電源端子１０１に接続される。定電流回路２０２は、ＰＭＯＳトランジスタ２０３のドレインとグラウンド端子１００の間に接続される。ＰＭＯＳトランジスタ１１１は、ドレインはＰＭＯＳトランジスタ１０８のゲートに接続され、ゲートはＰＭＯＳトランジスタ１１２のゲートに接続され、ソースは電源端子１０１に接続される。可変抵抗２０１は、制御端子はＰＭＯＳトランジスタ２０３のドレインと定電流回路２０２の接続点に接続される。入力端子１２０と１２１は、図示はしないが夫々バイアス回路に接続される。   The connection of the voltage regulator of this embodiment will be described. The NMOS transistor 109 has a drain connected to the power supply terminal 101, a source connected to the output terminal 102, and a back gate connected to the ground terminal 100. The resistor 105 and the resistor 106 are connected between the output terminal 102 and the ground terminal 100. The error amplifier 104 has a non-inverting input terminal connected to the positive electrode of the reference voltage circuit 103, an inverting input terminal connected to the connection point of the resistors 105 and 106, and an output terminal connected to the gate of the NMOS transistor 113. The PMOS transistor 107 has a drain connected to the current input terminal of the error amplifier 104, a gate connected to the input terminal 120, and a source connected to the power supply terminal 101. The NMOS transistor 113 has a drain connected to the gate of the NMOS transistor 109 and a source connected to the ground terminal 100. The variable resistor 201 and the capacitor 116 connected in series are connected between the output terminal of the error amplifier 104 and the drain of the NMOS transistor 113. The PMOS transistor 108 has a gate connected to the input terminal 120, a drain connected to the drain of the NMOS transistor 113, and a source connected to the power supply terminal 101. The NMOS transistor 114 has a gate connected to the input terminal 121, a source connected to the test terminal 122, and a drain connected to the drain of the PMOS transistor 112. The source of the PMOS transistor 112 is connected to the power supply terminal 101, and the gate and drain are connected. The PMOS transistor 203 has a gate connected to the gate of the PMOS transistor 112 and a source connected to the power supply terminal 101. The constant current circuit 202 is connected between the drain of the PMOS transistor 203 and the ground terminal 100. The PMOS transistor 111 has a drain connected to the gate of the PMOS transistor 108, a gate connected to the gate of the PMOS transistor 112, and a source connected to the power supply terminal 101. The variable resistor 201 has a control terminal connected to the connection point between the drain of the PMOS transistor 203 and the constant current circuit 202. The input terminals 120 and 121 are connected to a bias circuit, not shown.

次に、本実施形態のボルテージレギュレータの動作について説明する。ここで、本実施形態のボルテージレギュレータの最終形態である、テスト端子１２２と出力端子１０２が接続されているものとして説明する。   Next, the operation of the voltage regulator of this embodiment will be described. Here, it is assumed that the test terminal 122 and the output terminal 102 are connected, which is the final form of the voltage regulator of this embodiment.

電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１０２から出力電圧Ｖｏｕｔを出力する。抵抗１０５と１０６は、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。誤差増幅器１０４は、基準電圧回路１０３の基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるようＮＭＯＳトランジスタ１１３を介して、出力トランジスタとして動作するＮＭＯＳトランジスタ１０９のゲート電圧を制御する。入力端子１２０は、バイアス回路に接続され、ＰＭＯＳトランジスタ１０７およびＰＭＯＳトランジスタ１０８を介して、誤差増幅器１０４とＮＭＯＳトランジスタ１１３にバイアス電流を流す。   When the power supply voltage VDD is input to the power supply terminal 101, the voltage regulator outputs the output voltage Vout from the output terminal 102. The resistors 105 and 106 divide the output voltage Vout and output a divided voltage Vfb. The error amplifier 104 compares the reference voltage Vref of the reference voltage circuit 103 and the divided voltage Vfb, and determines the gate voltage of the NMOS transistor 109 operating as the output transistor via the NMOS transistor 113 so that the output voltage Vout becomes constant. Control. The input terminal 120 is connected to a bias circuit, and allows a bias current to flow to the error amplifier 104 and the NMOS transistor 113 via the PMOS transistor 107 and the PMOS transistor 108.

出力電圧Ｖｏｕｔを任意の値に設定するには、電源電圧ＶＤＤを入力後、出力電圧Ｖｏｕｔを測定し、その出力電圧Ｖｏｕｔを元に抵抗１０５、１０６をトリミングして抵抗値を調節することで任意の出力電圧Ｖｏｕｔを作り出すことができる。   In order to set the output voltage Vout to an arbitrary value, the power supply voltage VDD is input, the output voltage Vout is measured, and the resistors 105 and 106 are trimmed based on the output voltage Vout to adjust the resistance value. Output voltage Vout can be produced.

出力電圧Ｖｏｕｔを低い電圧に設定した時、トリミング前と比べＮＭＯＳトランジスタ１１４のソース電圧も低くなる。そして、ゲートに入力端子１２１から出力電圧Ｖｏｕｔに依存しない定電圧が入力されるため、ＮＭＯＳトランジスタ１１４のドレイン電流が増加する。ＰＭＯＳトランジスタ１１２、１１１はカレントミラー回路を構成するため、ＮＭＯＳトランジスタ１１４のドレイン電流を受けて、ＰＭＯＳトランジスタ１１１のオン抵抗が小さくなり、ＰＭＯＳトランジスタ１０８のゲート電圧を電源電圧ＶＤＤに近づける。こうして、ＰＭＯＳトランジスタ１０８のオン抵抗が大きくなり、ＮＭＯＳトランジスタ１０９のゲート電圧を低下させる。ＮＭＯＳトランジスタ１０９のバックゲートは接地されているため、ゲート電圧の低下に伴いＮＭＯＳトランジスタ１０９の閾値電圧も下がり、トリミングの前後で変動したＮＭＯＳトランジスタ１０９の閾値を戻すことができる。   When the output voltage Vout is set to a low voltage, the source voltage of the NMOS transistor 114 is also lower than before trimming. Since a constant voltage that does not depend on the output voltage Vout is input from the input terminal 121 to the gate, the drain current of the NMOS transistor 114 increases. Since the PMOS transistors 112 and 111 constitute a current mirror circuit, the on-resistance of the PMOS transistor 111 is reduced by receiving the drain current of the NMOS transistor 114, and the gate voltage of the PMOS transistor 108 is brought close to the power supply voltage VDD. Thus, the on-resistance of the PMOS transistor 108 is increased, and the gate voltage of the NMOS transistor 109 is lowered. Since the back gate of the NMOS transistor 109 is grounded, the threshold voltage of the NMOS transistor 109 decreases as the gate voltage decreases, and the threshold value of the NMOS transistor 109 that has fluctuated before and after trimming can be restored.

ＰＭＯＳトランジスタ２０３、１１２はカレントミラー回路を構成するため、ＮＭＯＳトランジスタ１１４のドレイン電流の増加を受けて、ＰＭＯＳトランジスタ２０３のドレイン電流も増加し、定電流回路２０２の電流を上回ると可変抵抗２０１の抵抗値を切り替える。こうして、可変抵抗２０１と容量１１６で決まる位相補償のゼロ点の周波数を変化させ、ボルテージレギュレータの安定性を改善し出力電圧Ｖｏｕｔの精度を向上させることができる。   Since the PMOS transistors 203 and 112 constitute a current mirror circuit, the drain current of the PMOS transistor 203 increases as the drain current of the NMOS transistor 114 increases. When the current exceeds the current of the constant current circuit 202, the resistance of the variable resistor 201 is increased. Switch values. Thus, the frequency of the zero point of phase compensation determined by the variable resistor 201 and the capacitor 116 can be changed to improve the stability of the voltage regulator and improve the accuracy of the output voltage Vout.

出力電圧Ｖｏｕｔを高い電圧に設定した時、トリミング前と比べＮＭＯＳトランジスタ１１４のソース電圧も高くなる。そして、ゲートに出力電圧Ｖｏｕｔに依存しない定電圧が入力されるため、ＮＭＯＳトランジスタ１１４のドレイン電流を減少させ、ＮＭＯＳトランジスタ１０９のゲート電圧を上昇させる。ＮＭＯＳトランジスタ１０９のバックゲートは接地されているため、ゲート電圧の上昇に伴いＮＭＯＳトランジスタ１０９の閾値電圧が上がり、トリミングの前後で変動したＮＭＯＳトランジスタ１０９の閾値を戻すことができる。   When the output voltage Vout is set to a high voltage, the source voltage of the NMOS transistor 114 is also higher than before trimming. Since a constant voltage that does not depend on the output voltage Vout is input to the gate, the drain current of the NMOS transistor 114 is decreased and the gate voltage of the NMOS transistor 109 is increased. Since the back gate of the NMOS transistor 109 is grounded, the threshold voltage of the NMOS transistor 109 increases as the gate voltage increases, and the threshold value of the NMOS transistor 109 that has fluctuated before and after trimming can be restored.

ＰＭＯＳトランジスタ２０３、１１２はカレントミラー回路を構成するため、ＮＭＯＳトランジスタ１１４のドレイン電流の減少を受けて、ＰＭＯＳトランジスタ２０３のドレイン電流も減少し、定電流回路２０２の電流を下回ると可変抵抗２０１の抵抗値を切り替える。こうして、可変抵抗２０１と容量１１６で決まる位相補償のゼロ点の周波数を変化させ、ボルテージレギュレータの安定性を改善し出力電圧Ｖｏｕｔの精度を向上させることができる。   Since the PMOS transistors 203 and 112 constitute a current mirror circuit, the drain current of the PMOS transistor 203 also decreases in response to the decrease in the drain current of the NMOS transistor 114, and the resistance of the variable resistor 201 falls below the current of the constant current circuit 202. Switch values. Thus, the frequency of the zero point of phase compensation determined by the variable resistor 201 and the capacitor 116 can be changed to improve the stability of the voltage regulator and improve the accuracy of the output voltage Vout.

ここで、トリミング前に出力電圧Ｖｏｕｔを測定したとき、可変抵抗２０１はトリミング前の出力電圧Ｖｏｕｔに応じた抵抗値になっているので、最適な位相補償回路になっていない。従って、トリミング後の出力電圧Ｖｏｕｔの精度を更に向上するためには、出力電圧Ｖｏｕｔを測定するとき、出力電圧Ｖｏｕｔの影響を受ける位相補償回路を、トリミング後の出力電圧Ｖｏｕｔで動作させる必要がある。そこで、本実施形態のボルテージレギュレータは、本来は出力端子１０２と接続すべきＮＭＯＳトランジスタ１１４のドレインをテスト端子１２２として外部に設けている。   Here, when the output voltage Vout is measured before trimming, the variable resistor 201 has a resistance value corresponding to the output voltage Vout before trimming, so that it is not an optimum phase compensation circuit. Therefore, in order to further improve the accuracy of the output voltage Vout after trimming, when measuring the output voltage Vout, it is necessary to operate the phase compensation circuit affected by the output voltage Vout at the output voltage Vout after trimming. . Therefore, in the voltage regulator of this embodiment, the drain of the NMOS transistor 114 that should be originally connected to the output terminal 102 is provided outside as the test terminal 122.

本実施形態のボルテージレギュレータは、トリミング前の出力電圧Ｖｏｕｔを測定するとき、テスト端子１２２と出力端子１０２を接続せずに、以下のような工程とする。
電源電圧ＶＤＤを入力後、テスト端子１２２にトリミング後の出力電圧Ｖｏｕｔを入力すし、出力電圧Ｖｏｕｔを測定する。そして、測定した出力電圧Ｖｏｕｔを元に、抵抗１０５、１０６をトリミングして抵抗値を調節する。最後に、テスト端子１２２と出力端子１０２を接続する。 In the voltage regulator of this embodiment, when the output voltage Vout before trimming is measured, the following process is performed without connecting the test terminal 122 and the output terminal 102.
After inputting the power supply voltage VDD, the trimmed output voltage Vout is input to the test terminal 122, and the output voltage Vout is measured. Then, the resistance values are adjusted by trimming the resistors 105 and 106 based on the measured output voltage Vout. Finally, the test terminal 122 and the output terminal 102 are connected.

本実施形態のボルテージレギュレータは、以上説明したようなトリミング工程とすることで、トリミングの前後において、ＮＭＯＳトランジスタ１０９の閾値の変化を抑えることで出力電圧Ｖｏｕｔの精度を保ち、ゼロ点周波数を変えることで出力電圧Ｖｏｕｔの精度を向上することが出来る。   The voltage regulator according to the present embodiment uses the trimming process as described above to maintain the accuracy of the output voltage Vout and change the zero point frequency by suppressing the change in the threshold value of the NMOS transistor 109 before and after trimming. Thus, the accuracy of the output voltage Vout can be improved.

以上記載したように、本実施形態のボルテージレギュレータは、トリミングの前後で出力トランジスタの閾値が変化することを抑え、任意の出力電圧に設定しても出力電圧の精度を保つことができる。また、ゼロ点周波数を変えることで出力電圧Ｖｏｕｔの精度を向上させることができる。   As described above, the voltage regulator of this embodiment can suppress the change of the threshold value of the output transistor before and after trimming, and can maintain the accuracy of the output voltage even when the output voltage is set to an arbitrary value. Also, the accuracy of the output voltage Vout can be improved by changing the zero point frequency.

１０３ 基準電圧回路
１０４ 誤差増幅器
２０２ 定電流回路 Reference voltage circuit 104 Error amplifier 202 Constant current circuit

Claims (4)

バックゲートが接地されたＮＭＯＳトランジスタで構成され、出力端子に出力電圧を出力する出力トランジスタと、
前記出力電圧を分圧した分圧電圧を出力する分圧抵抗と、
前記分圧電圧と基準電圧が入力される第一増幅段と、前記第一増幅段の出力電圧を増幅し前記出力トランジスタを制御する第二増幅段と、前記第二増幅段にバイアス電流を流す第一トランジスタと、前記第一増幅段と前記第二増幅段の間に設けられ、制御端子に入力される電圧に応じて抵抗値が調整される位相補償回路と、を有する誤差増幅回路と、
テスト端子と、
ゲートに定電圧が入力され、ソースが前記テスト端子に接続された第二のトランジスタと、
入力が前記第二のトランジスタのドレインに接続され、出力が前記第一のトランジスタのゲートに接続されたカレントミラー回路と、を備え、
前記テスト端子は、前記分圧抵抗をトリミングする前に、前記分圧抵抗をトリミング後に設定される出力電圧が入力される
ことを特徴とするボルテージレギュレータ。 An output transistor composed of an NMOS transistor whose back gate is grounded, and outputs an output voltage to an output terminal;
A voltage dividing resistor that outputs a divided voltage obtained by dividing the output voltage;
A first amplification stage to which the divided voltage and the reference voltage are input, a second amplification stage for amplifying the output voltage of the first amplification stage and controlling the output transistor, and a bias current to flow through the second amplification stage An error amplifying circuit having a first transistor and a phase compensation circuit provided between the first amplifying stage and the second amplifying stage and having a resistance value adjusted in accordance with a voltage input to a control terminal;
A test terminal;
A second transistor having a constant voltage input to the gate and a source connected to the test terminal;
A current mirror circuit having an input connected to the drain of the second transistor and an output connected to the gate of the first transistor;
The voltage regulator, wherein an output voltage set after trimming the voltage dividing resistor is input to the test terminal before trimming the voltage dividing resistor. 前記テスト端子は、前記分圧抵抗をトリミングした後に前記出力端子と接続される、
ことを特徴とする請求項１に記載のボルテージレギュレータ。 The test terminal is connected to the output terminal after trimming the voltage dividing resistor.
The voltage regulator according to claim 1. ゲートが前記第二のトランジスタのドレインに接続された第三のトランジスタと、
前記第三のトランジスタのドレインに接続された定電流回路と、を備え、
前記第三のトランジスタのドレインと前記定電流回路の接続点が前記位相補償回路の制御端子に接続する、
ことを特徴とする請求項２に記載のボルテージレギュレータ。 A third transistor having a gate connected to the drain of the second transistor;
A constant current circuit connected to the drain of the third transistor,
A connection point between the drain of the third transistor and the constant current circuit is connected to a control terminal of the phase compensation circuit.
The voltage regulator according to claim 2. バックゲートが接地されたＮＭＯＳトランジスタで構成され、出力端子に出力電圧を出力する出力トランジスタと、
前記出力電圧を分圧した分圧電圧を出力する分圧抵抗と、
前記分圧電圧と基準電圧が入力される第一増幅段と、前記第一増幅段の出力電圧を増幅し前記出力トランジスタを制御する第二増幅段と、前記第二増幅段にバイアス電流を流す第一トランジスタと、前記第一増幅段と前記第二増幅段の間に設けられ、制御端子に入力される電圧に応じて抵抗値が調整される位相補償回路と、を有する誤差増幅回路と、
テスト端子と、
ゲートに定電圧が入力され、ソースが前記テスト端子に接続された第二のトランジスタと、
入力が前記第二のトランジスタのドレインに接続され、出力が前記第一のトランジスタのゲートに接続されたカレントミラー回路と、を備えたボルテージレギュレータの製造方法であって、
前記テスト端子に前記分圧抵抗をトリミング後に設定される出力電圧を入力して、前記出力端子の出力電圧を測定する工程と、
測定した出力電圧に基づいて前記分圧抵抗をトリミングする工程と、
トリミング後に前記出力端子と前記テスト端子を接続する工程と、
を備えたことを特徴とするボルテージレギュレータの製造方法。 An output transistor composed of an NMOS transistor whose back gate is grounded, and outputs an output voltage to an output terminal;
A voltage dividing resistor that outputs a divided voltage obtained by dividing the output voltage;
A first amplification stage to which the divided voltage and the reference voltage are input, a second amplification stage for amplifying the output voltage of the first amplification stage and controlling the output transistor, and a bias current to flow through the second amplification stage An error amplifying circuit having a first transistor and a phase compensation circuit provided between the first amplifying stage and the second amplifying stage and having a resistance value adjusted in accordance with a voltage input to a control terminal;
A test terminal;
A second transistor having a constant voltage input to the gate and a source connected to the test terminal;
A current mirror circuit having an input connected to the drain of the second transistor and an output connected to the gate of the first transistor, and a method of manufacturing a voltage regulator,
Inputting an output voltage set after trimming the voltage dividing resistor to the test terminal, and measuring the output voltage of the output terminal;
Trimming the voltage dividing resistor based on the measured output voltage;
Connecting the output terminal and the test terminal after trimming;
A method of manufacturing a voltage regulator, comprising:
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