JP2015170835A - 半導体基板の製造方法、半導体基板、電気光学装置、及び電子機器 - Google Patents

Abstract

【課題】ＳＴＩ構造を有する半導体基板の平坦性を高め、半導体基板に形成するトランジスターの特性を均一にする。
【解決手段】基材１０ｓの表面１０ｆに素子領域Ｓ１を分離するトレンチ８０を形成する工程（ステップＳ２）と、トレンチ８０の内側に充填され、表面１０ｆを覆う酸化シリコン８１を堆積する工程（ステップＳ３）と、トレンチ８０の周辺の表面１０ｆを露出させ、トレンチ８０の内側に充填された酸化シリコン８１の表面が、トレンチ８０の周辺の表面１０ｆと略同じ位置に配置されるように、酸化シリコン８１にＺ（＋）方向のエッチングを施す工程（ステップＳ４）と、トレンチ８０の内側に充填された酸化シリコン８１を覆うマスクＭを形成する工程（ステップＳ５）と、マスクＭで覆われていない部分の酸化シリコン８１をエッチング除去する工程（ステップＳ６）と、マスクＭを除去する工程（ステップＳ７）と、を含むことを特徴とする。
【選択図】図６

Description

本発明は、半導体基板の製造方法、当該製造方法で製造された半導体基板、当該半導体基板を用いた電気光学装置、及び当該電気光学装置が搭載された電子機器に関する。

電気光学装置の一例として、画素回路や当該画素回路を駆動する駆動回路などが形成されたシリコン基板を備えた有機エレクトロルミネッセンス（以降、有機ＥＬと称す）装置が提案されている（特許文献１）。

図１０は、公知技術（特許文献１）に係る電気光学装置の概略平面図である。図１０に示すように、特許文献１に記載の電気光学装置３００のシリコン基板３１０は、画素回路３０１がマトリクス状に配置された表示領域Ｖ１と、データ線駆動回路３０２や走査線駆動回路３０３が配置された駆動回路領域Ｖ２とを有している。データ線駆動回路３０２や走査線駆動回路３０３は、表示領域Ｖ１の周辺に配置され、複数のトランジスターが設けられている。画素回路３０１には、複数のトランジスターや保持容量や有機ＥＬ素子などが設けられ、トランジスターを介して供給される電流によって有機ＥＬ素子が発光する。
特許文献１に記載の有電気光学装置３００は、例えばヘッドマウントディスプレイの表示装置に好適なマイクロディスプレイである。このため、画素回路３０１のサイズは小さく、表示領域Ｖ１には、駆動回路領域Ｖ２と比べてより密にトランジスターが配置されている。

図１１（ａ）は、トランジスターが形成された部分の模式的な概略平面図である。図１１（ｂ）は、図９のＡ−Ａ’線に沿った模式的な概略断面図である。図１１（ｃ）は、図９のＢ−Ｂ’線に沿った模式的な概略断面図である。

図１１（ａ）に示すように、シリコン基板３１０は、素子領域Ｓ１１を分離するShallow Trench Isolation（以降、ＳＴＩと称す）構造を有し、素子領域Ｓ１１にトランジスター３２０が形成されている。素子領域Ｓ１１には、トランジスター３２０を構成するゲート３２１、ソース３２２、ドレイン３２３が配置されている。素子領域Ｓ１１と隣り合う他の素子領域（図示省略）との間の領域が、素子分離領域（トランジスターを分離する領域）Ｓ１２となる。つまり、素子領域Ｓ１１は、素子分離領域Ｓ１２で囲まれている。

図１１（ｂ）に示すように、シリコン基板３１０の素子分離領域Ｓ１２にはトレンチ３１１が形成され、トレンチ３１１の中に酸化シリコン３１２が充填されている。シリコン基板３１０の素子領域Ｓ１１は、シリコンに不純物イオンを注入して形成されたソース３２２及びドレイン３２３、ソース３２２及びドレイン３２３で挟まれたチャネル３２４などが設けられている。シリコン基板３１０は、ゲート絶縁膜３２５で覆われている。ゲート絶縁膜３２５の上には、チャネル３２４と対向する部分にゲート３２１が設けられている。図１１（ａ）及び図１１（ｃ）に示すように、平面視でゲート３２１は素子領域Ｓ１１のチャネル３２４を覆い、素子分離領域Ｓ１２に跨って配置されている。

上述したＳＴＩ構造は、例えば特許文献２に記載の製造方法によって製造することができる。図１２は、公知技術（特許文献２）に係るＳＴＩ構造を有するシリコン基板の製造工程の概要を示す工程断面図である。
図１２（ａ）に示すように、シリコン基板３１０の上に、酸化シリコン３１０ａと窒化シリコン３１０ｂとを堆積した後に、素子分離領域Ｓ１２にトレンチ３１１を形成する。続いて、図１２（ｂ）に示すように、酸化シリコン３１２を全面に堆積し、トレンチ３１１の中に酸化シリコン３１２を埋め込む。続いて、図１２（ｃ）に示すように、素子分離領域Ｓ１２と素子分離領域Ｓ１２の周辺とに酸化シリコン３１２が配置されるように、素子領域Ｓ１１の余分な酸化シリコン３１２をフォトエッチングによって除去する。続いて、図１２（ｄ）に示すように、素子分離領域Ｓ１２及び素子分離領域Ｓ１２の周辺に配置された酸化シリコン３１２に、化学的機械的研磨（Chemical Mechanical Polishing（以下、ＣＭＰと称す））による平坦化処理を施した後に、シリコン基板３１０の表面を覆う酸化シリコン３１２ａ及び窒化シリコン３１２ｂをエッチング除去して、ＳＴＩ構造を有するシリコン基板３１０を形成する。

ＣＭＰによる平坦化処理では、単位面積当りの研磨される部分の面積（占有率）によって、研磨速度が変化する。つまり、単位面積当りの研磨される部分の面積が大きくなると研磨速度が小さくなり、単位面積当りの研磨される部分の面積が小さくなると研磨速度が大きくなる。図１２（ｃ）では、単位面積当りの酸化シリコン３１２の面積（研磨される部分の面積）が均一となるように、素子領域Ｓ１１の余分な酸化シリコン３１２を除去している。その結果、図１２（ｄ）において、ＣＭＰによって酸化シリコン３１２は均一に研磨（減膜）され、研磨面の平坦性を高めることができる。

特開２０１３−２３８７２５号公報 特開２００９−１３０２４２号公報

上述したように、特許文献１に記載の電気光学装置３００では、トランジスターが、駆動回路領域Ｖ２と比べて、表示領域Ｖ１により密に配置されている。つまり、単位面積当りのトランジスターが配置される部分の面積（素子領域Ｓ１１の面積）は、駆動回路領域Ｖ２と比べて、表示領域Ｖ１のほうが大きい。よって、単位面積当りの素子分離領域Ｓ１２の面積は、駆動回路領域Ｖ２と比べて、表示領域Ｖ１のほうが小さい。従って、図１２（ｃ）に示す工程で素子領域Ｓ１１の余分な酸化シリコン３１２を除去しても、単位面積当りの研磨される部分の酸化シリコン３１２の面積は、駆動回路領域Ｖ２と比べて、表示領域Ｖ１のほうが大きくなる。

このため、ＣＭＰによる研磨処理では、駆動回路領域Ｖ２と比べて表示領域Ｖ１で早く酸化シリコン３１２の研磨（減膜）が進行する。さらに、表示領域Ｖ１における酸化シリコン３１２の研磨速度も、駆動回路領域Ｖ２の影響を受けて変化する。詳しくは、表示領域Ｖ１における酸化シリコン３１２の研磨速度は、駆動回路領域Ｖ２に近付くにしたがって、駆動回路領域Ｖ２の影響を受けて徐々に遅くなる。従って、図１２（ｃ）に示す工程でＣＭＰ処理を施すと、表示領域Ｖ１の酸化シリコン３１２は、駆動回路領域Ｖ２に近付くに従って研磨量（減膜量）が小さくなるため、徐々に厚くなる。その結果、駆動回路領域Ｖ２に近い側で凸になった傾斜を有するようになる。

このため、図１１に示すシリコン基板３１０は、平坦でなく、駆動回路領域Ｖ２に近い側で凸になった傾斜を有している。このため、表示領域Ｖ１ではチャネル３２４となる部分の形状が変化する。詳しくは、図１１（ｃ）の破線で囲まれた領域Ｇ１，Ｇ２部分において、チャネル３２４となる部分の端部の断面形状が、駆動回路領域Ｖ２に近付くに従って徐々に変化する。よって、素子領域Ｓ１のチャネル３２４となる部分の端部を覆うゲート絶縁膜３２５の膜厚や形状が、駆動回路領域Ｖ２に近付くに従って徐々に変化する。従って、駆動回路領域Ｖ２に近付くに従って、表示領域Ｖ１に配置されたトランジスターの特性(例えば、閾値やチャネル幅)が異なる。このため、トランジスターを介して有機ＥＬ素子に供給される電流が、駆動回路領域Ｖ２に近付くに従って徐々に変化する。

同様に、駆動回路領域Ｖ２においても、表示領域Ｖ１の影響を受けて、研磨面が表示領域Ｖ１に近い側で凹になった傾斜を有するようになる。従って、表示領域Ｖ１に近付くに従って、駆動回路領域Ｖ２に配置されているトランジスターの特性が徐々に変化する。当該トランジスター特性の変化は微小であり、データ線駆動回路３０２や走査線駆動回路３０３に悪影響を及ぼす恐れは少ない。

有機ＥＬ素子には、表示領域Ｖ１に配置されているトランジスターを介して電流が供給されているので、トランジスター特性の変化は、有機ＥＬ素子に供給される電流の変化となり、有機ＥＬ素子が発する光の輝度の変化（輝度ムラ）となる。人間の目は敏感であり、微小な輝度の変化を識別することができる。よって、有機ＥＬ素子が発する光の輝度の変化（輝度ムラ）は、微小であっても識別されやすい。このため、データ線駆動回路３０２や走査線駆動回路３０３において悪影響を及ぼさない微小なトランジスター特性の変化であっても、表示領域Ｖ１における表示光の輝度ムラ（表示ムラ）となる恐れがあった。すなわち、研磨面の平坦性が悪くなると、有機ＥＬ素子が発する光の輝度の均一性が悪くなり、表示ムラが発生する恐れがあった。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

［適用例１］本適用例に係る半導体基板の製造方法は、半導体基板の表面に素子領域を分離するトレンチを形成する工程と、前記トレンチから張り出すように、前記半導体基板の表面に酸化シリコンを堆積する工程と、前記トレンチの周辺の前記半導体基板の表面を露出させ、前記トレンチの内側に充填された前記酸化シリコンの表面が、前記トレンチの周辺の前記半導体基板の表面と略同じ位置となるように、前記酸化シリコンにエッチングを施す工程と、前記トレンチの内側に充填された前記酸化シリコンを覆うマスクを形成する工程と、前記マスクで覆われていない部分の前記酸化シリコンをエッチング除去する工程と、前記マスクを除去する工程と、を含むことを特徴とする。

トレンチから張り出すように、半導体基板の表面を覆う酸化シリコンを堆積すると、酸化シリコンによってトレンチの上方に第１の凹部が形成される。このとき、平面視で第１の凹部はトレンチよりも広く、トレンチは第１の凹部の内側に配置される。
エッチングによって酸化シリコンを減膜し、第１の凹部の底面と半導体基板の表面との間に配置された酸化シリコンを除去すると、つまりトレンチから張り出した部分の酸化シリコンを除去すると、トレンチの内側に充填された酸化シリコンの表面は、トレンチの周辺の半導体基板の表面と略同じ位置に配置される。第１の凹部は、平面視でトレンチよりも広いので、トレンチの周辺で半導体基板の表面が露出する。さらに、トレンチの周辺で露出した半導体基板の表面の周囲には、減膜された酸化シリコンが残存し、当該残存する酸化シリコンによって、トレンチの周辺に第２の凹部が形成される。

換言すれば、トレンチの内側に充填された酸化シリコンの表面が、半導体基板の表面と同じ位置に配置されるように、酸化シリコンにエッチングを施すと、第１の凹部の酸化シリコンの表面の輪郭は、エッチングを施す方向に移動して、トレンチの周辺に第２の凹部が形成され、トレンチと第２の凹部との間の半導体基板の表面が露出する。第２の凹部の内側には、トレンチの内側に充填された酸化シリコンの表面と、露出した半導体基板の表面とで平坦な面が形成される。

続いて、トレンチの内側に充填された酸化シリコンをマスクで覆い、当該マスクをエッチングマスクとしてトレンチの周辺に残存する酸化シリコンをエッチングして除去する。続いて、マスクを除去すると、トレンチの内側に充填された酸化シリコンの表面と、半導体基板の表面とで平坦な面が形成される。このように、本適用例の製造方法では、エッチングという化学的処理だけで、トレンチの内側に充填された酸化シリコンを平坦化し、素子分離領域に酸化シリコンが充填されたトレンチを有するＳＴＩ構造の半導体基板を製造することができる。

エッチングという化学的処理は、物理的処理（機械的研磨）を含むＣＭＰと比べて、減膜する対象物の面積によって減膜速度が変化しにくい。よって、減膜する対象物の面積が大きい部分と減膜する対象物の面積が小さい部分とが混在しても、化学的処理だけで減膜する本適用例の製造方法は、ＣＭＰで減膜する公知技術（特開２００９−１３０２４２号公報）と比べて、それぞれの部分で減膜する対象物を均一に減膜し、減膜された面の平坦性を高めることができる。従って、本適用例の製造方法によって、公知技術と比べて、平坦性に優れたＳＴＩ構造の半導体基板を製造することができる。

［適用例２］上記適用例に係る半導体基板の製造方法は、前記半導体基板の構成材料はシリコンであり、前記トレンチを形成する工程では、前記半導体基板の表面に前記シリコンの熱酸化膜と窒化シリコン膜とを順に形成した後に、前記熱酸化膜と前記窒化シリコン膜とを貫いて前記トレンチを形成し、前記マスクを除去する工程の後に、更に前記窒化シリコン膜と前記熱酸化膜とを順に除去する工程を含むことが好ましい。

シリコンで形成された半導体基板の表面を熱酸化し、半導体基板の表面を熱酸化膜で覆った状態で上記適用例に係る半導体基板の製造方法を適用すると、半導体基板に汚染やダメージが生じにくくなる。
さらに、半導体基板の表面を熱酸化膜と窒化シリコン膜とで覆った状態で、トレンチの内側に充填された酸化シリコンにエッチングを施すと、窒化シリコン膜は当該エッチングにおけるエッチングストッパーになるので、当該エッチングによって半導体基板の表面が浸食されにくくなり、トレンチの内側に充填された酸化シリコンの表面と、半導体基板の表面（窒化シリコン膜）とで平坦な面を形成することができる。

［適用例３］上記適用例に係る半導体基板の製造方法は、前記酸化シリコンを堆積する工程では、前記トレンチから張り出した前記酸化シリコンの凹部が、平面視で前記トレンチより広く、前記トレンチは、平面視で前記酸化シリコンの凹部の内側に配置されることが好ましい。

［適用例４］本適用例に係る半導体基板は、上記適用例に係る半導体基板の製造方法で製造されたことを特徴とする。

エッチングという化学的処理だけで平坦化する本適用例の製造方法は、物理的処理（機械的研磨）を含むＣＭＰで平坦化する公知技術（特開２００９−１３０２４２号公報）と比べて、減膜する対象物の面積によって減膜速度が変化しにくく、減膜する対象物の面積が大きい部分と減膜する対象物の面積が小さい部分とが混在しても、それぞれの部分の減膜する対象物を均一に減膜し、減膜された面の平坦性を高めることができる。従って、本適用例の製造方法によって製造されたＳＴＩ構造の半導体基板は、公知技術によって製造されたＳＴＩ構造の半導体基板と比べて平坦性に優れる。

［適用例５］本適用例に係る電気光学装置は、上記適用例に係る半導体基板を備えていることを特徴とする。

本適用例の製造方法によって製造された半導体基板は、公知技術によって製造された半導体基板と比べて平坦性に優れる。よって、本適用例の製造方法によって製造された半導体基板に形成されたトランジスターは、公知技術によって製造された半導体基板に形成されたトランジスターと比べて、特性の均一性に優れる。従って、本適用例の製造方法によって製造された半導体基板に形成されたトランジスターを備えた電気光学装置は、公知技術によって製造された半導体基板に形成されたトランジスターを備えた電気光学装置と比べて、表示の均一性に優れ、高品位の表示を提供することができる。

［適用例６］
本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えていることを特徴とする。

上記適用例に記載の電気光学装置は、公知技術（特開２０１３−２３８７２５号公報）の電気光学装置と比べて、高品位の表示を提供することができる。従って、上記適用例に記載の電気光学装置を備えた電子機器も、高品位の表示を提供することができる。例えば、ヘッドマウントディスプレイ、ヘッドアップディスプレイ、デジタルカメラの電子ビューファインダー、携帯型情報端末、ナビゲーターなどの表示部を有する電子機器に、上記適用例に記載の電気光学装置を適用することができる。

実施形態１に係る有機ＥＬ装置の概要を示す概略平面図。 実施形態１に係る有機ＥＬ装置の電気的な構成を示す図。 画素の電気的な構成を示す図。 画素の概要を示す概略平面図。 図４のＡ─Ａ’における有機ＥＬ装置の概略断面図。 実施形態１に係るＳＴＩ構造を有する基材の製造方法を示す工程フロー。 図６の工程フローの各工程を経た後の状態を示す概略断面図。 図６の工程フローの各工程を経た後の状態を示す概略断面図。 ヘッドマウントディスプレイの概略図。 公知技術に係る電気光学装置の概略平面図。 （ａ）はトランジスターが形成された部分の概略平面図。（ｂ）は図９のＡ−Ａ’線に沿った概略断面図、（ｃ）は図９のＢ−Ｂ’線に沿った概略断面図。 公知技術に係るＳＴＩ構造を有するシリコン基板の製造工程の概要を示す工程断面図。

以下、図面を参照して、本発明の実施形態について説明する。かかる実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の各図においては、各層や各部位を図面上で認識可能な程度の大きさとするため、各層や各部位の縮尺を実際とは異ならせしめてある。

（実施形態１）
「有機ＥＬ装置の概要」
実施形態１に係る有機ＥＬ装置１００は、本発明における「電気光学装置」の一例であり、後述する例えばヘッドマウントディスプレイの表示部に好適な自発光型のマイクロディスプレイである。
図１は、実施形態１に係る有機ＥＬ装置の概要を示す概略平面図である。まず、図１を参照して、本実施形態に係る有機ＥＬ装置１００の概要について説明する。

図１に示すように、本実施形態に係る有機ＥＬ装置１００は、素子基板１０と、封止基板７０とを有している。両基板は、後述する樹脂層７１（図５参照）によって接着されている。

素子基板１０は、青色（Ｂ）光を発する画素２０Ｂと、緑色（Ｇ）の光を発する画素２０Ｇと、赤色（Ｒ）の光を発する画素２０Ｒとがマトリクス状に配列された表示領域Ｅを有している。有機ＥＬ装置１００では、画素２０Ｂと画素２０Ｇと画素２０Ｒとが表示単位となって、フルカラーの表示が提供される。
以降の説明では、画素２０Ｂ、画素２０Ｇ、及び画素２０Ｒを、画素２０と称する場合がある。

表示領域Ｅには、光学的距離調整層２８が設けられている。詳細は後述するが、光学的距離調整層２８の膜厚は、画素２０Ｂに設けられた光学的距離調整層２８Ｂ、画素２０Ｇに設けられた光学的距離調整層２８Ｇ、画素２０Ｒに設けられた光学的距離調整層２８Ｒの順に、大きくなっている。

素子基板１０の第１辺に沿って、複数の外部接続用端子１０３が配列されている。複数の外部接続用端子１０３と表示領域Ｅとの間には、データ線駆動回路１０１が設けられている。該第１辺と直交し互いに対向する他の第２辺、第３辺と表示領域Ｅとの間には、走査線駆動回路１０２が設けられている。

封止基板７０は、素子基板１０よりも小さく、外部接続用端子１０３が露出されるように配置されている。封止基板７０は、透光性の絶縁基板であり、石英基板やガラス基板などを使用することができる。封止基板７０は、表示領域Ｅに配置された後述する有機ＥＬ素子３０（図２参照）が傷つかないように保護する役割を有し、表示領域Ｅよりも広く設けられている。

以降、当該第１辺に沿った方向をＸ方向とする。当該第１辺と直交し互いに対向する他の２辺（第２辺、第３辺）に沿った方向をＹ方向とする。封止基板７０から素子基板１０に向かう方向をＺ（＋）方向とする。

図２は、有機ＥＬ装置の電気的な構成を示す図である。図３は、画素の電気的な構成を示す図である。
図２に示すように、素子基板１０には、ｍ行の走査線１２がＸ方向に延在して設けられ、ｎ列のデータ線１４がＹ方向に延在して設けられている。ｍ行の走査線１２とｎ列のデータ線１４との交差部に対応して、画素回路１１０が設けられている。画素回路１１０は、画素２０の一部をなす。表示領域Ｅには、ｍ行×ｎ列の画素回路１１０が、マトリクス状に配列されている。

電源線１９は、データ線１４に沿って列毎に設けられている。電源線１９には、初期化用のリセット電位Ｖｏｒｓｔが供給（給電）されている。さらに、図示を省略するが、制御信号Ｇｃｍｐ，Ｇｅｌ，Ｇｏｒｓｔを供給する三本の制御線が、走査線１２に並行して設けられている。

走査線１２は、走査線駆動回路１０２に電気的に接続されている。データ線１４は、データ線駆動回路１０１に電気的に接続されている。走査線駆動回路１０２には、走査線駆動回路１０２を制御するための制御信号Ｃｔｒ１が供給されている。データ線駆動回路１０１には、データ線駆動回路１０１を制御するための制御信号Ｃｔｒ２が供給されている。

走査線駆動回路１０２は、フレームの期間にわたって走査線１２を１行毎に順番に走査するための走査信号Ｇｗｒ（１）、Ｇｗｒ（２）、Ｇｗｒ（３）、…、Ｇｗｒ（ｍ−１）、Ｇｗｒ（ｍ）を、制御信号Ｃｔｒ１に従って生成する。さらに、走査線駆動回路１０２は、走査信号Ｇｗｒの他に、制御信号Ｇｃｍｐ，Ｇｅｌ，Ｇｏｒｓｔを制御線に供給する。
なお、フレームの期間とは、有機ＥＬ装置１００で１カット（コマ）分の画像が表示される期間であり、例えば同期信号に含まれる垂直同期信号の周波数が１２０Ｈｚであれば、１フレームの期間は約８．３ミリ秒となる。

データ線駆動回路１０１は、走査線駆動回路１０２によって選択された行に位置する画素回路１１０に対し、当該画素回路１１０の諧調データに応じた電位のデータ信号Ｖｄ（１）、Ｖｄ（２）、…、Ｖｄ（ｎ）を、１、２、…、ｎ列目のデータ線１４に供給する。

図３に示されるように、画素回路１１０は、ＰチャネルＭＯＳ型のトランジスター１２１，１２２，１２３，１２４，１２５と、有機ＥＬ素子３０と、容量２１と、を有している。画素回路１１０には、走査信号Ｇｗｒや制御信号Ｇｃｍｐ，Ｇｅｌ，Ｇｏｒｓｔなどが供給されている。

有機ＥＬ装置１００は、ヘッドマウントディスプレイの表示部に好適なマイクロディスプレイであり、画素回路１１０が形成される領域のサイズは小さい、例えば画素回路１１０が形成される領域の一辺は１０μｍよりも小さい。このため、画素回路１１０には、データ線駆動回路１０１や走査線駆動回路１０２と比べて、より密にトランジスターが配置されている。

トランジスター１２１は、ソースが電源線６に電気的に接続され、ドレインがトランジスター１２３のソースまたはドレインの他方と、トランジスター１２４のソースとにそれぞれ電気的に接続されている。また、電源線６には、画素回路１１０において電源の高位側となる電位Ｖｅｌが供給されている。トランジスター１２１は、トランジスター１２１のゲート及びソース間の電圧に応じた電流を流す駆動トランジスターとして機能する。

トランジスター１２２は、ゲートが走査線１２に電気的に接続され、ソースまたはドレインの一方がデータ線１４に電気的に接続されている。また、トランジスター１２２は、ソースまたはドレインの他方が、トランジスター１２１のゲートと、容量２１の一端と、トランジスター１２３のソースまたはドレインの一方とに、それぞれ電気的に接続されている。トランジスター１２２は、トランジスター１２１のゲートとデータ線１４との間に電気的に接続され、トランジスター１２１のゲートとデータ線１４との間の電気的な接続を制御する書込トランジスターとして機能する。

トランジスター１２３は、ゲートが制御線に電気的に接続され、制御信号Ｇｃｍｐが供給される。トランジスター１２３は、トランジスター１２１のゲート及びドレインの間の電気的な接続を制御する、閾値補償トランジスターとして機能する。

トランジスター１２４は、ゲートが制御線に電気的に接続され、制御信号Ｇｅｌが供給される。トランジスター１２４は、ドレインがトランジスター１２５のソースと有機ＥＬ素子３０の画素電極３１とにそれぞれ電気的に接続されている。トランジスター１２４は、トランジスター１２１のドレインと、有機ＥＬ素子３０の画素電極３１との間の電気的な接続を制御する、発光制御トランジスターとして機能する。

トランジスター１２５は、ゲートが制御線に電気的に接続され、制御信号Ｇｏｒｓｔが供給される。また、トランジスター１２５のドレインは、電源線１９に電気的に接続され、リセット電位Ｖｏｒｓｔが供給されている。トランジスター１２５は、電源線１９と、有機ＥＬ素子３０の画素電極３１との間の電気的な接続を制御する初期化トランジスターとして機能する。

有機ＥＬ素子３０は、互いに対向する画素電極３１と対向電極３３とで発光機能層３２を挟持した構造を有している。
画素電極３１は、トランジスター１２４のドレイン及びトランジスター１２５のソースに電気的に接続されている。対向電極３３は、複数の画素２０に跨って設けられた共通電極であり、電源線８に電気的に接続されている。電源線８には、画素回路１１０において電源の低位側となる電位Ｖｃｔが供給されている。

画素電極３１は、発光機能層３２に正孔を供給するアノードである。対向電極３３は、発光機能層３２に電子を供給するカソードである。画素電極３１から供給される正孔と、対向電極３３から供給される電子とが、発光機能層３２の中で結合することによって、有機ＥＬ素子３０（発光機能層３２）が発光する。

「画素の概要」
図４は、画素の概要を示す概略平面図である。同図には、画素２０の構成要素のうち、電源線６、中継電極６−１、画素電極３１、及び絶縁膜２９が図示され、他の構成要素の図示は省略されている。また、図中の二点鎖線は、画素２０の輪郭を示している。
以下に、図４を参照して画素２０の概要について説明する。

図４に示すように、画素２０Ｂ，２０Ｇ，２０Ｒのそれぞれは、平面視で矩形状となっており、長手方向がＹ方向に沿って配置されている。画素２０は、電源線６、中継電極６−１、画素電極３１、及び絶縁膜２９を有している。なお、電源線６と、画素電極３１と、絶縁膜２９とは、Ｚ（−）方向に配置されている（図５参照）。

電源線６は、表示領域Ｅの略全面に設けられ、画素２０毎に開口６ＣＴを有している。開口６ＣＴの内側に、電源線６と同じ工程で形成された中継電極６−１が設けられている。電源線６は、光反射性の導電材料で構成され、光反射膜としての機能を有する。

画素電極３１は、Ｙ方向に長くなった矩形状を有し、画素２０Ｂ，２０Ｇ，２０Ｒのそれぞれに設けられている。

絶縁膜２９は、透光性の絶縁膜で構成され、画素電極３１の周縁部を覆うように設けられている。つまり、絶縁膜２９は、画素電極３１の一部を露出させる開口２９ＣＴを有している。開口２９ＣＴも、画素電極３１と同じく、Ｙ方向に長くなった矩形状を有している。

絶縁膜２９で覆われていない部分の画素電極３１、つまり開口２９ＣＴで露出された画素電極３１は、発光機能層３２に接し、発光機能層３２に電流を供給し、発光機能層３２を発光させる。このため、絶縁膜２９に設けられた開口２９ＣＴが、画素２０の発光領域となる。

「有機ＥＬ装置の断面構造」
図５は、図４のＡ─Ａ’における有機ＥＬ装置の概略断面図である。つまり、図５は、画素２０Ｇにおける有機ＥＬ装置１００の概略断面図である。
図５には、画素回路１１０のうちトランジスター１２１，１２４が図示され、トランジスター１２２，１２３，１２５の図示は省略されている。トランジスター１２２，１２３，１２５は、トランジスター１２１，１２４と同じ構成を有している。
また、上述したデータ線駆動回路１０１や走査線駆動回路１０２を構成するトランジスターは、トランジスター１２１，１２２，１２３，１２４，１２５と同じ工程で形成されている。
以下、図５を参照して、有機ＥＬ装置１００の断面構造を説明する。

図５に示すように、有機ＥＬ装置１００は、素子基板１０、封止基板７０、及び素子基板１０と封止基板７０とで挟持された樹脂層７１などを有している。

樹脂層７１は、素子基板１０と封止基板７０とを接着する役割を有し、例えばエポキシ樹脂やアクリル樹脂などを使用することができる。

素子基板１０は、基材１０ｓと、基材１０ｓの上に順に配置された画素回路１１０と封止層４０とカラーフィルター５０とで構成されている。

基材１０ｓは、本発明における「半導体基板」の一例であり、例えばシリコンで構成される。基材１０ｓは、素子領域Ｓ１と、素子分離領域Ｓ２とを有している。素子領域Ｓ１には、トランジスター１２１，１２２，１２３，１２４，１２５のいずれかが形成されている。

基材１０ｓの素子領域Ｓ１には、シリコンに不純物イオンを注入することで形成された一対のイオン注入部１０ｂが設けられている。一対のイオン注入部１０ｂの一方がソースとなり、一対のイオン注入部の他方がドレインとなる。一対のイオン注入部１０ｂで挟まれた部分が、チャネル１０ａとなる。一対のイオン注入部１０ｂと、チャネル１０ａと、後述する絶縁膜１０ｄ（ゲート絶縁膜）及びゲート電極２２ｇとによって、トランジスター１２１，１２２，１２３，１２４，１２５が形成される。

トランジスター１２１の素子領域Ｓ１とトランジスター１２４の素子領域Ｓ１との間の領域が、素子分離領域Ｓ２となる。素子分離領域Ｓ２には、基材１０ｓをＺ（＋）方向にエッチングすることで形成されたトレンチ８０が形成されている。トレンチ８０の内側には酸化シリコン８１が充填されている。

このように、基材１０ｓは、素子領域Ｓ１と素子領域Ｓ１とが酸化シリコン８１が充填されたトレンチ８０によって分離されたＳＴＩ構造を有している。つまり、素子領域Ｓ１は、酸化シリコン８１が充填されたトレンチ８０によって囲まれ、素子領域Ｓ１に設けられたトランジスターと、他の素子領域Ｓ１に設けられた他のトランジスターとが電気的に干渉しないようになっている。

基材１０ｓの表面を覆うように、絶縁膜１０ｄが設けられている。絶縁膜１０ｄは、トランジスター１２１，１２４のゲート絶縁膜として機能する。絶縁膜１０ｄの上には、例えばポリシリコンなどの導電膜からなるゲート電極２２ｇが設けられている。ゲート電極２２ｇは、トランジスター１２１，１２４のチャネル１０ａに対向するように配置されている。すなわち、絶縁膜１０ｄを挟んで、素子領域Ｓ１における基材１０ｓのゲート電極２２ｇに対向する部分が、チャネル１０ａとなる。

ゲート電極２２ｇを覆うように、第１層間絶縁膜１５が形成されている。第１層間絶縁膜１５には、例えばトランジスター１２１のゲート、ソース及びドレインに至るコンタクトホールや、トランジスター１２４のソース及びドレインに至るコンタクトホールが形成されている。これらコンタクトホールには、導電材料が充填されている。

第１層間絶縁膜１５の上には、第１配線層１５−１が形成されている。第１配線層１５−１によって、トランジスター１２１のゲートと電気的に接続される中継電極、トランジスター１２１のソース及びドレインと電気的に接続される中継電極、トランジスター１２４のソースに電気的に接続される中継電極、及びトランジスター１２４のドレインに電気的に接続される中継電極１５−１ａなどが形成される。また、第１配線層１５−１で形成された中継電極によって、トランジスター１２１のドレインと、トランジスター１２４のソースとが電気的に接続されている。

第１配線層１５−１を覆うように、第２層間絶縁膜１６が形成されている。第２層間絶縁膜１６には、トランジスター１２１のゲートと電気的に接続された中継電極に至るコンタクトホールや、中継電極１５−１ａに至るコンタクトホールが形成されている。これらコンタクトホールには、導電材料が充填されている。

第２層間絶縁膜１６の上には、第２配線層１６−１が形成されている。第２配線層１６−１によって、容量２１の一方の電極２１ａや中継電極１６−１ａが形成されている。容量２１の一方の電極２１ａは、第２層間絶縁膜１６のコンタクトホールに充填された導電材料や、第１層間絶縁膜１５の上に形成された中継電極を介して、トランジスター１２１のゲートに電気的に接続されている。中継電極１６−１ａは、第２層間絶縁膜１６のコンタクトホールに充填された導電材料を介して、中継電極１５−１ａに電気的に接続されている。

第２配線層１６−１を覆うように、絶縁膜１７が形成されている。絶縁膜１７は、容量２１を形成するための容量絶縁膜となる。

絶縁膜１７の上には、第３配線層１７−１が形成されている。第３配線層１７−１によって、容量２１の他方の電極２１ｂが形成されている。その結果、一方の電極２１ａと絶縁膜１７と他方の電極２１ｂとで、容量２１が形成される。

第３配線層１７−１を覆うように、第３層間絶縁膜１８が形成されている。第３層間絶縁膜１８は、酸化シリコンで構成され、例えばＣＭＰ（Chemical Mechanical Polishing）による平坦化処理が施されている。第３層間絶縁膜１８には、容量２１の他方の電極２１ｂに至るコンタクトホールが形成されている。第３層間絶縁膜１８及び絶縁膜１７には、中継電極１６−１ａに至るコンタクトホールが形成されている。これらコンタクトホールには導電材料が充填されている。

第３層間絶縁膜１８の上には、第４配線層１８−１が形成されている。第４配線層１８−１は、光反射性の導電材料、例えばアルミニウムで構成されている。第４配線層１８−１によって、電源線６及び中継電極６−１が形成されている。電源線６は開口６ＣＴを有し、中継電極６−１は開口６ＣＴの内側に配置されている。

電源線６は、第３層間絶縁膜１８を貫くコンタクトホールに充填された導電材料を介して、容量２１の他方の電極２１ｂに電気的に接続されている。さらに、中継電極６−１は、第３層間絶縁膜１８及び絶縁膜１７を貫くコンタクトホールに充填された導電材料を介して、中継電極１６−１ａに電気的に接続されている。

第４配線層１８−１を覆うように、第１絶縁膜１が形成されている。第１絶縁膜１は、例えば窒化シリコンで構成されている。第１絶縁膜１は、電源線６や中継電極６−１を覆い、表示領域Ｅの略全面に亘って形成されている。第１絶縁膜１には、中継電極６−１に至るコンタクトホールが形成されている。

第１絶縁膜１の上には、中継電極７が形成されている。中継電極７は、例えば窒化チタンで構成され、平面視で開口６ＣＴを覆うように開口６ＣＴよりも広く形成されている。中継電極７は、第１絶縁膜１を貫くコンタクトホールの内側にも充填され、中継電極６−１に電気的に接続されている。

中継電極７及び第１絶縁膜１を覆うように、第２絶縁膜２が形成されている。第２絶縁膜２は、例えば酸化シリコンで構成され、表示領域Ｅの略全面に亘って形成されている。第２絶縁膜２には、中継電極７に至るコンタクトホールが形成されている。

第２絶縁膜２の上には、画素電極３１が形成されている。画素電極３１は、第２絶縁膜２を貫くコンタクトホールの内側にも充填され、中継電極７に電気的に接続されている。つまり、画素電極３１は、中継電極７、中継電極６−１、中継電極１６−１ａ、及び中継電極１５−１ａなどを介して、トランジスター１２４のドレインに電気的に接続されている。

画素電極３１を覆うように、絶縁膜２９が形成されている。絶縁膜２９は、画素電極３１の一部を露出させる開口２９ＣＴを有している。上述したように、開口２９ＣＴが画素２０の発光領域となる。

発光領域（開口２９ＣＴ）において、電源線６と画素電極３１との間には、第１絶縁膜１と第２絶縁膜２とがＺ（−）方向に順に積層されている。第１絶縁膜１と第２絶縁膜２とで、画素２０Ｇにおける光学的距離調整層２８Ｇが形成される。

図示を省略するが、青色（Ｂ）の光を発する画素２０Ｂの光学的距離調整層２８Ｂは、第１絶縁膜１で構成されている。赤色（Ｒ）の光を発する画素２０Ｒの光学的距離調整層２８Ｒは、第１絶縁膜１と第２絶縁膜２と第３絶縁膜（図示省略）とで構成されている。このため、画素２０Ｂの光学的距離調整層２８Ｂ、画素２０Ｇの光学的距離調整層２８Ｇ、画素２０Ｒの光学的距離調整層２８Ｒの順に厚くなる。

有機ＥＬ素子３０は、発光領域（開口２９ＣＴ）においてＺ（−）方向に順に積層された、画素電極３１と、発光機能層３２と、対向電極３３とで構成される。

発光機能層３２は、画素電極３１の側からＺ（−）方向に順に積層された正孔注入層、正孔輸送層、有機発光層、及び電子輸送層などを有している。有機発光層は、赤色、緑色、及び青色の光成分を有する光を発する。有機発光層は、単層で構成してもよいし、複数の層（例えば、青色で発光する青色発光層と、赤色及び緑色を含む光を発する黄色発光層）で構成してもよい。

対向電極３３は、発光機能層３２に電子を供給するためのカソードである。対向電極３３は、例えばＭｇとＡｇとの合金などで構成され、光透過性と光反射性とを有している。

対向電極３３の上には、封止層４０が配置されている。封止層４０は、水分や酸素などによる発光機能層３２や対向電極３３の劣化を抑制するパッシベーション膜であり、発光機能層３２や対向電極３３への水分や酸素の侵入を抑制している。

封止層４０は、対向電極３３の側からＺ（−）方向に順に積層された第１封止層４１と、平坦化層４２と、第２封止層４３とで構成され、有機ＥＬ素子３０を覆い、素子基板１０の略全面に設けられている。なお、封止層４０には、外部接続用端子１０３（図１参照）を露出させる開口（図示省略）が設けられている。

第１封止層４１及び第２封止層４３は、例えば公知技術のプラズマＣＶＤ（Chemical Vapor Deposition）法などを用いて形成されたシリコン酸窒化物で構成され、水分や酸素に対して高いバリア性を有している。

平坦化層４２は、熱安定性に優れた例えばエポキシ系樹脂や塗布型の無機材料（シリコン酸化物など）などで構成されている。平坦化層４２は、第１封止層４１の欠陥（ピンホール、クラック）や異物などを被覆し、平坦な面を形成する。

封止層４０の上には、緑色の着色層５０Ｇが形成されている。なお、画素２０Ｂには青色の着色層が形成され、画素２０Ｒには赤色の着色層が形成されている。これら緑色の着色層５０Ｇと、青色の着色層と、赤色の着色層とで、カラーフィルター５０が形成されている。

「光共振構造」
発光領域（開口２９ＣＴ）では、第３層間絶縁膜１８の上に、光反射層としての電源線６と、光学的距離調整層２８Ｂ，２８Ｇ，２８Ｒと、画素電極３１と、発光機能層３２と、光反射性と光透過性とを有する対向電極３３とが、Ｚ（−）方向に順に積層されている。発光機能層３２で発した光は、電源線６と対向電極３３との間で繰り返し反射され、電源線６と対向電極３３との間の光学的距離に対応する共振波長の光の強度が増幅され、封止基板７０から表示光としてＺ（−）方向に射出される。

画素２０Ｂでは、共振波長（輝度が最大となるピーク波長）が４７０ｎｍとなるように、光学的距離調整層２８Ｂの膜厚が設定されている。画素２０Ｇでは、共振波長が５４０ｎｍとなるように、光学的距離調整層２８Ｇの膜厚が設定されている。画素２０Ｒでは、共振波長が６１０ｎｍとなるように、光学的距離調整層２８Ｒの膜厚が設定されている。

その結果、画素２０Ｂから４７０ｎｍをピーク波長とする青色（Ｂ）の光が発せられ、画素２０Ｇから５４０ｎｍをピーク波長とする緑色（Ｇ）の光が発せられ、画素２０Ｒから６１０ｎｍをピーク波長とする赤色（Ｒ）の光が発せられる。このように、有機ＥＬ装置１００は、光共振構造を有し、画素２０から発せられる表示光の色純度を高めている。

「製造方法」
図６は、ＳＴＩ構造を有する基材の製造方法を示す工程フローである。図７及び図８は、図５に対応する図であり、図６に示す工程フローの各工程を経た後の状態を示す概略断面図である。
以下に、図６乃至図８を参照して、ＳＴＩ構造を有する基材１０ｓの製造方法の概要を説明する。

図６に示すように、本実施形態に係る製造方法は、つまりＳＴＩ構造を有する基材１０ｓの製造方法は、熱酸化膜８３及び窒化シリコン膜８４を形成する工程（ステップＳ１）と、トレンチ８０を形成する工程（ステップＳ２）と、酸化シリコン８１を堆積する工程（ステップＳ３）と、酸化シリコン８１をエッチングする工程（ステップＳ４）と、マスクＭを形成する工程（ステップＳ５）と、酸化シリコン８１をエッチングする工程（ステップＳ６）と、マスクＭを除去する工程（ステップＳ７）と、熱酸化膜８３及び窒化シリコン膜８４を除去する工程（ステップＳ８）と、を含んでいる。

ステップＳ１では、図７（ａ）に示すように、シリコンで構成される基材１０ｓの表面１０ｆを熱酸化し、表面１０ｆを覆う熱酸化膜８３を形成する。続いて、例えばプラズマＣＶＤで窒化シリコンを堆積し、熱酸化膜８３を覆う窒化シリコン膜８４を形成する。
熱酸化膜８３は、酸化シリコンで構成され、チャネル１０ａを形成する部分（素子領域Ｓ１）の基材１０ｓの表面１０ｆが不純物で汚染されないように保護する役割を有している。窒化シリコン膜８４は、後述する酸化シリコン８１をエッチングする工程（ステップＳ４，Ｓ６）におけるエッチングストッパーの役割を有している。
なお、熱酸化膜８３及び窒化シリコン膜８４を形成する工程（ステップＳ１）は、後述するトレンチ８０を形成する工程（ステップＳ２）の一部をなす。

ステップＳ２では、図７（ｂ）に示すように、例えばフッ素系ガスを用いたドライエッチングでＺ（＋）方向の異方性エッチングを施し、基材１０ｓの表面１０ｆにトレンチ８０を形成する。なお、エッチングは等方性エッチングでもよい。トレンチ８０は、窒化シリコン膜８４と熱酸化膜８３とを貫いて、素子分離領域Ｓ２に形成される。また、素子領域Ｓ１の基材１０ｓの表面１０ｆは、熱酸化膜８３と窒化シリコン膜８４とで覆われている。
トレンチ８０の深さ（Ｚ（＋）方向の寸法）は、Ｈ１である。

ステップＳ３では、図７（ｃ）に示すように、例えば高密度プラズマＣＶＤで酸化シリコン８１を堆積する。酸化シリコン８１の膜厚（Ｚ（＋）方向の寸法）はＨ３であり、トレンチ８０の深さＨ１よりも大きい。高密度プラズマＣＶＤは段差被覆性に優れた成膜方法であり、酸化シリコン８１は、トレンチ８０の内側に充填されると共に、トレンチ８０からＺ（−）方向に張り出して配置される。その結果、トレンチ８０の上方に、第１の凹部Ｃ１が形成される。
このとき、第１の凹部Ｃ１は、平面視でトレンチ８０よりも広くなる。つまり、平面視で、トレンチ８０は、第１の凹部Ｃ１の内側に配置される。さらに好ましくは、第１の凹部Ｃ１の底面Ｂは、平面視でトレンチ８０より広くなり、トレンチ８０は、平面視で第１の凹部のＣ１の底面Ｂの内側に配置される。第１の凹部Ｃ１には、トレンチ８０の深さと同じ段差（Ｚ（＋）方向の寸法）Ｈ１が形成される。

第１の凹部Ｃ１の外側には、窒化シリコン膜８４の表面を基準とした場合に、膜厚Ｈ３の酸化シリコン８１が配置される。トレンチ８０の内側には、トレンチ８０の底面を基準とした場合に、膜厚Ｈ３の酸化シリコン８１が配置される。第１の凹部Ｃ１とトレンチ８０との間には、膜厚Ｈ３からトレンチ８０の深さＨ１を差し引いた膜厚Ｈ２の酸化シリコン８１が配置される。

ステップＳ４では、図７（ｄ）に示すように、例えばフッ素系ガスを用いたドライエッチングによって酸化シリコン８１に、Ｚ（＋）方向の異方性エッチングを施し、膜厚Ｈ２の酸化シリコン８１をエッチング除去（減膜）する。なお、エッチングは等方性エッチングでもよい。
図７（ｄ）の破線は、ステップＳ３で堆積した酸化シリコン８１の表面の輪郭を示している。図７（ｄ）の破線の矢印は、酸化シリコン８１をエッチング（減膜）する方向を示している。ステップＳ４では、図中の破線が、膜厚Ｈ２の相当する寸法Ｚ（＋）方向に移動して、実線で示す酸化シリコン８１の表面の輪郭が形成される。

膜厚Ｈ２の酸化シリコン８１をエッチング除去（減膜）すると、第１の凹部Ｃ１の輪郭がＺ（＋）方向に移動して、第２の凹部Ｃ２が形成される。トレンチ８０は、第２の凹部Ｃ２の内側に配置されるので、トレンチ８０の周辺に、酸化シリコン８１が除去され減膜され窒化シリコン８４の表面が露出した領域と、Ｚ（＋）方向に減膜された酸化シリコン８１の領域とが形成される。さらに、当該残存する酸化シリコン８１によって第２の凹部Ｃ２が形成される。
すなわち、膜厚Ｈ２の酸化シリコン８１をＺ（＋）方向にエッチング除去（減膜）すると、減膜された酸化シリコン８１によって形成された第２の凹部Ｃ２の内側に、トレンチ８０が配置され、さらに第２の凹部Ｃ２とトレンチ８０との間で窒化シリコン８４の表面が露出する。

さらに、膜厚Ｈ２の酸化シリコン８１をＺ（＋）方向にエッチング除去（減膜）すると、トレンチ８０の内側に充填された酸化シリコン８１の表面は、基材１０ｓの表面１０ｆの表面と同じ位置（同じ高さ）に配置される。従って、第２の凹部Ｃ２の内側に、トレンチ８０の内側に充填された酸化シリコン８１の表面と、第２の凹部Ｃ２とトレンチ８０との間で露出した窒化シリコン膜８４の表面とで平坦な面が形成される。

換言すれば、ステップＳ４は、トレンチ８０の周辺の窒化シリコン膜８４の表面を露出させ、トレンチ８０の内側に充填された酸化シリコン８１の表面が、トレンチ８０の周辺で露出した窒化シリコン膜８４の表面と略同じ位置（同じ高さ）に配置されるように、酸化シリコン８１にＺ（＋）方向のエッチングを施す工程である。

さらに、窒化シリコン膜８４の表面は、基材１０ｓの表面と見なすことができるので、ステップＳ４は、トレンチ８０の周辺の基材１０ｓの表面を露出させ、トレンチ８０の内側に充填された酸化シリコン８１の表面が、トレンチ８０の周辺で露出した基材１０ｓの表面と略同じ位置に配置されるように、酸化シリコン８１にＺ（＋）方向のエッチングを施す工程である。

さらに換言すれば、ステップＳ４は、トレンチ８０の内側に充填された酸化シリコン８１の表面と、トレンチ８０の周辺で露出した基材１０ｓの表面とが同じ平面に配置されるように、酸化シリコン８１にＺ（＋）方向のエッチングを施す工程である。つまり、ステップＳ４は、酸化シリコン８１にＺ（＋）方向のエッチングを施すことによって、トレンチ８０の内側に充填された酸化シリコン８１を平坦化する工程である。

フッ素系ガスを用いたドライエッチングでは、例えば窒化シリコン膜８４のエッチングレートを１とすると、酸化シリコン８１のエッチングレートは５以上であり、高いエッチングの選択性が実現される。このため、窒化シリコン膜８４は、フッ素系ガスを用いたドライエッチングによって実質的にエッチングされず、酸化シリコン８１のエッチングストッパーとなる。

ステップＳ５では、図８（ａ）に示すように、トレンチ８０の内側に充填された酸化シリコン８１を覆うマスクＭを、レジストを用いたフォトリソグラフィープロセスで形成する。マスクＭは、第２の凹部Ｃ２の内側に配置される。詳しくは、マスクＭの端部は、第２の凹部Ｃ２とトレンチ８０との間、つまり第２の凹部Ｃ２とトレンチ８０との間で露出した窒化シリコン膜８４の表面の上に配置される。その結果、トレンチ８０の内側に充填された酸化シリコン８１は、マスクＭによって覆われる（保護される）。トレンチ８０の周辺に残存する酸化シリコン８１は、マスクＭで覆われていなく、露出する。

ステップＳ６では、図８（ｂ）に示すように、例えばフッ素系ガスを用いたドライエッチングによって、マスクＭで覆われていない部分の酸化シリコン８１をエッチング除去する。トレンチ８０の内側に充填された酸化シリコン８１は、マスクＭで保護されているのでエッチングされない。ステップＳ６では、マスクＭで覆われていない部分の酸化シリコン８１、つまりトレンチ８０の周辺に残存する酸化シリコン８１をエッチングして除去する。

ステップＳ６では、ステップＳ３と同様に、窒化シリコン膜８４は実質的にエッチングされない。第２の凹部Ｃ２部とトレンチ８０との間で露出する窒化シリコン８４膜、つまりマスクＭで覆われていない部分の窒化シリコン膜８４は、ステップＳ６のフッ素系ガスを用いたドライエッチングによって実質的にエッチングされないので、窒化シリコン膜８４の平坦性が損なわれることはない。

ステップＳ７では、例えば酸素プラズマや薬液などでマスクＭを除去する。マスクＭを除去すると、図８（ｃ）に示すように、窒化シリコン膜８４の表面とトレンチ８０の内側に充填された酸化シリコン８１の表面とで平坦な面が形成される。

ステップＳ８では、例えば薬液や反応ガスを用いたエッチングによって、窒化シリコン膜８４と、熱酸化膜８３とを順にエッチング除去する。このとき、トレンチ８０の内側に充填された酸化シリコン８１もエッチングされ、基材１０ｓの表面１０ｆとトレンチ８０の内側に充填された酸化シリコン８１の表面とで平坦な面が形成される。
このように、ステップＳ１〜ステップＳ８を経て、トレンチ８０の内側に酸化シリコン８１が充填されたＳＴＩ構造を有する基材１０ｓを製造することができる。

なお、ステップＳ８では、エッチング条件を調整することで、トレンチ８０の内側に充填された酸化シリコン８１の表面を、基材１０ｓの表面１０ｆと同じ平面に配置することができる。さらに、ステップＳ８では、エッチング条件を調整することで、トレンチ８０の内側に充填された酸化シリコン８１の表面を、基材１０ｓの表面１０ｆから張り出すように（凸形状となるように）配置することができる。さらに、ステップＳ８では、エッチング条件を調整することで、トレンチ８０の内側に充填された酸化シリコン８１の表面を、基材１０ｓの表面１０ｆから凹むように配置することができる。

ＣＭＰによる平坦化処理（減膜処理）は、機械的研磨という物理的処理を含み、研磨する対象物の面積で研磨速度が異なる。つまり、単位面積当りの研磨対象物の面積（占有率）が大きい部分は、単位面積当りの研磨対象物の面積（占有率）が小さい部分と比べて、研磨速度が遅くなる。

画素回路１１０が配置された表示領域Ｅには、走査線駆動回路１０２やデータ線駆動回路１０１が配置された駆動回路領域と比べて、より密にトランジスターが配置されている。よって、単位面積当りの素子領域Ｓ１の面積は、駆動回路領域と比べて表示領域Ｅの方が大きく、単位面積当りの素子分離領域Ｓ２の面積は、駆動回路領域と比べて表示領域Ｅの方が小さくなる。例えば、図１２（ｃ）に示すように、研磨される部分の面積が均一化されるように素子領域Ｓ１の余分な酸化シリコン８１を除去しても、研磨される部分の面積は素子分離領域Ｓ２の面積に依存するので、単位面積当りの研磨される部分の面積は、駆動回路領域と比べて表示領域Ｅの方が小さくなる。従って、ＣＭＰによる平坦化処理（減膜処理）を施した場合、駆動回路領域と比べて表示領域Ｅで早く研磨が進行する。

さらに、表示領域Ｅにおける研磨速度は、駆動回路領域の影響を受けて、駆動回路領域に近付く程徐々に遅くなる。よって、表示領域Ｅにおける研磨面は、駆動回路領域に近付く程Ｚ（−）方向に盛り上がり、湾曲した形状を有するようになる。本実施形態では、表示領域Ｅにおける研磨量（減膜量）は、駆動回路領域に近い側と駆動回路領域に遠い側とで、最大２０ｎｍ〜３０ｎｍ程度の差が生じる。

さらに、表示領域Ｅにおける研磨量の差が大きくなり、基材１０ｓの表面１０ｆの平坦性が悪くなると、基材１０ｓに形成するトランジスター１２１，１２２，１２３，１２４，１２５の特性バラツキが大きくなり、当該特性バラツキによって表示ムラ（発光機能層３２で発せられる光の輝度ムラ）が生じる恐れがあった。

本実施形態に係る製造方法では、酸化シリコンのエッチング（ステップＳ３，Ｓ６）という化学的処理だけで、平坦化処理（減膜処理）が施されている。エッチングという化学的処理では、機械的研磨という物理的処理と比べて、減膜する対象物の面積の影響をうけにくく、均一に減膜が進行する。従って、本実施形態に係る製造方法では、ＣＭＰによって平坦化処理を施す公知技術（特開２００９−１３０２４２号公報）の製造方法と比較して、平坦性に優れたＳＴＩ構造の基材１０ｓを製造することができる。

ＳＴＩ構造の基材１０ｓの平坦性を高めることによって、基材１０ｓに形成されるトランジスター１２１，１２２，１２３，１２４，１２５の特性の均一性を高めることができる。従って、トランジスター１２１，１２２，１２３，１２４，１２５の特性バラツキによる表示ムラ（発光機能層３２で発せられる光の輝度ムラ）が抑制され、高品位な表示を提供することができる。

（実施形態２）
「電子機器」
図９は、電子機器の一例としてのヘッドマウントディスプレイの概略図である。
図９に示すように、ヘッドマウントディスプレイ１０００は、左右の目に対応して設けられた２つの表示部１００１を有している。観察者Ｍはヘッドマウントディスプレイ１０００を眼鏡のように頭部に装着することにより、表示部１００１に表示された文字や画像などを見ることができる。例えば、左右の表示部１００１に視差を考慮した画像を表示すれば、立体的な映像を見て楽しむこともできる。

表示部１００１には、上記実施形態に係る有機ＥＬ装置１００が搭載されている。有機ＥＬ装置１００では、平坦性に優れたＳＴＩ構造の基材１０ｓにトランジスター１２１，１２２，１２３，１２４，１２５が形成され、トランジスター１２１，１２２，１２３，１２４，１２５の特性の均一化が図られているので、高品位の表示を提供することができる。従って、表示部１００１に上記実施形態に係る有機ＥＬ装置１００を搭載することで、高品位の表示のヘッドマウントディスプレイ１０００を提供することができる。

なお、上記実施形態に係る有機ＥＬ装置１００が搭載される電子機器は、ヘッドマウントディスプレイ１０００に限定されない。例えば、ヘッドアップディスプレイや、デジタルカメラの電子ビューファインダー、携帯型情報端末、ナビゲーターなどの表示部を有する電子機器に搭載してもよい。

本発明は、上記実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及び該電気光学装置が搭載された電子機器もまた本発明の技術的範囲に含まれる。
上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。

（変形例１）
本発明に係る電気光学装置は、上述した有機ＥＬ装置１００に限定されず、例えば液晶装置や、マイクロミラーが配列された表示素子（デジタルミラーデバイス）であってもよい。すなわち、本発明に係る製造方法で製造された半導体基板（例えば、基材１０ｓ）を有する液晶装置やデジタルミラーデバイスなどは、本発明の技術的範囲に含まれる。

（変形例２）
さらに、本発明に係る製造方法で製造された半導体基板（例えば、基材１０ｓ）を有するＭＥＭＳ（Micro Electro Mechanical Systems）、すなわち本発明に係る製造方法で製造された半導体基板（例えば、基材１０ｓ）に、センサー、アクチュエーター、電子回路などが形成されたＭＥＭＳも、本発明の技術的範囲に含まれる。

（変形例３）
さらに、本発明に係る製造方法で製造された半導体基板（例えば、基材１０ｓ）を有する半導体デバイスも、本発明の技術的範囲に含まれる。

１…第１絶縁膜、２…第２絶縁膜、６…電源線、６−１…中継電極、７…中継電極、８…電源線）、１０…素子基板、１０ｂ…イオン注入部、１０ｄ…絶縁膜、１０ｓ…基材、１０ｆ…表面、１２…走査線、１４…データ線、１５…第１層間絶縁膜、１５−１…第１配線層、１５−１ａ…中継電極、１６…第２層間絶縁膜、１６−１…第２配線層、１６−１ａ…中継電極、１７…絶縁膜、１７−１…第３配線層、１８…第３層間絶縁膜、１８−１…第４配線層、１９…電源線、２０，２０Ｂ，２０Ｇ，２０Ｒ…画素、２１…容量、２１ａ…一方の電極、２１ｂ…他方の電極、２８，２８Ｂ，２８Ｇ，２８Ｒ…光学的距離調整層、２９…絶縁膜、２９ＣＴ…開口、３０…有機ＥＬ素子、３１…画素電極、３２…発光機能層、３３…対向電極、４０…封止層、４１…第１封止層、４２…平坦化層、４３…第２封止層、８０…トレンチ、８１…酸化シリコン、８３…熱酸化膜、８４…窒化シリコン膜、１００…有機ＥＬ装置、１０１…データ線駆動回路、１０２…走査線駆動回路、１１０…画素回路、１２１，１２２，１２３，１２４，１２５…トランジスター、Ｓ１１…素子領域、Ｓ１２…素子分離領域、Ｓ１…熱酸化膜及び窒化シリコン膜を形成する工程、Ｓ２…トレンチを形成する工程、Ｓ３…酸化シリコンを堆積する工程、Ｓ４…酸化シリコンをエッチングする工程、Ｓ５…マスクを形成する工程、Ｓ６…酸化シリコンをエッチングする工程、Ｓ７…マスクを除去する工程、Ｓ８…熱酸化膜及び窒化シリコン膜を除去する工程。

Claims (6)

1. 半導体基板の表面に素子領域を分離するトレンチを形成する工程と、
   前記トレンチから張り出すように、前記半導体基板の表面に酸化シリコンを堆積する工程と、
   前記トレンチの周辺の前記半導体基板の表面を露出させ、前記トレンチの内側に充填された前記酸化シリコンの表面が、前記トレンチの周辺の前記半導体基板の表面と略同じ位置となるように、前記酸化シリコンにエッチングを施す工程と、
   前記トレンチの内側に充填された前記酸化シリコンを覆うマスクを形成する工程と、
   前記マスクで覆われていない部分の前記酸化シリコンをエッチング除去する工程と、
   前記マスクを除去する工程と、
   を含むことを特徴とする半導体基板の製造方法。
2. 前記半導体基板の構成材料はシリコンであり、
   前記トレンチを形成する工程では、前記半導体基板の表面に前記シリコンの熱酸化膜と窒化シリコン膜とを順に形成した後に、前記熱酸化膜と前記窒化シリコン膜とを貫いて前記トレンチを形成し、
   前記マスクを除去する工程の後に、更に前記窒化シリコン膜と前記熱酸化膜とを順に除去する工程を含むことを特徴とする請求項１に記載の半導体基板の製造方法。
3. 前記酸化シリコンを堆積する工程では、前記トレンチから張り出した前記酸化シリコンの凹部が、平面視で前記トレンチより広く、前記トレンチは、平面視で前記酸化シリコンの凹部の内側に配置されることを特徴とする請求項１または２に記載の半導体基板の製造方法。
4. 請求項１乃至３のいずれか1項に記載の半導体基板の製造方法で製造されたことを特徴とする半導体基板。
5. 請求項４に記載の半導体基板を備えていることを特徴とする電気光学装置。
6. 請求項５に記載の電気光学装置を備えていることを特徴とする電子機器。

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