JP2015167254A - Semiconductor device, method for mounting the same, and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、高密度実装技術を用いた半導体装置、その実装構造及びその製造方法に関する。 The present invention relates to a semiconductor device using a high-density mounting technique, a mounting structure thereof, and a manufacturing method thereof.
近年、携帯電話機や携帯情報端末、デジタルカメラ、マルチメディアプレーヤ等の携帯型の電子機器の普及が著しい。携帯型の電子機器においては、小型化や高機能化に対する市場の要望が高く、このような要望に応えるため電子機器に搭載される半導体装置の高密度実装技術が重要な役割を担っている。 In recent years, portable electronic devices such as cellular phones, portable information terminals, digital cameras, and multimedia players have been widely used. In portable electronic devices, market demands for miniaturization and higher functionality are high, and high-density mounting technology for semiconductor devices mounted on electronic devices plays an important role in order to meet such demands.
従来、高密度実装技術を用いた半導体装置としては、半導体装置の大きさを個々の半導体チップの外形寸法と略同じ外形寸法に近づけることができるチップサイズパッケージ（Chip Size Package；以下、「ＣＳＰ」と略記する）構造の半導体装置が知られている。そして、近年においては、このＣＳＰの一形態として、半導体ウエハのサイズを維持した状態で封止層を形成したのち、個々のＣＳＰに個片化して完成されるウエハレベルＣＳＰ（又は、ＷＬＰ；Wafer Level Package）と呼ばれる半導体装置（以下、単に「半導体装置」と略記する）が実用化されている。 Conventionally, as a semiconductor device using a high-density mounting technology, a chip size package (hereinafter referred to as “CSP”) that can bring the size of the semiconductor device close to the external dimensions of the individual semiconductor chips. There is known a semiconductor device having a structure abbreviated. In recent years, as one form of the CSP, a wafer level CSP (or WLP; Wafer) which is completed by forming a sealing layer while maintaining the size of the semiconductor wafer and then singulating into individual CSPs. A semiconductor device called “Level Package” (hereinafter simply abbreviated as “semiconductor device”) has been put into practical use.
この半導体装置は、一対の主面（上面及び下面）間に厚みを有し、シリコン、又は、Ｇａ（ガリウム）とＡｓ（砒素）の化合物からなる化合物半導体のガリウム砒素等の半導体基板を含み、該一対の主面のうちの一方の主面（以下、上面という）に所望の集積回路や半導体素子が形成されている。そして、これらの集積回路等を覆うように、半導体基板上に絶縁膜が設けられ、該絶縁膜上にさらに再配線が設けられている。再配線は、絶縁膜に設けられた開口部を介して、集積回路等の接続パッドに接続されている。また、絶縁膜上に形成された再配線のランド上には、外部接続用の柱状電極が設けられている。再配線及び絶縁膜が形成された半導体基板の上面には、樹脂材料からなる封止層が設けられている。柱状電極の上面は、封止層の上面に露出し、半田バンプが柱状電極の上面に接続するように設けられている。これにより、集積回路等の接続パッドと半田バンプが電気的に接続されている。また、半導体基板の上面に形成された集積回路等が封止層により保護されている。 This semiconductor device includes a semiconductor substrate such as gallium arsenide, which is a compound semiconductor made of a compound of silicon or Ga (gallium) and As (arsenic), having a thickness between a pair of main surfaces (upper surface and lower surface), A desired integrated circuit or semiconductor element is formed on one main surface (hereinafter referred to as an upper surface) of the pair of main surfaces. An insulating film is provided on the semiconductor substrate so as to cover these integrated circuits and the like, and a rewiring is further provided on the insulating film. The rewiring is connected to a connection pad such as an integrated circuit through an opening provided in the insulating film. A columnar electrode for external connection is provided on the land of the rewiring formed on the insulating film. A sealing layer made of a resin material is provided on the upper surface of the semiconductor substrate on which the rewiring and insulating film are formed. The upper surface of the columnar electrode is exposed on the upper surface of the sealing layer, and the solder bump is provided so as to be connected to the upper surface of the columnar electrode. As a result, connection pads such as integrated circuits and solder bumps are electrically connected. An integrated circuit or the like formed on the upper surface of the semiconductor substrate is protected by a sealing layer.
このような半導体装置は、概略、以下のように製造される。まず、半導体基板の上面において区画された複数の領域の各々に、集積回路や半導体素子が形成された半導体ウエハを準備する。この半導体ウエハに対して、絶縁膜形成、再配線形成、柱状電極形成の各工程からなる配線形成工程を行う。次いで、半導体ウエハの状態で、樹脂封止、樹脂研削、半田バンプ形成の各工程を経た後、ダイシングして個片化することにより、個々の半導体装置が完成する。 Such a semiconductor device is generally manufactured as follows. First, a semiconductor wafer in which an integrated circuit and a semiconductor element are formed in each of a plurality of regions partitioned on the upper surface of the semiconductor substrate is prepared. The semiconductor wafer is subjected to a wiring formation process including the insulating film formation, rewiring formation, and columnar electrode formation processes. Next, after the respective steps of resin sealing, resin grinding, and solder bump formation are performed in the state of the semiconductor wafer, each semiconductor device is completed by dicing into individual pieces.
このような半導体装置によれば、小型・高性能化、実装密度の高密度化、製造プロセスの効率化を図ることができる。なお、このような半導体装置やその製造方法については、例えば特許文献１に記載されている。
According to such a semiconductor device, it is possible to achieve a reduction in size and performance, an increase in packaging density, and an increase in manufacturing process efficiency. Such a semiconductor device and a manufacturing method thereof are described in, for example,
ところで、上述したような半導体装置を回路基板上に実装する場合、パッケージを構成する封止層の上面（パッケージ表面）に設けられた各半田バンプを、回路基板の上面に設けられた各接続パッドに接合させるフェースダウン実装が適用されている。 By the way, when mounting the semiconductor device as described above on the circuit board, each solder bump provided on the upper surface (package surface) of the sealing layer constituting the package is connected to each connection pad provided on the upper surface of the circuit board. The face-down mounting to be bonded to is applied.
このような半導体装置の実装構造においては、温度サイクル試験を行ったり、実製品において過度の熱負荷が繰り返し加わると、半田バンプにクラックが発生する場合があることが知られている。この半田バンプのクラックは、半導体装置のパッケージと回路基板の熱膨張係数（又は、線膨張係数）の違いに起因して、半導体装置と回路基板を接合する半田バンプに応力が集中することにより発生することが判明している。そして、このように、半田バンプにクラックが発生すると、半導体装置と回路基板との電気的接続が不良になるため、製造歩留まりや半導体装置の信頼性の悪化を招くという問題を有していた。 In such a semiconductor device mounting structure, it is known that cracks may occur in solder bumps when a temperature cycle test is performed or an excessive thermal load is repeatedly applied to an actual product. This solder bump crack is caused by stress concentration on the solder bump that joins the semiconductor device and the circuit board due to the difference in thermal expansion coefficient (or linear expansion coefficient) between the package of the semiconductor device and the circuit board. It has been found to be. When cracks occur in the solder bumps as described above, the electrical connection between the semiconductor device and the circuit board becomes poor, which causes a problem that the manufacturing yield and the reliability of the semiconductor device are deteriorated.
そこで、本発明は、上述した問題点に鑑み、半田バンプにおけるクラックの発生を抑制して、回路基板との良好な電気的接続を得ることができる半導体装置、その実装構造及びその製造方法を提供することを目的とする。 Therefore, in view of the above-described problems, the present invention provides a semiconductor device capable of suppressing the occurrence of cracks in a solder bump and obtaining good electrical connection with a circuit board, its mounting structure, and its manufacturing method. The purpose is to do.
本発明に係る半導体装置は、
半導体基板の一方の面側に外部接続用電極が設けられた半導体装置であって、
前記半導体基板上に、ガイド層を有し、
前記外部接続用電極は、
直円柱状の柱状部と該柱状部の一端側の突出部から構成され、
前記柱状部の周側面は、前記ガイド層に覆われており、
前記突出部は、前記ガイド層から突出しており、
前記外部接続用電極は、前記半導体基板の前記一方の面側から見て、前記ガイド層と対応する領域にはみ出ておらず、
前記柱状部及び前記突出部は、半田材料により一体的に形成されている、
ことを特徴とする。
A semiconductor device according to the present invention includes:
A semiconductor device in which an external connection electrode is provided on one side of a semiconductor substrate,
A guide layer on the semiconductor substrate;
The external connection electrode is:
Consists of a right columnar columnar portion and a protruding portion on one end side of the columnar portion,
The peripheral side surface of the columnar part is covered with the guide layer,
The protrusion protrudes from the guide layer;
The external connection electrode does not protrude from a region corresponding to the guide layer as seen from the one surface side of the semiconductor substrate,
The columnar part and the protruding part are integrally formed of a solder material,
It is characterized by that.
本発明に係る半導体装置の実装構造は、
半導体基板の一方の面側に外部接続用電極が設けられた半導体装置の前記外部接続用電極を、回路基板に設けられた接続パッドに接合させて実装する半導体装置の実装構造において、
前記外部接続用電極は、
直円柱状の柱状部と該柱状部の一端側の突出部から構成され、
前記柱状部及び前記突出部は、半田材料により一体的に形成されており、
前記柱状部の周側面は、ガイド層に覆われており、
前記突出部は、前記ガイド層から突出して前記接続パッドに接合されており、
さらに、前記半導体基板の一方の面から平面視した前記突出部の径は、前記柱状部を前記半導体基板の一方の面から平面視した径の１１０％以下である、
ことを特徴とする。
本発明に係る半導体装置の製造方法は、
本発明に係る半導体装置を用意する第１工程と、
前記半導体装置の前記外部接続用電極を、接続パッドを表面に有した回路基板の前記接続パッドに接合する第２工程と、
を含むことを特徴とする。
The mounting structure of the semiconductor device according to the present invention is as follows:
In the mounting structure of the semiconductor device in which the external connection electrode of the semiconductor device in which the external connection electrode is provided on one surface side of the semiconductor substrate is bonded and mounted to the connection pad provided in the circuit board.
The external connection electrode is:
Consists of a right columnar columnar portion and a protruding portion on one end side of the columnar portion,
The columnar part and the protruding part are integrally formed of a solder material,
The peripheral side surface of the columnar part is covered with a guide layer,
The protruding portion protrudes from the guide layer and is bonded to the connection pad,
Furthermore, the diameter of the projecting portion viewed in plan from one surface of the semiconductor substrate is 110% or less of the diameter of the columnar portion viewed in plan from one surface of the semiconductor substrate.
It is characterized by that.
A method for manufacturing a semiconductor device according to the present invention includes:
A first step of preparing a semiconductor device according to the present invention;
A second step of bonding the external connection electrode of the semiconductor device to the connection pad of a circuit board having a connection pad on the surface;
It is characterized by including.
本発明に係る半導体装置、その実装構造及びその製造方法によれば、温度サイクル等に起因する半田バンプのクラックの発生を抑制して、半導体装置と回路基板との良好な電気的接続を確保して、製造歩留まりの改善や半導体装置の信頼性の向上を図ることができる。 According to the semiconductor device, the mounting structure thereof, and the manufacturing method thereof according to the present invention, it is possible to suppress the occurrence of solder bump cracks due to temperature cycles and the like and to ensure good electrical connection between the semiconductor device and the circuit board. Thus, the manufacturing yield can be improved and the reliability of the semiconductor device can be improved.
以下、本発明に係る半導体装置及び半導体装置の実装構造について、実施形態を示して詳しく説明する。
＜第１の実施形態＞
（半導体装置）
まず、本発明に係る半導体装置について説明する。
Hereinafter, a semiconductor device and a semiconductor device mounting structure according to the present invention will be described in detail with reference to embodiments.
<First Embodiment>
(Semiconductor device)
First, a semiconductor device according to the present invention will be described.
図１は、本発明に係る半導体装置の第１の実施形態を示す概略平面図であり、図２は、第１の実施形態に係る半導体装置を示す概略断面図である。ここで、図２は、図１に示した半導体装置におけるII−II線（本明細書においては図１中に示したローマ数字の「２」に対応する記号として便宜的に「II」を用いる。）に沿った断面を示す図である。図３は、第１の実施形態に係る半導体装置を回路基板に実装した状態を示す概略断面図である。 FIG. 1 is a schematic plan view showing a first embodiment of a semiconductor device according to the present invention, and FIG. 2 is a schematic sectional view showing the semiconductor device according to the first embodiment. 2 is a line II-II in the semiconductor device shown in FIG. 1 (in this specification, “II” is used for convenience as a symbol corresponding to the Roman numeral “2” shown in FIG. 1). It is a figure which shows the cross section along. FIG. 3 is a schematic cross-sectional view showing a state where the semiconductor device according to the first embodiment is mounted on a circuit board.
第１の実施形態に係る半導体装置１０は、例えば図１、図２に示すように、所定の機能を有する集積回路（図示を省略）が上面側（図１の紙面手前側、及び、図２の上面側；一面側）に形成された半導体基板１１を備えている。ここで、集積回路は、周知のトランジスタやダイオード、抵抗、コンデンサ等の素子により形成されている。
In the
図１、図２に示すように、半導体基板１１の上面には、集積回路の各素子に接続されたアルミニウム系金属等からなる複数の接続パッド１２が設けられている。また、半導体基板１１の上面には、複数の接続パッド１２を被覆するように、酸化シリコンや窒化シリコン等からなるパッシベーション膜１３が設けられている。ここで、パッシベーション膜１３は、半導体基板１１の上面に関する法線の方向（図１の紙面手前側、又は、図２の上側に相当する）から見て、すなわち、半導体基板１１を平面視して、半導体基板１１の上面の外周縁部分を枠状に露出させるように設けられている。また、当該パッシベーション膜１３には、各接続パッド１２の上面の一部（例えば中央部分）を露出させる複数の開口部１３ｈが設けられている。パッシベーション膜１３の上面には、ポリイミド系樹脂等からなる保護膜１４が、半導体基板１１を平面視して、パッシベーション膜１３と略同一の形状となるように設けられている。パッシベーション膜１３の開口部１３ｈに対応する部分の保護膜１４には、開口部１４ｈが設けられている。すなわち、各接続パッド１２の上面の一部は、パッシベーション膜１３に設けられた開口部１３ｈ、及び、保護膜１４に設けられた開口部１４ｈを介して露出されている。なお、本実施形態では、図１に示すように、複数の接続パッド１２が、半導体基板１１の上面の外周縁に沿って、略矩形枠状をなすように配列されている場合を示したが、各接続パッド１２の配列はこれに限られるものではない。
As shown in FIGS. 1 and 2, a plurality of
また、図１、図２に示すように、保護膜１４の上面には、複数の配線１５が設けられている。配線１５は、例えば、保護膜１４の上面に設けられた銅の薄膜又はチタンの薄膜、或いはチタンに銅を積み重ねた薄膜等からなる下地金属層１５−１と、下地金属層１５−１の上面に設けられた銅等からなる上部金属層１５−２との２層構造を有している。各配線１５の一端部１５ａは、パッシベーション膜１３及び保護膜１４に設けられた開口部１３ｈ、１４ｈを介して各接続パッド１２の上面に電気的に接続されている。また、各配線１５の他端部には、ランド１５ｂが形成されている。そして、各配線１５の一端部１５ａと他端部（ランド１５ｂ）の間は、これらと一体的に形成された引き回し線部１５ｃにより接続されている。
As shown in FIGS. 1 and 2, a plurality of
また、図１、図２に示すように、各配線１５のランド１５ｂの上面には、銅等からなる柱状電極１６が設けられ、ランド１５ｂと柱状電極１６が電気的に接続されている。ここで、柱状電極１６は、例えば図１に示すように、矩形状の半導体基板１１の各辺方向（図面上下方向及び左右方向）に等間隔を有するように正方配列されている。
As shown in FIGS. 1 and 2, a
また、図２に示すように、配線１５及び保護膜１４が設けられた半導体基板１１の上面で、柱状電極１６の周側面には、シリカフィラーを含むエポキシ系樹脂等からなる封止層１７が設けられている。封止層１７の上面は、平坦化されており、上述した柱状電極１６の上面（端部）が露出するように略面一となるように設けられている。
Further, as shown in FIG. 2, a
さらに、図２に示すように、各柱状電極１６の上面には、半田材料からなる柱状の外部接続用電極１８が設けられ、柱状電極１６と外部接続用電極１８が電気的に接続されている。すなわち、各外部接続用電極１８は、例えば図１に示すように、上述した柱状電極１６と同様に正方配列されているとともに、各柱状電極１６の配列と整合する位置に設けられている。
Further, as shown in FIG. 2, a columnar
また、図２に示すように、封止層１７の上面には、樹脂等の絶縁性材料からなるガイド層１９が設けられている。このように、封止層１７の一方の面とガイド層１９の他方の面とが接合されている。ガイド層１９の上面は、略平坦化されている。ここで、上述した外部接続用電極１８は、その上部が、ガイド層１９の上面から突出するように設けられている。なお、ガイド層１９は、上述した樹脂等の絶縁性材料を適用することができるほか、酸化被膜により外部接続用電極１８間の導通が遮断された金属膜等を適用することもできる。
As shown in FIG. 2, a
そして、本実施形態に係る半導体装置１０においては、図２に示すように、図１のII−II断面を側面から見た場合、特に、外部接続用電極１８の上部が、外部接続用電極１８を形成するためにガイド層１９に設けられた開口部（詳しくは後述する）上でのみ、ガイド層１９の上面から突出していることを特徴としている。すなわち、外部接続用電極１８の上部が、半導体基板１１を平面視した場合に、当該外部接続用電極１８の平面的な形状の範囲内で、ガイド層１９の上面から突出している。換言すると、外部接続用電極１８の周側面を覆うガイド層１９の上方には、外部接続用電極１８の上部がはみ出さないように設けられている。つまり、図２に示したように、ガイド層１９の上面と直交する垂線（点線）と垂線（点線）との間のガイド層１９上の領域（半導体基板１１の一方の面側から見てガイド層１９と対応する領域）には、外部接続用電極１８ははみ出ていない。
In the
このような構成を有する半導体装置１０を、図３に示すように、回路基板３１に実装する場合には、図２に示した半導体装置１０のガイド層１９の上面と回路基板３１の上面を対向させた状態で、ガイド層１９の上面から突出するように設けられた外部接続用電極１８の上部が、回路基板３１の上面に設けられた接続パッド３２に接合される。これにより、半導体装置１０の半導体基板１１上に設けられた集積回路（図示を省略）が、配線１５、柱状電極１６、外部接続用電極１８を介して、回路基板３１上面の接続パッド３２に電気的に接続される。
When the
ここで、本実施形態に係る半導体装置１０と回路基板３１の接合構造においては、各外部接続用電極１８の周側面が、封止層１７の一方の面に設けられたガイド層１９により規制されて柱状に設けられ、かつ、回路基板３１側と接合される外部接続用電極１８の一端部で、ガイド層１９により規制されていない領域は、ガイド層１９の一方の面にはみ出さないように設けられている。もし仮にはみ出していたとしても、ガイド層１９から突出した部分の外部接続用電極１８を平面視した径は、周側面がガイド層１９に覆われている外部接続用電極１８の径の１１０％以下であり、望ましくは１０５％以下である。また、ガイド層１９から突出した部分の外部接続用電極１８の高さｈＥＬ（図２参照）は、周側面がガイド層１９に覆われている部分の外部接続用電極１８の高さの２０％以下であり、望ましくは１０％以下である。このような接合構造によれば、図３に示す断面図のように、外部接続用電極１８の周側面の断面形状を直線状、又は、直線状に近似させることができるとともに、封止層１７の一方の面から回路基板３１に設けられた接続パッド３２の上面迄の距離（以下、スタンドオフと記す）ＳＨ１を高く設定することができる。また、本実施形態に係る接合構造によれば、外部接続用電極１８を形成する半田材料の量を多くすることができるとともに、外部接続用電極１８相互を良好に絶縁することができる。
Here, in the junction structure of the
したがって、本実施形態によれば、温度サイクル等に起因して、半導体装置１０と回路基板３１とを接合する外部接続用電極１８におけるクラックの発生を抑制して、半導体装置１０と回路基板３１との良好な電気的接続を確保することができ、製造歩留まりの改善や半導体装置の信頼性の向上を図ることができる。なお、図３において、符号３３は、半導体装置１０と回路基板３１との接合強度を向上させるためのアンダーフィルであって、例えば液状加熱硬化型のエポキシ樹脂等が用いられる。また、本実施形態の作用効果の具体的な検証については、詳しく後述する。
Therefore, according to the present embodiment, generation of cracks in the
（半導体装置の製造方法）
次に、本実施形態に係る半導体装置の製造方法について説明する。
図４〜図１２は、第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。ここでは、図２に示した断面構造を有する半導体装置について製造方法を説明する。
(Method for manufacturing semiconductor device)
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described.
4 to 12 are process cross-sectional views illustrating an example of the semiconductor device manufacturing method according to the first embodiment. Here, a manufacturing method of the semiconductor device having the cross-sectional structure shown in FIG. 2 will be described.
上述した半導体装置１０の製造方法は、まず、図４（ａ）に示すように、ウエハ状態の半導体基板（以下、半導体ウエハ２１と記す）を準備する。ここで、半導体ウエハ２１の上面には、図示を省略した集積回路に接続されたアルミニウム軽金属等からなる複数の接続パッド１２が形成されている。そして、この接続パッド１２を被覆するように、半導体ウエハ２１の上面に酸化シリコン等からなるパッシベーション膜１３、及び、ポリイミド系樹脂等からなる保護膜１４が積層形成されている。各接続パッド１２上のパッシベーション膜１３及び保護膜１４には、各々開口部１３ｈ、１４ｈが形成され、当該開口部１３ｈ、１４ｈを介して各接続パッド１２の上面の一部（例えば中央部分）が露出されている。なお、半導体ウエハ２１の厚さは、図２に示した半導体基板１１の厚さよりも厚く設定されている。また、図４（ａ）において、符号２２で示す領域は、ダイシングストリートである。このダイシングストリート２２及びその両側の近傍領域におけるパッシベーション膜１３及び保護膜１４は、予め除去されて、半導体ウエハ２１の上面が露出されている。
In the method for manufacturing the
次いで、図４（ｂ）に示すように、パッシベーション膜１３及び保護膜１４の各開口部１３ｈ、１４ｈを介して露出された接続パッド１２の上面、保護膜１４の上面、並びに、ダイシングストリート２２及びその両側の近傍領域において露出された半導体ウエハ２１の上面に、下地金属層１５−１を形成する。ここで、下地金属層１５−１は、例えば、無電解メッキにより形成された銅層のみであってもよく、また、スパッタ法により形成された銅層のみであってもよく、さらには、スパッタ法により形成されたチタン等の薄膜層上にスパッタ法により銅層を形成したものであってもよい。
Next, as shown in FIG. 4B, the upper surface of the
次いで、図４（ｃ）に示すように、下地金属層１５−１の上面にポジ型の液状レジストからなる第１のメッキレジスト膜２３をパターン形成する。ここで、後述する上部金属層１５−２の形成領域に対応する部分における第１のメッキレジスト膜２３には、開口部２３ｈが形成されている。次いで、図５（ａ）に示すように、下地金属層１５−１をメッキ電流路とした銅の電解メッキを行なうことにより、第１のメッキレジスト膜２３の開口部２３ｈ内に露出された下地金属層１５−１の上面に、上部金属層１５−２が形成される。その後、下地金属層１５−１の上面から第１のメッキレジスト膜２３が剥離される。
Next, as shown in FIG. 4C, a first plating resist
次いで、図５（ｂ）に示すように、上部金属層１５−２及び下地金属層１５−１の各上面に、ネガ型のドライフィルムレジストからなる第２のメッキレジスト膜２４をパターン形成する。ここで、上部金属層１５−２のランド（後述する柱状電極１６の形成領域）に対応する部分における第２のメッキレジスト膜２４には、開口部２４ｈが形成されている。
Next, as shown in FIG. 5B, a second plating resist
次いで、図６（ａ）に示すように、下地金属層１５−１をメッキ電流路とした銅の電解メッキを行なうことにより、第２のメッキレジスト膜２４の開口部２４ｈ内に露出された上部金属層１５−２のランド上面に、柱状電極１６が形成される。その後、図６（ｂ）に示すように、上部金属層１５−２及び下地金属層１５−１の各上面から第２のメッキレジスト膜２４が剥離される。なお、この状態では、柱状電極１６の高さは、図２に示した柱状電極１６の高さよりも高くなるように設定されている。
Next, as shown in FIG. 6A, the upper portion exposed in the opening 24h of the second plating resist
次いで、図７（ａ）に示すように、上部金属層１５−２をマスクとして、当該上部金属層１５−２直下の領域以外の下地金属層１５−１をエッチングして除去することにより、上部金属層１５−２の直下にのみ下地金属層１５−１を残存させる。これにより、上部金属層１５−２とその直下に残存する下地金属層１５−１からなる２層構造の配線１５が形成される。この配線１５の形成工程においては、さらに、酸素プラズマ法等を用いて、下地金属層１５−１がエッチング除去された領域の保護膜１４や半導体ウエハ２１等に対して、アッシング処理を行うものであってもよい。これによれば、保護膜１４や半導体ウエハ２１上に残存する下地金属層１５−１の残渣を除去することができるとともに、後述する封止層１７の形成工程において、保護膜１４や半導体ウエハ２１と封止層１７との密着性を向上させることができる。
Next, as shown in FIG. 7A, by using the upper metal layer 15-2 as a mask, the base metal layer 15-1 other than the region immediately below the upper metal layer 15-2 is removed by etching. The base metal layer 15-1 is left only immediately below the metal layer 15-2. Thereby, the
次いで、図７（ｂ）に示すように、配線１５、柱状電極１６及び保護膜１４の各上面、並びに、ダイシングストリート２２及びその両側の近傍領域における半導体ウエハ２１の上面に、スクリーン印刷法等を用いてシリカフィラーを含むエポキシ系樹脂等からなる液状の封止材料が塗布される。このとき、封止材料は、柱状電極１６の上面及び側面を含む全周を被覆するように塗布される。その後、封止材料に含まれるガス成分を減圧雰囲気下で除去（脱泡）した後、焼成処理を行うことにより、封止層１７が形成される。ここで、封止層１７は、図７（ｂ）に示すように、柱状電極１６に接触するように形成され、かつ、その厚さは柱状電極１６の上面を被覆するように、柱状電極１６の高さよりもやや厚くなるように設定される。
Next, as shown in FIG. 7B, a screen printing method or the like is applied to each upper surface of the
次いで、図８（ａ）に示すように、上述した封止層１７の上面側、及び、柱状電極１６の上部を機械的に研削して除去することにより、図中の研削面ＣＳ１において、柱状電極１６の上面を露出させるとともに、封止層１７の上面とほぼ面一に形成する。これにより、半導体ウエハ２１が載置、固定されたステージ（図示を省略）の基準面（半導体ウエハ２１の下面に相当する）から研削面ＣＳ１までの高さ、すなわち、柱状電極１６の上面までの高さが、任意の寸法に設定される。なお、この機械的な研削により柱状電極１６の上面にバリが生じた場合には、このバリをウェットエッチング等により除去し、さらにこの後の酸化を防止するため、柱状電極１６の上面に無電解メッキによりニッケル層を形成する等の表面処理を行うようにしてもよい。
Next, as shown in FIG. 8A, the upper surface side of the
次いで、図８（ｂ）に示すように、半導体ウエハ２１の下面側を、図中の研削面ＣＳ２まで機械的に研削することにより、半導体ウエハ２１の厚さを薄くする。ここでは、半導体ウエハ２１の上面側をステージ（図示を省略）上に載置、固定した状態で、半導体ウエハ２１の下面側を機械的に研削することにより、ステージの基準面（図８（ａ）に示した半導体ウエハ２１の上面側の研削面ＣＳ１に相当する）から研削面ＣＳ２までの高さ、すなわち、半導体装置１０本体の厚みが、任意の寸法に設定される。
Next, as shown in FIG. 8B, the thickness of the
次いで、図９に示すように、封止層１７の上面に、感光性ポリイミド等の樹脂材料からなるガイド層１９をパターン形成する。ここで、ガイド層１９には、封止層１７の上面に露出する柱状電極１６に対応する部分に開口部１９ｈが形成され、当該開口部１９ｈ内には、柱状電極１６の上面が露出されている。このようなガイド層１９の開口部１９ｈは、例えば上述した柱状電極１６を形成する際に、第２のメッキレジスト膜２４に開口部２４ｈを形成するために使用したものと同じドライフィルムレジストを用いて露光、現像処理を行うことにより形成することができる。ガイド層１９は、予め開口部１９ｈが形成されたドライフィルムを、柱状電極１６の配列と開口部１９ｈの位置を整合させて取り付けるものであってもよいし、感光性ポリイミド等、封止層１７上に感光性樹脂材料を塗布、硬化させた後、露光、現像処理を行って、柱状電極１６の上面が露出する開口部１９ｈをパターン形成するものであってもよい。ここで、ガイド層１９としてドライフィルムを適用した場合には、比較的平坦な上面を簡易に得ることができる。なお、本実施形態においては、ガイド層１９として感光性の樹脂膜を用いる場合について説明したが、本発明はこれに限定されるものではない。すなわち、ガイド層１９は、少なくとも後述する外部接続用電極１８相互を良好に絶縁することができるものであれば、例えば酸化被膜により導通が遮断された金属膜等を適用するものであってもよい。
Next, as shown in FIG. 9, a
次いで、図１０に示すように、ガイド層１９に形成された開口部１９ｈ内に、所定の体積もしくは粒径を有する半田ボール１８ｂを、１又は複数個搭載（挿入）する。図１０では、各開口部１９ｈ内に、２個の半田ボール１８ｂを搭載した場合を示す。次いで、加熱処理（リフロー）を行って、搭載された半田ボール１８ｂを溶融して開口部１９ｈ内に半田材料を充填することにより、図１１に示すように、柱状電極１６の上面に電気的に接触するとともに、ガイド層１９の上面から上部が突出した外部接続用電極１８が形成される。ここで、外部接続用電極１８の上部は、ガイド層１９の上方にはみ出さないように、半導体基板１１を平面視した場合に、ガイド層１９に周側面が覆われた当該外部接続用電極１８の形成領域の範囲内（すなわち、開口部１９ｈ上のみ）で、ガイド層１９の上面から突出するように形成される。
Next, as shown in FIG. 10, one or a plurality of
ここで、ガイド層１９に設けられた開口部１９ｈ内に外部接続用電極１８を形成する際の具体的な数値設定について説明する。例えば、ガイド層１９に設けられた直径２６０μｍの開口部１９ｈに対して、直径２４０μｍの半田ボール１８ｂを２個搭載した場合、半田ボール１８ｂを構成する半田材料の総量（半田量）は、次式（１）のように求めることができる。この半田量は、半田ボール１８ｂを使用して、ガイド層１９の開口部１９ｈに形成される外部接続用電極１８の体積に相当する。
（４×π×（２４０／２）３）／３×２≒１４，４７６，０００［μｍ３］・・・（１）
Here, a specific numerical setting when forming the
(4 × π × (240/2) 3 ) / 3 × 2≈14,476,000 [μm 3 ] (1)
一方、外部接続用電極１８の体積は、外部接続用電極１８の高さをＨとした場合、次式（２）のように求めることができる。この外部接続用電極１８の高さＨは、半導体装置１０の封止層１７と、回路基板３１の接続パッド３２と、の対向する面間の離間距離であるスタンドオフに対応する。
（２６０／２）２×π×Ｈ≒５３，０９２Ｈ［μｍ３］・・・（２）
ここで、Ｈ＝２７２μｍとすると、次式（３）に示す数値が得られる。
（２６０／２）２×π×２７２≒１４，４４１，０００［μｍ３］・・・（３）
On the other hand, the volume of the
(260/2) 2 × π × H≈53,092H [μm 3 ] (2)
Here, when H = 272 μm, the numerical value shown in the following equation (3) is obtained.
(260/2) 2 × π × 272≈14,441,000 [μm 3 ] (3)
したがって、この数値設定によれば、半導体装置１０の封止層１７と回路基板３１の対向する面間のスタンドオフを、概ね２７２μｍ以上に設定することができる。このスタンドオフの数値は、上述した（１）式に示した半田量と略同等の体積を有する半田バンプを用いた接合構造（後述する比較検証において詳述する；図１３（ｂ）参照）におけるスタンドオフの数値よりも大きい値であるので、スタンドオフを十分高くすることができる。仮にガイド層１９の高さを２７２μｍとすると、半田ボール１８ｂをリフローした後の外部接続用電極１８の高さがガイド層１９の高さを僅かに上回ることになる。この場合、開口部１９ｈの直径２６０μｍが、半田ボール１８ｂの直径２４０μｍより若干大きいことを考慮しても、ガイド層１９の開口部１９ｈに半田ボール１８ｂを２個搭載すると、上側に搭載される半田ボール１８ｂをガイドしてくれる部分のガイド層１９の開口部１９ｈの高さは、３２μｍより若干高いだけである。しかし、直径２４０μｍの半田ボール１８ｂの周囲のガイド層１９の開口部１９ｈの高さが３２μｍでも、半田ボール１８ｂがガイド層１９上に転がってしまうことはなく、ガイド可能である。また、図３に示すように、回路基板３１に設けられた接続パッド３２上に、半田は印刷されていないが、予め、接続パッド３２上に半田を印刷しておき、半田層を設けておいても良い。そうすれば、外部接続用電極１８の高さがガイド層１９の高さより低くても問題ない。また、スタンドオフＳＨ１の高さを尚一層高くすることができる。
Therefore, according to this numerical value setting, the standoff between the opposing surfaces of the
なお、この数値設定においては、（３）式において仮定した外部接続用電極１８の高さＨよりもガイド層１９の厚みが薄くなるように設定されることはいうまでもない。これにより、図１１に示すように、外部接続用電極１８の上部が、開口部１９ｈの形成領域の上方に、ガイド層１９の上面から突出するように形成される。
In this numerical setting, it goes without saying that the thickness of the
次いで、図１２に示すように、ガイド層１９、封止層１７及び半導体ウエハ２１をダイシングストリート２２に沿って切断して個片化することにより、図１、図２に示した半導体装置１０が複数個得られる。
Next, as shown in FIG. 12, the
（作用効果の検証）
次に、上述した実施形態に係る半導体装置の作用効果について、具体的に検証する。
図１３は、本実施形態の比較例となる半導体装置を示す概略構成図である。図１３（ａ）は、比較例となる半導体装置の概略断面図であり、図１３（ｂ）は、比較例となる半導体装置を回路基板に実装した状態を示す概略断面図である。ここでは、上述した実施形態に係る半導体装置との対比を簡易にするために、同等の構成については同一の符号を付して示した。また、図１３（ｂ）においては、図示を簡略化するために、図１３（ａ）に示した半導体基板１１上に設けられた接続パッド１２、パッシベーション膜１３及び保護膜１４を省略した。図１４は、比較例となる半導体装置における問題点を説明するための図である。ここで、図１４（ａ）は、比較例となる半導体装置における問題点を示す概念図であり、図１４（ｂ）、（ｃ）は、比較例となる半導体装置における問題点を実証するための顕微鏡写真である。
(Verification of effects)
Next, the effects of the semiconductor device according to the above-described embodiment will be specifically verified.
FIG. 13 is a schematic configuration diagram showing a semiconductor device as a comparative example of the present embodiment. FIG. 13A is a schematic cross-sectional view of a semiconductor device as a comparative example, and FIG. 13B is a schematic cross-sectional view showing a state where the semiconductor device as a comparative example is mounted on a circuit board. Here, in order to simplify the comparison with the semiconductor device according to the above-described embodiment, the same components are denoted by the same reference numerals. Further, in FIG. 13B, in order to simplify the illustration, the
本実施形態の比較例となる半導体装置においては、次のような装置構造が適用されているものとする。すなわち、図１３（ａ）に示すように、比較例となる半導体装置１０ｐは、集積回路（図示を省略）や接続パッド１２が設けられた半導体基板１１を備え、その上面側にパッシベーション膜１３及び保護膜１４が設けられている。保護膜１４上には、配線１５が設けられ、当該配線の一端側は、パッシベーション膜１３及び保護膜１４に設けられた開口部１３ｈ、１４ｈを介して、各接続パッド１２に接続されている。一方、配線の他端側の上面には、柱状電極１６が設けられている。また、保護膜１４及び配線１５が設けられた領域を含む半導体基板１１の上面には、封止層１７が設けられ、当該封止層１７の上面に、柱状電極１６の上面が露出されている。そして、各柱状電極１６の上面には、半田バンプ１８ｐが突出するように設けられている。
It is assumed that the following device structure is applied to a semiconductor device as a comparative example of the present embodiment. That is, as shown in FIG. 13A, a
このような構成を有する半導体装置１０ｐを、図１３（ｂ）に示すように、回路基板３１に実装する場合には、図１３（ａ）に示した半導体装置１０ｐの封止層１７の一方の面と回路基板３１の上面を対向させた状態で、封止層１７から突出するように設けられた半田バンプ１８ｐが、回路基板３１の上面に設けられた接続パッド３２に接合される。これにより、半導体装置１０ｐの半導体基板１１上に設けられた集積回路（図示を省略）が、配線１５、柱状電極１６、半田バンプ１８ｐを介して、回路基板３１上面の接続パッド３２に電気的に接続される。
When the
ここで、半導体装置１０ｐを回路基板３１に実装する際の一般的な数値設定について一例を示して説明する。図１３（ｂ）に示した実装構造において、半田バンプ１８ｐの直径を３００μｍとした場合、その半田量は、次式（４）のように求めることができる。
（４×π×（３００／２）３）／３≒１４，１７３，０００μｍ３・・・（４）
Here, an example is shown and demonstrated about the general numerical setting at the time of mounting the
(4 × π × (300/2) 3 ) / 3≈14,173,000 μm 3 (4)
また、この数値設定の場合、半導体装置１０ｐの封止層１７と、回路基板３１の接続パッド３２と、が対向する面間の離間距離であるスタンドオフＳＨ１１は、半田バンプ１８ｐの直径３００μｍよりも小さい、概ね２１０〜２２０μｍに設定される。このスタンドオフＳＨ１１の数値は、複数の半田バンプ１８ｐが配列された半導体装置１０ｐを回路基板３１上に搭載した状態で、加熱処理（リフロー）を行って半田バンプ１８ｐと回路基板３１上の接続パッド３２とを接合する場合には、概ね、半田バンプ１８ｐの接合面積の総和と、半導体装置１０ｐの自重に基づいて決定される。そのため、半田バンプ１８ｐを加熱処理して半導体装置１０ｐを接合する場合には、一般に、スタンドオフＳＨ１１の数値は半田バンプ１８ｐの直径よりも小さくなる。
Further, in the case of this numerical setting, the standoff SH11 which is a separation distance between the surfaces where the
図１３（ｂ）に示したように、半導体装置１０ｐが半田バンプ１８ｐを介して、直接回路基板３１に接合された実装構造においては、温度サイクル試験を行ったり、実製品において過度の熱負荷が繰り返し加わると、図１４（ａ）に示すように、半田バンプ１８ｐにクラック１８ｃが発生する場合があることが知られている。図１３（ｂ）に示した実装構造において、温度サイクル試験を実施した場合の半田バンプ１８ｐの断面の顕微鏡写真の一例を、図１４（ｂ）、（ｃ）に示す。図１４（ｂ）は、温度サイクル試験を実施する以前の初期状態の半田バンプ１８ｐの断面を示し、図１４（ｃ）は、温度サイクル試験を実施した場合にクラック１８ｃが発生した半田バンプ１８ｐの断面を示すものである。
As shown in FIG. 13B, in the mounting structure in which the
この半田バンプ１８ｐにおけるクラック１８ｃは、半導体装置１０ｐのパッケージを構成する半導体基板１１と回路基板３１の熱膨張係数（又は、線膨張係数）の違いに起因して発生することが判明している。すなわち、温度サイクル試験のような熱負荷が繰り返し加わると、図１４（ａ）中の矢印で示すように、半導体基板１１と回路基板３１の伸縮量に差が生じることにより、半導体装置１０ｐと回路基板３１を接合する半田バンプ１８ｐに応力が集中して、クラック１８ｃが発生するものである。
It has been found that the crack 18c in the solder bump 18p is generated due to a difference in thermal expansion coefficient (or linear expansion coefficient) between the
このようなクラック１８ｃの発生を抑制するためには、半導体基板１１と、例えば、ガラスエポキシ樹脂等を含む回路基板３１と、の熱膨張係数の違い、すなわち、熱負荷が繰り返し加わった場合の半導体基板１１と回路基板３１の伸縮量の差に起因して、半田バンプ１８ｐに印加される応力や、半田バンプ１８ｐに生じる歪みを緩和させるような接合構造を適用することが考えられる。ここでは、図１３（ｂ）に示した実装構造において、半導体装置１０ｐ（又は、封止層１７）と回路基板３１（又は、接続パッド３２）の対向する面間の離間距離であるスタンドオフＳＨ１１を高く設定することにより、半田バンプ１８ｐへの応力の集中を抑制する接合構造について、以下に考察する。
In order to suppress the occurrence of such cracks 18c, the difference in thermal expansion coefficient between the
図１５は、比較例となる半導体装置における問題点を改善するための接合構造を示す概略断面図である。ここでは、図示を簡略化するために、半導体基板１１下に設けられた接続パッド１２、パッシベーション膜１３、保護膜１４、配線１５及び柱状電極１６を省略し、封止層１７のみを示した。図１６は、温度サイクル試験における試験対象となる接合構造を示す図であり、図１７は、温度サイクル試験における設定温度及び設定時間を示すグラフであり、図１８は、温度サイクル試験における測定結果を示すグラフ及び表である。
FIG. 15 is a schematic cross-sectional view showing a junction structure for improving problems in a semiconductor device as a comparative example. Here, in order to simplify the illustration, the
まず、熱負荷が繰り返し加わった場合の封止層１７と回路基板３１の伸縮量の差を緩和させるような第１の接合構造として、例えば図１５（ａ）に示すように、半導体装置１０ｐ（又は、封止層１７）と、回路基板３１に設けられた接続パッド３２と、の離間距離であるスタンドオフＳＨ１２を、図１３（ｂ）に示した実装構造におけるスタンドオフＳＨ１１よりも高く設定（ＳＨ１２＞ＳＨ１１）するものとする。ここで、第１の接合構造においては、半導体装置１０ｐと回路基板３１を接合する半田バンプ１８ｐａの半田量を、図１３（ｂ）に示した実装構造における各半田バンプ１８ｐの半田量と同一になるように設定し、スタンドオフＳＨ１２のみが高くなるように構成する。このような接合構造においては、図１５（ａ）に示すように、半田バンプ１８ｐａの側面部分の断面形状が、図１３（ｂ）に示した半田バンプ１８ｐに比較して、緩やかな円弧形状、もしくは、直線に近似した形状を示す。すなわち、この局所的な当該側面部分を円に近似した際の曲率半径が、図１３（ｂ）に示した場合に比較して、大きく設定されることになる。
First, as a first bonding structure that alleviates the difference in expansion and contraction between the sealing
また、第２の接合構造として、例えば図１５（ｂ）に示すように、半田バンプ１８ｐｂの半田量を、図１３（ｂ）に示した実装構造における半田バンプ１８ｐの半田量よりも多くなるように設定することにより、スタンドオフＳＨ１３を、図１３（ｂ）に示した実装構造におけるスタンドオフＳＨ１１よりも高く設定（ＳＨ１３＞ＳＨ１１）するものとする。このような接合構造においては、図１５（ｂ）に示すように、半田バンプ１８ｐｂの側面部分の断面形状は、図１３（ｂ）に示した半田バンプ１８ｐと同様に円弧形状を示す。すなわち、当該側面部分の曲率半径が、図１３（ｂ）に示した場合と同様に小さく設定されることになる。 Further, as the second joining structure, for example, as shown in FIG. 15B, the solder amount of the solder bump 18pb is made larger than the solder amount of the solder bump 18p in the mounting structure shown in FIG. 13B. By setting to, the standoff SH13 is set higher (SH13> SH11) than the standoff SH11 in the mounting structure shown in FIG. In such a joint structure, as shown in FIG. 15B, the cross-sectional shape of the side surface portion of the solder bump 18pb shows an arc shape like the solder bump 18p shown in FIG. 13B. That is, the curvature radius of the side surface portion is set to be small as in the case shown in FIG.
ところで、図１３（ｂ）及び図１５（ａ）、（ｂ）においては、回路基板３１への半導体装置１０ｐの実装構造を、便宜的に簡略化して示したが、実製品のウエハレベルＣＳＰにおいては、例えば１６×１６＝２５６個のように、多数の半田バンプが数ｍｍ四方の小型化された半導体装置１０ｐの封止層１７の下面（パッケージ表面）に配列される。ここで、半田バンプ相互の配列間隔（ピッチ）とは、外部接続用電極１８の中心から中心までの距離をいい、封止層１７の上面に配列される半田バンプの数が多くなるほど狭くなる。特に、図１５（ｂ）に示した第２の接合構造においては、半田バンプ１８ｐｂの半田量を多くしているため、隣接する半田バンプ１８ｐｂの側面部分が近接してショートが発生しやすいという問題が顕著になる。そのため、第２の接合構造を実製品にそのまま適用することは困難であると考えられる。そこで、以下においては、図１５（ａ）に示した第１の接合構造に着目して、図１３（ｂ）に示した接合構造と比較しながら検証するものとする。
In FIGS. 13B, 15A, and 15B, the mounting structure of the
まず、比較検証に用いた接合構造について説明する。
本比較検証に用いた半導体装置１０ｐは、平面視した際のパッケージの外形が一辺８．０ｍｍ×８．０ｍｍの正方形を有し、このパッケージの表面に１６×１６＝２５６個の半田バンプが正方配列されているものとする。また、隣接する半田バンプとの配列間隔（ピッチ）は、０．５ｍｍに設定されているものとする。半田バンプは、錫（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）の比率が１：１．２：０．５：０．０５の半田材料を適用した。
First, the junction structure used for comparison verification will be described.
The
また、本比較検証に用いた回路基板３１は、平面視した際の外形が３０ｍｍ×４０ｍｍの矩形を有するとともに、０．８ｍｍの板厚を有している。回路基板３１の上面には、上述した半導体装置１０ｐのパッケージ表面に配列された２５６個の半田バンプのうち、１２×１２＝１４４個の半田バンプに対応する接続パッド３２が正方配列されているものとする。ここで、接続パッド３２の材質は銅（Ｃｕ）を適用した。
Further, the
そして、上述した半導体装置１０ｐのパッケージ表面に配列された半田バンプ１８ｐを、回路基板３１の上面に設けられた接続パッド３２に対応させて接合し、所定の加熱処理を行うことにより、次のような接合構造を形成した。すなわち、図１３（ｂ）に示した接合構造に相当する検証例１、及び、図１５（ａ）に示した接合構造に相当する検証例２は、図１６（ａ）、（ｂ）に示すように、半導体基板１１の厚み（Ａ）、柱状電極１６の高さ（Ｂ）、封止層１７の厚み（Ｃ）、スタンドオフ（Ｄ）の各パラメータが設定されている。ここでは、検証例１と検証例２における半田バンプ１８ｐの半田量は略同一になるように設定されているとともに、検証例１のスタンドオフ（Ｄ＝２４３．１μｍ）に比較して、検証例２のスタンドオフ（Ｄ＝２６７．６μｍ）の方が高くなるように設定されている。以上の条件における検証例１と検証例２の各半田バンプ１８ｐの断面の顕微鏡写真の一例を、図１６（ｃ）に示す。
Then, the solder bumps 18p arranged on the package surface of the
次いで、本比較検証において実施した温度サイクル試験の条件設定について説明する。
本比較検証においては、温度サイクル条件（設定温度及び設定時間）として、図１７に示すように、１２５℃で９分間加熱した後、室温（ＲＴ）に戻す１分間のインターバルを経て、−２５℃で９分間冷却し、その後、室温（ＲＴ）に戻す１分間のインターバルを経る一連の温度サイクルを１周期として、これを繰り返し実行する。本比較検証における温度サイクル試験は、温度サイクルの回数に対する、半田バンプ１８ｐのクラックに起因する不良発生比率を測定する。
Next, the setting of conditions for the temperature cycle test performed in this comparative verification will be described.
In this comparative verification, as temperature cycle conditions (set temperature and set time), as shown in FIG. 17, after heating at 125 ° C. for 9 minutes, after returning to room temperature (RT) for 1 minute, −25 ° C. A series of temperature cycles through an interval of 1 minute for cooling for 9 minutes and then returning to room temperature (RT) is taken as one period, and this is repeated. The temperature cycle test in this comparative verification measures the ratio of occurrence of defects caused by cracks in the solder bumps 18p with respect to the number of temperature cycles.
このような温度サイクル試験における測定結果として、温度サイクルの回数に対する、半田バンプ１８ｐの不良発生比率の関係を図１８（ａ）に対数グラフとして、また、図１８（ｂ）に表として示す。図１８（ａ）に示した対数グラフから、検証例１の近似直線の傾き（ｍ＝６．５）と検証例２の近似曲線の傾き（ｍ＝５．０）が共に１より大きいことから、磨耗故障であることがわかる。ここで、近似直線の傾きとは、図１８（ａ）に示した対数グラフにおいて、ログスケールで示した温度サイクル数（ｘ軸）に対する、ログスケールで示した不良発生比率（ｙ軸）の傾きである。この近似直線の傾きの違いは、特定の不良発生比率に到達するまでの温度サイクル数（すなわち、図１８（ｂ）に示した表の不良発生平均サイクル数に相当する）が、検証例１の場合（１６３２回）に比較して検証例２の場合（１９８２回）方が大きくなり、クラックの発生（不良発生）が起こりにくいことを意味している。なお、本比較検証における温度サイクル試験では、図１８（ｂ）に示した表から、検証例１に比較して検証例２の方が、不良発生平均サイクル数が概ね２０％程度向上するという結果を得た。 As a measurement result in such a temperature cycle test, the relationship of the defect occurrence ratio of the solder bump 18p to the number of temperature cycles is shown as a logarithmic graph in FIG. 18 (a) and as a table in FIG. 18 (b). From the logarithmic graph shown in FIG. 18A, the slope of the approximate line (m = 6.5) in Verification Example 1 and the slope of the approximate curve in Verification Example 2 (m = 5.0) are both greater than 1. It turns out that it is a wear-out failure. Here, the slope of the approximate line is the slope of the defect occurrence ratio (y-axis) indicated by the log scale with respect to the temperature cycle number (x-axis) indicated by the log scale in the logarithmic graph shown in FIG. It is. The difference in the slope of the approximate straight line is that the number of temperature cycles until the specific defect occurrence ratio is reached (that is, the average number of defect occurrence cycles in the table shown in FIG. Compared to the case (1632 times), the case of verification example 2 (1982 times) is larger, which means that the occurrence of cracks (occurrence of defects) is less likely to occur. In addition, in the temperature cycle test in this comparative verification, from the table shown in FIG. 18B, the result of the verification example 2 that the average number of defective occurrences is improved by about 20% compared to the verification example 1. Got.
なお、具体的な検証結果の開示は省略するが、図１５（ｂ）に示したように、半田バンプの半田量を多く設定した場合においても、隣接する半田バンプとのショートが発生しない配列間隔で、各半田バンプが設けられている場合には、上述した比較検証と同様の結果を得ることができた。 Although specific disclosure of the verification result is omitted, as shown in FIG. 15B, even when the solder amount of the solder bump is set large, the arrangement interval at which no short circuit between adjacent solder bumps occurs. Thus, in the case where each solder bump is provided, the same result as the comparative verification described above could be obtained.
以上のことから、本願発明者は、実装構造におけるスタンドオフが高く、かつ、半田バンプの側面部断面の曲率半径が大きく（換言すると、側面部断面が直線状に近似するように）設定されるほど、さらには、半田バンプの半田量を多く設定するほど、熱負荷が繰り返し印加された場合であっても、半田バンプにクラックが発生しにくく、良好な電気的接続が保持されるという一つの結論を導いた。 From the above, the inventor of the present application is set so that the standoff in the mounting structure is high and the curvature radius of the side surface section of the solder bump is large (in other words, the side surface section approximates a straight line). In addition, as the solder amount of the solder bump is set to be larger, even when a thermal load is repeatedly applied, the solder bump is less likely to crack, and good electrical connection is maintained. Drew conclusions.
そこで、本実施形態に係る半導体装置１０は、図２に示したように、半導体基板１１の上面側に複数の柱状電極１６及び封止層１７が設けられ、封止層１７の上面に各柱状電極１６の上面が露出する半導体装置において、当該封止層１７の上面に絶縁性のガイド層１９が設けられているとともに、各柱状電極１６に個別に接続され、その上部がガイド層１９の上面から突出する柱状の外部接続用電極１８が、複数設けられた構成を有している。すなわち、本実施形態に係る半導体装置は、図１３（ａ）に比較例として示した半導体装置１０ｐの各柱状電極１６の上面から半田バンプ１８ｐを取り除いた構成において、封止層１７上にガイド層１９と、各柱状電極１６に接続されるとともに、上部がガイド層１９の上面から突出する複数の外部接続用電極１８と、が設けられた構成を有している。
Therefore, in the
そして、本実施形態に係る半導体装置１０を回路基板３１上に実装する場合には、図３に示したように、ガイド層１９の上面から突出する各外部接続用電極１８の上部が、回路基板３１側の各接続パッド３２に載置された状態で、加熱処理を行うことにより、各外部接続用電極１８と回路基板３１上の接続パッド３２とが接合される。
When the
このとき、外部接続用電極１８の周側面は、ガイド層１９に覆われて直線状に規制され、また、外部接続用電極１８の上部は、ガイド層１９に設けられた開口部１９ｈ上でのみガイド層１９の上面から突出するように形成されている。これにより、半導体装置１０を回路基板３１に実装した場合であっても、隣接する外部接続用電極１８相互が接触してショートすることがない。また、上述した（１）〜（４）式に示したように、外部接続用電極１８を構成する半田量を多くすることができるとともに、スタンドオフを高くすることができる。
At this time, the peripheral side surface of the
したがって、本実施形態に係る半導体装置及び半導体装置の実装構造によれば、半導体装置１０と回路基板３１との接合部におけるクラックの発生を抑制することができるとともに、半導体装置１０と回路基板３１との良好な電気的接続を確保することができ、製造歩留まりの改善や半導体装置の信頼性の向上を図ることができる。
Therefore, according to the semiconductor device and the mounting structure of the semiconductor device according to the present embodiment, it is possible to suppress the occurrence of cracks at the junction between the
＜第２の実施形態＞
次に、本発明に係る半導体装置の第２の実施形態について説明する。
図１９〜図２２は、第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。ここで、上述した第１の実施形態と同等の工程については、その説明を簡略化又は省略する。
<Second Embodiment>
Next, a second embodiment of the semiconductor device according to the present invention will be described.
19 to 22 are process cross-sectional views illustrating an example of a semiconductor device manufacturing method according to the second embodiment. Here, the description of the steps equivalent to those of the first embodiment described above is simplified or omitted.
上述した第１の実施形態に係る半導体装置においては、ガイド層１９の開口部１９ｈ内に設けられる外部接続用電極１８の形成方法として、開口部１９ｈ内に複数の半田ボール１８ｂを搭載した後、１回のみ加熱処理を行って、開口部１９ｈ内で柱状電極１６に接続されるとともに、ガイド層１９上面から上部が突出する外部接続用電極１８を一時に形成する方法に説明した。第２の実施形態においては、ガイド層１９の開口部１９ｈ内に、１又は複数個の半田ボールを載置して加熱処理して当該半田ボールを溶融する一連の工程を複数回繰り返して、開口部１９ｈ内で柱状電極１６に接続されるとともに、ガイド層１９上面から上部が突出する外部接続用電極１８を段階的に形成することを特徴としている。
In the semiconductor device according to the first embodiment described above, as a method of forming the
本実施形態に係る半導体装置の製造方法は、まず、上述した第１の実施形態に示した製造方法と同様に、半導体ウエハ２１の上面にパッシベーション膜１３、保護膜１４、配線１５、柱状電極１６及び封止層１７を形成した後（図４〜図８参照）、図９に示したように、封止層１７上面に、柱状電極１６の上面が露出する開口部１９ｈが設けられたガイド層１９を形成する。
In the manufacturing method of the semiconductor device according to the present embodiment, first, the
次いで、図１９に示すように、ガイド層１９に形成された開口部１９ｈ内に、所定の体積もしくは粒径を有する半田ボール１８ｂ−１を１又は複数個搭載する。図１９では、各開口部１９ｈ内に、２個の半田ボール１８ｂ−１を搭載した場合を示す。次いで、１回目の加熱処理（リフロー）を行って、半田ボール１８ｂ−１を溶融して開口部１９ｈ内に半田材料を充填することにより、図２０に示すように、柱状電極１６の上面に電気的に接触された半田層１８ｂａが形成される。このとき、半田層１８ｂａの上面は、ガイド層１９の上面よりも低く、かつ、開口部１９ｈの内面との接触部より中央付近が低い（凹んだ）形状を有している。すなわち、開口部１９ｈ内の上方部分には、半田材料が充填されず空洞状態になっている。
Next, as shown in FIG. 19, one or
次いで、図２１に示すように、半田層１８ｂａが形成された開口部１９ｈ内に、再び所定の体積もしくは粒径を有する半田ボール１８ｂ−２を１又は複数個搭載し、２回目の加熱処理（リフロー）を行う。図２０では、各開口部１９ｈ内に、１個の半田ボール１８ｂ−２を搭載した場合を示す。これにより、半田ボール１８ｂ−２が溶融して開口部１９ｈ内の半田層１８ｂａ上（すなわち、開口部１９ｈ内の上方部分）に半田材料が充填されて、図２２に示すように、柱状電極１６の上面に電気的に接触されるとともに、ガイド層１９の上面から上部が突出した外部接続用電極１８が形成される。ここで、外部接続用電極１８は、２回目の加熱処理により開口部１９ｈ内の下方部分に形成された半田層１８ｂａと半田ボール１８ｂ−２が溶融されて一体的に形成される。
Next, as shown in FIG. 21, one or
なお、本実施形態においては、図１９〜図２２に示したように、ガイド層１９に設けられた開口部１９ｈに１又は複数個の半田ボールを搭載し、加熱処理して溶融する一連の工程を２回繰り返して、外部接続用電極１８を形成する場合について説明したが、本発明はこれに限定されるものではない。すなわち、本発明は、開口部１９ｈに１又は複数個の半田ボールを搭載し、加熱処理して溶融する一連の工程を３回以上（複数回）繰り返して、外部接続用電極１８を形成するものであってもよい。
In the present embodiment, as shown in FIGS. 19 to 22, a series of processes in which one or a plurality of solder balls are mounted in the
ここで、ガイド層１９に設けられた開口部１９ｈ内に外部接続用電極１８を形成する際の数値設定について説明する。ここでは、開口部１９ｈに１回目に２個の半田ボールを搭載して溶融し、２回目に１個の半田ボールを搭載して溶融することにより、外部接続用電極１８を形成する場合について、上述した図１９〜図２２を参照して説明する。
Here, the numerical setting when the
まず、ガイド層１９に設けられた開口部１９ｈの半径及び半田ボール１８ｂ−１、１８ｂ−２の半径をｒ、開口部１９ｈの高さ（ガイド層１９の厚み）ｈをｈ＝３ｒと仮定する。この場合、開口部１９ｈの体積Ｖ１は、次式（１１）のように求めることができる。
Ｖ１＝π×ｒ２×ｈ＝π×ｒ２×３ｒ＝３πｒ３・・・（１１）
この開口部１９ｈに対して、図１９に示したように、１回目の工程として２個の半田ボール１８ｂ−１を搭載する場合、その半田量（半田ボールの総体積）Ｖ２は、次式（１２）のように求めることができる。
Ｖ２＝４×π×ｒ３／３×２＝８πｒ３／３・・・（１２）
First, it is assumed that the radius of the
V1 = π × r 2 × h = π × r 2 × 3r = 3πr 3 (11)
As shown in FIG. 19, when two
V2 = 4 × π × r 3 /3 × 2 =
この開口部１９ｈに搭載された２個の半田ボール１８ｂ−１を加熱処理したときの開口部１９ｈ内の空洞部分の体積Ｖ３は、次式（１３）のように求めることができる。
Ｖ３＝Ｖ１−Ｖ２＝３πｒ３−８πｒ３／３＝πｒ３／３・・・（１３）
すなわち、開口部１９ｈに搭載された２個の半田ボール１８ｂ−１を加熱処理することにより、図２０に示したように、開口部１９ｈの高さｈ＝３ｒに対し、８ｒ／３の高さが溶融した半田材料により埋まって半田層１８ｂａが形成され、開口部１９ｈの上面からｒ／３の高さの空洞部分が残ることになる。
The volume V3 of the hollow portion in the
V3 = V1-V2 = 3πr 3 -
That is, by performing the heat treatment on the two
次いで、図２１に示したように、この開口部１９ｈに対して、２回目の工程として１個の半田ボール１８ｂ−２を搭載する場合、その半田量Ｖ４は４πｒ３／３であるので、この開口部１９ｈに搭載された１個の半田ボール１８ｂ−２を加熱処理したときに、開口部１９ｈからはみ出す半田材料の体積Ｖ５は、次式（１４）のように求めることができる。
Ｖ５＝Ｖ４−Ｖ３＝４πｒ３／３−πｒ３／３＝πｒ３・・・（１４）
すなわち、図２２に示したように、体積Ｖ５＝πｒ３の半田材料がガイド層１９の上面から突出して、外部接続用電極１８の上部を形成する。
Then, as shown in FIG. 21, with respect to the
V5 = V4-V3 = 4πr 3 /3-
That is, as shown in FIG. 22, the solder material having a volume V5 = πr 3 protrudes from the upper surface of the
このような本実施形態に係る半導体装置の製造方法においても、上述した第１の実施形態に示した半導体装置と同様に、隣接する外部接続用電極１８相互が良好に絶縁され、また、外部接続用電極１８を構成する半田量を多くした半導体装置を実現することができる。したがって、半導体装置１０を回路基板３１に実装した場合に、スタンドオフを高くして、接合部におけるクラックの発生を抑制することができるとともに、半導体装置１０と回路基板３１との良好な電気的接続を確保することができ、製造歩留まりの改善や半導体装置の信頼性の向上を図ることができる。
Also in the manufacturing method of the semiconductor device according to the present embodiment, the adjacent
なお、上述した数値設定においては、開口部１９ｈの直径と半田ボール１８ｂ−１、１８ｂ−２の直径を同一の２ｒに設定した場合について説明したが、実際の製造工程においては、開口部１９ｈに搭載する半田ボール１８ｂ−１、１８ｂ−２が開口部１９ｈ内に良好に載置されるように、開口部１９ｈの直径２ｒに比較して半田ボール１８ｂ−１、１８ｂ−２の直径の方が小さくなるように設定される。さらに、通常半田材料には揮発成分が含まれているので、上述した１回目の工程において、開口部１９ｈに２個の半田ボール１８ｂ−１を搭載して加熱処理した場合、開口部１９ｈ内の空洞部分の体積Ｖ３は、（１３）式に示したπｒ３／３よりも大きくなるため、開口部１９ｈの上面からの空洞部分の高さはｒ／３よりも大きくなる。したがって、半田ボール１８ｂ−１の直径を開口部１９ｈの直径２ｒよりも小さく設定した場合、上述した２回目の工程において、開口部１９ｈに半田ボール１８ｂ−２が良好に搭載されて、開口部１９ｈからはみ出して転がるような問題を防止することができる。
In the numerical setting described above, the case where the diameter of the
また、上述した数値設定においては、開口部１９ｈの高さｈが半田ボール１８ｂ−１、１８ｂ−２の半径ｒよりも大きい場合（ｈ＝３ｒ）について説明したが、開口部１９ｈの高さｈが半田ボール１８ｂ−１、１８ｂ−２の半径ｒよりも小さい場合（ｈ＜ｒ）であっても、半田ボール１８ｂ−２が開口部１９ｈからはみ出して転がらない程度の高さに、開口部１９ｈの高さｈ（すなわち、ガイド層１９の厚み）が設定されているものであれば、上述した製造方法を良好に適用することができる。このような数値設定に関する技術思想は、本実施形態にのみ適用されるものではなく、上述した第１の実施形態においても良好に適用されるものであることはいうまでもない。
In the above numerical setting, the case where the height h of the
＜第３の実施形態＞
次に、本発明に係る半導体装置の第３の実施形態について説明する。
図２３は、本発明に係る半導体装置の第３の実施形態を示す概略構成図である。図２３（ａ）は、本実施形態に係る半導体装置を示す概略平面図であり、図２３（ｂ）は、本実施形態に係る半導体装置を示す概略断面図である。ここで、図２３（ｂ）は、図２３（ａ）に示した半導体装置におけるXXIIIＢ−XXIIIＢ線（本明細書においては図２３中に示したローマ数字の「２３」に対応する記号として便宜的に「XXIII」を用いる。）に沿った断面を示す図である。図２４は、第３の実施形態に係る半導体装置を回路基板に実装した状態を示す概略断面図である。ここで、上述した第１の実施形態と同等の構成については、その説明を簡略化又は省略する。
<Third Embodiment>
Next, a third embodiment of the semiconductor device according to the present invention will be described.
FIG. 23 is a schematic configuration diagram showing a third embodiment of a semiconductor device according to the present invention. FIG. 23A is a schematic plan view showing the semiconductor device according to this embodiment, and FIG. 23B is a schematic cross-sectional view showing the semiconductor device according to this embodiment. Here, FIG. 23B is a symbol XXIIIB-XXIIIB in the semiconductor device shown in FIG. 23A (in this specification, as a symbol corresponding to the Roman numeral “23” shown in FIG. 23). Is a diagram showing a cross section along “XXIII”. FIG. 24 is a schematic cross-sectional view showing a state where the semiconductor device according to the third embodiment is mounted on a circuit board. Here, the description of the configuration equivalent to that of the first embodiment described above is simplified or omitted.
（半導体装置）
上述した第１及び第２の実施形態に係る半導体装置においては、封止層１７の上面全域にガイド層１９を設けるとともに、封止層１７の上面に露出する全ての柱状電極１６に接続されるように、複数の外部接続用電極１８を設けた構成を有している場合について説明した。すなわち、柱状電極１６の配列に整合するように外部接続用電極１８が配列されるとともに、柱状電極１６と外部接続用電極１８の設置数が同数になるように設定されていた。第３の実施形態においては、封止層１７の上面に設けられるガイド層１９及び外部接続用電極１８を部分的に取り除いた接合開口部が設けられるとともに、当該接合開口部内に封止層１７の上面と柱状電極１６の上面が露出された構成を有していることを特徴としている。
(Semiconductor device)
In the semiconductor device according to the first and second embodiments described above, the
第３の実施形態に係る半導体装置１０−１は、例えば図２３（ａ）、（ｂ）に示すように、第１の実施形態に示した半導体装置（図１、図２参照）１０において、半導体基板１１上に設けられたガイド層１９のうち、半導体基板１１を平面視して、中央領域のガイド層１９が取り除かれて、接合開口部１９ｍが設けられている。接合開口部１９ｍ内には、封止層１７の上面と柱状電極１６の上面が露出されている。換言すると、本実施形態に係る半導体装置１０−１は、半導体基板１１上に設けられた封止層１７の上面に部分的にガイド層１９が設けられ、当該ガイド層１９が設けられた領域（第１の領域）においてのみ、柱状電極１６の配列に整合するように外部接続用電極１８が設けられ、それ以外のガイド層１９が設けられていない領域（第２の領域）では封止層１７及び柱状電極１６の各上面が露出された構成を有している。
A semiconductor device 10-1 according to the third embodiment includes, for example, the semiconductor device 10 (see FIGS. 1 and 2) 10 according to the first embodiment, as shown in FIGS. Of the
このような構成を有する半導体装置１０−１を回路基板３１に実装する場合には、例えば図２４に示すように、半導体装置１０−１のガイド層１９が設けられた領域においては、ガイド層１９の上面から突出するように設けられた外部接続用電極１８が、回路基板３１上面の接続パッド３２に接合される。これにより、半導体装置１０の半導体基板１１上に設けられた集積回路（図示を省略）が、配線１５、柱状電極１６、外部接続用電極１８を介して、回路基板３１上面の接続パッド３２に電気的に接続される。
When the semiconductor device 10-1 having such a configuration is mounted on the
一方、半導体装置１０−１のガイド層１９が設けられていない領域である接合開口部１９ｍには、例えばＣＳＰ構造の別の半導体装置１０−２が接合される。具体的には、半導体装置１０−１のガイド層１９に設けられた接合開口部１９ｍ内に露出された柱状電極１６の上面に、半導体装置１０−２のパッケージ表面に設けられた半田バンプ２０が接合される。これにより、半導体装置１０−２の集積回路（図示を省略）や配線が、半導体装置１０−１の半導体基板１１上に設けられた集積回路（図示を省略）や配線１５と、半田バンプ２０を介して電気的に接続される。
On the other hand, another semiconductor device 10-2 having a CSP structure, for example, is bonded to the
なお、図２４に示した実装構造において、半導体装置１０−１の接合開口部１９ｍ内に接合される半導体装置１０−２については特に限定されるものではないが、例えば第１の実施形態に示した構成を有する半導体装置１０（図１、図２参照）を適用するものであってもよい。この場合、半導体装置１０−２に設けられたガイド層の上面から突出する外部接続用電極の上部を、上述した半田バンプ２０として用いて、接合開口部１９ｍ内に露出された半導体装置１０−１の柱状電極１６の上面に接合することにより、半導体装置１０−１と半導体装置１０−２が電気的に接続される。
In the mounting structure shown in FIG. 24, the semiconductor device 10-2 to be joined in the
また、図２４に示した実装構造においては、例えば、半導体装置１０−１の半導体基板１１の下面（図面上面側）から、ガイド層１９の上面から突出した外部接続用電極１８の突出点までの寸法Ｔ１に比較して、半導体装置１０−１の半導体基板１１の下面から、接合開口部１９ｍに接合された半導体装置１０−２の基板下面（半田バンプ２０が設けられた面とは反対側の面；図面下面側）までの寸法Ｔ２の方が、小さくなるように設定されている。すなわち、図２４に示すように、半導体装置１０−１を回路基板３１上に実装した状態で、半導体装置１０−２の基板下面が回路基板３１に接触しないように半導体装置１０−１、１０−２の厚み方向（図面上下方向）の各寸法が設定されている。
In the mounting structure shown in FIG. 24, for example, from the lower surface (upper surface side of the drawing) of the
（半導体装置の製造方法）
次に、本実施形態に係る半導体装置の製造方法について説明する。
図２５は、第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。ここでは、図２３（ｂ）に示した断面構造を有する半導体装置について製造方法の特徴部分を説明する。また、上述した第１又は第２の実施形態と同等の工程については、その説明を簡略化又は省略する。
(Method for manufacturing semiconductor device)
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described.
FIG. 25 is a process cross-sectional view illustrating an example of a semiconductor device manufacturing method according to the third embodiment. Here, the characteristic part of the manufacturing method of the semiconductor device having the cross-sectional structure shown in FIG. The description of the steps equivalent to those in the first or second embodiment described above is simplified or omitted.
本実施形態に係る半導体装置の製造方法は、まず、上述した第１の実施形態に示した製造方法と同様に、半導体ウエハ２１の上面にパッシベーション膜１３、保護膜１４、配線１５、柱状電極１６及び封止層１７を形成した後（図４〜図８参照）、図２５（ａ）に示すように、封止層１７上面にガイド層１９を形成する。ここで、ガイド層１９には、柱状電極１６を形成するための開口部１９ｈと、例えばＣＳＰ構造の別の半導体装置１０−２を接合するための接合開口部１９ｍが設けられている。開口部１９ｈ内には、柱状電極１６の上面が露出されている。また、接合開口部１９ｍは、接合される半導体装置１０−２の外形寸法に応じた開口寸法を有し、接合開口部１９ｍ内には、封止層１７の上面及び柱状電極１６の上面が露出されている。
In the manufacturing method of the semiconductor device according to the present embodiment, first, the
ガイド層１９の形成方法は、上述した第１の実施形態と同様に、予め露光、現像処理を行って開口部１９ｈ及び接合開口部１９ｍが形成されたドライフィルムを、半導体ウエハ２１上に取り付けるものであってもよいし、封止層１７上に感光性樹脂材料を塗布、硬化させた後、露光、現像処理を行って、開口部１９ｈ及び接合開口部１９ｍをパターン形成するものであってもよい。
As with the first embodiment described above, the
次いで、図２５（ｂ）に示すように、ガイド層１９に形成された開口部１９ｈ内に、所定の体積もしくは粒径を有する半田ボール１８ｂを１又は複数個搭載し、加熱処理（リフロー）を行う工程を１又は複数回繰り返す。これにより、溶融した半田ボール１８ｂが開口部１９ｈ内に充填されることにより、図２５（ｃ）に示すように、柱状電極１６の上面に電気的に接触されるとともに、ガイド層１９の上面から上部が突出した外部接続用電極１８が形成される。ここで、ガイド層１９に設けられた接合開口部１９ｍ内には、封止層１７及び柱状電極１６の各上面が露出された状態が保持されている。
Next, as shown in FIG. 25 (b), one or a plurality of
このような本実施形態に係る半導体装置においても、上述した第１及び第２の実施形態に示した半導体装置と同様に、隣接する外部接続用電極１８相互が良好に絶縁され、また、外部接続用電極１８を構成する半田量を多くした半導体装置を実現することができる。したがって、半導体装置１０を回路基板３１に実装した場合に、スタンドオフを高くして、接合部におけるクラックの発生を抑制することができるとともに、半導体装置１０と回路基板３１との良好な電気的接続を確保することができる。
In the semiconductor device according to this embodiment as well, the adjacent
また、本実施形態に係る半導体装置によれば、ガイド層１９に設けられた接合開口部１９ｍ内に、例えばＣＳＰ構造の半導体装置１０−２を接合することができるので、複数の半導体チップが高密度実装化された小型の半導体装置を簡易に実現することができる。以下に、具体的に説明する。
Further, according to the semiconductor device of the present embodiment, the semiconductor device 10-2 having a CSP structure, for example, can be bonded into the
図２６は、複数の半導体チップを単一のパッケージに集積化した半導体装置の構成例を示す概略図である。
一般に、複数の半導体チップを単一のパッケージに集積化する場合、例えば図２６（ａ）に示すように、インターポーザー（中継基板）４１の上面側に複数の半導体チップ１０ｐ−１、１０ｐ−２を平置きにして配置し、封止層４２により封止した構成（便宜的に、第１の構成例と記す）を有する半導体装置１０ｐが知られている。また、複数の半導体チップを単一のパッケージに集積化する場合、例えば図２６（ｂ）に示すように、インターポーザー４１の上面側に複数の半導体チップ１０ｐ−１、１０ｐ−２を積層（スタック）して配置し、封止層４２により封止した構成（便宜的に、第２の構成例と記す）を有する半導体装置１０ｐも知られている。
FIG. 26 is a schematic diagram illustrating a configuration example of a semiconductor device in which a plurality of semiconductor chips are integrated in a single package.
In general, when a plurality of semiconductor chips are integrated in a single package, for example, as shown in FIG. 26A, a plurality of
これらの半導体装置１０ｐにおいては、半導体チップ１０ｐ−１、１０ｐ−２に設けられた集積回路が、インターポーザー４１の下面側に設けられた半田バンプ４４を介して、回路基板３１上面の接続パッド３２に電気的に接続される。なお、図２６（ａ）、（ｂ）において、符号４３は、インターポーザー４１と半導体チップ１０ｐ−１、１０ｐ−２とを電気的に接続するボンディングワイヤーである。
In these
ところで、第１の構成例においては、インターポーザー４１の上面側に複数の半導体チップ１０ｐ−１、１０ｐ−２を平置きにして配置しているため、半導体装置１０ｐのパッケージの厚みの増加は抑制できるものの、実装面積が増大するという問題を有している。一方、第２の構成例においては、インターポーザー４１の上面側に複数の半導体チップ１０ｐ−１、１０ｐ−２を積層して配置しているため、実装面積の増加は抑制できるものの、半導体装置１０ｐのパッケージの厚みが増加するという問題を有している。
By the way, in the first configuration example, since the plurality of
これに対して、本実施形態に係る半導体装置を適用した実装構造によれば、ガイド層１９に設けられた接合開口部１９ｍ内に、他の半導体装置１０−２を接合することができるので、パッケージの厚み及び実装面積の増加を抑制しつつ、複数の半導体チップが高密度実装化された小型の半導体装置を簡易に実現することができる。
On the other hand, according to the mounting structure to which the semiconductor device according to the present embodiment is applied, the other semiconductor device 10-2 can be bonded in the
なお、上述した各実施形態においては、ガイド層１９に設けられた開口部１９ｈに半田ボールを搭載し、加熱処理して溶融することにより、外部接続用電極１８を形成する場合について説明したが、本発明はこれに限定されるものではない。すなわち、本発明は、開口部１９ｈに半田ペーストを塗布し、加熱処理して溶融して、外部接続用電極１８を形成するものであってもよい。ここで、半田ペーストを用いて外部接続用電極１８を形成する場合、半田ペーストは略半分がフラックスであるため、開口部１９ｈに塗布した半田ペーストの半分程度しか外部接続用電極１８の形成に寄与しない。そのため、このような場合には、開口部１９ｈに半田ペーストを塗布し、加熱処理して溶融する一連の工程を複数回繰り返すことにより、外部接続用電極１８を形成することができる。
In each of the above-described embodiments, the case where the
また、上述した各実施形態に示した半導体装置においては、接続パッド１２と柱状電極１６に接続される配線１５として、下地金属層１５−１と上部金属層１５−２からなる２層構造の配線を有している場合について説明した。この配線構造は、実施形態を説明するための一例を示したものに過ぎず、本発明はこれに限定されるものではない。すなわち、本発明に係る半導体装置の製造方法により製造される半導体装置に適用される配線は、例えば、単層の金属層又は導電層からなるものであってもよいし、３層以上の複数層の金属層又は導電層が積層された配線構造を有するものであってもよい。
In the semiconductor device shown in each of the above-described embodiments, the
以上、本発明のいくつかの実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲に記載された発明とその均等の範囲を含むものである。 As mentioned above, although some embodiment of this invention was described, this invention is not limited to embodiment mentioned above, It includes the invention described in the claim, and its equivalent range.
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。 Hereinafter, the invention described in the scope of claims of the present application will be appended.
（付記）
請求項１に記載の発明は、
半導体基板の一方の面側に外部接続用電極が設けられた半導体装置であって、
前記半導体基板上に、ガイド層を有し、
前記外部接続用電極は、
直円柱状の柱状部と該柱状部の一端側の突出部から構成され、
前記柱状部の周側面は、前記ガイド層に覆われており、
前記突出部は、前記ガイド層から突出しており、
前記外部接続用電極は、前記半導体基板の前記一方の面側から見て、前記ガイド層と対応する領域にはみ出ておらず、
前記柱状部及び前記突出部は、半田材料により一体的に形成されている、
ことを特徴とする半導体装置である。
(Appendix)
The invention described in
A semiconductor device in which an external connection electrode is provided on one side of a semiconductor substrate,
A guide layer on the semiconductor substrate;
The external connection electrode is:
Consists of a right columnar columnar portion and a protruding portion on one end side of the columnar portion,
The peripheral side surface of the columnar part is covered with the guide layer,
The protrusion protrudes from the guide layer;
The external connection electrode does not protrude from a region corresponding to the guide layer as seen from the one surface side of the semiconductor substrate,
The columnar part and the protruding part are integrally formed of a solder material,
This is a semiconductor device.
請求項２に記載の発明は、
前記突出部の高さは、周側面が前記ガイド層に覆われている前記柱状部の高さの２０％以下であることを特徴とする請求項１に記載の半導体装置である。
The invention described in
2. The semiconductor device according to
請求項３に記載の発明は、
前記柱状部の高さは、前記柱状部の径より大きく、且つ、前記突出部の高さは、周側面が前記ガイド層に覆われている前記柱状部の高さの１０％以下であることを特徴とする請求項１に記載の半導体装置である。
請求項４に記載の発明は、
前記外部接続用電極は、前記半導体基板の一方の面に設けられた柱状電極上に形成されており、
前記外部接続用電極の柱状部と前記柱状電極は、前記半導体基板の一方の面から平面視して同一形状である、
ことを特徴とする請求項１乃至３何れか一項に記載の半導体装置である。
The invention according to
The height of the columnar portion is larger than the diameter of the columnar portion, and the height of the protruding portion is 10% or less of the height of the columnar portion whose peripheral side surface is covered with the guide layer. The semiconductor device according to
The invention according to
The external connection electrode is formed on a columnar electrode provided on one surface of the semiconductor substrate,
The columnar part of the external connection electrode and the columnar electrode have the same shape as viewed from one side of the semiconductor substrate,
The semiconductor device according to
請求項５に記載の発明は、
半導体基板の一方の面側に外部接続用電極が設けられた半導体装置の前記外部接続用電極を、回路基板に設けられた接続パッドに接合させて実装する半導体装置の実装構造において、
前記外部接続用電極は、
直円柱状の柱状部と該柱状部の一端側の突出部から構成され、
前記柱状部及び前記突出部は、半田材料により一体的に形成されており、
前記柱状部の周側面は、ガイド層に覆われており、
前記突出部は、前記ガイド層から突出して前記接続パッドに接合されており、
さらに、前記半導体基板の一方の面から平面視した前記突出部の径は、前記柱状部を前記半導体基板の一方の面から平面視した径の１１０％以下である、
ことを特徴とする半導体装置の実装構造である。
請求項６に記載の発明は、
半導体基板の一方の面側に外部接続用電極が設けられた半導体装置の前記外部接続用電極を、回路基板に設けられた接続パッドに接合させて実装する半導体装置の実装構造において、
前記外部接続用電極は、
直円柱状の柱状部と該柱状部の一端側の突出部から構成され、
前記柱状部及び前記突出部は、半田材料により一体的に形成されており、
前記柱状部の周側面は、ガイド層に覆われており、
前記突出部は、前記ガイド層から突出して前記接続パッドに接合されており、
前記突出部の高さは、周側面が前記ガイド層に覆われている前記柱状部の高さの２０％以下であることを特徴とする半導体装置の実装構造である。
The invention described in
In the mounting structure of the semiconductor device in which the external connection electrode of the semiconductor device in which the external connection electrode is provided on one surface side of the semiconductor substrate is bonded and mounted to the connection pad provided in the circuit board.
The external connection electrode is:
Consists of a right columnar columnar portion and a protruding portion on one end side of the columnar portion,
The columnar part and the protruding part are integrally formed of a solder material,
The peripheral side surface of the columnar part is covered with a guide layer,
The protruding portion protrudes from the guide layer and is bonded to the connection pad,
Furthermore, the diameter of the projecting portion viewed in plan from one surface of the semiconductor substrate is 110% or less of the diameter of the columnar portion viewed in plan from one surface of the semiconductor substrate.
This is a mounting structure of a semiconductor device.
The invention described in
In the mounting structure of the semiconductor device in which the external connection electrode of the semiconductor device in which the external connection electrode is provided on one surface side of the semiconductor substrate is bonded and mounted to the connection pad provided in the circuit board.
The external connection electrode is:
Consists of a right columnar columnar portion and a protruding portion on one end side of the columnar portion,
The columnar part and the protruding part are integrally formed of a solder material,
The peripheral side surface of the columnar part is covered with a guide layer,
The protruding portion protrudes from the guide layer and is bonded to the connection pad,
The height of the protruding portion is 20% or less of the height of the columnar portion whose peripheral side surface is covered with the guide layer.
請求項７に記載の発明は、
前記外部接続用電極は、前記半導体基板の一方の面に設けられた柱状電極上に形成されており、
前記外部接続用電極の柱状部と前記柱状電極は、前記半導体基板の一方の面から平面視して同一形状である、
ことを特徴とする請求項５又は６に記載の半導体装置の実装構造である。
The invention described in
The external connection electrode is formed on a columnar electrode provided on one surface of the semiconductor substrate,
The columnar part of the external connection electrode and the columnar electrode have the same shape as viewed from one side of the semiconductor substrate,
7. A semiconductor device mounting structure according to
請求項８に記載の発明は、
請求項１乃至４何れか一項に記載の半導体装置を用意する第１工程と、
前記半導体装置の前記外部接続用電極を、接続パッドを表面に有した回路基板の前記接続パッドに接合する第２工程と、
を含むことを特徴とする半導体装置の製造方法である。
The invention according to
A first step of preparing the semiconductor device according to
A second step of bonding the external connection electrode of the semiconductor device to the connection pad of a circuit board having a connection pad on the surface;
A method for manufacturing a semiconductor device, comprising:
請求項９に記載の発明は、
前記第１工程において用意する半導体装置の外部接続用電極は、直円柱状の柱状部と該柱状部の一端側の突出部を有しており、
かつ、前記第２工程において前記回路基板の接続パッドに接合される前記突出部について、当該突出部を前記半導体基板の一方の面から平面視した径は、周側面が前記ガイド層に覆われている前記柱状部の径の１１０％以下である、
ことを特徴とする請求項８に記載の半導体装置の製造方法である。
The invention according to
The external connection electrode of the semiconductor device prepared in the first step has a right columnar columnar portion and a protruding portion on one end side of the columnar portion,
And as for the diameter of the protrusion that is bonded to the connection pad of the circuit board in the second step when the protrusion is viewed in plan from one surface of the semiconductor substrate, the peripheral side surface is covered by the guide layer. 110% or less of the diameter of the columnar part
The method of manufacturing a semiconductor device according to
請求項１０に記載の発明は、
一方の面に導通部を備えた半導体基板を準備し、
前記導通部の端部が露出する開口部を有するガイド層を形成し、
前記開口部内に、前記導通部の端部に一方の端部が接続され、他方の端部が前記ガイド層から突出する外部接続用電極を形成する半導体装置の製造方法であって、
前記外部接続用電極は、直円柱状の柱状部と該柱状部の一端側の突出部から構成され、
前記柱状部の周側面は前記ガイド層に覆われており、
前記突出部は、前記半導体基板を前記一方の面から平面視して、前記柱状部の形成領域の範囲内で、前記ガイド層から突出するように形成されており、
前記柱状部と前記突出部は、半田材料により一体的に形成される、
ことを特徴とする半導体装置の製造方法である。
請求項１１に記載の発明は、
前記外部接続用電極は、前記半導体基板の一方の面に設けられた柱状電極上に形成されており、
前記外部接続用電極の柱状部と前記柱状電極は、前記半導体基板の一方の面から平面視して同一形状である、
ことを特徴とする請求項１０に記載の半導体装置の製造方法である。
請求項１２に記載の発明は、
前記外部接続用電極を、接続パッドを表面に有した回路基板の前記接続パッドに接合するとともに、
前記半導体基板の一方の面から平面視した前記突出部の径は、周側面が前記ガイド層に覆われている前記柱状部の径の１１０％以下である、
ことを特徴とする請求項１０又は１１に記載の半導体装置の製造方法である。
請求項１３に記載の発明は、
前記外部接続用電極を、接続パッドを表面に有した回路基板の前記接続パッドに接合するとともに、
前記突出部の前記ガイド層から突出した部分の高さは、周側面が前記ガイド層に覆われている前記柱状部の高さの２０％以下である、
ことを特徴とする請求項１０乃至１２の何れか一項に記載の半導体装置の製造方法である。
The invention according to
Prepare a semiconductor substrate with a conducting part on one side,
Forming a guide layer having an opening through which an end of the conducting portion is exposed;
A method of manufacturing a semiconductor device, wherein one end is connected to an end of the conducting portion in the opening, and the other end forms an external connection electrode protruding from the guide layer,
The external connection electrode is composed of a right columnar columnar portion and a protruding portion on one end side of the columnar portion,
The peripheral side surface of the columnar part is covered with the guide layer,
The protruding portion is formed so as to protrude from the guide layer within a range of the columnar portion in a plan view of the semiconductor substrate from the one surface,
The columnar part and the protruding part are integrally formed of a solder material,
This is a method for manufacturing a semiconductor device.
The invention according to
The external connection electrode is formed on a columnar electrode provided on one surface of the semiconductor substrate,
The columnar part of the external connection electrode and the columnar electrode have the same shape as viewed from one side of the semiconductor substrate,
The method of manufacturing a semiconductor device according to
The invention according to
Bonding the external connection electrode to the connection pad of the circuit board having a connection pad on the surface,
The diameter of the protruding portion in plan view from one surface of the semiconductor substrate is 110% or less of the diameter of the columnar portion whose peripheral side surface is covered with the guide layer.
12. The method of manufacturing a semiconductor device according to
The invention according to
Bonding the external connection electrode to the connection pad of the circuit board having a connection pad on the surface,
The height of the protruding portion of the protruding portion from the guide layer is 20% or less of the height of the columnar portion whose peripheral side surface is covered by the guide layer.
13. The method of manufacturing a semiconductor device according to
１０ 半導体装置
１０−１ 半導体装置
１１ 半導体基板
１２ 接続パッド
１３ パッシベーション膜
１４ 保護膜
１５ 配線
１６ 柱状電極
１７ 封止層
１８ 外部接続用電極
１８ｂ 半田ボール
１８ｂ−１ 半田ボール
１８ｂ−２ 半田ボール
１８ｃ クラック
１９ ガイド層
１９ｈ 開口部
１９ｍ 接合開口部
２０ 半田バンプ
２１ 半導体ウエハ
３１ 回路基板
３２ 接続パッド
DESCRIPTION OF
本発明に係る半導体装置は、
半導体基板の一方の面側に直円柱状の柱状電極が設けられるとともに、前記柱状電極上に外部接続用電極が設けられた半導体装置であって、
前記外部接続用電極は、
直円柱状の柱状部と該柱状部の一端側の上部から構成され、
前記外部接続用電極の柱状部と前記柱状電極は、前記半導体基板の一方の面から平面視して同一形状であり、
前記上部は、前記半導体基板の前記一方の面側から平面視して、前記柱状部の平面形状の範囲内において、また側面視して前記柱状部の一端側から突出して形成されており、
前記上部の高さは、前記柱状部の高さの２０％以下であり、
前記柱状部及び前記上部は、半田材料により一体的に形成されている、
ことを特徴とする。
A semiconductor device according to the present invention includes:
A semiconductor device in which a right columnar columnar electrode is provided on one surface side of a semiconductor substrate, and an external connection electrode is provided on the columnar electrode ,
The external connection electrode is:
Consists of a right columnar columnar part and an upper part on one end side of the columnar part,
The columnar portion of the external connection electrode and the columnar electrode have the same shape in plan view from one surface of the semiconductor substrate,
The upper portion is formed so as to project from one end side of the columnar portion in a plan view from the one surface side of the semiconductor substrate, in a range of the planar shape of the columnar portion, and in a side view,
The height of the upper part is 20% or less of the height of the columnar part,
The columnar part and the upper part are integrally formed of a solder material,
It is characterized by that.
本発明に係る半導体装置の実装構造は、
半導体基板の一方の面側に導通部が設けられるとともに、前記導通部上に外部接続用電極が設けられた半導体装置の前記外部接続用電極を、基板に設けられた接続パッドに接合させて実装する半導体装置の実装構造において、
前記外部接続用電極は、
直円柱状の柱状部と該柱状部の一端側の上部から構成され、
前記基板と前記半導体装置の間には樹脂層が形成され、前記外部接続用電極の柱状部の周側面は、該樹脂層により覆われており、
前記柱状部及び前記上部は、半田材料により一体的に形成されており、
前記上部は、側面視して前記柱状部の一端側から突出して形成されて前記接続パッドに接合されており、
さらに、前記半導体基板の一方の面から平面視した前記上部の径は、前記柱状部を前記半導体基板の一方の面から平面視した径の１１０％以下である、
ことを特徴とする。
本発明に係る半導体装置の実装構造は、
半導体基板の一方の面側に直円柱状の柱状電極を設けるとともに、前記柱状電極上に外部接続用電極が設けられた半導体装置の前記外部接続用電極を、基板に設けられた接続パッドに接合させて実装する半導体装置の実装構造において、
前記外部接続用電極は、
直円柱状の柱状部と該柱状部の一端側の上部から構成され、
前記外部接続用電極の柱状部と前記柱状電極は、前記半導体基板の一方の面から平面視して同一形状であり、
前記基板と前記半導体装置の間には樹脂層が形成され、前記外部接続用電極の柱状部の周側面は、該樹脂層により覆われており、
前記柱状部及び前記上部は、半田材料により一体的に形成されており、
前記上部は、側面視して前記柱状部の一端側から突出して形成されて前記接続パッドに接合されており、
さらに、前記半導体基板の一方の面から平面視した前記上部の径は、前記柱状部を前記半導体基板の一方の面から平面視した径の１１０％以下である、
ことを特徴とする。
本発明に係る半導体装置の製造方法は、
請求項１に記載の半導体装置を用意する第１工程と、
前記半導体装置の前記外部接続用電極を、接続パッドを表面に有した基板の前記接続パッドに接合する第２工程と、を含む半導体装置の製造方法であって、
前記接合時に、前記外部接続用電極の柱状部の周側面が樹脂層により覆われていることを特徴とする。
本発明に係る半導体装置の製造方法は、
一方の面に導通部と、前記導通部の端部が露出する開口部とを有する絶縁樹脂層を備えた半導体基板を準備し、
前記開口部内に、前記導通部の端部に一方の端部が接続された外部接続用電極を形成する半導体装置の製造方法であって、
前記外部接続用電極は、直円柱状の柱状部と該柱状部の一端側の上部から構成され、
前記上部は、前記半導体基板を前記一方の面から平面視して、前記柱状部の形成領域の範囲内に形成されており、
前記上部の高さは、前記柱状部の高さの２０％以下であり、
前記柱状部と前記上部は、半田材料により一体的に形成される、
ことを特徴とする。
本発明に係る半導体装置の製造方法は、
一方の面に直円柱状の柱状電極と、前記柱状電極の端部が露出する開口部とを有する絶縁樹脂層を備えた半導体基板を準備し、
前記開口部内に、前記柱状電極の端部に一方の端部が接続された外部接続用電極を形成する半導体装置の製造方法であって、
前記外部接続用電極は、直円柱状の柱状部と該柱状部の一端側から突出する上部から構成され、
前記外部接続用電極の柱状部と前記柱状電極は、前記半導体基板の一方の面から平面視して同一形状であり、
前記上部は、前記半導体基板を前記一方の面から平面視して、前記柱状部の形成領域の範囲内に形成されており、
前記柱状部と前記上部は、半田材料により一体的に形成する、
ことを特徴とする。
The mounting structure of the semiconductor device according to the present invention is as follows:
A conductive portion is provided on one surface side of the semiconductor substrate, and the external connection electrode of the semiconductor device in which the external connection electrode is provided on the conductive portion is bonded to a connection pad provided on the substrate. In the mounting structure of the semiconductor device
The external connection electrode is:
Consists of a right columnar columnar part and an upper part on one end side of the columnar part,
A resin layer is formed between the substrate and the semiconductor device, and the peripheral side surface of the columnar portion of the external connection electrode is covered with the resin layer,
The columnar part and the upper part are integrally formed of a solder material,
The upper part is formed to project from one end side of the columnar part in a side view and is joined to the connection pad,
Furthermore, the diameter of the upper part when viewed from one surface of the semiconductor substrate is 110% or less of the diameter when the columnar part is viewed from one surface of the semiconductor substrate.
It is characterized by that.
The mounting structure of the semiconductor device according to the present invention is as follows:
A cylindrical columnar electrode is provided on one surface side of the semiconductor substrate, and the external connection electrode of the semiconductor device in which the external connection electrode is provided on the columnar electrode is bonded to a connection pad provided on the substrate. In the mounting structure of the semiconductor device to be mounted,
The external connection electrode is:
Consists of a right columnar columnar part and an upper part on one end side of the columnar part,
The columnar portion of the external connection electrode and the columnar electrode have the same shape in plan view from one surface of the semiconductor substrate,
A resin layer is formed between the substrate and the semiconductor device, and the peripheral side surface of the columnar portion of the external connection electrode is covered with the resin layer,
The columnar part and the upper part are integrally formed of a solder material,
The upper part is formed to project from one end side of the columnar part in a side view and is joined to the connection pad,
Furthermore, the diameter of the upper part when viewed from one surface of the semiconductor substrate is 110% or less of the diameter when the columnar part is viewed from one surface of the semiconductor substrate.
It is characterized by that.
A method for manufacturing a semiconductor device according to the present invention includes:
A first step of preparing the semiconductor device according to
A second step of bonding the external connection electrode of the semiconductor device to the connection pad of a substrate having a connection pad on its surface, and a method of manufacturing a semiconductor device ,
At the time of joining, the peripheral side surface of the columnar portion of the external connection electrode is covered with a resin layer .
A method for manufacturing a semiconductor device according to the present invention includes:
Preparing a semiconductor substrate provided with an insulating resin layer having a conductive portion on one surface and an opening from which an end of the conductive portion is exposed;
A method of manufacturing a semiconductor device, wherein an external connection electrode having one end connected to an end of the conductive portion is formed in the opening.
The external connection electrode is composed of a right columnar columnar part and an upper part on one end side of the columnar part,
The upper part is formed in a range of the columnar part formation region in plan view of the semiconductor substrate from the one surface;
The height of the upper part is 20% or less of the height of the columnar part,
The columnar part and the upper part are integrally formed of a solder material.
It is characterized by that.
A method for manufacturing a semiconductor device according to the present invention includes:
Preparing a semiconductor substrate provided with an insulating resin layer having a columnar electrode having a right cylindrical shape on one surface and an opening from which an end of the columnar electrode is exposed;
A method of manufacturing a semiconductor device, wherein an external connection electrode having one end connected to an end of the columnar electrode is formed in the opening.
The external connection electrode comprises a right columnar columnar part and an upper part protruding from one end side of the columnar part,
The columnar portion of the external connection electrode and the columnar electrode have the same shape in plan view from one surface of the semiconductor substrate,
The upper part is formed in a range of the columnar part formation region in plan view of the semiconductor substrate from the one surface;
The columnar part and the upper part are integrally formed of a solder material.
It is characterized by that.
Claims (13)
前記半導体基板上に、ガイド層を有し、
前記外部接続用電極は、
直円柱状の柱状部と該柱状部の一端側の突出部から構成され、
前記柱状部の周側面は、前記ガイド層に覆われており、
前記突出部は、前記ガイド層から突出しており、
前記外部接続用電極は、前記半導体基板の前記一方の面側から見て、前記ガイド層と対応する領域にはみ出ておらず、
前記柱状部及び前記突出部は、半田材料により一体的に形成されている、
ことを特徴とする半導体装置。 A semiconductor device in which an external connection electrode is provided on one side of a semiconductor substrate,
A guide layer on the semiconductor substrate;
The external connection electrode is:
Consists of a right columnar columnar portion and a protruding portion on one end side of the columnar portion,
The peripheral side surface of the columnar part is covered with the guide layer,
The protrusion protrudes from the guide layer;
The external connection electrode does not protrude from a region corresponding to the guide layer as seen from the one surface side of the semiconductor substrate,
The columnar part and the protruding part are integrally formed of a solder material,
A semiconductor device.
前記外部接続用電極の柱状部と前記柱状電極は、前記半導体基板の一方の面から平面視して同一形状である、
ことを特徴とする請求項１乃至３何れか一項に記載の半導体装置。 The external connection electrode is formed on a columnar electrode provided on one surface of the semiconductor substrate,
The columnar part of the external connection electrode and the columnar electrode have the same shape as viewed from one side of the semiconductor substrate,
The semiconductor device according to claim 1, wherein:
前記外部接続用電極は、
直円柱状の柱状部と該柱状部の一端側の突出部から構成され、
前記柱状部及び前記突出部は、半田材料により一体的に形成されており、
前記柱状部の周側面は、ガイド層に覆われており、
前記突出部は、前記ガイド層から突出して前記接続パッドに接合されており、
さらに、前記半導体基板の一方の面から平面視した前記突出部の径は、前記柱状部を前記半導体基板の一方の面から平面視した径の１１０％以下である、
ことを特徴とする半導体装置の実装構造。 In the mounting structure of the semiconductor device in which the external connection electrode of the semiconductor device in which the external connection electrode is provided on one surface side of the semiconductor substrate is bonded and mounted to the connection pad provided in the circuit board.
The external connection electrode is:
Consists of a right columnar columnar portion and a protruding portion on one end side of the columnar portion,
The columnar part and the protruding part are integrally formed of a solder material,
The peripheral side surface of the columnar part is covered with a guide layer,
The protruding portion protrudes from the guide layer and is bonded to the connection pad,
Furthermore, the diameter of the projecting portion viewed in plan from one surface of the semiconductor substrate is 110% or less of the diameter of the columnar portion viewed in plan from one surface of the semiconductor substrate.
A mounting structure of a semiconductor device.
前記外部接続用電極は、
直円柱状の柱状部と該柱状部の一端側の突出部から構成され、
前記柱状部及び前記突出部は、半田材料により一体的に形成されており、
前記柱状部の周側面は、ガイド層に覆われており、
前記突出部は、前記ガイド層から突出して前記接続パッドに接合されており、
前記突出部の高さは、周側面が前記ガイド層に覆われている前記柱状部の高さの２０％以下であることを特徴とする半導体装置の実装構造。 In the mounting structure of the semiconductor device in which the external connection electrode of the semiconductor device in which the external connection electrode is provided on one surface side of the semiconductor substrate is bonded and mounted to the connection pad provided in the circuit board.
The external connection electrode is:
Consists of a right columnar columnar portion and a protruding portion on one end side of the columnar portion,
The columnar part and the protruding part are integrally formed of a solder material,
The peripheral side surface of the columnar part is covered with a guide layer,
The protruding portion protrudes from the guide layer and is bonded to the connection pad,
The semiconductor device mounting structure is characterized in that a height of the protruding portion is 20% or less of a height of the columnar portion whose peripheral side surface is covered with the guide layer.
前記外部接続用電極の柱状部と前記柱状電極は、前記半導体基板の一方の面から平面視して同一形状である、
ことを特徴とする請求項５又は６に記載の半導体装置の実装構造。 The external connection electrode is formed on a columnar electrode provided on one surface of the semiconductor substrate,
The columnar part of the external connection electrode and the columnar electrode have the same shape as viewed from one side of the semiconductor substrate,
7. The semiconductor device mounting structure according to claim 5, wherein the semiconductor device mounting structure is a semiconductor device mounting structure.
前記半導体装置の前記外部接続用電極を、接続パッドを表面に有した回路基板の前記接続パッドに接合する第２工程と、
を含むことを特徴とする半導体装置の製造方法。 A first step of preparing the semiconductor device according to claim 1;
A second step of bonding the external connection electrode of the semiconductor device to the connection pad of a circuit board having a connection pad on the surface;
A method for manufacturing a semiconductor device, comprising:
かつ、前記第２工程において前記回路基板の接続パッドに接合される前記突出部について、当該突出部を前記半導体基板の一方の面から平面視した径は、周側面が前記ガイド層に覆われている前記柱状部の径の１１０％以下である、
ことを特徴とする請求項８に記載の半導体装置の製造方法。 The external connection electrode of the semiconductor device prepared in the first step has a right columnar columnar portion and a protruding portion on one end side of the columnar portion,
And as for the diameter of the protrusion that is bonded to the connection pad of the circuit board in the second step when the protrusion is viewed in plan from one surface of the semiconductor substrate, the peripheral side surface is covered by the guide layer. 110% or less of the diameter of the columnar part
The method for manufacturing a semiconductor device according to claim 8.
前記導通部の端部が露出する開口部を有するガイド層を形成し、
前記開口部内に、前記導通部の端部に一方の端部が接続され、他方の端部が前記ガイド層から突出する外部接続用電極を形成する半導体装置の製造方法であって、
前記外部接続用電極は、直円柱状の柱状部と該柱状部の一端側の突出部から構成され、
前記柱状部の周側面は前記ガイド層に覆われており、
前記突出部は、前記半導体基板を前記一方の面から平面視して、前記柱状部の形成領域の範囲内で、前記ガイド層から突出するように形成されており、
前記柱状部と前記突出部は、半田材料により一体的に形成される、
ことを特徴とする半導体装置の製造方法。 Prepare a semiconductor substrate with a conducting part on one side,
Forming a guide layer having an opening through which an end of the conducting portion is exposed;
A method of manufacturing a semiconductor device, wherein one end is connected to an end of the conducting portion in the opening, and the other end forms an external connection electrode protruding from the guide layer,
The external connection electrode is composed of a right columnar columnar portion and a protruding portion on one end side of the columnar portion,
The peripheral side surface of the columnar part is covered with the guide layer,
The protruding portion is formed so as to protrude from the guide layer within a range of the columnar portion in a plan view of the semiconductor substrate from the one surface,
The columnar part and the protruding part are integrally formed of a solder material,
A method for manufacturing a semiconductor device.
前記外部接続用電極の柱状部と前記柱状電極は、前記半導体基板の一方の面から平面視して同一形状である、
ことを特徴とする請求項１０に記載の半導体装置の製造方法。 The external connection electrode is formed on a columnar electrode provided on one surface of the semiconductor substrate,
The columnar part of the external connection electrode and the columnar electrode have the same shape as viewed from one side of the semiconductor substrate,
The method of manufacturing a semiconductor device according to claim 10.
前記半導体基板の一方の面から平面視した前記突出部の径は、周側面が前記ガイド層に覆われている前記柱状部の径の１１０％以下である、
ことを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。 Bonding the external connection electrode to the connection pad of the circuit board having a connection pad on the surface,
The diameter of the protruding portion in plan view from one surface of the semiconductor substrate is 110% or less of the diameter of the columnar portion whose peripheral side surface is covered with the guide layer.
12. The method of manufacturing a semiconductor device according to claim 10, wherein the method is a semiconductor device.
前記突出部の前記ガイド層から突出した部分の高さは、周側面が前記ガイド層に覆われている前記柱状部の高さの２０％以下である、
ことを特徴とする請求項１０乃至１２の何れか一項に記載の半導体装置の製造方法。 Bonding the external connection electrode to the connection pad of the circuit board having a connection pad on the surface,
The height of the protruding portion of the protruding portion from the guide layer is 20% or less of the height of the columnar portion whose peripheral side surface is covered by the guide layer.
13. The method for manufacturing a semiconductor device according to claim 10, wherein the method is a semiconductor device manufacturing method.
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