JP2015165543A - semiconductor device - Google Patents

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佳史 安田
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Abstract

PROBLEM TO BE SOLVED: To provide a technology which inhibits a short circuit caused by a residual metal.SOLUTION: A semiconductor device 1 includes: a semiconductor substrate 10 on which an IGBT is formed; a gate electrode 20 of the IGBT which is formed on the semiconductor substrate 10; an insulation film 50 which covers the gate electrode 20 and the semiconductor substrate 10 from above; and an emitter electrode 30 formed on the insulation film 50. The semiconductor device 1 includes gate wiring 40 which is formed on the insulation film 50, separated from the emitter electrode 30, and contacts with the gate electrode 20. A first step part 54 is formed on an area of an upper surface of the insulation film 50 which is located between a portion located on the gate electrode 20 and a portion located on the semiconductor substrate 10. The emitter electrode 30 covers the first step part 54 and the gate wiring 40 does not cover the first step part 54.

Description

本明細書に開示の技術は、半導体装置に関する。   The technology disclosed in this specification relates to a semiconductor device.

特許文献１には、半導体基板と、半導体基板の上に形成された電極と、電極に接続された配線とを備える半導体装置が開示されている。   Patent Document 1 discloses a semiconductor device including a semiconductor substrate, an electrode formed on the semiconductor substrate, and a wiring connected to the electrode.

特開昭６３−１０４４４８号公報JP-A 63-104448

上記の半導体装置では、半導体基板の上に形成された電極と配線を接続するために、電極と配線の間にバリアメタルを形成する。また、不要なバリアメタルについては、エッチング等により除去する。しかしながら、不要なバリアメタルを除去するときに、その一部が除去されずに残渣として残ることがある。このような金属の残渣は、電気ショートの原因になることがある。そこで本明細書は、金属の残渣によるショートを抑制することができる半導体装置を提供することを目的とする。   In the above semiconductor device, a barrier metal is formed between the electrode and the wiring in order to connect the wiring formed on the semiconductor substrate. Unnecessary barrier metal is removed by etching or the like. However, when removing an unnecessary barrier metal, a part of the barrier metal may remain as a residue without being removed. Such metal residues can cause electrical shorts. Therefore, an object of the present specification is to provide a semiconductor device capable of suppressing a short circuit due to a metal residue.

本明細書に開示する半導体装置は、第１スイッチング素子が形成された半導体基板と、前記半導体基板の上に形成されている前記第１スイッチング素子のゲート電極と、前記ゲート電極および前記半導体基板を上から覆う絶縁膜と、前記絶縁膜の上に形成された第１導電性部材と、を備えている。また、半導体装置は、前記絶縁膜の上に形成されており、前記第１導電性部材から離間しており、前記ゲート電極に接触するゲート配線を備えている。前記絶縁膜の上面には、前記ゲート電極上に位置する部分と、前記半導体基板上に位置する部分の間に段差部が形成されている。前記第１導電性部材が前記段差部を覆っており、前記ゲート配線が前記段差部を覆っていない。   A semiconductor device disclosed in this specification includes a semiconductor substrate on which a first switching element is formed, a gate electrode of the first switching element formed on the semiconductor substrate, the gate electrode, and the semiconductor substrate. An insulating film covering from above; and a first conductive member formed on the insulating film. The semiconductor device includes a gate wiring formed on the insulating film, spaced apart from the first conductive member, and in contact with the gate electrode. A step portion is formed on the upper surface of the insulating film between a portion located on the gate electrode and a portion located on the semiconductor substrate. The first conductive member covers the step portion, and the gate wiring does not cover the step portion.

上述した金属の残渣は、絶縁膜の段差部に残存し易い。このような構成によれば、段差部に金属の残渣が堆積しているときに、第１導電性部材が残渣に接触する一方で、ゲート配線が残渣に接触しない。その結果、段差部に残る残渣を介して第１導電性部材とゲート配線がショートすることを抑制できる。   The metal residue described above tends to remain in the step portion of the insulating film. According to such a configuration, when a metal residue is deposited on the step portion, the first conductive member contacts the residue, while the gate wiring does not contact the residue. As a result, it is possible to suppress the first conductive member and the gate wiring from being short-circuited through the residue remaining in the step portion.

エミッタ電極およびゲート配線が形成された状態の半導体装置を平面視した（半導体基板の上面に垂直な方向から視た）図である。It is the figure which looked at the semiconductor device in the state where the emitter electrode and gate wiring were formed (viewed from the direction perpendicular | vertical to the upper surface of a semiconductor substrate). 図１のII-II断面図である。It is II-II sectional drawing of FIG. 図１のIII-III断面図である。FIG. 3 is a sectional view taken along line III-III in FIG. 1. 図１のIV-IV断面図である。It is IV-IV sectional drawing of FIG. 図１の要部Vの拡大図である。It is an enlarged view of the principal part V of FIG. エミッタ電極、ゲート配線およびセンス電極が形成された状態の半導体装置を平面視した（半導体基板の上面に垂直な方向から視た）図である。It is the figure which looked at the semiconductor device in the state where the emitter electrode, the gate wiring, and the sense electrode were formed (viewed from a direction perpendicular to the upper surface of the semiconductor substrate). 図６のVII-VII断面図である。It is VII-VII sectional drawing of FIG. 図６のVIII-VIII断面図である。It is VIII-VIII sectional drawing of FIG. 図６の要部IXの拡大図である。It is an enlarged view of the principal part IX of FIG. 他の実施形態の図９に対応する図である。It is a figure corresponding to FIG. 9 of other embodiment.

以下に説明する実施形態の主要な特徴を列記する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものである。   The main features of the embodiments described below are listed. Note that the technical elements described below are independent technical elements, and exhibit technical usefulness alone or in various combinations.

（特徴１）半導体装置において、ゲート配線が、ゲート電極上に位置する部分の上に形成されていてもよい。   (Feature 1) In the semiconductor device, the gate wiring may be formed on a portion located on the gate electrode.

（特徴２）第１導電性部材が、前記第１スイッチング素子の負極電極であってもよい。   (Feature 2) The first conductive member may be a negative electrode of the first switching element.

（特徴３）半導体基板に、第２スイッチング素子が形成されており、第１導電性部材が、第２スイッチング素子の負極電極であってもよい。   (Feature 3) The second switching element may be formed on the semiconductor substrate, and the first conductive member may be the negative electrode of the second switching element.

（特徴４）負極電極は、第１領域と、第１領域から間隔をあけて形成された第２領域と、前記第１領域と前記第２領域を接続する接続領域と、を備えていてもよい。前記接続領域が前記段差部を覆っていてもよい。   (Feature 4) The negative electrode may include a first region, a second region formed at a distance from the first region, and a connection region connecting the first region and the second region. Good. The connection region may cover the step portion.

［第１実施形態］
以下、実施形態について添付図面を参照して説明する。実施形態に係る半導体装置１は図１に示すように、エミッタ電極３０（第１導電性部材の一例）およびゲート配線４０を備えている。また、半導体装置１は、図１の断面図である図２から図４に示すように、半導体基板１０、ゲート電極２０、および絶縁膜５０を備えている。 [First Embodiment]
Hereinafter, embodiments will be described with reference to the accompanying drawings. As shown in FIG. 1, the semiconductor device 1 according to the embodiment includes an emitter electrode 30 (an example of a first conductive member) and a gate wiring 40. The semiconductor device 1 includes a semiconductor substrate 10, a gate electrode 20, and an insulating film 50, as shown in FIGS. 2 to 4 which are cross-sectional views of FIG.

図示していないが、半導体基板１０には、ＩＧＢＴが形成されている。エミッタ電極３０は、ＩＧＢＴのエミッタ電極である。エミッタ電極３０は、半導体装置１の上面に露出するように形成されている。エミッタ電極３０は負極電極である。図１に示すように、平面視においてエミッタ電極３０は、第１領域３１、第２領域３２、第３領域３３、および接続領域３４を備えている。第１領域３１と第２領域３２は隣り合って形成されている。第１領域３１と第２領域３２は間隔をあけて形成されている。第３領域３３は、第１領域３１及び第２領域３２の周囲に形成されており、第１領域３１及び第２領域３２を取り囲んでいる。接続領域３４は、第１領域３１、第２領域３２及び第３領域３３を互いに接続している。   Although not shown, an IGBT is formed on the semiconductor substrate 10. The emitter electrode 30 is an emitter electrode of the IGBT. The emitter electrode 30 is formed so as to be exposed on the upper surface of the semiconductor device 1. The emitter electrode 30 is a negative electrode. As shown in FIG. 1, the emitter electrode 30 includes a first region 31, a second region 32, a third region 33, and a connection region 34 in plan view. The first region 31 and the second region 32 are formed adjacent to each other. The first region 31 and the second region 32 are formed with a space therebetween. The third region 33 is formed around the first region 31 and the second region 32, and surrounds the first region 31 and the second region 32. The connection region 34 connects the first region 31, the second region 32, and the third region 33 to each other.

ゲート配線４０は、上述したＩＧＢＴのゲート電極２０に繋がる配線である。ゲート配線４０は、半導体装置１の上面に露出するように形成されている。ゲート配線４０は平面視において、第１領域４１、第２領域４２、及び第３領域４３を備えている。ゲート配線４０の第１領域４１は、エミッタ電極３０の第１領域３１の周囲に形成されており、エミッタ電極３０の第１領域３１を取り囲んでいる。ゲート配線４０の第１領域４１は、エミッタ電極３０の第１領域３１と第３領域３３の間に形成されている。ゲート配線４０の第２領域４２は、エミッタ電極３０の第２領域３２の周囲に形成されており、エミッタ電極３０の第２領域３２を取り囲んでいる。ゲート配線４０の第２領域４２は、エミッタ電極３０の第２領域３２と第３領域３３の間に形成されている。ゲート配線４０の第３領域４３は、エミッタ電極３０の第１領域３１と第２領域３２の間に形成されている。ゲート配線４０の第１領域４１、第２領域４２、及び第３領域４３は、ゲートパッド４４に接続されている。ゲートパッド４４は外部の回路に電気的に接続されている。   The gate wiring 40 is a wiring connected to the gate electrode 20 of the IGBT described above. The gate wiring 40 is formed so as to be exposed on the upper surface of the semiconductor device 1. The gate wiring 40 includes a first region 41, a second region 42, and a third region 43 in plan view. The first region 41 of the gate wiring 40 is formed around the first region 31 of the emitter electrode 30 and surrounds the first region 31 of the emitter electrode 30. The first region 41 of the gate wiring 40 is formed between the first region 31 and the third region 33 of the emitter electrode 30. The second region 42 of the gate wiring 40 is formed around the second region 32 of the emitter electrode 30 and surrounds the second region 32 of the emitter electrode 30. The second region 42 of the gate wiring 40 is formed between the second region 32 and the third region 33 of the emitter electrode 30. The third region 43 of the gate wiring 40 is formed between the first region 31 and the second region 32 of the emitter electrode 30. The first region 41, the second region 42, and the third region 43 of the gate wiring 40 are connected to the gate pad 44. The gate pad 44 is electrically connected to an external circuit.

エミッタ電極３０およびゲート配線４０は平面視において互いに離間して形成されている。エミッタ電極３０およびゲート配線４０は互いに絶縁されている。ゲート配線４０には、エミッタ電極３０とは異なる電位が印加される。   The emitter electrode 30 and the gate wiring 40 are formed apart from each other in plan view. The emitter electrode 30 and the gate wiring 40 are insulated from each other. A potential different from that of the emitter electrode 30 is applied to the gate wiring 40.

図２から図４に示すように、断面視において半導体装置１は、半導体基板１０と、半導体基板１０の上に形成された絶縁膜７０と、絶縁膜７０の上に形成されたゲート電極２０とを備えている。また半導体装置１は、ゲート電極２０および半導体基板１０の上に形成された絶縁膜５０と、絶縁膜５０および半導体基板１０の上に形成されたエミッタ電極３０とを備えている。また半導体装置１は、ゲート電極２０の上に形成されたバリアメタル８０を備えている。ゲート配線４０は、バリアメタル８０の上に形成されている。   As shown in FIGS. 2 to 4, the semiconductor device 1 includes a semiconductor substrate 10, an insulating film 70 formed on the semiconductor substrate 10, and a gate electrode 20 formed on the insulating film 70 in a cross-sectional view. It has. The semiconductor device 1 also includes an insulating film 50 formed on the gate electrode 20 and the semiconductor substrate 10, and an emitter electrode 30 formed on the insulating film 50 and the semiconductor substrate 10. The semiconductor device 1 also includes a barrier metal 80 formed on the gate electrode 20. The gate wiring 40 is formed on the barrier metal 80.

半導体基板１０の材料としては例えばシリコン（Ｓｉ）や炭化ケイ素（ＳｉＣ）等を用いることができる。半導体基板１０の内部には不純物がドープされることによりＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されている。すなわち、半導体基板１０の内部には、ｎ型のエミッタ領域、ｐ型のボディ領域、ｎ−型のドリフト領域及びｐ型のコレクタ領域等（図示省略）が形成されており、これらの領域によってＩＧＢＴが形成されている。より詳細には、半導体基板１０には、面積が大きく大電流が流れるメイン素子（第１スイッチング素子の一例）としてのＩＧＢＴと、面積が小さく小電流が流れるセンス素子（第２スイッチング素子の一例）としてのＩＧＢＴが形成されている。エミッタ電極３０は、メイン素子（第１スイッチング素子の一例）のＩＧＢＴのエミッタ領域に接触している。 As a material of the semiconductor substrate 10, for example, silicon (Si), silicon carbide (SiC), or the like can be used. An IGBT (Insulated Gate Bipolar Transistor) is formed in the semiconductor substrate 10 by doping impurities. That is, an n-type emitter region, a p-type body region, an n − -type drift region, a p-type collector region, and the like (not shown) are formed in the semiconductor substrate 10, and these regions form an IGBT. Is formed. More specifically, the semiconductor substrate 10 includes an IGBT as a main element (an example of a first switching element) having a large area and a large current flowing therein, and a sense element (an example of a second switching element) having a small area and a small current flowing therein. The IGBT is formed. The emitter electrode 30 is in contact with the IGBT emitter region of the main element (an example of the first switching element).

絶縁膜７０は半導体基板１０の上面に部分的に形成されている。絶縁膜７０の材料としては、例えば二酸化ケイ素（ＳｉＯ２）を用いることができる。絶縁膜７０は半導体基板１０とゲート電極２０を絶縁している。 The insulating film 70 is partially formed on the upper surface of the semiconductor substrate 10. As a material of the insulating film 70, for example, silicon dioxide (SiO 2 ) can be used. The insulating film 70 insulates the semiconductor substrate 10 and the gate electrode 20.

ゲート電極２０は絶縁膜７０の上面に形成されている。絶縁膜７０を介して半導体基板１０の上にゲート電極２０が形成されている。ゲート電極２０は厚みｔ２０を有している。ゲート電極２０の材料としては、例えばポリシリコンを用いることができる。   The gate electrode 20 is formed on the upper surface of the insulating film 70. Gate electrode 20 is formed on semiconductor substrate 10 with insulating film 70 interposed therebetween. The gate electrode 20 has a thickness t20. As a material of the gate electrode 20, for example, polysilicon can be used.

絶縁膜５０はゲート電極２０の上面に形成されている。絶縁膜５０はゲート電極２０全体を覆っている。また、絶縁膜５０は半導体基板１０の上面にも形成されている。絶縁膜５０はゲート電極２０及び半導体基板１０を上から覆っている。絶縁膜５０はゲート電極２０の両側の縁部２１を覆っている。絶縁膜５０の材料としては、例えば二酸化ケイ素（ＳｉＯ２）を用いることができる。 The insulating film 50 is formed on the upper surface of the gate electrode 20. The insulating film 50 covers the entire gate electrode 20. The insulating film 50 is also formed on the upper surface of the semiconductor substrate 10. The insulating film 50 covers the gate electrode 20 and the semiconductor substrate 10 from above. The insulating film 50 covers the edge portions 21 on both sides of the gate electrode 20. As a material of the insulating film 50, for example, silicon dioxide (SiO 2 ) can be used.

絶縁膜５０の上面には高位部５２、低位部５３、および第１段差部５４が形成されている。高位部５２は低位部５３よりも上側に位置する。高位部５２、低位部５３、および第１段差部５４はゲート電極２０の厚みｔ２０に起因して形成される。すなわち、高位部５２はゲート電極２０上に位置し、低位部５４は半導体基板１０上（すなわち、ゲート電極２０が存在しない領域の半導体基板１０上）に位置する。第１段差部５４は、高位部５２と低位部５４の境界に形成されている。第１段差部５４の一部に湾曲部５５が形成されている。具体的には、第１段差部５４の側面と低位部５３の境界部の絶縁膜５０の上面には、凹状に湾曲した湾曲部５５が形成されている。図２から図４において絶縁膜５０上の段差部はゲート電極２０の左右両側に形成されているが、本実施形態では図の左側の段差部（第１段差部５４）について説明する。   On the upper surface of the insulating film 50, a high level portion 52, a low level portion 53, and a first stepped portion 54 are formed. The high-order part 52 is located above the low-order part 53. The high-order part 52, the low-order part 53, and the first step part 54 are formed due to the thickness t20 of the gate electrode 20. That is, the high-order part 52 is located on the gate electrode 20 and the low-order part 54 is located on the semiconductor substrate 10 (that is, on the semiconductor substrate 10 in a region where the gate electrode 20 does not exist). The first step portion 54 is formed at the boundary between the high level portion 52 and the low level portion 54. A curved portion 55 is formed in a part of the first step portion 54. Specifically, a curved portion 55 that is curved in a concave shape is formed on the upper surface of the insulating film 50 at the boundary between the side surface of the first step portion 54 and the low-order portion 53. 2 to 4, the stepped portion on the insulating film 50 is formed on both the left and right sides of the gate electrode 20. In the present embodiment, the left-side stepped portion (first stepped portion 54) in the drawing will be described.

図５は図１の要部Vを拡大した図である。なお、図５において、点線及び一点鎖線は、第１段差部５４を表している。図５においてエミッタ電極３０が第１段差部５４を覆う部分では第１段差部５４が点線で示されている。エミッタ電極３０が第１段差部５４を覆わない部分では第１段差部５４が一点鎖線で示されている。エミッタ電極３０と第１段差部５４が重なる部分では平面視したときに第１段差部５４を本来視認できないが、便宜上第１段差部５４を点線で示している。図５に示すように、平面視においてエミッタ電極３０は第１段差部５４と重なる位置に形成されている。   FIG. 5 is an enlarged view of the main part V of FIG. In FIG. 5, the dotted line and the alternate long and short dash line represent the first step portion 54. In FIG. 5, the first step portion 54 is indicated by a dotted line in a portion where the emitter electrode 30 covers the first step portion 54. In a portion where the emitter electrode 30 does not cover the first stepped portion 54, the first stepped portion 54 is indicated by a one-dot chain line. In a portion where the emitter electrode 30 and the first stepped portion 54 overlap, the first stepped portion 54 cannot be visually recognized when viewed in plan, but the first stepped portion 54 is indicated by a dotted line for convenience. As shown in FIG. 5, the emitter electrode 30 is formed at a position overlapping the first step portion 54 in plan view.

絶縁膜５０には開口部５１が形成されている。開口部５１は絶縁膜５０の高位部５２に形成されている。開口部５１は絶縁膜５０を貫通している。図３に示す断面視では絶縁膜５０に開口部５１が形成されていない。   An opening 51 is formed in the insulating film 50. The opening 51 is formed in the high level portion 52 of the insulating film 50. The opening 51 penetrates the insulating film 50. In the cross-sectional view shown in FIG. 3, the opening 51 is not formed in the insulating film 50.

図２及び図４に示すように、開口部５１にはバリアメタル８０が形成されている。バリアメタル８０は開口部５１の内面およびゲート電極２０の上面を覆っている。また、バリアメタル８０は、絶縁膜５０の上面の一部を覆っている。バリアメタル８０を形成するときは、まず絶縁膜５０の上面全体にバリアメタル８０を形成する。その後、バリアメタル８０を選択的にエッチングすることにより不要な部分を除去する。このようにして、開口部５１にバリアメタル８０を形成する。バリアメタル８０を形成すると、絶縁膜５０の段差部５４の湾曲部５５にバリアメタルの残渣８１が堆積することがある。すなわち、絶縁膜５０の上面全体に形成したバリアメタル８０をエッチングするときに、その一部がエッチングされずに湾曲部５５に残存することがある。残渣８１は、バリアメタルの堆積物なので導電性を有している。   As shown in FIGS. 2 and 4, a barrier metal 80 is formed in the opening 51. The barrier metal 80 covers the inner surface of the opening 51 and the upper surface of the gate electrode 20. The barrier metal 80 covers a part of the upper surface of the insulating film 50. When forming the barrier metal 80, first, the barrier metal 80 is formed on the entire upper surface of the insulating film 50. Thereafter, unnecessary portions are removed by selectively etching the barrier metal 80. In this way, the barrier metal 80 is formed in the opening 51. When the barrier metal 80 is formed, a barrier metal residue 81 may be deposited on the curved portion 55 of the stepped portion 54 of the insulating film 50. That is, when the barrier metal 80 formed on the entire upper surface of the insulating film 50 is etched, a part thereof may remain in the curved portion 55 without being etched. The residue 81 is conductive because it is a deposit of barrier metal.

また、絶縁膜５０の開口部５１にはゲート配線４０が充填されている。ゲート配線４０はバリアメタル８０の上に形成されている。ゲート配線４０はバリアメタル８０を介してゲート電極２０に接触している。ゲート配線４０はゲート電極２０に電気的に接続される。ゲート配線４０は、ゲート電極２０の上部に形成されている。したがって、ゲート配線４０は、絶縁膜５０の高位部５２の上に形成されており、低位部５３および第１段差部５４の上には形成されていない。なお、図３に示す断面視では、開口部５１、バリアメタル８０及びゲート配線４０が形成されていない。   The opening 51 of the insulating film 50 is filled with the gate wiring 40. The gate wiring 40 is formed on the barrier metal 80. The gate wiring 40 is in contact with the gate electrode 20 through the barrier metal 80. The gate wiring 40 is electrically connected to the gate electrode 20. The gate wiring 40 is formed on the gate electrode 20. Therefore, the gate wiring 40 is formed on the high level portion 52 of the insulating film 50 and is not formed on the low level portion 53 and the first stepped portion 54. In the cross-sectional view shown in FIG. 3, the opening 51, the barrier metal 80, and the gate wiring 40 are not formed.

また、エミッタ電極３０は、半導体基板１０の上面を覆っている。また、図２に示す断面視では、エミッタ電極３０は、絶縁膜５０の低位部５３と、第１段差部５４と、高位部５２の一部とを覆っている。エミッタ電極３０は、ゲート配線４０から離間して形成されている。図３に示す断面視では、エミッタ電極３０は、絶縁膜５０の低位部５３、第１段差部５４及び高位部５２を覆っている。他方、図４に示す断面視では、エミッタ電極３０は絶縁膜５０の第１段差部５４を覆っていない。図２〜４に示すように、湾曲部５５には、バリアメタルの残渣８１が存在する。図２、３に示すように、エミッタ電極３０と第１段差部５４が重なる部分では、エミッタ電極３０がバリアメタルの残渣８１を覆っている。   The emitter electrode 30 covers the upper surface of the semiconductor substrate 10. 2, the emitter electrode 30 covers the lower portion 53, the first step portion 54, and a part of the higher portion 52 of the insulating film 50. The emitter electrode 30 is formed away from the gate wiring 40. In the cross-sectional view shown in FIG. 3, the emitter electrode 30 covers the lower portion 53, the first step portion 54, and the higher portion 52 of the insulating film 50. On the other hand, in the sectional view shown in FIG. 4, the emitter electrode 30 does not cover the first step portion 54 of the insulating film 50. As shown in FIGS. 2 to 4, there is a barrier metal residue 81 in the curved portion 55. As shown in FIGS. 2 and 3, the emitter electrode 30 covers the barrier metal residue 81 at the portion where the emitter electrode 30 and the first stepped portion 54 overlap each other.

図５に示す平面視において、第１段差部５４は、第３領域４３の近傍ではｙ方向に沿って伸びており、第１領域４１の近傍ではｘ方向に沿って伸びている。一点鎖線に示す位置では、第１段差部５４はエミッタ電極３０に覆われておらず、表面に露出している。すなわち、第１段差部５４は、エミッタ電極３０以外の他の導電性部材に覆われていない。エミッタ電極３０の接続領域３４が第１段差部５４の湾曲部５５を覆っている。   In the plan view shown in FIG. 5, the first step portion 54 extends in the y direction in the vicinity of the third region 43, and extends in the x direction in the vicinity of the first region 41. At the position indicated by the alternate long and short dash line, the first step portion 54 is not covered with the emitter electrode 30 and is exposed on the surface. That is, the first step portion 54 is not covered with a conductive member other than the emitter electrode 30. The connection region 34 of the emitter electrode 30 covers the curved portion 55 of the first step portion 54.

図５に示すように、ゲート配線４０は何れの位置でも第１段差部５４と重ならないように形成されている。すなわち、ゲート配線４０は第１段差部５４を覆っていない。よって、ゲート配線４０は第１段差部５４に堆積しているバリアメタルの残渣８１に接触していない。   As shown in FIG. 5, the gate wiring 40 is formed so as not to overlap the first stepped portion 54 at any position. That is, the gate wiring 40 does not cover the first step portion 54. Therefore, the gate wiring 40 is not in contact with the barrier metal residue 81 deposited on the first step portion 54.

このように、第１段差部５４がエミッタ電極３０によって覆われる一方、第１段差部はゲート配線４０に覆われていない。さらに、第１段差部は、エミッタ電極３０以外の他の導電性部材によって第１段差部５４が覆われることがない。また、図５の範囲外においても、第１段差部５４はエミッタ電極３０以外の他の導電性部材に覆われていない。   As described above, the first step portion 54 is covered with the emitter electrode 30, while the first step portion is not covered with the gate wiring 40. Further, the first step portion 54 is not covered with the conductive member other than the emitter electrode 30. Further, even outside the range of FIG. 5, the first step portion 54 is not covered with a conductive member other than the emitter electrode 30.

上述の説明から明らかなように、上述の構成を備える半導体装置１によれば、エミッタ電極３０が第１段差部５４を覆っているが、ゲート配線４０が第１段差部５４を覆っていない。これにより、第１段差部５４に導電性のバリアメタルの残渣８１が堆積しているときに、エミッタ電極３０が残渣８１に接触するものの、ゲート配線４０が残渣８１に接触しない。その結果、第１段差部５４に残る残渣８１を介してエミッタ電極３０とゲート配線４０が電気的に接続されることがない。したがって、絶縁膜５０の上に残る導電性の残渣８１によってエミッタ電極３０とゲート配線４０がショートすることを抑制できる。また、第１段差部５４はエミッタ電極３０以外の他の導電性部材に覆われていないので、エミッタ電極３０がゲート配線以外の導電性部材とショートすることも抑制される。   As is clear from the above description, according to the semiconductor device 1 having the above-described configuration, the emitter electrode 30 covers the first step portion 54, but the gate wiring 40 does not cover the first step portion 54. Accordingly, when the conductive barrier metal residue 81 is deposited on the first step portion 54, the emitter electrode 30 contacts the residue 81, but the gate wiring 40 does not contact the residue 81. As a result, the emitter electrode 30 and the gate wiring 40 are not electrically connected via the residue 81 remaining in the first step portion 54. Therefore, it is possible to prevent the emitter electrode 30 and the gate wiring 40 from being short-circuited by the conductive residue 81 remaining on the insulating film 50. In addition, since the first step portion 54 is not covered with a conductive member other than the emitter electrode 30, it is possible to suppress the emitter electrode 30 from being short-circuited with a conductive member other than the gate wiring.

また、上記の半導体装置１では、エミッタ電極３０が間隔をあけて形成された第１領域３１および第２領域３２と、第１領域３１と第２領域３２を接続する接続領域３４とを備えている。このような構成によれば、接続領域３４を備えない構成に比べて、絶縁膜５０の上面に形成される第１段差部５４がエミッタ電極３０と重なりやすくなる。よって、第１段差部５４に堆積する残渣８１を介してエミッタ電極３０がゲート配線４０とショートすることを抑制するために、上記の構成が特に効果的になる。   Further, the semiconductor device 1 includes the first region 31 and the second region 32 in which the emitter electrodes 30 are formed at intervals, and the connection region 34 that connects the first region 31 and the second region 32. Yes. According to such a configuration, the first step portion 54 formed on the upper surface of the insulating film 50 is likely to overlap the emitter electrode 30 as compared with a configuration without the connection region 34. Therefore, the above configuration is particularly effective for suppressing the emitter electrode 30 from being short-circuited with the gate wiring 40 through the residue 81 deposited on the first step portion 54.

［第２実施形態］
以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。以下の説明において、上述の説明における構成と同様の構成については同一の符号を付して説明を省略する。上記実施形態ではエミッタ電極３０とゲート配線４０のショートを抑制する構成について説明したが、この構成に限定されるものではない。図６に示すように、第２実施形態に係る半導体装置１は、複数のセンス電極６０（第１導電性部材の他の一例）を更に備えている。複数のセンス電極６０は平面視において、間隔をあけて並んで形成されている。複数のセンス電極６０は、センス素子（第２スイッチング素子の一例）であるＩＧＢＴのエミッタ領域に接続されている。センス電極６０は、エミッタ電極３０の第１領域３１とゲート配線４０の第１領域４１との間、および、エミッタ電極３０の第２領域３２とゲート配線４０の第２領域４２との間に形成されている。センス電極６０は、電流や温度を検知するために用いられる。 [Second Embodiment]
As mentioned above, although one embodiment was described, a specific mode is not limited to the above-mentioned embodiment. In the following description, the same components as those described above are denoted by the same reference numerals, and the description thereof is omitted. In the above embodiment, the configuration for suppressing the short-circuit between the emitter electrode 30 and the gate wiring 40 has been described. However, the configuration is not limited to this configuration. As shown in FIG. 6, the semiconductor device 1 according to the second embodiment further includes a plurality of sense electrodes 60 (another example of the first conductive member). The plurality of sense electrodes 60 are formed side by side in a plan view. The plurality of sense electrodes 60 are connected to an emitter region of an IGBT that is a sense element (an example of a second switching element). The sense electrode 60 is formed between the first region 31 of the emitter electrode 30 and the first region 41 of the gate wiring 40, and between the second region 32 of the emitter electrode 30 and the second region 42 of the gate wiring 40. Has been. The sense electrode 60 is used for detecting current and temperature.

エミッタ電極３０、ゲート配線４０、およびセンス電極６０は、平面視において互いに離間して形成されている。エミッタ電極３０、ゲート配線４０、およびセンス電極６０の間に絶縁膜５０が形成されている。エミッタ電極３０、ゲート配線４０、およびセンス電極６０は互いに絶縁されている。エミッタ電極３０、ゲート配線４０およびセンス電極６０は導電性を有している。エミッタ電極３０、ゲート配線４０およびセンス電極６０には、互いに異なる電位が印加される。   The emitter electrode 30, the gate wiring 40, and the sense electrode 60 are formed apart from each other in plan view. An insulating film 50 is formed between the emitter electrode 30, the gate wiring 40, and the sense electrode 60. The emitter electrode 30, the gate wiring 40, and the sense electrode 60 are insulated from each other. The emitter electrode 30, the gate wiring 40, and the sense electrode 60 have conductivity. Different potentials are applied to the emitter electrode 30, the gate wiring 40 and the sense electrode 60.

図７及び図８に示すように、断面視において半導体装置１は、半導体基板１０と、半導体基板１０の上に形成された絶縁膜７０と、絶縁膜７０の上に形成されたゲート電極２０とを備えている。また半導体装置１は、ゲート電極２０および半導体基板１０の上に形成された絶縁膜５０と、絶縁膜５０および半導体基板１０の上に形成されたエミッタ電極３０とを備えている。また半導体装置１は、ゲート電極２０の上に形成されたバリアメタル８０と、バリアメタル８０の上に形成されたゲート配線４０とを備えている。また半導体装置１は、絶縁膜５０の上に形成されたセンス電極６０を備えている。なお、図８にはゲート電極２０が２つ示されているが、この２つのゲート電極２０は図８に示す断面視において互いに離間しているだけであり、両者は図外において接続されており、同様の構成を有している。本実施系形態では図８に示す左側のゲート電極２０を左側ゲート電極２０ａと称し、右側のゲート電極２０を右側ゲート電極２０ｂと称する。   As shown in FIGS. 7 and 8, the semiconductor device 1 includes a semiconductor substrate 10, an insulating film 70 formed on the semiconductor substrate 10, and a gate electrode 20 formed on the insulating film 70 in a cross-sectional view. It has. The semiconductor device 1 also includes an insulating film 50 formed on the gate electrode 20 and the semiconductor substrate 10, and an emitter electrode 30 formed on the insulating film 50 and the semiconductor substrate 10. The semiconductor device 1 also includes a barrier metal 80 formed on the gate electrode 20 and a gate wiring 40 formed on the barrier metal 80. The semiconductor device 1 also includes a sense electrode 60 formed on the insulating film 50. Although two gate electrodes 20 are shown in FIG. 8, these two gate electrodes 20 are only separated from each other in the sectional view shown in FIG. 8, and they are connected outside the figure. Have the same configuration. In the present embodiment, the left gate electrode 20 shown in FIG. 8 is referred to as a left gate electrode 20a, and the right gate electrode 20 is referred to as a right gate electrode 20b.

図７に示すように、絶縁膜５０の上面には高位部５２、低位部５３、および第２段差部２５４が形成されている。高位部５２、低位部５３、および第２段差部２５４はゲート電極２０の厚みｔ２０に起因して形成される。第２段差部２５４は高位部５２と低位部５３の高さ位置の相違に起因して形成される。図７において絶縁膜５０上の段差部はゲート電極２０の左右両側に形成されているが、本実施形態では図の右側の段差部（第２段差部２５４）について説明する。高位部５２はゲート電極２０の上に形成される。低位部５３及び第２段差部２５４はゲート電極２０の縁部２１の側方に形成される。低位部５３は半導体基板１０の上に形成される。第２段差部２５４は、高位部５２と低位部５３の間に形成される。高位部５２の高さ位置は低位部５３の高さ位置より高い。第２段差部２５４の一部に湾曲部５５が形成されている。   As shown in FIG. 7, a high level portion 52, a low level portion 53, and a second stepped portion 254 are formed on the upper surface of the insulating film 50. The high level portion 52, the low level portion 53, and the second stepped portion 254 are formed due to the thickness t20 of the gate electrode 20. The second step portion 254 is formed due to a difference in height position between the high-order part 52 and the low-order part 53. In FIG. 7, the step portions on the insulating film 50 are formed on the left and right sides of the gate electrode 20, but in this embodiment, the step portion (second step portion 254) on the right side of the drawing will be described. The high level portion 52 is formed on the gate electrode 20. The low-order part 53 and the second step part 254 are formed on the side of the edge part 21 of the gate electrode 20. The low-order part 53 is formed on the semiconductor substrate 10. The second step portion 254 is formed between the high level portion 52 and the low level portion 53. The height position of the high-order part 52 is higher than the height position of the low-order part 53. A curved portion 55 is formed in part of the second step portion 254.

また、図８に示すように、左側ゲート電極２０ａを覆う絶縁膜５０の上面には高位部５２、低位部５３、および第３段差部３５４が形成されている。高位部５２、低位部５３、および第３段差部３５４はゲート電極２０の厚みｔ２０に起因して形成される。第３段差部３５４は高位部５２と低位部５３の高さ位置の相違に起因して形成される。図８において絶縁膜５０上の段差部は左側ゲート電極２０ａの左右両側に形成されているが、本実施形態では図の左側の段差部（第３段差部３５４）について説明する。高位部５２は左側ゲート電極２０ａの上に形成される。低位部５３及び第３段差部３５４は左側ゲート電極２０ａの縁部２１の側方に形成される。第３段差部３５４は、高位部５２と低位部５３の間に形成される。第３段差部３５４の一部に湾曲部５５が形成されている。   Further, as shown in FIG. 8, a high level portion 52, a low level portion 53, and a third stepped portion 354 are formed on the upper surface of the insulating film 50 covering the left gate electrode 20a. The high-order part 52, the low-order part 53, and the third step part 354 are formed due to the thickness t20 of the gate electrode 20. The third step portion 354 is formed due to a difference in height position between the high-order portion 52 and the low-order portion 53. In FIG. 8, the step portions on the insulating film 50 are formed on the left and right sides of the left gate electrode 20a. In the present embodiment, the left step portion (third step portion 354) in the drawing will be described. The high level portion 52 is formed on the left gate electrode 20a. The lower portion 53 and the third step portion 354 are formed on the side of the edge portion 21 of the left gate electrode 20a. The third step portion 354 is formed between the high level portion 52 and the low level portion 53. A curved portion 55 is formed in a part of the third step portion 354.

また、図８に示すように、右側ゲート電極２０ｂを覆う絶縁膜５０の上面には高位部５２、低位部５３、および第４段差部４５４が形成されている。高位部５２、低位部５３、および第４段差部４５４はゲート電極２０の厚みｔ２０に起因して形成される。第４段差部４５４は高位部５２と低位部５３の高さ位置の相違に起因して形成される。図４において絶縁膜５０上の段差部は右側ゲート電極２０ｂの左右両側に形成されているが、本実施形態では図の左側の段差部（第４段差部４５４）について説明する。高位部５２は右側ゲート電極２０ｂの上に形成される。低位部５３及び第４段差部４５４は右側ゲート電極２０ｂの縁部２１の側方に形成される。第４段差部４５４は、高位部５２と低位部５３の間に形成される。第４段差部４５４の一部に湾曲部５５が形成されている。   Further, as shown in FIG. 8, a high level portion 52, a low level portion 53, and a fourth stepped portion 454 are formed on the upper surface of the insulating film 50 covering the right gate electrode 20b. The high-order part 52, the low-order part 53, and the fourth step part 454 are formed due to the thickness t20 of the gate electrode 20. The fourth step portion 454 is formed due to a difference in height position between the high level portion 52 and the low level portion 53. In FIG. 4, the stepped portion on the insulating film 50 is formed on both the left and right sides of the right gate electrode 20b. In this embodiment, the stepped portion on the left side (fourth stepped portion 454) in the drawing will be described. The high level portion 52 is formed on the right gate electrode 20b. The low-order part 53 and the fourth step part 454 are formed on the side of the edge part 21 of the right gate electrode 20b. The fourth step portion 454 is formed between the high level portion 52 and the low level portion 53. A curved portion 55 is formed in a part of the fourth step portion 454.

図７及び図８に示すように、絶縁膜５０開口部５１にはバリアメタル８０が形成されている。バリアメタル８０を形成すると、絶縁膜５０の第２段差部２５４、第３段差部３５４、および第４段差部４５４にバリアメタルの残渣８１が堆積することがある。すなわち、絶縁膜５０の上面全体に形成したバリアメタル８０をエッチングするときに、その一部がエッチングされずに第２段差部２５４、第３段差部３５４、および第４段差部４５４の表面に残存することがある。これにより、第２段差部２５４、第３段差部３５４、および第４段差部４５４に残渣８１が堆積する。残渣８１は、バリアメタルの堆積物なので導電性を有している。   As shown in FIGS. 7 and 8, a barrier metal 80 is formed in the opening 51 of the insulating film 50. When the barrier metal 80 is formed, a barrier metal residue 81 may be deposited on the second step portion 254, the third step portion 354, and the fourth step portion 454 of the insulating film 50. That is, when the barrier metal 80 formed on the entire upper surface of the insulating film 50 is etched, a part of the barrier metal 80 is not etched and remains on the surfaces of the second step portion 254, the third step portion 354, and the fourth step portion 454. There are things to do. As a result, the residue 81 is deposited on the second stepped portion 254, the third stepped portion 354, and the fourth stepped portion 454. The residue 81 is conductive because it is a deposit of barrier metal.

図７に示すように、絶縁膜５０の上面にエミッタ電極３０が形成されている。エミッタ電極３０とゲート配線４０は離間して形成されている。エミッタ電極３０とゲート配線４０は電位が異なっている。エミッタ電極３０は、絶縁膜５０の高位部５２、低位部５３および第２段差部２５４を覆っている。エミッタ電極３０は、第２段差部２５４の上に形成され、第２段差部２５４に堆積しているバリアメタルの残渣８１に接触する。   As shown in FIG. 7, the emitter electrode 30 is formed on the upper surface of the insulating film 50. The emitter electrode 30 and the gate wiring 40 are formed apart from each other. The emitter electrode 30 and the gate wiring 40 have different potentials. The emitter electrode 30 covers the high-order part 52, the low-order part 53, and the second step part 254 of the insulating film 50. The emitter electrode 30 is formed on the second stepped portion 254 and contacts the barrier metal residue 81 deposited on the second stepped portion 254.

図８に示すように、左側ゲート電極２０ａの上の絶縁膜５０の開口部５１にはゲート配線４０が充填されている。ゲート配線４０はバリアメタル８０の上に形成されている。ゲート配線４０はバリアメタル８０を介してゲート電極２０に接触している。ゲート配線４０はゲート電極２０に電気的に接続される。ゲート配線４０は絶縁膜５０の高位部５２、低位部５３および第３段差部３５４の上に形成されている。ゲート配線４０は、絶縁膜５０の第２段差部２５４（図８には図示せず）および第４段差部４５４の上には形成されていない。ゲート配線４０の側方に低位部５３および第４段差部４５４が位置している。ゲート配線４０は、第３段差部３５４の上に形成され、第３段差部３５４に堆積しているバリアメタルの残渣８１に接触する。   As shown in FIG. 8, the gate wiring 40 is filled in the opening 51 of the insulating film 50 on the left gate electrode 20a. The gate wiring 40 is formed on the barrier metal 80. The gate wiring 40 is in contact with the gate electrode 20 through the barrier metal 80. The gate wiring 40 is electrically connected to the gate electrode 20. The gate wiring 40 is formed on the high level portion 52, the low level portion 53 and the third stepped portion 354 of the insulating film 50. The gate wiring 40 is not formed on the second step portion 254 (not shown in FIG. 8) and the fourth step portion 454 of the insulating film 50. A low level portion 53 and a fourth stepped portion 454 are located on the side of the gate wiring 40. The gate wiring 40 is formed on the third stepped portion 354 and contacts the barrier metal residue 81 deposited on the third stepped portion 354.

また、図８に示すように、右側ゲート電極２０ｂの上の絶縁膜５０の上面にセンス電極６０が形成されている。右側ゲート電極２０ｂの上の絶縁膜５０には開口部５１が形成されていない。絶縁膜５０は右側ゲート電極２０ｂ全体を覆っている。センス電極６０は絶縁膜５０の高位部５２、低位部５３および第４段差部４５４の上に形成されている。センス電極６０は、絶縁膜５０の第２段差部２５４（図８には図示せず）および第３段差部３５４の上には形成されていない。センス電極６０は、第４段差部４５４の上に形成され、第４段差部４５４に堆積しているバリアメタルの残渣８１に接触する。   Further, as shown in FIG. 8, a sense electrode 60 is formed on the upper surface of the insulating film 50 on the right gate electrode 20b. The opening 51 is not formed in the insulating film 50 on the right gate electrode 20b. The insulating film 50 covers the entire right gate electrode 20b. The sense electrode 60 is formed on the high level portion 52, the low level portion 53 and the fourth stepped portion 454 of the insulating film 50. The sense electrode 60 is not formed on the second step 254 (not shown in FIG. 8) and the third step 354 of the insulating film 50. The sense electrode 60 is formed on the fourth stepped portion 454 and contacts the barrier metal residue 81 deposited on the fourth stepped portion 454.

第２段差部２５４、第３段差部３５４および第４段差部４５４は、平面視における形成位置が第１段差部５４と異なっているが、断面視における構成は第１段差部５４と同様である。すなわち、第２段差部２５４、第３段差部３５４および第４段差部４５４は、ゲート電極２０の厚みｔ２０に起因して形成される。第２段差部２５４、第３段差部３５４および第４段差部４５４は、高位部５２と低位部５３の高さ位置の相違に起因して形成される。第２段差部２５４、第３段差部３５４および第４段差部４５４は、絶縁膜５０の上面の湾曲した部分により形成されている。第２段差部２５４、第３段差部３５４および第４段差部４５４は、ゲート電極２０の縁部２１の側方に形成される。第２段差部２５４、第３段差部３５４および第４段差部４５４は、高位部５２と低位部５３の間に形成される。   The second stepped portion 254, the third stepped portion 354, and the fourth stepped portion 454 are different from the first stepped portion 54 in the formation position in plan view, but the configuration in the sectional view is the same as the first stepped portion 54. . That is, the second step portion 254, the third step portion 354, and the fourth step portion 454 are formed due to the thickness t20 of the gate electrode 20. The second stepped portion 254, the third stepped portion 354, and the fourth stepped portion 454 are formed due to the difference in height position between the high level portion 52 and the low level portion 53. The second step portion 254, the third step portion 354, and the fourth step portion 454 are formed by curved portions on the upper surface of the insulating film 50. The second step 254, the third step 354, and the fourth step 454 are formed on the side of the edge 21 of the gate electrode 20. The second step portion 254, the third step portion 354, and the fourth step portion 454 are formed between the high level portion 52 and the low level portion 53.

第２段差部２５４はエミッタ電極３０に覆われている。第３段差部３５４はゲート配線４０に覆われている。第４段差部４５４はセンス電極６０に覆われている。   The second step portion 254 is covered with the emitter electrode 30. The third step portion 354 is covered with the gate wiring 40. The fourth step portion 454 is covered with the sense electrode 60.

図９は図６の要部IXを拡大した図である。図９に示すように、平面視においてエミッタ電極３０は第２段差部２５４と重なる位置に形成されている。図９においてエミッタ電極３０が第２段差部２５４を覆う部分では第２段差部２５４が点線で示されている。エミッタ電極３０が第２段差部２５４を覆わない部分では第２段差部２５４が一点鎖線で示されている。エミッタ電極３０と第２段差部２５４が重なる部分では平面視したときに第２段差部２５４を本来視認できないが、便宜上第２段差部２５４を点線で示している。エミッタ電極３０と第２段差部２５４が重なる部分では、第２段差部２５４に堆積しているバリアメタルの残渣８１（図９では図示省略）にエミッタ電極３０が接触する。   FIG. 9 is an enlarged view of the main part IX of FIG. As shown in FIG. 9, the emitter electrode 30 is formed at a position overlapping the second stepped portion 254 in plan view. In FIG. 9, the second stepped portion 254 is indicated by a dotted line in a portion where the emitter electrode 30 covers the second stepped portion 254. In the portion where the emitter electrode 30 does not cover the second stepped portion 254, the second stepped portion 254 is indicated by a one-dot chain line. In a portion where the emitter electrode 30 and the second stepped portion 254 overlap with each other, the second stepped portion 254 cannot be visually recognized when viewed in plan, but the second stepped portion 254 is indicated by a dotted line for convenience. In the portion where the emitter electrode 30 and the second stepped portion 254 overlap, the emitter electrode 30 contacts the barrier metal residue 81 (not shown in FIG. 9) deposited on the second stepped portion 254.

第２段差部２５４は半導体基板１０の上面と略平行に延びている。図９に示す平面視において第２段差部２５４はエミッタ電極３０の縁に沿って延びている。第２段差部２５４は図９のｘ方向およびｙ方向に延びている。第２段差部２５４はエミッタ電極３０と重なる位置に延びている。一方、第２段差部２５４はゲート配線４０およびセンス電極６０と重ならない位置に延びている。第２段差部２５４はゲート配線４０の縁の外側の位置で延びている。また、第２段差部２５４はセンス電極６０の縁の外側の位置で延びている。第２段差部２５４のうちエミッタ電極３０と重ならない部分（図９において一点鎖線で示されている部分）は外部に露出している。   The second step portion 254 extends substantially parallel to the upper surface of the semiconductor substrate 10. In the plan view shown in FIG. 9, the second step portion 254 extends along the edge of the emitter electrode 30. The second step portion 254 extends in the x and y directions in FIG. The second step 254 extends to a position overlapping the emitter electrode 30. On the other hand, the second stepped portion 254 extends to a position where it does not overlap the gate wiring 40 and the sense electrode 60. The second step portion 254 extends at a position outside the edge of the gate wiring 40. Further, the second stepped portion 254 extends at a position outside the edge of the sense electrode 60. A portion of the second step portion 254 that does not overlap the emitter electrode 30 (a portion indicated by a one-dot chain line in FIG. 9) is exposed to the outside.

図９に示す平面視においてゲート配線４０は第２段差部２５４と重ならない位置に形成されている。ゲート配線４０は第２段差部２５４を覆っていない。よって、ゲート配線４０は第２段差部２５４に堆積しているバリアメタルの残渣８１（図９では図示省略）に接触しない。また、図９に示す平面視においてセンス電極６０は第２段差部２５４と重ならない位置に形成されている。センス電極６０は第２段差部２５４を覆っていない。よって、センス電極６０は第２段差部２５４に堆積しているバリアメタルの残渣８１（図９では図示省略）に接触しない。   In the plan view shown in FIG. 9, the gate wiring 40 is formed at a position that does not overlap the second stepped portion 254. The gate wiring 40 does not cover the second step portion 254. Therefore, the gate wiring 40 does not contact the barrier metal residue 81 (not shown in FIG. 9) deposited on the second step portion 254. In addition, the sense electrode 60 is formed at a position that does not overlap the second stepped portion 254 in the plan view shown in FIG. The sense electrode 60 does not cover the second step portion 254. Therefore, the sense electrode 60 does not contact the barrier metal residue 81 (not shown in FIG. 9) deposited on the second step portion 254.

また、図９に示すように、平面視においてゲート配線４０は第３段差部３５４と重なる位置に形成されている。図９においてゲート配線４０が第３段差部３５４を覆う部分では第３段差部３５４が点線で示されている。ゲート配線４０が第３段差部３５４を覆わない部分では第３段差部３５４が一点鎖線で示されている。ゲート配線４０と第３段差部３５４が重なる部分では平面視したときに第３段差部３５４を本来視認できないが、便宜上第３段差部３５４を点線で示している。ゲート配線４０と第３段差部３５４が重なる部分では、第３段差部３５４に堆積しているバリアメタルの残渣８１（図９では図示省略）にゲート配線４０が接触する。   As shown in FIG. 9, the gate wiring 40 is formed at a position overlapping the third stepped portion 354 in plan view. In FIG. 9, the third stepped portion 354 is indicated by a dotted line in a portion where the gate wiring 40 covers the third stepped portion 354. In a portion where the gate wiring 40 does not cover the third stepped portion 354, the third stepped portion 354 is indicated by a one-dot chain line. In a portion where the gate wiring 40 and the third stepped portion 354 overlap with each other, the third stepped portion 354 is not visually recognized when viewed in plan, but the third stepped portion 354 is indicated by a dotted line for convenience. In the part where the gate wiring 40 and the third stepped portion 354 overlap, the gate wiring 40 contacts the barrier metal residue 81 (not shown in FIG. 9) deposited on the third stepped portion 354.

第３段差部３５４は半導体基板１０の上面と略平行に延びている。図９に示す平面視において第３段差部３５４はゲート配線４０の縁に沿って延びている。第３段差部３５４は図９のｘ方向に延びている。第３段差部３５４はゲート配線４０と重なる位置に延びている。一方、第３段差部３５４はエミッタ電極３０およびセンス電極６０と重ならない位置に延びている。第３段差部３５４はエミッタ電極３０の縁の外側の位置で延びている。また、第３段差部３５４はセンス電極６０の縁の外側の位置で延びている。第３段差部３５４のうちゲート配線４０と重ならない部分（図示省略）は外部に露出している。   The third step portion 354 extends substantially parallel to the upper surface of the semiconductor substrate 10. In the plan view shown in FIG. 9, the third step portion 354 extends along the edge of the gate wiring 40. The third step portion 354 extends in the x direction in FIG. The third step portion 354 extends to a position overlapping the gate wiring 40. On the other hand, the third stepped portion 354 extends to a position where it does not overlap the emitter electrode 30 and the sense electrode 60. The third step portion 354 extends at a position outside the edge of the emitter electrode 30. The third step portion 354 extends at a position outside the edge of the sense electrode 60. A portion (not shown) of the third step portion 354 that does not overlap the gate wiring 40 is exposed to the outside.

図９に示す平面視においてエミッタ電極３０は第３段差部３５４と重ならない位置に形成されている。エミッタ電極３０は第３段差部３５４を覆っていない。よって、エミッタ電極３０は第３段差部３５４に堆積しているバリアメタルの残渣８１（図９では図示省略）に接触しない。また、図９に示す平面視においてセンス電極６０は第３段差部３５４と重ならない位置に形成されている。センス電極６０は第３段差部３５４を覆っていない。よって、センス電極６０は第３段差部３５４に堆積しているバリアメタルの残渣８１（図９では図示省略）に接触しない。   In the plan view shown in FIG. 9, the emitter electrode 30 is formed at a position that does not overlap the third stepped portion 354. The emitter electrode 30 does not cover the third step 354. Therefore, the emitter electrode 30 does not contact the barrier metal residue 81 (not shown in FIG. 9) deposited on the third step portion 354. In addition, the sense electrode 60 is formed at a position that does not overlap the third stepped portion 354 in the plan view shown in FIG. The sense electrode 60 does not cover the third step portion 354. Therefore, the sense electrode 60 does not contact the barrier metal residue 81 (not shown in FIG. 9) deposited on the third step portion 354.

また、図９に示すように、平面視においてセンス電極６０は第４段差部４５４と重なる位置に形成されている。図９においてセンス電極６０が第４段差部４５４を覆う部分では第４段差部４５４が点線で示されている。センス電極６０が第４段差部４５４を覆わない部分では第４段差部４５４が一点鎖線で示されている。センス電極６０と第４段差部４５４が重なる部分では平面視したときに第４段差部４５４を本来視認できないが、便宜上第４段差部４５４を点線で示している。センス電極６０と第４段差部４５４が重なる部分では、第４段差部４５４に堆積しているバリアメタルの残渣８１（図９では図示省略）にエミッタ電極３０が接触する。   Further, as shown in FIG. 9, the sense electrode 60 is formed at a position overlapping the fourth stepped portion 454 in plan view. In FIG. 9, the fourth step portion 454 is indicated by a dotted line in a portion where the sense electrode 60 covers the fourth step portion 454. In a portion where the sense electrode 60 does not cover the fourth stepped portion 454, the fourth stepped portion 454 is indicated by a one-dot chain line. In a portion where the sense electrode 60 and the fourth stepped portion 454 overlap with each other, the fourth stepped portion 454 cannot be visually recognized when viewed in plan, but the fourth stepped portion 454 is indicated by a dotted line for convenience. In the portion where the sense electrode 60 and the fourth stepped portion 454 overlap, the emitter electrode 30 contacts the barrier metal residue 81 (not shown in FIG. 9) deposited on the fourth stepped portion 454.

第４段差部４５４は半導体基板１０の上面と略平行に延びている。図９に示す平面視において第４段差部４５４はセンス電極６０の縁に沿って延びている。第４段差部４５４は図９のｘ方向およびｙ方向に延びている。第４段差部４５４はセンス電極６０と重なる位置に延びている。一方、第４段差部４５４はゲート配線４０およびエミッタ電極３０と重ならない位置に延びている。第４段差部４５４はゲート配線４０の縁の外側の位置で延びている。また、第４段差部４５４はエミッタ電極３０の縁の外側の位置で延びている。第４段差部４５４のうちセンス電極６０と重ならない部分（図９において一点鎖線で示されている部分）は外部に露出している。   The fourth step portion 454 extends substantially parallel to the upper surface of the semiconductor substrate 10. In the plan view shown in FIG. 9, the fourth stepped portion 454 extends along the edge of the sense electrode 60. The fourth stepped portion 454 extends in the x direction and the y direction in FIG. The fourth step 454 extends to a position overlapping the sense electrode 60. On the other hand, the fourth step portion 454 extends to a position where it does not overlap the gate wiring 40 and the emitter electrode 30. The fourth step portion 454 extends at a position outside the edge of the gate wiring 40. The fourth step portion 454 extends at a position outside the edge of the emitter electrode 30. A portion of the fourth step portion 454 that does not overlap with the sense electrode 60 (a portion indicated by a one-dot chain line in FIG. 9) is exposed to the outside.

図９に示す平面視においてゲート配線４０は第４段差部４５４と重ならない位置に形成されている。ゲート配線４０は第４段差部４５４を覆っていない。よって、ゲート配線４０は第４段差部４５４に堆積しているバリアメタルの残渣８１（図９では図示省略）に接触しない。また、図９に示す平面視においてエミッタ電極３０は第４段差部４５４と重ならない位置に形成されている。エミッタ電極３０は第４段差部４５４を覆っていない。よって、エミッタ電極３０は第４段差部４５４に堆積しているバリアメタルの残渣８１（図９では図示省略）に接触しない。   In the plan view shown in FIG. 9, the gate wiring 40 is formed at a position that does not overlap the fourth stepped portion 454. The gate wiring 40 does not cover the fourth step portion 454. Therefore, the gate wiring 40 does not contact the barrier metal residue 81 (not shown in FIG. 9) deposited on the fourth step portion 454. In addition, the emitter electrode 30 is formed at a position not overlapping the fourth stepped portion 454 in the plan view shown in FIG. The emitter electrode 30 does not cover the fourth stepped portion 454. Therefore, the emitter electrode 30 does not contact the barrier metal residue 81 (not shown in FIG. 9) deposited on the fourth stepped portion 454.

上述の説明から明らかなように、上述の構成を備える半導体装置１によればゲート電極２０を覆う絶縁膜５０の上面にゲート電極２０の厚みｔ２０に起因して第２段差部２５４、第３段差部３５４、および第４段差部４５４がそれぞれ形成されている。また、エミッタ電極３０が第２段差部２５４を覆っているが、エミッタ電極３０と電位が異なるゲート配線４０およびセンス電極６０が第２段差部２５４を覆っていない。これにより、第２段差部２５４に導電性のバリアメタルの残渣８１が堆積しているときに、エミッタ電極３０が残渣８１に接触するものの、ゲート配線４０およびセンス電極６０が残渣８１に接触しない。その結果、第２段差部２５４に残る残渣８１を介してエミッタ電極３０と、ゲート配線４０およびセンス電極６０が電気的に接続されることがない。したがって、絶縁膜５０の上に残る導電性の残渣８１によってエミッタ電極３０と、ゲート配線４０およびセンス電極６０がショートすることを抑制できる。   As is apparent from the above description, according to the semiconductor device 1 having the above-described configuration, the second step portion 254 and the third step portion are formed on the upper surface of the insulating film 50 covering the gate electrode 20 due to the thickness t20 of the gate electrode 20. A portion 354 and a fourth stepped portion 454 are respectively formed. In addition, the emitter electrode 30 covers the second stepped portion 254, but the gate wiring 40 and the sense electrode 60 having a potential different from that of the emitter electrode 30 do not cover the second stepped portion 254. Thus, when the conductive barrier metal residue 81 is deposited on the second step portion 254, the emitter electrode 30 contacts the residue 81, but the gate wiring 40 and the sense electrode 60 do not contact the residue 81. As a result, the emitter electrode 30, the gate wiring 40, and the sense electrode 60 are not electrically connected through the residue 81 remaining in the second step portion 254. Therefore, it is possible to prevent the emitter electrode 30, the gate wiring 40, and the sense electrode 60 from being short-circuited by the conductive residue 81 remaining on the insulating film 50.

同様に、ゲート配線４０が第３段差部３５４を覆っているが、ゲート配線４０と電位が異なるエミッタ電極３０およびセンス電極６０が第３段差部３５４を覆っていない。その結果、第３段差部３５４に残る導電性の残渣８１を介してゲート配線４０と、エミッタ電極３０およびセンス電極６０が電気的に接続されることがない。したがって、絶縁膜５０の上に残る導電性の残渣８１によってゲート配線４０と、エミッタ電極３０およびセンス電極６０がショートすることを抑制できる。また、同様に、センス電極６０が第４段差部４５４を覆っているが、センス電極６０と電位が異なるゲート配線４０およびエミッタ電極３０が第４段差部４５４を覆っていない。その結果、第４段差部４５４に残る導電性の残渣８１を介してセンス電極６０と、エミッタ電極３０およびゲート配線４０が電気的に接続されることがない。したがって、絶縁膜５０の上に残る導電性の残渣８１によってセンス電極６０と、エミッタ電極３０およびゲート配線４０がショートすることを抑制できる。   Similarly, the gate wiring 40 covers the third stepped portion 354, but the emitter electrode 30 and the sense electrode 60 having a different potential from the gate wiring 40 do not cover the third stepped portion 354. As a result, the gate wiring 40 is not electrically connected to the emitter electrode 30 and the sense electrode 60 through the conductive residue 81 remaining in the third step portion 354. Therefore, it is possible to prevent the gate wiring 40, the emitter electrode 30, and the sense electrode 60 from being short-circuited by the conductive residue 81 remaining on the insulating film 50. Similarly, the sense electrode 60 covers the fourth stepped portion 454, but the gate wiring 40 and the emitter electrode 30 having a potential different from that of the sense electrode 60 do not cover the fourth stepped portion 454. As a result, the sense electrode 60, the emitter electrode 30, and the gate wiring 40 are not electrically connected via the conductive residue 81 remaining in the fourth step portion 454. Therefore, it is possible to prevent the sense electrode 60, the emitter electrode 30, and the gate wiring 40 from being short-circuited by the conductive residue 81 remaining on the insulating film 50.

以上、実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。例えば、上記実施形態ではスイッチング素子としてＩＧＢＴを例示したが、この構成に限定されるものではない。他の実施形態では、スイッチング素子としてＦＥＴを例示することができる。スイッチング素子である場合は、第１導電性部材としてソース電極を例示することができる。ソース電極は負極電極である。   The embodiment has been described above, but the specific mode is not limited to the above embodiment. For example, although the IGBT is exemplified as the switching element in the above embodiment, the present invention is not limited to this configuration. In other embodiments, an FET may be exemplified as the switching element. In the case of a switching element, a source electrode can be exemplified as the first conductive member. The source electrode is a negative electrode.

なお、平面視におけるエミッタ電極３０、ゲート配線４０およびセンス電極６０の配置位置や形状は特に限定されるものではなく適宜変更可能である。   The arrangement positions and shapes of the emitter electrode 30, the gate wiring 40, and the sense electrode 60 in plan view are not particularly limited and can be changed as appropriate.

以上に説明したように、導電性のバリアメタルの残渣８１が堆積している段差部を第１導電性部材が覆っており、第１導電性部材と電位が異なる他の導電性部材が前記段差部を覆っていない。これにより、第１導電性部材と、第１導電性部材以外の他の導電性部材とが、導電性のバリアメタルの残渣８１を介してショートすることを抑制できる。   As described above, the step portion where the conductive barrier metal residue 81 is deposited is covered by the first conductive member, and the other conductive member having a potential different from that of the first conductive member is the step. Does not cover the part. Thereby, it can suppress that a 1st conductive member and other conductive members other than a 1st conductive member short-circuit through the residue 81 of an electroconductive barrier metal.

［第３実施形態］
半導体装置の具体的な態様は上記実施形態に限定されるものではない。例えば、第４段差部４５４の構成は上記実施形態に限定されるものではない。他の実施形態では、図１０に示すように、平面視において複数の第４段差部４５４が形成されている。複数の第４段差部４５４は間隔をあけて形成されている。各第４段差部４５４はセンス電極６０と重なる位置に形成されている。各第４段差部４５４をセンス電極６０が覆っている。センス電極６０以外の他の導電性部材は第４段差部４５４を覆っていない。 [Third Embodiment]
A specific aspect of the semiconductor device is not limited to the above embodiment. For example, the configuration of the fourth step portion 454 is not limited to the above embodiment. In another embodiment, as shown in FIG. 10, a plurality of fourth step portions 454 are formed in plan view. The plurality of fourth stepped portions 454 are formed at intervals. Each fourth step 454 is formed at a position overlapping the sense electrode 60. The sense electrode 60 covers each fourth step portion 454. Other conductive members other than the sense electrode 60 do not cover the fourth stepped portion 454.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性
を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

１；半導体装置
１０；半導体基板
２０；ゲート電極
２１；縁部
３０；エミッタ電極
３１；第１領域
３２；第２領域
３３；第３領域
３４；接続領域
４０；ゲート配線
４１；第１領域
４２；第２領域
４３；第３領域
４４；ゲートパッド
５０；絶縁膜
５１；開口部
５２；高位部
５３；低位部
５４；第１段差部
５５；湾曲部
６０；センス電極
７０；絶縁膜
８０；バリアメタル
８１；残渣
２５４；第２段差部
３５４；第３段差部
４５４；第４段差部 DESCRIPTION OF SYMBOLS 1; Semiconductor device 10; Semiconductor substrate 20; Gate electrode 21; Edge 30; Emitter electrode 31; 1st area | region 32; 2nd area | region 33; 3rd area 34; 2nd area | region 43; 3rd area | region 44; Gate pad 50; Insulating film 51; Opening part 52; High level part 53; Low level part 54; 1st level | step-difference part 55; 81; residue 254; second step 354; third step 454; fourth step

Claims (5)

第１スイッチング素子が形成された半導体基板と、
前記半導体基板の上に形成されている前記第１スイッチング素子のゲート電極と、
前記ゲート電極および前記半導体基板を上から覆う絶縁膜と、
前記絶縁膜の上に形成された第１導電性部材と、
前記絶縁膜の上に形成されており、前記第１導電性部材から離間しており、前記ゲート電極に接触するゲート配線、
を備え、
前記絶縁膜の上面には、前記ゲート電極上に位置する部分と、前記半導体基板上に位置する部分の間に段差部が形成されており、
前記第１導電性部材が前記段差部を覆っており、前記ゲート配線が前記段差部を覆っていない、半導体装置。 A semiconductor substrate on which a first switching element is formed;
A gate electrode of the first switching element formed on the semiconductor substrate;
An insulating film covering the gate electrode and the semiconductor substrate from above;
A first conductive member formed on the insulating film;
A gate wiring formed on the insulating film, spaced apart from the first conductive member, and in contact with the gate electrode;
With
On the upper surface of the insulating film, a step portion is formed between a portion located on the gate electrode and a portion located on the semiconductor substrate,
The semiconductor device, wherein the first conductive member covers the step portion, and the gate wiring does not cover the step portion. 前記ゲート配線が、前記ゲート電極上に位置する部分の上に形成されている請求項１の半導体装置。   The semiconductor device according to claim 1, wherein the gate wiring is formed on a portion located on the gate electrode. 前記第１導電性部材が、前記第１スイッチング素子の負極電極である請求項１または２の半導体装置。   The semiconductor device according to claim 1, wherein the first conductive member is a negative electrode of the first switching element. 前記半導体基板に、第２スイッチング素子が形成されており、
前記第１導電性部材が、前記第２スイッチング素子の負極電極である請求項１または２に記載の半導体装置。 A second switching element is formed on the semiconductor substrate;
The semiconductor device according to claim 1, wherein the first conductive member is a negative electrode of the second switching element. 前記負極電極は、第１領域と、第１領域から間隔をあけて形成された第２領域と、前記第１領域と前記第２領域を接続する接続領域と、を備えており、
前記接続領域が前記段差部を覆っている請求項１〜３のいずれか一項に記載の半導体装置。 The negative electrode includes a first region, a second region formed at a distance from the first region, and a connection region connecting the first region and the second region,
The semiconductor device according to claim 1, wherein the connection region covers the step portion.
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