JP2015159318A - 面実装部品のはんだ付け方法および面実装部品 - Google Patents

面実装部品のはんだ付け方法および面実装部品 Download PDF

Info

Publication number
JP2015159318A
JP2015159318A JP2015085703A JP2015085703A JP2015159318A JP 2015159318 A JP2015159318 A JP 2015159318A JP 2015085703 A JP2015085703 A JP 2015085703A JP 2015085703 A JP2015085703 A JP 2015085703A JP 2015159318 A JP2015159318 A JP 2015159318A
Authority
JP
Japan
Prior art keywords
solder material
mass
plating layer
pad electrode
die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015085703A
Other languages
English (en)
Other versions
JP6036905B2 (ja
Inventor
上島 稔
Minoru Uejima
稔 上島
豊田 実
Minoru Toyoda
実 豊田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Senju Metal Industry Co Ltd
Original Assignee
Senju Metal Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Senju Metal Industry Co Ltd filed Critical Senju Metal Industry Co Ltd
Priority to JP2015085703A priority Critical patent/JP6036905B2/ja
Publication of JP2015159318A publication Critical patent/JP2015159318A/ja
Application granted granted Critical
Publication of JP6036905B2 publication Critical patent/JP6036905B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】ダイボンド用はんだ材料を使用して形成された面実装部品を、実装用はんだ材料を使用してプリント基板にはんだ付けするときでも、ダイボンド用はんだ材料の溶解が起きないようにした。
【解決手段】ダイパット用はんだ材料30として、Sbが10〜11質量%(11質量%は除く)のSnを主成分とする(Sn−Sb)系の高融点はんだ材料を使用して形成された面実装部品を、回路基板の基板端子部に塗布された実装用はんだ材料70として、(Sn−Ag−Cu−Bi)系はんだ材料を用いてはんだ付けする。ダイボンド用はんだ材料30の固相線温度は243℃であり、実装用はんだ材料70の液相線温度は215〜220℃程度であるので、リフロー炉の加熱温度(240℃以下)によってもダイボンド用はんだ材料30は溶解しない。
【選択図】 図1

Description

この発明は、半導体素子(Siダイ/SiCダイ)などの回路素子をダイボンド用はんだ材料を用いてダイパット電極部に接合固定して得られた面実装部品を、実装用はんだ材料を用いて回路基板等にはんだ付けする面実装部品のはんだ付け方法および面実装部品に関する。
一般に半導体のパッケージングは、回路素子をリードフレームのダイパット電極部(アイランド部)にダイボンディングして接合(ろう付け)したのち、樹脂成形されたものである。熱発生の大きい半導体素子などの回路素子の場合、ダイボンディングにはろう材としてはんだ(以下はんだ材料という。)が用いられている。
このはんだ材料として従来から(Sn−Pb)系を基本としたはんだ材料が用いられている。この中でも(Pb−5質量%Sn)(合金を表す表記では、以後質量%は省略して示す。)近傍で、融点が300℃前後となる比較的高温であるはんだ材料が使用されている。この理由は面実装部品をプリント基板に実装するときのはんだ材料(実装用はんだ材料)の加熱条件が240〜260℃で、しかも数〜100秒間加熱処理されるため、ダイボンド用はんだ材料が溶け出さないようにする必要があるからである。
回路素子が動作しているときは温度が上昇し、非動作状態のときは常温となるので、はんだ材料の接合部は大きな温度変化を受けることになる。一方、回路素子とリードフレームのダイパット電極部とは熱膨張係数が相違するので、その熱膨張係数の違いに起因してはんだ材料の接合部は温度変化に伴う繰り返し歪みを受け、繰り返されるこの歪みによる疲労によって、はんだ材料接合部に亀裂が発生することがある。したがってこの亀裂の進展に伴って、はんだ材料接合部における電気的接続の信頼性を低下させる場合がある。
このような理由から、近年(Pb−5Sn)近傍の組成に、Ag,In,Bi,Cu等の金属を微量含有させたはんだ材料が提案されている。
しかしながら、これらをダイボンド用はんだ材料として用いて熱膨張係数が大きく異なる部材を接合した場合でも、はんだ接合部にかかる歪みが過大となり、熱サイクル性能に顕著な改善効果が見られないという問題があった。
これに加えて、最近では(Pb−Sn)系はんだ材料に含まれているPbの人体への影響に関心が集まり、Pbを含む製品を廃棄することによる地球環境の汚染、生物への影響を低減することが課題になっている。
環境汚染等を低減するために、無鉛はんだ材料が求められている。そのため面実装部品をプリント基板などの回路基板に面実装する際に使用される実装用はんだ材料としては、近年無鉛はんだ材料(Pbフリーはんだ材料)が使用されている。
また、最近までは、半導体素子をリードフレームのダイパット電極部に接合する際に使用されているダイボンド用はんだ材料としては、鉛入りはんだ材料(Pbを85質量%以上含有している(Pb−Sn)系はんだ材料など)が使用されていたが、このダイボンド用はんだ材料においても、Pbフリーはんだ材料の使用が要求されている。
ここで、Pbを85質量%以上含有する鉛入りはんだ材料の場合には、その固相線温度が260℃以上のものが多く比較的高温であるため、半導体素子などの回路素子への悪影響が考えられる。それは、この場合リフロー炉で使用する加熱温度は、固相線温度(260℃)以上になるため、はんだ材料接合部やダイパット電極部に亀裂が発生したり、リードフレームとモールドとの界面で剥離が発生した等の状態ではんだ付け処理されることになるからである。
このような観点から回路素子とリードフレームとの接合に使用するダイボンド用はんだ材料としても、低溶融温度でしかもPbフリーのはんだ材料を使用できるように研究がなされている。
鉛入りはんだ材料よりも固相線温度の低い無鉛はんだ材料としては、(Sn−Ag)系はんだ材料、(Sn−Cu)系はんだ材料、(Sn−Sb)系はんだ材料などが知られているが、そのうち、リフロー炉内の加熱温度よりも高い固相線温度の高融点はんだ材料としては、(Sn−Sb)系高融点はんだ材料が知られている(特許文献1)。
特許文献1に開示された(Sn−Sb)系高融点はんだ材料は、面実装部品(ICパッケージ)をプリント基板に実装する際の加熱温度でも、ダイボンディング時に使用した高融点のはんだ材料接合部にボイドなどが生成しないように、その組成比を工夫したものである。
特開2001−284792号公報
しかし、上述の技術文献1に開示されている高融点はんだ材料では、特にSbの含有量が多い。Sbの含有量が多いと固相線温度が上昇する傾向にあるが、その反面クラックなどを起こしやすくなり、はんだ材料の機械的信頼性が低下する傾向にあることが諸種の実験により確認された。
すなわち、面実装部品を回路基板にはんだ付けする際に、ダイボンド用はんだ材料などによって内部潜熱として吸熱されるので、熱が十分に面実装部品や実装用はんだ材料に伝わらず、加熱不足という現象が起き易い。この結果、実装用はんだの濡れ性が悪くなり、ボイド発生を引き起こすことになり、面実装部品を回路基板に実装する場合の信頼性も揺らぐことになるからである。
上述の(Sn−Sb)系はんだ材料は、確かに鉛入りはんだ材料よりもその固相線温度が低いが、リフロー炉において使用する処理温度(加熱温度)との温度差はさほどないので、実装用はんだ材料としてはできるだけその固相線温度が低いはんだ材料を使用する必要がある。これと共に、(Sn−Sb)系はんだ材料を使用するときには以下のような問題も惹起する。
(Sn−Sb)系はんだ材料成分中にCuなどの不純物が含まれていると、はんだ材料の固相線温度が10〜20℃程度低下してしまう。
例えば、(Sn−10Sb)系はんだ材料ではその固相線温度が243℃であるのに対し、Cuを含有した(Sn−10Sb)系はんだ材料ではその固相線温度が10℃ほど低下する傾向にある。
はんだ材料の主成分であるSnとして99.9%の純度のSnを使用したとしても残りの0.1%は不純物である。したがって含有する不純物がCuであったときには当然ながら固相線温度の低下を招来することがある。Cuの含有量を示すJIS規格は、0.02%であるが、0.02%程度のCu含有においても固相線温度は極端に低下することが知られている。
同様に、半導体素子をリードフレームのダイパット電極部(はんだ接合部)にはんだ付けする工程においては、リードフレーム中よりCuが溶出して接合はんだ材料中に混入し易い環境下にあるので、これによってもはんだ材料の固相線温度が低下することになる。
例えば、リードフレームがCuを主成分とするものであるとき、リフローはんだ付け時にリードフレームが加熱されるので、主成分のCuが溶出(0.1〜2質量%程度)して、これがダイボンド用はんだ材料中に混入する。
溶解したダイボンド用はんだ材料中にCuなどが溶出すると、Cuを含有したはんだ材料を使用したのと同じ結果となるので、その固相線温度が低下してしまう。
固相線温度が低下することは、上述のように面実装部品を回路基板にはんだ付けするときに、ダイボンド用はんだ材料に吸熱されてしまい、熱が十分に面実装部品や実装用はんだ材料に伝わらず、これによって実装用はんだ材料の濡れ性が悪くなってボイド発生を引き起こすことになる。そのため、面実装部品を回路基板に実装する場合の信頼性が低下してしまうので、リフロー炉の加熱温度との関係から好ましくない。
そこで、この発明はこのような従来の課題を解決したものであって、固相線温度を低下させる成分をできるだけ含まない、含んだとしても既定値以下となるようなはんだ材料をダイボンド用はんだ材料として使用すると共に、はんだ材料接合工程中に固相線温度を低下させる成分が溶出しないようにしたものである。
さらにダイボンド用はんだ材料と実装用はんだ材料との固相線温度差が大きくなるようなダイボンド用はんだ材料と実装用はんだ材料を使用して面実装部品をはんだ付けすることでダイボンド用はんだ材料の溶解を防止できるようにしたものである。
上述した課題を解決するため、請求項1に記載したこの発明にかかる面実装部品のはんだ付け方法は、Niメッキ層が形成された電極面を有する回路素子が、Niメッキ層が形成されたリードフレームのダイパット電極面に、Sbが10〜11質量%(11質量%は除く)、残部がSnである(Sn−Sb)系はんだ材料を用いて、はんだ付けされた面実装部品を、回路基板の基板端子部に塗布されたAgが3〜3.5質量%、Cuが0.5〜1.0質量%、Biが3〜7質量%、残部がSnである(Sn−Ag−Cu−Bi)系はんだ材料を実装用はんだ材料として用いてはんだ付けすることを特徴とする。
また、請求項2に記載したこの発明にかかる面実装部品のはんだ付け方法は、Niメッキ層が形成された電極面を有する回路素子が、Niメッキ層が形成されたリードフレームのダイパット電極面に、Sbが10〜11量%(11質量%は除く)、残部がSnである(Sn−Sb)系はんだ材料を用いて、はんだ付けされた面実装部品を、回路基板の基板端子部に塗布されたAgが2.8〜3.3質量%、Cuが0.5〜1.0質量%、Biが2〜5質量%、Inが3〜5質量%、残部がSnである(Sn−Ag−Cu−Bi−In)系はんだ材料を実装用はんだ材料として用いてはんだ付けすることを特徴とする。
また、請求項6に記載したこの発明に係る面実装部品は、回路素子が載置されるダイパット電極部と回路基板に接合されるリード部からなり、上記ダイパット電極部にはNiメッキ層が形成されたリードフレームと、上記ダイパット電極部に対して、Sbが10〜11質量%(11質量%は除く)、残部がSnである(Sn−Sb)系はんだ材料を介して接合される、Niメッキ層をその接合面とする回路素子と、上記リード部が、Agが3〜3.5質量%、Cuが0.5〜1.0質量%、Biが3〜7質量%、残部がSnである(Sn−Ag−Cu−Bi)系はんだ材料を介して、基板端子部を構成するランド部に接合される回路基板とからなることを特徴とする。
また、請求項7に記載したこの発明に係る面実装部品は、回路素子が載置されるダイパット電極部と回路基板に接合されるリード部からなり、上記ダイパット電極部にはNiメッキ層が形成されたリードフレームと、上記ダイパット電極部に対して、Sbが10〜11質量%(11質量%は除く)、残部がSnである(Sn−Sb)系はんだ材料を介して接合される、Niメッキ層をその接合面とする回路素子と、上記リード部が、Agが2.8〜3.3質量%、Cuが0.5〜1.0質量%、Biが2〜5質量%、Inが3〜5質量%、残部がSnである(Sn−Ag−Cu−Bi−In)系はんだ材料を介して、基板端子部を構成するランド部に接合される回路基板とからなることを特徴とする。
この発明ではダイボンド用はんだ材料として(Sn−Sb)系はんだ材料が使用される。
使用する(Sn−Sb)系はんだ材料のCu含有量は既定値以下に抑える。Cuの既定値としては0.01質量%以下好ましくは0.005質量%以下である。Cuの含有量が既定値以下であるときは、固相線温度の低下を回避し得ることが確認された。
リードフレームはCuを主成分とするものであるから、回路素子が載置固定される回路素子固定面となるダイパット電極部(はんだ材料接合面となるアイランド部)はメッキしたものが使用される。特にダイパット電極部がNiメッキされたリードフレームが使用される。Niメッキ層によってはんだ材料接合時におけるCu成分の溶出を防止する。同時に、回路素子の電極面側もNiメッキ層を形成する。
こうすることで、回路素子をリードフレームに載置してはんだ材料で接合する場合でも、Cu成分の溶出がなくなり、固相線温度の低下を回避できる。
実装用はんだ材料としては、(Sn−Ag−Cu−Bi)系はんだ材料か、(Sn−Ag−Cu−Bi−In)系はんだ材料が使用される。所定の組成比となるように選定することで、最大吸熱反応を示す温度(最大吸熱反応温度)は、(Sn−Ag−Cu−Bi)系はんだ材料では215℃以下となり(表4参照)、(Sn−Ag−Cu−Bi−In)系はんだ材料では210℃となる(表5参照)。その結果、リフロー炉のはんだ付けできる最小加熱温度が従来よりも下がる。なお、最大吸熱反応温度の測定方法としては、DSC(Differential Scanning Calorimetry; 示差走査熱量)測定で行った。
ダイボンド用はんだ材料として使用する(Sn−Sb)系はんだ材料それ自身の固相線温度は、245℃であるので、上述した実装用はんだ材料を使用すれば、ダイボンド用はんだ材料と実装用はんだ材料との固相線温度差が大きくなる。その結果、実装されたすべての面実装部品のはんだ材料接合部におけるはんだ付け性が良好となるため、回路基板内温度分布が大きくなってもダイボンド用はんだ材料は溶解しない。
この発明によれば従来よりも固相線温度を下げられることに加え、(Sn−Sb)系はんだ材料本来の固相線温度もそのまま保持でき、結果として加熱温度が回路素子に与える影響を回避できる。
また、実装用はんだ材料として、固相線温度の低い(Sn−Ag−Cu−Bi)系はんだ材料か、(Sn−Ag−Cu−Bi−In)系はんだ材料を使用することで、リフロー炉のはんだ付けできる最小加熱温度(リフロー可能最小温度)を従来よりも下げることができると共に、ダイボンド用はんだ材料との固相線温度差を大きくすることができる。
その結果、実装されたすべての面実装部品のはんだ材料接合部におけるはんだ付け性が良好となるため、回路基板内温度分布が大きくなってもダイボンド用はんだ材料が溶解することなくなり、面実装部品の接合強度が高くなって機械的信頼性を高めることができる。
ICチップをダイボンディングするときの概略工程を示す図である。 はんだ材料粒子の加熱前の状態を示す図である。 図2の一部拡大図である。 加熱不足によりはんだ材料の融合が不完全な状態を示す図である。 図4の一部拡大図である。 本発明によりはんだ材料の融合が完全な状態を示す図である。 図6の一部拡大図である。
続いて、この発明を実施するための形態を、図を参照しながら説明する。
以下に示す実施例では、回路素子としてウエハから切り出された半導体素子(ICチップ)を面実装する場合について説明する。したがって回路基板としてはプリント基板が使用されている。
まず、面実装部品のはんだ付け方法について図1を参照して説明するが、このはんだ付け工程自体は周知の工程であるので、その概略を説明する。
図1に示すように、この発明では半導体素子(ICチップ)10のうちダイボンディング面となる電極面12にはNiメッキ層14が形成される(図1A)。Niメッキ層14は、ダイボンディングされる面の全領域(全電極面)に形成される。Niメッキ層14の表層にはSnメッキ層またはAuメッキ層16がさらに形成される。Auメッキ層16は必要に応じて形成される。
これらのSnメッキ層またはAuメッキ層16は、この状態において、ダイボンド用はんだ材料30に位置するはんだ付け面側(最表面)にSnメッキ層またはAuメッキ層16が形成されていれば良いものであって、ICチップ10とNiメッキ層14の間に例えばCu、TiなどNiメッキ層以外の層が介在しても良い。
リードフレーム20のアイランド部となるダイパット電極部(ダイボンド接合部)22が回路素子固定部であり、その下面には放熱板38が取り付けられ、その上面22aがダイパット電極面となる(図1A)。したがって、ダイパット電極面22aは回路素子固定用の電極面として機能する。
ICチップ10の電極面12と対向するこのダイパット電極面22aにはNiメッキ層24が施される。Niメッキ層24の表層にAuメッキ層26がさらに形成される。Auメッキ層26は必要に応じて設けられる。
そして、このダイパット電極面22aの表層にダイボンド用はんだ材料30が供給される。この例では表層にAuメッキ層26が形成されているので、このAuメッキ層26の上層にダイボンド用はんだ材料30が塗布される(ソルダペースト処理)。ダイボンド用はんだ材料30としては、後述するような高融点はんだ材料が使用される。
ここで、リードフレーム20はCuを主成分とするものであるから、この発明ではNiメッキ層24によってリードフレーム20のダイパット電極面22aを被覆する。
Niメッキ層24を被覆すれば、ICチップ10のはんだ付け工程中にリードフレーム20が加熱され、Cuが溶出しようとしても、Cuが溶出しにくくなると共に、溶出したとしてもダイボンド用はんだ材料30中には混入しない。
ダイボンド用はんだ材料30中に溶出したCuが混入すると、このダイボンド用はんだ材料30そのものの固相線温度(後述するように本例では245℃)を低下させてしまう。実験によると229〜236℃程度まで低下してしまう。Niメッキ層24を用いることでダイボンド用はんだ材料30それ自身の固相線温度を245℃に維持することができる。
塗布された高融点のダイボンド用はんだ材料30の面にICチップ10の電極面12が対峙するように載置されて仮固定される(図1B)。その後、オーブンリフロー炉(図示はしない)内に搬送されて加熱処理される。この加熱処理によってAuメッキ層16と26は溶解する(図1C)。
ダイパット電極面22aにダイボンド用はんだ材料30を用いてはんだ付けすることで図1Cのような回路素子となる。実際には、この回路素子を構成するリード34のうち内部端子部(内部電極部)34aとICチップ10とが電極ワイヤ40によって結線(ワイヤボンディング)された後、ワイヤボンディングされたICチップ10とリードフレーム20とが樹脂42によってモールド処理されて周知の面実装部品50が得られる(図1D)。
面実装部品50としては、周知のようにSOP(Small Outline Package),QFN(Quad Flat Non-Lead)や、QFP(Quad Flat Package )などが考えられる。
面実装部品50は、回路基板として機能するプリント基板60に実装される(図1E)。そのため、プリント基板60に形成された基板端子部(ランド)62とリード34の外部端子部34bとがPbフリーの実装用はんだ材料70によってはんだ付けされて、実装処理が完成する。
なお、リードフレーム20を構成するリード34は予めその全体に亘りSnメッキか、Sn−Biメッキ、Sn−Cuメッキ、Sn−Agメッキなどによるメッキ加工が施されている。
上述した実装処理は、オーブンリフロー炉内で行われる。実装用はんだ材料70としては、後述するように従来から使用されている(Sn−Ag−Cu)系はんだ材料よりもその固相線温度および液相線温度が低いものが使用される。
続いて、この発明において使用したダイボンド用はんだ材料30と実装用はんだ材料70について説明する。
この発明においては、ダイボンド用はんだ材料30としては、固相線温度を低下させる成分をできるだけ含まない、含んだとしても既定値以下となるようなはんだ材料を使用すると共に、はんだ材料接合工程中に固相線温度を低下させる成分が溶出しないようにしたものである。
また、ダイボンド用はんだ材料30と実装用はんだ材料70との固相線温度差が大きくなるようなダイボンド用はんだ材料30と実装用はんだ材料70を使用して面実装部品をはんだ付けするようにしたものである。(表1)以下を参照して説明する。
1.(表1)について
(表1)は、この発明と比較するための不適切な例を示す。実装用はんだ材料70としては従来から用いられているM705規格の合金はんだ材料(Sn−3Ag−0.5Cu)を例示する。その固相線温度は217℃であり、液相線温度は220℃である。
これに対してダイボンド用はんだ材料30としては(表1)に示すようにSnを主成分とする(Sn−Sb)系はんだ材料である。
(表1)には、(Sn−Sb)系はんだ材料として、Cuを含有するものと、そうでない2種類のはんだ材料を示す。(Sn−10Sb)系はんだ材料は、0.1質量%以下の不純物を含む。また、(Sn−10Sb)系はんだ材料それ自身の固相線温度は245℃であり、液相線温度は268℃である。
(表1)にはダイボンド用はんだ材料30の組成比、その組成比での固相線温度、液相線温度およびダイボンド用はんだ材料30そのものの245℃以下での溶融率を示す。また、接合部であるダイパット電極部22における固相線温度、液相線温度およびそこでの245℃以下での溶融率は、ダイパット電極部22における無メッキの場合と、メッキ加工を施した場合を分けて実験した値を示す。
そして、リフロー炉の加熱温度を変えたときに、ダイパット電極部22における溶融状態がどのように変化するかを合否(適否)で示した。ここに、ダイパット電極部22におけるダイボンド用はんだ材料30の溶融による合否は、1質量%でも溶融した場合には不合格とした。
リフロー炉の最小加熱温度(リフロー可能最小温度)は、実装用はんだ材料70の液相線温度を基準に、これよりも10℃程度高めの温度を設定し、このリフロー可能最小温度を基準にして20℃および25℃高めの加熱温度での合否も実験により確認した。
(表1)のように、(Sn−10Sb)系はんだ材料の場合には、ダイボンド用はんだ材料30それ自体の245℃以下での溶融率は12%となった。また、Sbが10質量%以下では、(表1)に示すようにダイパット電極部22における固相線温度は245℃以下に低下する。この値は、ダイパット電極部22におけるメッキ層によって相違するも、ダイボンド用はんだ材料30そのものの固相線温度よりも低い。
結論としては、ダイボンド用はんだ材料30に含有するCuの含有量を加減調整してもダイパット電極部22における溶融が起きることが確認できた。したがって、(表1)に示すはんだ材料は、適切な組み合わせとは言えない。
2.(表2)について
(表2)は、この発明の説明に供する実験例を示す。
(表2)では、ダイボンド用はんだ材料30として(Sn−10Sb)系のはんだ材料を使用し、実装用はんだ材料70として(Sn−Ag−Cu−Bi)系のはんだ材料を使用した場合である。
ダイボンド用はんだ材料30にあって、Sbが10質量%以下では、固相線温度として245℃を満足することができず、245℃以下となってしまう。これに対して、Sbが13質量%以上であると今度ははんだ材料が硬くなってクラックが入りやすくなり、はんだ材料固形後の機械的信頼性が低下してしまう。したがって、Sbは10〜13質量%が好ましく、クラックの発生を抑止し、機械的信頼性を確保するには、10〜11質量%のSnがより好ましい。
また、はんだ材料の主成分であるSnの純度は、99.9質量%以上であるのが好ましく、そのうちでも0.1質量%以下の不純物中に含有するCuの含有量は、0.01質量%以下が好ましく、0.005質量%以下がさらに好ましい。Cuの含有率が高くなると、それだけ本来の固相線温度(245℃)を低下させることになるからである。
実装用はんだ材料として使用される(Sn−Ag−Cu−Bi)系はんだ材料としては、Agが3〜3.4質量%、Cuが0.5〜1.1質量%、Biが3〜7質量%、残余がSnからなるはんだ材料を示す。Agの添加量が多くなると固相線温度が高くなる嫌いがある。したがって好ましくは3.0質量%程度がよい。
Cuも、固相線温度を高めることになるから、(0.55〜0.85)質量%の範囲内で添加するのが好ましい。BiもCuと同じく固相線温度を高めることになったり、機械的強度が落ちることになるので、好ましくは(3〜5)質量%の範囲内で添加する。この例では、(Sn−3Ag−0.8Cu−3Bi)系はんだ材料を使用した。
Biを添加した(Sn−Ag−Cu−Bi)系の実装用はんだ材料70を使用すると、その固相線温度は205℃となり、液相線温度は215℃となるため、M705規格のはんだ材料よりも固相線温度、液相線温度とも低くすることができる。
一方(表2)のように、Cuを含有することによっては、ダイボンド用はんだ材料30それ自身の固相線温度と液相線温度はそれぞれ変化せず、またダイパット電極部22におけるメッキ材料がNi材であるときには、ダイパット電極部22における245℃以下での溶融率は12〜15%程度となるが、リフロー炉温度が220〜240℃の範囲内であるときには、ダイパット電極部22における245℃以下での溶融率は0%となる。
ここで、最小のリフロー炉温度を220℃に設定したのは、上述した組成比の実装用はんだ材料70を使用したときの液相線温度が、215℃と低いためである。なお、リフロー炉温度を245℃まで昇温すると、ダイパット電極部22における245℃以下での溶融率は、12〜15%となる。
その結果、ダイパット電極面22aにNiメッキ層が施されたリードフレーム20を使用すると共に、実装用はんだ材料70として(Sn−Ag−Cu−Bi)系のはんだ材料を使用し、ダイボンド用はんだ材料30として(Sn−10Sb)系のはんだ材料であって、0.1質量%以下の不純物に含まれるCuの含有量が0.01質量%以下に抑えたはんだ材料を使用した場合には、リフロー炉の加熱温度が240℃までであるときには良好な結果が得られることがわかる。
ここに、ダイパット電極部22におけるダイボンド用はんだ材料30は、1%でも溶融した場合には不合格として判定していることは、(表1)の場合と同じである。
なお、念のため、(表2)には従来から使用されている(Sn−10Cu)系はんだ材料も例示してある。またCuが0.02質量%以上含む場合の組み合わせについても比較例として列挙してある。
3.(表3)について
(表3)は、この発明の好適な一例を示す。
(表3)の例は、ダイボンド用はんだ材料30として(Sn−10Sb)系のはんだ材料を使用し、実装用はんだ材料70としてInを添加した(Sn−Ag−Cu−Bi−In)系のはんだ材料を使用した場合である。
Biが(2〜5)質量%であるとき、Inは(3〜5)質量%添加される。好ましい添加量はBiが3質量%のとき、Inは3〜4質量%であり、Biが4質量%であるときには、Inは3質量%が好適である。Inは液相線温度を下げる働きがある。この例では、(Sn−3Ag−0.8Cu−2Bi−5In)系はんだ材料を使用した。
実装用はんだ材料70としてInをさらに添加した(Sn−3Ag−0.5Cu−3Bi−3In)のはんだ材料を使用すると、その固相線温度は189℃で、液相線温度は210℃となって、Biを添加した場合よりもさらに低くすることができる。もちろん、M705規格のはんだ材料よりもその固相線温度、液相線温度を共に低くすることができる。
ダイボンド用はんだ材料30としては(表2)と同じく(Sn−10Sb)系のはんだ材料であって、0.1質量%以下の不純物に含まれるCuの含有量が0.01質量%以下に抑えたはんだ材料である。念のため、(表2)と同じく、0.02質量%以上Cuを含有するダイボンド用はんだ材料30についてもそのデータを列挙してある。
Cuを含有することによっては、(表2)の場合と同じくダイボンド用はんだ材料30それ自身の固相線温度と液相線温度は変化せず、245℃と268℃である。
またCu材より構成されるダイパット電極部22のメッキ材料はNi材が最も好ましく、Cuの含有量が0.01質量%以下におけるダイパット電極部22での固相線温度は239〜245℃とダイボンド用はんだ材料30そのものの固相線温度(245℃)と同じか、極めて近い値となった。ダイパット電極部22における液相線温度は変化せず268℃のままである。
ダイボンド用はんだ材料30そのものの245℃以下での溶融率は、0.01質量%以下のCu含有量であるときには12〜27.5%程度の範囲である。因みに、従来ダイボンド用はんだ材料30(Cuが0.02質量%以上含有する場合を含む)を使用した場合には、50%以上の溶融率となる。
一方、実装用はんだ材料70として(Sn−Ag−Cu−Bi−In)系のはんだ材料の場合には、上述したようにその液相線温度が210℃と低くなるため、リフロー炉における最小温度(最小加熱温度)も低くなるから、215℃程度にリフロー可能最小温度を設定できる。したがってリフロー炉温度が230〜235℃まで昇温(加熱)したとしても、(表3)に示すように何れもダイパット電極部22におけるダイボンド用はんだ材料30は溶融しないことが実験により確認された。
続いて、実装用はんだ材料70の組成比を変えたときの実施例(実験例)を(表4)および(表5)に示す。ダイボンド用はんだ材料30は(Sn−10Sb)系はんだ材料を使用した場合である。
4.(表4)について
(表4)は(Sn−Ag−Cu−Bi)系はんだ材料を使用したときの実施例である。実施例1〜実施例6までは、(Sn−Ag−Cu−Bi)系はんだ材料で、実施例7〜実施例9までは、さらに特定の金属(Ni,Fe,Co)のうち一種)を添加したときの実施例である。また、実施例10〜11はCuを含まないはんだ材料を使用したときの実施例であり、実施例12〜16はさらに特定の金属(Ni,Coのいずれか又は双方)を添加したときの実施例である。
比較例1は、M705規格のはんだ材料を使用したときのデータである。これを基準データとして用いている。
(表4)は、はんだ材料の組成比、融点として固相線温度、液相線温度の他に最大吸熱反応点における融点を示す。また、この他に機械的接合強度と、はんだ材料表面状態の良否を示す。リフロー炉の加熱温度としては、実施例1〜実施例9では220℃、比較例1では230℃、そして比較例2〜比較例6では220℃をそれぞれ例示する。
はんだ材料表面状態は、図2に示すようなはんだ材料粒子(はんだ材料粒)を使用した。図2は加熱処理される前の図であって、チップ部品(試料番号「000」)を例示した。図3のようにその一部を拡大することによって、はんだ材料の粒子が電極全面に亘って混在しているのが判る。所定量のはんだ材料粒子を盛り上げた状態でリフロー炉の温度で加熱する。
そうした場合、リフロー炉の加熱温度でもまだ充分にはんだ材料粒子が溶解していない状態が図4(試料番号は「103」)であり、その一部拡大図が図5である。はんだ材料の一部の粒子がまだ充分に溶けていないのが判る。
はんだ材料の粒子が完全に溶解した状態が図6であり、その拡大図が図7である。図4のように表面にはんだ材料粒子が残るような溶解状態は好ましくない。図6及び図7の状態が求めようとする理想的な溶解状態である。
接合強度は、ヒートサイクル試験によって行う。この例では、チップ抵抗部品を例示する。プリント基板のはんだ付けパターン(1.6×1.2mm)に(Sn−Ag−Cu−Bi)系はんだ材料のソルダペーストを150μmの厚さで印刷塗布する。その後、(3.2×1.6×0.6mm)のチップ抵抗部品を載せて、加熱温度が220℃のリフロー炉ではんだ付けした後チップ抵抗部品が実装されたプリント基板を−55℃〜+125℃にそれぞれ30分ずつ保持する操作を1サイクルとして、1000サイクル行ったときの接合強度(N)を示す。
接合強度は、平均値が高く、最小値が20℃以上が好ましく、そのうちでもその絶対値が小さいものがさらに好ましい。
実施例1〜実施例9から明らかなように、固相線温度は210℃以下である。液相線温度も概ね215℃以下である。はんだ材料表面状態は何れも良好(図6の完全溶解状態)であるから、接合強度も満足する値となっている。一部、液相線温度が220℃を超えている実施例もあるが、はんだ材料表面状態および接合強度は十分満足した値を示している。
比較例2〜比較例6までは、比較例1を超える内容のものもあるが、実施例1〜実施例9のようにはんだ材料表面状態(一部不溶解状態)と接合強度の点で劣る。したがって、(Sn−Ag−Cu−Bi)系はんだ材料としては、上述したような範囲内に収まる組成比が好ましいと言える。
5.(表5)について
(表5)は(Sn−Ag−Cu−Bi−In)系はんだ材料を使用したときの実験例(実施例)である。比較例1は、M705規格のはんだ材料を使用したときのデータで、これを基準データとして用いている。
(表5)も(表4)と同じように、はんだ材料の組成比、融点として固相線温度、液相線温度の他に最大吸熱反応点における融点を示し、さらに機械的接合強度と、はんだ材料表面状態の良否を示す。はんだ材料表面状態は、図3〜図6と同様である。接合強度の試験も(表4)と同じである。ただし、リフロー炉の加熱温度は215℃に変更して実験した。
基準となるはんだ材料としては、(表4)の場合と同じくM705規格の合金はんだ材料であって、このはんだ材料の諸特性を基準データとして用いている。
実施例17〜実施例24から明らかなように、固相線温度は200℃以下である。液相線温度も概ね215℃である。はんだ材料表面状態は何れも良好(図6及び図7の完全溶解状態)であるから、接合強度も満足する値となっている。一部、液相線温度が215℃を超えている実施例もあるが、はんだ材料表面状態および接合強度は十分満足した値を示している。
比較例7〜比較例14にあっては比較例1を超える内容のものもあるが、実施例17〜実施例24に比べてはんだ材料表面状態(一部不溶解状態)と接合強度の点で劣ることが判る。したがって、(Sn−Ag−Cu−Bi−In)系はんだ材料としては、上述したような範囲内に収まる組成比が好ましいと言える。
したがって(表1)〜(表5)までの実験結果から明らかなように、この発明においては、
(1)実装用はんだ材料70としては、(表4)以下に示す組成比となされた(Sn−Ag−Cu−Bi)系のはんだ材料若しくはこれにInを添加した(表5)以下に示す組成比となされた(Sn−Ag−Cu−Bi−In)系のはんだ材料が好適である。
(2)ダイボンド用はんだ材料30としては、(Sn−10Sb)系のはんだ材料であって、0.1質量%以下の不純物に含まれるCuの含有量が0.01質量%以下に抑えたはんだ材料が好適である。特にCuの含有量が0.005質量%以下、好ましくは0.001質量%以下であることが好ましい。
この場合使用するダイパット電極部22におけるメッキ材としてはNi材が好適であり、リフロー炉の加熱温度は245℃以下、好ましくは240℃以下に設定されるのが好ましいことが判明した。
(3)なお、上述した(Sn−Sb)系はんだ材料をダイボンド用はんだ材料30として使用するとき、これにPを添加することもできる。上述した(Sn−Sb)系はんだ材料にさらに、Pを微量に添加すると、濡れ性と共にボイドの改善に繋がる。
(4)上述した(3)の(Sn−Sb)系はんだ材料に、さらに(Ni,Fe,Co)の一種以上の成分を添加することもできる。Pの代わりに(Ni,Fe,Co)の一種以上の成分を添加してもよい。
(Ni,Fe,Co)の一種以上の成分を添加するのは、はんだ材料接合工程中で、Niメッキ層14,24が溶解するのを抑制すると共に、はんだ材料接合中に生成されるNiメッキの反応量の成長を抑制するためである。
(Ni,Fe,Co)の一種以上の成分は、総量が0.01〜0.1質量%となる範囲内で添加される。単独(一種類)で添加するときは、Niでは0.1質量%、Feでは0.05質量%、Coでは0.05質量%が好ましい。これら成分の組み合わせとしては、(Ni+Co)、(Ni+Fe+Co)が考えられる。
その後、本件出願人が鋭意検討を行った結果、本願発明のダイボンド用はんだ材料と実装用はんだ材料との固相線温度差が大きくなるようなダイボンド用はんだ材料と実装用はんだ材料を使用して面実装部品をはんだ付けすることでダイボンド用はんだ材料の溶解を防止できるようにするための課題達成のためには、Cu成分が無くとも、達成できることが判明した。その結果を(表4)の実施例10〜16及び(表5)の実施例25〜27に示す。
(表4)の実施例15及び16は外観上問題ないように見えるが、ボイドが多かったので、結果として不合格とした。結果として、(Sn−(4〜5)Bi−3Ag)系はんだ材料または(Sn−(4〜5)Bi−3Ag)系はんだ材料に、(0.02〜0.1)重量%のNiか、(01〜0.1)重量%のCoのいずれかを添加するか、またはNiとCoの双方を添加することによって、実施例1〜9と同等な結果が得られた。
また、(表5)の実施例25〜27に示すように、(Sn−(3〜5)In−(2〜4)Bi−3Ag)系はんだ材料の場合でも、実施例10〜16と同等であるという結果が得られた。Agの添加量は、2.8質量%から3.3質量%の範囲内であればよい。
この発明は、半導体素子(ICチップ)をダイボンディングし、ダイボンディングされた半導体素子をパッケージ化したのちプリント基板などに面実装する一連の面実装部品製造工程およびこの製造工程により作製された面実装部品に適用できる。
10・・・半導体素子(ICチップ)
14,24・・・Niメッキ層
16,26・・・Auメッキ層
20・・・リードフレーム
22・・・ダイパット電極部(アイランド部)
34・・・リード部
34a・・・内部端子部
34b・・・外部端子部
30・・・ダイボンド用はんだ材料
38・・・放熱板
40・・・電極ワイヤ
50・・・面実装部品
60・・・プリント基板
62・・・基板端子部(ランド)
70・・・実装用はんだ材料

Claims (10)

  1. Niメッキ層が形成された電極面を有する回路素子が、Niメッキ層が形成されたリードフレームのダイパット電極面に、Sbが10〜11質量%(11質量%は除く)、残部がSnである(Sn−Sb)系はんだ材料を用いて、はんだ付けされた面実装部品を、回路基板の基板端子部に塗布されたAgが3〜3.5質量%、Cuが0.5〜1.0質量%、Biが3〜7質量%、残部がSnである(Sn−Ag−Cu−Bi)系はんだ材料を実装用はんだ材料として用いてはんだ付けする
    ことを特徴とする面実装部品のはんだ付け方法。
  2. Niメッキ層が形成された電極面を有する回路素子が、Niメッキ層が形成されたリードフレームのダイパット電極面に、Sbが10〜11量%(11質量%は除く)、残部がSnである(Sn−Sb)系はんだ材料を用いて、はんだ付けされた面実装部品を、回路基板の基板端子部に塗布されたAgが2.8〜3.3質量%、Cuが0.5〜1.0質量%、Biが2〜5質量%、Inが3〜5質量%、残部がSnである(Sn−Ag−Cu−Bi−In)系はんだ材料を実装用はんだ材料として用いてはんだ付けする
    ことを特徴とする面実装部品のはんだ付け方法。
  3. 上記(Sn−Sb)系はんだ材料は、Sbが10〜11質量%(11質量%は除く)、P又はおよび1種以上のNi、Co、Feからなる機械的強度改善成分が添加され、残部がSnであることを特徴とする請求項1または2に記載の面実装部品のはんだ付け方法。
  4. 添加される上記Pは0.0001〜0.01質量%であり、上記Ni、Co、Feは0.01〜0.1質量%である
    ことを特徴とする請求項3に記載の面実装部品のはんだ付け方法。
  5. 上記面実装部品に使用されるリードフレームのリード部は、Snメッキ層又はSn−Biメッキ層で被覆されてなる
    ことを特徴とする請求項1または2に記載の面実装部品のはんだ付け方法。
  6. 回路素子が載置されるダイパット電極部と回路基板に接合されるリード部からなり、上記ダイパット電極部にはNiメッキ層が形成されたリードフレームと、
    上記ダイパット電極部に対して、Sbが10〜11質量%(11質量%は除く)、残部がSnである(Sn−Sb)系はんだ材料を介して接合される、Niメッキ層をその接合面とする回路素子と、
    上記リード部が、Agが3〜3.5質量%、Cuが0.5〜1.0質量%、Biが3〜7質量%、残部がSnである(Sn−Ag−Cu−Bi)系はんだ材料を介して、基板端子部を構成するランド部に接合される回路基板とからなる
    ことを特徴とする面実装部品。
  7. 回路素子が載置されるダイパット電極部と回路基板に接合されるリード部からなり、上記ダイパット電極部にはNiメッキ層が形成されたリードフレームと、
    上記ダイパット電極部に対して、Sbが10〜11質量%(11質量%は除く)、残部がSnである(Sn−Sb)系はんだ材料を介して接合される、Niメッキ層をその接合面とする回路素子と、
    上記リード部が、Agが2.8〜3.3質量%、Cuが0.5〜1.0質量%、Biが2〜5質量%、Inが3〜5質量%、残部がSnである(Sn−Ag−Cu−Bi−In)系はんだ材料を介して、基板端子部を構成するランド部に接合される回路基板とからなる
    ことを特徴とする面実装部品。
  8. 上記(Sn−Sb)系はんだ材料は、Sbが10〜11質量%(11質量%は除く)、P又はおよび1種以上のNi、Co、Feからなる機械的強度改善成分が添加された
    ことを特徴とする請求項6または7に記載の面実装部品。
  9. 添加される上記Pは0.0001〜0.01質量%であり、上記Ni、Co、Feは0.01〜0.1質量%である
    ことを特徴とする請求項8に記載の面実装部品。
  10. 上記面実装部品に使用されるリードフレームのリード部は、Snメッキ層又はSn−Biメッキ層で被覆されてなる
    ことを特徴とする請求項6または7に記載の面実装部品。
JP2015085703A 2015-04-20 2015-04-20 面実装部品のはんだ付け方法および面実装部品 Active JP6036905B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015085703A JP6036905B2 (ja) 2015-04-20 2015-04-20 面実装部品のはんだ付け方法および面実装部品

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015085703A JP6036905B2 (ja) 2015-04-20 2015-04-20 面実装部品のはんだ付け方法および面実装部品

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013272222A Division JP5941036B2 (ja) 2013-12-27 2013-12-27 面実装部品のはんだ付け方法および面実装部品

Publications (2)

Publication Number Publication Date
JP2015159318A true JP2015159318A (ja) 2015-09-03
JP6036905B2 JP6036905B2 (ja) 2016-11-30

Family

ID=54183057

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015085703A Active JP6036905B2 (ja) 2015-04-20 2015-04-20 面実装部品のはんだ付け方法および面実装部品

Country Status (1)

Country Link
JP (1) JP6036905B2 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035978A (ja) * 1999-07-22 2001-02-09 Hitachi Ltd 鉛フリーはんだ接続構造体
JP2001284792A (ja) * 2000-03-30 2001-10-12 Tanaka Electronics Ind Co Ltd 半田材料及びそれを用いた半導体装置の製造方法
JP2004034134A (ja) * 2002-07-08 2004-02-05 Hitachi Ltd 線はんだおよび電子機器の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035978A (ja) * 1999-07-22 2001-02-09 Hitachi Ltd 鉛フリーはんだ接続構造体
JP2001284792A (ja) * 2000-03-30 2001-10-12 Tanaka Electronics Ind Co Ltd 半田材料及びそれを用いた半導体装置の製造方法
JP2004034134A (ja) * 2002-07-08 2004-02-05 Hitachi Ltd 線はんだおよび電子機器の製造方法

Also Published As

Publication number Publication date
JP6036905B2 (ja) 2016-11-30

Similar Documents

Publication Publication Date Title
WO2011081213A1 (ja) 面実装部品のはんだ付け方法および面実装部品
EP1889684B1 (en) Lead-free solder alloy
JP6145164B2 (ja) 鉛フリーはんだ、鉛フリーはんだボール、この鉛フリーはんだを使用したはんだ継手およびこのはんだ継手を有する半導体回路
KR101738841B1 (ko) Bi-Sn계 고온 땜납 합금으로 이루어진 고온 땜납 이음
WO2019171978A1 (ja) はんだ合金、はんだペースト、はんだボール、やに入りはんだおよびはんだ継手
JP5614507B2 (ja) Sn−Cu系鉛フリーはんだ合金
JP2006035310A (ja) 無鉛はんだ合金
JP2003230980A (ja) 無鉛ハンダ合金、ハンダボール及びハンダバンプを有する電子部材
JP6083451B2 (ja) 面実装部品のはんだ付け方法および面実装部品
WO2008056676A1 (fr) Pâte à braser sans plomb, carte de circuit électronique utilisant cette pâte à braser sans plomb, et procédé de fabrication de carte de circuit électronique
JP5941036B2 (ja) 面実装部品のはんだ付け方法および面実装部品
JP6036905B2 (ja) 面実装部品のはんだ付け方法および面実装部品
JP2012061508A (ja) 接合材料
JP2003094193A (ja) 鉛フリー半田ペースト
JP4168735B2 (ja) はんだペーストと電子回路
JP2011519180A (ja) 電子部品用金属フレーム

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160223

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160301

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161017

R150 Certificate of patent or registration of utility model

Ref document number: 6036905

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250