JP2015156478A - 直接に接着される格子不整合半導体デバイス - Google Patents

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Abstract

【課題】直接に接着される格子不整合半導体デバイスを提供する。【解決手段】半導体デバイスは、第１のサブアセンブリ４０２及び第２のサブアセンブリ４０４を含む。第１のサブアセンブリは、第１の接着層４２０を含み、第２のサブアセンブリは、第２の基板４３０及び第１の接着層に直接に接着される第２の接着層４４０を含む。第１の接着層及び第２の接着層は、互いに格子不整合し、以下のうちの少なくとも１つが選択される。第１の接着層は第１のウエハ４１０に対して格子不整合し、さらに第２の接着層は第２の基板に対して格子不整合する。【選択図】図４

Description

開示されるシステム及び方法は、半導体デバイスに関し、かつより具体的には、直接に接着される格子不整合半導体デバイスに関する。
ウエハを接続する技術は、種々の材料からの様々な特性を、１つのコンパクトなプロセス対応型材料システムの中へ統合するために使用され得る。ウエハを接続する技術は、大きなポテンシャルを有している。例えば、ＧａＡｓ（ガリウムヒ素）又はＩｎＰ（リン化インジウム）ベースの材料を他の半導体材料に接続することは、光学的、光起電の、及び電子のデバイスの統合をもたらし、かつコンピュータ、太陽電池、発光ダイオード、及び他の電子装置の性能を高める。
ＩＩＩ‐Ｖ族の半導体材料は、周期表のＩＩＩ族からの１以上の要素、及び周期表のＶ族の半導体材料からの１以上の要素から成る。多接合太陽電池などのＩＩＩ‐Ｖ族の半導体デバイスの限界のうちの１つは、様々な格子整合デバイス構成要素を半導体デバイスの範囲内に組み込むことに対する必要性である。具体的には、格子整合は、半導体デバイスの中のデバイス構成要素の間の可能なバンドギャップの組み合わせを制限し得る。それ故、半導体デバイスの範囲内の様々なデバイス構成要素の間のバンドギャップの組み合わせを拡大し又は広げる労力の中で、逆転変性（ＩＭＭ）技術が、それらの成長基板に対して格子不整合するデバイス構成要素を成長させるために採用され得る。具体的には、ＩＭＭ技術は、デバイス構成要素の通常の成長順序を反転させることができ、ここで、格子不整合デバイス構成要素は最後に成長し得る。さらに、複数の透明緩衝層が、様々なデバイス構成要素の間の格子不整合の歪を吸収するために使用され得る。しかしながら、複数の透明緩衝層を組み込むことは、半導体デバイスのコストを増やす可能性がある。さらに、ＩＭＭ技術を使用して成長した結果としての半導体は、付加的なデバイスハンドルを必要とする可能性があり、それはまた半導体デバイスにコストを加える。
半導体デバイスを生成する別のアプローチにおいて、特定のバンドギャップの組み合わせの格子整合材料は、互いに直接に接着することができる。犠牲的なラテラルエッチ層（ｓａｃｒｉｆｉｃｉａｌ ｌａｔｅｒａｌ ｅｔｃｈ ｌａｙｅｒ）及びエピタキシャルリフトオフプロセスは、コストを低減する労力において成長基板をリサイクルするために採用され得る。成長基板のいくつかの例は、ガリウムヒ素ベース、リン化インジウムベース、及びガリウムアンチモンベースの材料を含む。しかしながら、デバイス構成要素の間の相対的に広いバンドギャップの範囲の組み合わせを有する、費用対効果に優れた半導体デバイスに対する必要性がやはり存在する。
一態様において、第１のサブアセンブリ及び第２のサブアセンブリを含む、半導体デバイスが提供される。第１のサブアセンブリは、第１の接着層及び第1の基板を含み得る。第２のサブアセンブリは、第２の基板、及び第１の接着層に直接に接着され得る第２の接着層を含み得る。第１の接着層及び第２の接着層は、互いに格子不整合し得る。以下のうちの少なくとも１つが選択され得る：すなわち、第１の接着層は第１の基板に対して格子不整合し、及び第２の接着層は第２の基板に対して格子不整合する。
提供される別の態様において、半導体デバイスを作る方法は、第１の接着層及び第１の基板を備える第１のサブアセンブリを提供することを含み得る。方法はまた、第２の基板及び第２の接着層を備える第２のサブアセンブリを提供することを含み得る。方法はまた、第１の接着層及び第２の接着層を一緒に直接に接着することを含み得る。第１の接着層及び第２の接着層は、互いに格子不整合し得る。以下のうちの少なくとも１つが選択される：すなわち、第１の接着層は第１の基板に対して格子不整合し、及び第２の接着層は第２の基板に対して格子不整合する。
提供される一態様において、半導体デバイスは：第１の接着層及び第１の基板を備える第１のサブアセンブリ；並びに第２の基板、及び第１の接着層に直接に接着される第２の接着層を備える第２のサブアセンブリを備え、ここで、第１の接着層及び第２の接着層は、互いに格子不整合し、かつ以下のうちの少なくとも１つが選択される：すなわち、第１の接着層は第１の基板に対して格子不整合し、及び第２の接着層は第２の基板に対して格子不整合する。
有利なことに、第２の接着層は、第２の基板に対して格子不整合する。
有利なことに、緩衝層は、第２の基板上にエピタキシャル成長される。
随意に、第２の基板は、ゲルマニウム（Ｇｅ）から構築される。
随意に、第２の基板は、アクティブＧｅサブセルを含む。
有利なことに、第２のサブアセンブリは、第２の基板に対して格子不整合する半導体の層を含む。
有利なことに、第１の接着層は、第１の基板に対して格子不整合する。
有利なことに、第１のサブアセンブリは、第１の基板に対して格子整合する第１の半導体の層を含む。
有利なことに、第１のサブアセンブリは、第１の半導体の層の上でエピタキシャル成長される緩衝層を含む。
有利なことに、第１のサブアセンブリは、第１の基板に対して格子不整合する第２の半導体の層を含む。
有利なことに、第２の半導体の層は、緩衝層の上でエピタキシャル成長される。
有利なことに、第１のサブアセンブリ及び第２のサブアセンブリのうちの少なくとも１つは、光起電装置及び太陽電池のうちの１つを含む。
提供される別の態様において、半導体デバイスを作る方法は：第１の接着層及び第１の基板を備える第１のサブアセンブリを提供すること；第２の基板及び第２の接着層を備える第２のサブアセンブリを提供すること；第１の接着層及び第２の接着層を一緒に直接に接着することを含み、ここで、第１の接着層及び第２の接着層は、互いに格子不整合し；並びに以下のうちの少なくとも１つを選択することを含む：すなわち、第１の接着層を第１の基板に対して格子不整合させること、及び第２の接着層を第２の基板に対して格子不整合させることである。
有利なことに、方法は、第２の接着層を第２の基板に対して格子不整合させることを選択すること、及び第２の基板上に緩衝層をエピタキシャル成長させることを含む。
有利なことに、方法は、緩衝層の上に第２の接着層をエピタキシャル成長させることを含む。
有利なことに、方法は、ゲルマニウム（Ｇｅ）から第２の基板を構築することを含む。
随意に、方法は、第２の基板の層の中にドーパントを拡散することによって、第２の基板の範囲内にアクティブＧｅサブセルを生成することを含む。
有利なことに、方法は、第１のサブアセンブリの第１の基板上に第１の半導体の層をエピタキシャル成長させることを含み、ここで、第１の半導体の層は第１の基板に対して格子整合する。
有利なことに、方法は、第１の半導体の層の上に緩衝層をエピタキシャル成長させることを含む。
有利なことに、方法は、緩衝層の上に第２の半導体の層をエピタキシャル成長させることを含み、ここで、第２の半導体の層は第１の基板に対して格子不整合し、かつ第１の接着層は第１の基板に対して格子不整合する。
開示される方法及びシステムの他の目的及び利点は、以下の説明、付随する図面、及び添付の特許請求の範囲から明らかになるであろう。
図１は、第１のサブアセンブリ及び第２のサブアセンブリを含む、アセンブリング前の構造体の実施形態の図である。 図２は、半導体デバイスを生成するために互いに直接に接着される、図１に示される第１のサブアセンブリ及び第２のサブアセンブリの図である。 図３は、図２に示される半導体デバイスを製造する方法を図示する例示的な流れ図である。 図４は、第１のサブアセンブリ及び第２のサブアセンブリを含む、アセンブリング前の構造体の別の実施形態の図である。 図５は、半導体デバイスを生成するために互いに直接に接着される、図４に示される第１のサブアセンブリ及び第２のサブアセンブリの図である。 図６は、図５に示される半導体デバイスを製造する方法を図示する例示的な流れ図である。 図７は、第１のサブアセンブリ及び第２のサブアセンブリを含む、アセンブリング前の構造体のさらに別の実施形態の図である。 図８は、半導体デバイスを生成するために互いに直接に接着される、図７に示される第１のサブアセンブリ及び第２のサブアセンブリの図である。 図９は、図８に示される半導体デバイスを製造する方法を図示する例示的な流れ図である。
図１において示されるように、本開示の実施形態によるアセンブリング前の構造体１００は、第１のサブアセンブリ１０２及び第２のサブアセンブリ１０４を含み得る。第１のサブアセンブリ１０２は、第１のウエハ１１０、及び第１のウエハ１１０の第１の表面１１０ａに直接に隣接しかつ上に載る第１の接着層１２０を含み得る。第１のウエハ１１０は、ＩＩＩ‐Ｖ族の材料から選択される半導体であり得る。実施形態において、第１のウエハ１１０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧｅＡｓ）ベース、リン化インジウム（ＩｎＰ）ベース、リン化ガリウム（ＧａＰ）ベース、アンチモン化ガリウム（ＧａＳｂ）ベース、窒化ガリウムインジウムＧａ（Ｉｎ）Ｎベースの材料から成るグループから選択され得る。第１のウエハ１１０の第１の表面１１０ａは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、リン化ガリウム（ＧａＰ）、アンチモン化ガリウム（ＧａＳｂ）、ガリウムインジウムヒ素（ＧａＩｎＡｓ）、リン化ガリウムインジウム（ＧａＩｎＰ）、窒化ガリウムインジウムＧａ（Ｉｎ）Ｎの材料から成るグループから選択される材料層の表面であり得る。
第１の接着層１２０は、第１のウエハ１１０の第１の表面１１０ａの上でエピタキシャル成長され得る。一実施形態において、第１の接着層１２０は、約５×１０１８／立方センチメートル以上の比較的高いドーパント濃度を有する、（Ａｌ）（Ｇａ）ＩｎＰ（Ａｓ）（Ｓｂ）の材料であり得る。比較的高いドーパント濃度は、十分な機械的接着のために必要でないが、（図２において接着インターフェース１５０として示される）接着インターフェースにわたる低い電気抵抗を取得するために必要とされ得ることは、理解されるべきである。しかしながら、接着インターフェース１５０にわたる低い電気抵抗が必要とされない場合、その後、第１の接着層１２０の中における比較的高いドーパント濃度は必要とされない可能性がある。本明細書の中において使用されるように、かつ従来技術として、（Ａｌ）（Ｇａ）ＩｎＰ（Ａｓ）（Ｓｂ）の材料の中における丸括弧の使用は、アルミニウム、ガリウム、ヒ素、及びアンチモンが随意のものであることを示している。図１の中において示されるような実施形態において、第１の接着層１２０は、第１のウエハ１１０に対して格子整合し得、かつ第１の接着表面１２０ａを含み得る。
第２のサブアセンブリ１０４は、第２のウエハ１３０、随意の緩衝層、及び第２の接着層１４０を含み得る。図１の中において示されるような実施形態において、第２の接着層１４０は、第２のウエハ１３０の第２の表面１３０ａに直接に隣接しかつ上に載る。１つの非限定的な実施形態において、第２のウエハ１３０は、Ｇｅ基板ウエハであり得る。しかしながら、第２のウエハ１３０が、例えばＧａＡｓなどのような他の材料から構築され得ることは、理解されるべきである。第２のウエハ１３０は、構造支持体に対するのと同様に、成長基板として使用され得る。具体的には、第２のウエハ１３０は、（図２の中において示される）アセンブリングされた半導体デバイス２００に対する主要な機械的支持体と同様に、第２の接着層１４０のエピタキシャル成長のための基板として使用され得る。
一実施形態において、第２のウエハ１３０は、アクティブＧｅサブセル１３４を含み得る。しかしながら、いくつかの実施形態において、Ｇｅサブセル１３４が省略され得ることは理解されるべきである。一例示的実施形態において、Ｇｅサブセル１３４は、約０．６７エレクトロンボルトのエネルギーバンドギャップを含み得る。Ｇｅサブセル１３４は、第２のウエハ１３０の表面層の中へのドーパントの拡散によって生成され得る。言い換えると、Ｇｅサブセル１３４は、エピタキシャル成長されない。それ故、Ｇｅサブセルは、第２のウエハ１３０の部分になり得る。
第２の接着層１４０は、第２のウエハ１３０の第２の表面１３０ａの上でエピタキシャル成長され得る。第１の接着層１２０に類似して、一実施形態において、第２の接着層１４０はまた、約５×１０１８／立方センチメートル以上の比較的高いドーパント濃度を有する、（Ａｌ）（Ｇａ）ＩｎＰ（Ａｓ）（Ｓｂ）の材料であり得る。比較的高いドーパント濃度は、十分な機械的接着のために必要でないが、（図２において接着インターフェース１５０として示される）接着インターフェースにわたる低い電気抵抗を取得するために必要となり得ることは、理解されるべきである。しかしながら、接着インターフェースにわたる低い電気抵抗が必要とされない場合、その後、第２の接着層１４０の中における比較的高いドーパント濃度は必要とされない可能性がある。
図１の中において示されるような例示的実施形態において、第２の接着層１４０は、第２のサブアセンブリ１０４の第２のウエハ１３０に対して格子整合し得る。しかしながら、他の実施形態において、第２の接着層１４０はまた、同様に第２のウエハ１３０に対して格子不整合し、かつ以下に詳細に説明されかつ図４から図９において図示される。第２のサブアセンブリ１０４の第２の接着層１４０は、第１のサブアセンブリ１０２の第１の接着層１２０に対して格子不整合し得る。説明されかつ図１から図９において図示される全ての実施形態において、第１の接着層１２０及び第２の接着層１４０は、互いに格子不整合し得る。
図２は、本開示の実施形態による半導体デバイス２００の図であり、ここで、第１の接着層１２０及び第２の接着層１４０は一緒に接着されて、第１のサブアセンブリ１０２を第２のサブアセンブリ１０４に接続する。一実施形態において、半導体デバイス２００は、光起電装置、太陽電池、光センサ、発光ダイオード、又はトランジスタであり得る。
第１のサブアセンブリ１０２及び第２のサブアセンブリ１０４は、第１の接着層１２０及び第２の接着層１４０を互いに直接接触するように配置することによって、互いに直接に接着され得、ここで、熱及び圧力が第１のサブアセンブリ１０２及び第２のサブアセンブリ１０４を一緒に接着するために適用される。図１及び図２を参照すると、第１の接着表面１２０ａ及び第２の接着表面１４０ａは、互いに接触するように配置され、かつ一緒に拡散して接着インターフェース１５０を形成する。一実施形態において、第１の接着表面１２０ａ及び第２の接着表面１４０ａは、第１の接着層１２０及び第２の接着層１４０を接触させる前に磨かれて滑らかにされ得る。一実施形態において、研磨は化学機械研磨（ＣＭＰ）によって実行され、接着は従来のウエハ接着装備を使用して実行される。
一旦、第１の接着表面１２０ａ及び第２の接着表面１４０ｂが互いに接触するように配置されると、第１のサブアセンブリ１０２及び第２のサブアセンブリ１０４は、摂氏約３００度から摂氏約５００度の間の接着温度まで加熱され得る。半導体デバイス２００は、約２０ポンド／平方インチから約５０ポンド／平方インチの間の圧力において加熱される。半導体デバイス２００は、圧力の下に約２０から３００分間、加熱される。
（Ａｌ）ＧａＩｎＰ（Ａｓ）（Ｓｂ）接着層との直接の半導体接着は、４．１ジュール／平方メートルより大きい接着強度、０．３オーム平方センチメートルと同じくらい低い電気抵抗、及び接着インターフェース（例えば、図２において示されるような接着インターフェース１５０）にわたり９７パーセントより大きい光透過性を取得した。直接の接着の後に、第１のウエハ１１０は取り除かれ得る。
図３は、図２に示される半導体デバイス２００を生成する方法３００の例示的な流れ図である。概して図１から図３を参照すると、方法３００は、ブロック３０２から始まり、ここで、第１の接着層１２０は、第１のサブアセンブリ１０２の第１のウエハ１１０の第１の表面１１０ａの上でエピタキシャル成長され得る。上述されたように、第１の接着層１２０は、第１のウエハ１１０に対して格子整合し得る。その後、方法３００は、ブロック３０４に進む。
ブロック３０４において、第２の接着層１４０は、第２のサブアセンブリ１０４の第２のウエハ１３０の第２の表面１３０ａの上でエピタキシャル成長され得る。上述したように、第２の接着層１４０は、第２のウエハ１３０に対して格子整合し得る。しかしながら、第２のサブアセンブリ１０４の第２の接着層１４０は、第１のサブアセンブリ１０２の第１の接着層１２０に対して格子不整合し得る。その後、方法３００は、ブロック３０６に進む。
ブロック３０６において、第１のサブアセンブリ１０２及び第２のサブアセンブリ１０４は、第１の接着表面１２０ａ及び第２の接着表面１４０ａにおいて互いに直接に接着され、それ故、（図２において示される）半導体デバイス２００を生成する。具体的には、第１の接着表面１２０ａ及び第２の接着表面１４０ａ（図１）は、互いに接触するように配置され得、かつ接着温度まで加熱され得る。第１の接着層１２０及び第２の接着層１４０は、一緒に拡散して、接着インターフェース１５０（図２において見られる）を形成する。その後、方法３００は、終了する。
図４は、本開示の実施形態による、アセンブリングされる前の構造体４００の代替的な実施形態を示している。アセンブリング前の構造体４００は、第１のサブアセンブリ４０２及び第２のサブアセンブリ４０４を含み得る。第１のサブアセンブリ４０２は、第１のウエハ４１０、半導体の層４１２、及び第１の接着層４２０を含み得る。半導体の層４１２は、第１のウエハ４１０の第１の表面４１０ａと直接に隣接しかつ上に載る。一実施形態において、半導体の層４１２は、光起電装置、又は１以上のサブセルを有する太陽電池であり得る。第１の接着層４２０は、半導体の層４１２の半導体の表面４１２ａと直接に隣接しかつ上に載る。上述されかつ図１から図３において示された実施形態と類似して、第１のウエハ４１０は、ＩＩＩ‐Ｖ族の材料から選択される半導体であり得る。実施形態において、第１のウエハ４１０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、リン化ガリウム（ＧａＰ）、アンチモン化ガリウム（ＧａＳｂ）、ガリウムインジウムヒ素（ＧａＩｎＡｓ）、リン化ガリウムインジウム（ＧａＩｎＰ）、窒化ガリウムインジウムＧａ（Ｉｎ）Ｎの材料から成るグループから選択され得る。
半導体の層４１２は、第１のウエハ４１０の第１の表面４１０ａの上でエピタキシャル成長され得る。半導体の層４１２は、第１のウエハ４１０に対して格子整合し得る。第１の接着層４２０は、半導体の層４１２の半導体の表面４１２ａの上でエピタキシャル成長され得る。図１から図３において示されかつ上述されたような実施形態に類似して、第１の接着層４２０は、（Ａｌ）（Ｇａ）ＩｎＰ（Ａｓ）（Ｓｂ）であり得、かつ一実施形態において、約５×１０１８／立方センチメートル以上の比較的高いドーパント濃度を有し得る。第１の接着層４２０はまた、第１のウエハ４１０に対して格子整合し得、かつ第１の接着表面４２０ａを含み得る。
第２のサブアセンブリ４０４は、第２のウエハ４３０、緩衝層４３２、半導体の層４３６、及び第２の接着層４４０を含み得る。図４の中において示されるような実施形態において、緩衝層４３２は、第２のウエハ４３０の第２の表面４３０ａに直接に隣接しかつ上に載る。半導体の層４３６は、緩衝層４３２の緩衝表面４３２ａと直接に隣接しかつ上に載る。第２の接着層４４０は、半導体の層４３６の半導体の表面４３６ａと直接に隣接しかつ上に載る。
上述されかつ図１から図３において示された実施形態に類似して、第２のウエハ４３０は、Ｇｅ基板であり得、かつ構造支持体に対してと同様に成長基板として使用され得る。具体的には、第２のウエハ４３０は、（図５の中において示される）アセンブリングされた半導体デバイス５００に対する主要な機械的支持体と同様に、緩衝層４３２のエピタキシャル成長のための基板として使用され得る。緩衝層４３２は、第２のウエハ４３０の第２の表面４３０ａの上でエピタキシャル成長され得る。一実施形態において、第２のウエハ４３０は、アクティブＧｅサブセル４３４を含み得る。しかしながら、いくつかの実施形態において、Ｇｅサブセル４３４が省略され得ることは理解されるべきである。
図４の中において示されるような実施形態において、緩衝層４３２は、第２のウエハ４３０の第２の表面４３０ａの上でエピタキシャル成長され得る。緩衝層４３２は、変成透過的グレードのバッファーであり得る。上述された実施形態において、透過的という用語は、セルまたはその下のサブセルを活性化させるための波長を有する約９７パーセント以上の光又は電磁放射線の透過率として定義される。緩衝層４３２は、第２のウエハ４３０に対して格子不整合する材料をエピタキシャル成長させるために使用され得る。例えば、図４の中において示されるような実施形態において、緩衝層４３２は、半導体の層４３６を成長させるために使用され得る。半導体の層４３６は、第２のウエハ４３０に対して格子不整合し得る。緩衝層４３２は、格子不整合の歪を吸収することができ、かつ概して転位の垂直な伝播を妨げる。
第２の接着層４４０は、半導体の層４３６の半導体の表面４３６ａの上でエピタキシャル成長され得る。第２の接着層４４０は、第２の接着表面４４０ａを含み得る。第１の接着層４２０に類似して、第２の接着層４４０は、（Ａｌ）（Ｇａ）ＩｎＰ（Ａｓ）（Ｓｂ）の材料であり得、かつ約５×１０１８／立方センチメートル以上の比較的高いドーパント濃度を有し得る。図４において示されるような実施形態において、半導体の層４３６、及び第２のサブアセンブリ４０４の第２の接着層４４０の両方は、第２のウエハ４３０に対して格子不整合し得る。第２の接着層４４０は、半導体の層４３６に対して格子整合し得る。さらに、第１のサブアセンブリ４０２の第１の接着層４２０は、第２のサブアセンブリ４０４の第２の接着層４４０に対して格子不整合し得る。
図５は、本開示の実施形態による半導体デバイス５００の図であり、ここで、第１の接着層４２０及び第２の接着層４４０は一緒に接着されて、第１のサブアセンブリ４０２を第２のサブアセンブリ４０４に接続する。図２において示されるような実施形態に類似して、第１のサブアセンブリ４０２及び第２のサブアセンブリ４０４は、第１の接着層４２０及び第２の接着層４４０を互いに直接接触するように配置することによって、互いに直接に接着され得、ここで、熱及び圧力が第１のサブアセンブリ４０２及び第２のサブアセンブリ４０４を一緒に接着するために適用され得る。図４及び図５を参照すると、第１の接着表面４２０ａ及び第２の接着表面４４０ａは、互いに接触するように配置され得、かつ一緒に拡散して接着インターフェース４５０を形成し得る。
図６は、図５に示される半導体デバイス５００を生成する方法６００の例示的な流れ図である。概して図４から図６を参照すると、方法６００は、ブロック６０２から始まり、ここで、半導体の層４１２及び第１の接着層４２０は、第１のサブアセンブリ４０２の第１のウエハ４１０の上でエピタキシャル成長され得る。具体的には、半導体の層４１２は、第１のウエハ４１０の第１の表面４１０ａの上で成長され得、かつ第１の接着層４２０は、半導体の層４１２の半導体の表面４１２ａの上でエピタキシャル成長され得る。その後、方法６００は、ブロック６０４に進む。
ブロック６０４において、緩衝層４３２は、第２のサブアセンブリ４０４の第２のウエハ４３０の第２の表面４３０ａの上でエピタキシャル成長され得る。その後、方法６００は、ブロック６０６に進む。
ブロック６０６において、半導体の層４３６は、第２のサブアセンブリ４０４の緩衝層４３２の緩衝表面４３２ａの上でエピタキシャル成長され得る。上述のように、半導体の層４３６は、第２のウエハ４３０に対して格子不整合し得る。その後、方法６００は、ブロック６０８に進む。
ブロック６０８において、第２の接着層４４０は、第２のサブアセンブリ４０４の半導体の層４３６の半導体の表面４３６ａの上でエピタキシャル成長され得る。上述したように、第２の接着層４４０は、第２のウエハ４３０に対して格子不整合し得る。第２の接着層４４０はまた、第１のサブアセンブリ４０２の第１の接着層４２０に対して格子不整合し得る。その後、方法６００は、ブロック６１０に進む。
ブロック６１０において、第１のサブアセンブリ４０２及び第２のサブアセンブリ４０４は、第１の接着表面１２０ａ及び第２の接着表面４４０ａにおいて互いに直接に接着され得、それ故、（図５において示される）半導体デバイス５００を生成する。具体的には、第１の接着表面４２０ａ及び第２の接着表面４４０ａ（図４）は、互いに接触するように配置され得、かつ接着温度まで加熱され得る。第１の接着層４２０及び第２の接着層４４０は、一緒に拡散して、接着インターフェース４５０（図５において見られる）を形成する。その後、方法６００は、終了する。
図７は、本開示の実施形態よる、アセンブリングされる前の構造体７００の代替的な実施形態を示している。アセンブリング前の構造体７００は、第１のサブアセンブリ７０２及び第２のサブアセンブリ７０４を含み得る。第１のサブアセンブリ７０２は、第１のウエハ７１０、第１の半導体の層７１２、緩衝層７１４、第２の半導体の層７１６、及び第１の接着層７２０を含み得る。第１の半導体の層７１２は、第１のウエハ７１０の第１の表面７１０ａと直接に隣接しかつ上に載る。一実施形態において、第１の半導体の層７１２は、光起電装置、又は１以上のサブセルを有する太陽電池であり得る。緩衝層７１４は、第１の半導体の層７１２の第１の半導体の表面７１２ａの上でエピタキシャル成長され得る。図４及び図５において示される第２のサブアセンブリ４０４の緩衝層４３２と類似して、緩衝層７１４はまた、変成透過的グレードのバッファーであり得る。第２の半導体の層７１６は、緩衝層７１４の緩衝表面７１４ａと直接に隣接しかつ上に載る。第２の半導体の層７１６はまた、光起電装置、又は１以上のサブセルを有する太陽電池であり得る。第１の接着層７２０は、第２の半導体の層７１６の第２の半導体の表面７１６ａと直接に隣接しかつ上に載る。
上述されかつ図１から図６において示された実施形態と類似して、第１のウエハ７１０は、ＩＩＩ‐Ｖ族の材料から選択される半導体であり得る。実施形態において、第１のウエハ７１０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、リン化ガリウム（ＧａＰ）、アンチモン化ガリウム（ＧａＳｂ）、ガリウムインジウムヒ素（ＧａＩｎＡｓ）、リン化ガリウムインジウム（ＧａＩｎＰ）、窒化ガリウムインジウムＧａ（Ｉｎ）Ｎの材料から成るグループから選択され得る。第１の半導体の層７１２は、第１のウエハ７１０の第１の表面７１０ａの上でエピタキシャル成長され得、かつ第１のウエハ７１０に対して格子整合し得る。
緩衝層７１４は、第１の半導体の層７１２の第１の半導体の表面７１２ａの上でエピタキシャル成長され得る。緩衝層７１４は、第１のウエハ７１０に対して格子不整合する材料をエピタキシャル成長させるために使用され得る。例えば、図７の中において示されるような実施形態において、緩衝層７１４は、第２の半導体の層７１６を成長させるために使用され得、第２の半導体の層７１６は第１のウエハ７１０に対して格子不整合し得る。
第１の接着層７２０は、第２の半導体の層７１６の第２の半導体の表面７１６ａの上でエピタキシャル成長され得る。図１から図６において示されかつ上述されたような実施形態に類似して、第１の接着層７２０は、（Ａｌ）（Ｇａ）ＩｎＰ（Ａｓ）（Ｓｂ）の材料であり得、かつ一実施形態において、約５×１０１８／立方センチメートル以上の比較的高いドーパント濃度を有し得る。図７の中において示されるような実施形態において、第１の接着層７２０は、第１のウエハ７１０に対して格子不整合し得、かつ第２の半導体の層７１６に対して格子整合し得、かつ第１の接着表面７２０ａを含み得る。
第２のサブアセンブリ７０４は、第２のウエハ７３０、緩衝層７３２、半導体の層７３６、及び第２の接着層７４０を含み得る。図７の中において示されるような実施形態において、緩衝層７３２は、第２のウエハ７３０の第２の表面７３０ａに直接に隣接しかつ上に載る。半導体の層７３６は、緩衝層７３２の緩衝表面７３２ａと直接に隣接しかつ上に載る。第２の接着層７４０は、半導体の層７３６の半導体の表面７３６ａと直接に隣接しかつ上に載る。
上述されかつ図１から図６において示された実施形態に類似して、第２のウエハ７３０は、Ｇｅ基板であり得、かつ構造支持体に対してと同様に成長基板として使用され得る。具体的には、第２のウエハ７３０は、（図８の中において示される）アセンブリングされた半導体デバイス８００に対する主要な機械的支持体と同様に、緩衝層７３２のエピタキシャル成長のための基板として使用され得る。緩衝層７３２は、第２のウエハ７３０の第２の表面７３０ａの上でエピタキシャル成長され得る。一実施形態において、第２のウエハ７３０は、アクティブＧｅサブセル７３４を含み得る。しかしながら、いくつかの実施形態において、Ｇｅサブセル７３４が省略され得ることは、理解されるべきである。
緩衝層７３２は、第２のウエハ７３０の第２の表面７３０ａの上でエピタキシャル成長され得る。緩衝層７３２は、変成透過的グレードのバッファーであり得る。緩衝層７３２は、第２のウエハ７３０に対して格子不整合する材料をエピタキシャル成長させるために使用され得る。例えば、図７の中において示されるような実施形態において、緩衝層７３２は、半導体の層７３６を成長させるために使用され得、半導体の層７３６は第２のウエハ７３０に対して格子不整合し得る。具体的には、半導体の層７３６は、緩衝層７３２の緩衝表面７３２ａの上でエピタキシャル成長され得る。
第２の接着層７４０は、半導体の層７３６の半導体の表面７３６ａの上でエピタキシャル成長され得る。第２の接着層７４０は、第２の接着表面７４０ａを含み得る。第１のサブアセンブリ７０２の第１の接着層７２０に類似して、第２の接着層４４０は、（Ａｌ）（Ｇａ）ＩｎＰ（Ａｓ）（Ｓｂ）の材料であり得、かつ約５×１０１８／立方センチメートル以上の比較的高いドーパント濃度を有し得る。図７において示されるような実施形態において、半導体の層７３６、及び第２のサブアセンブリ７０４の第２の接着層７４０の両方は、第２のウエハ７３０に対して格子不整合し得る。半導体の層７３６及び第２の接着層７４０は、互いに格子整合し得る。さらに、第１のサブアセンブリ７０２の第１の接着層７２０は、第２のサブアセンブリ７０４の第２の接着層７４０に対して格子不整合し得る。
図８は、本開示の実施形態による半導体デバイス８００の図であり、ここで、第１の接着層７２０及び第２の接着層７４０は一緒に接着されて、第１のサブアセンブリ７０２を第２のサブアセンブリ７０４に接続する。図２から図５において示されるような実施形態に類似して、第１のサブアセンブリ７０２及び第２のサブアセンブリ７０４は、第１の接着層７２０及び第２の接着層７４０を互いに直接接触するように配置することによって、互いに直接に接着され得、ここで、熱及び圧力が第１のサブアセンブリ７０２及び第２のサブアセンブリ７０４を一緒に接着するために適用され得る。図７及び図８を参照すると、第１の接着表面７２０ａ及び第２の接着表面７４０ａは、互いに接触するように配置され得、かつ一緒に拡散して接着インターフェース７５０を形成し得る。
図９は、図８に示される半導体デバイス８００を生成する方法９００の例示的な流れ図である。概して図７から図９を参照すると、方法９００は、ブロック９０２から始まり、ここで、第１の半導体の層７１２は、第１のサブアセンブリ７０２の第１のウエハ７１０の上でエピタキシャル成長され得る。上述されたように、第１の半導体の層７１２は、第１のウエハ７１０に対して格子整合し得る。その後、方法９００は、ブロック９０４に進む。
ブロック９０４において、緩衝層７１４は、第１のサブアセンブリ７０２の第１の半導体の層７１２の半導体の表面７１２ａの上でエピタキシャル成長され得る。その後、方法９００は、ブロック９０６に進む。
ブロック９０６において、第２の半導体の層７１６は、第１のサブアセンブリ７０２の緩衝層７１４の緩衝表面７１４ａの上でエピタキシャル成長され得る。上述されたように、第２の半導体の層７１６は、第１のウエハ７１０に対して格子不整合し得る。その後、方法９００は、ブロック９０８に進む。
ブロック９０８において、第１の接着層７２０は、第１のサブアセンブリ７０２の第２の半導体の層７１６の第２の半導体の表面７１６ａの上でエピタキシャル成長され得る。上述のように、第１の接着層７２０は、第１のウエハ７１０に対して格子不整合し得るが、第２の半導体の層７１６に対して格子整合し得る。その後、方法９００は、ブロック９１０に進む。
ブロック９１０において、緩衝層７３２は、第２のサブアセンブリ７０４の第２のウエハ７３０の第２の表面７３０ａの上でエピタキシャル成長され得る。その後、方法９００は、ブロック９１２に進む。
ブロック９１２において、半導体の層７３６は、第２のサブアセンブリ７０４の緩衝層７３２の緩衝表面７３２ａの上でエピタキシャル成長され得る。上述のように、半導体の層７３６は、第２のウエハ７３０に対して格子不整合し得る。その後、方法９００は、ブロック９１４に進む。
ブロック９１４において、第２の接着層７４０は、第２のサブアセンブリ７０４の半導体の層７３６の半導体の表面７３６ａの上でエピタキシャル成長され得る。上述のように、第２の接着層７４０はまた、第１のサブアセンブリ７０２の第１の接着層７２０と同様に、第２のウエハ７３０に対して格子不整合し得る。第２の接着層７４０はまた、半導体の層７３６に対して格子整合し得る。その後、方法９００は、ブロック９１６に進む。
ブロック９１６において、第１のサブアセンブリ７０２及び第２のサブアセンブリ７０４は、第１の接着表面７２０ａ及び第２の接着表面７４０ａにおいて互いに直接に接着され、それ故、（図８において示される）半導体デバイス８００を生成する。具体的には、第１の接着表面７２０ａ及び第２の接着表面７４０ａ（図７）は、互いに接触するように配置され得、かつ接着温度まで加熱され得る。第１の接着層７２０及び第２の接着層７４０は、一緒に拡散して、接着インターフェース７５０（図８において見られる）を形成する。その後、方法９００は、終了する。
概して図１から図９を参照して、上述された開示される半導体デバイスは、直接に接着された格子整合するデバイス構成要素のみを含む、現在入手可能な半導体デバイスのうちのいくつかの他のタイプと比較した場合、様々なデバイス構成要素の間のより広い範囲のバンドギャップの組み合わせを含み得る。これは、上述された開示される全ての半導体デバイスの各々が、直接に接着された格子不整合するデバイス構成要素を含むからである。格子不整合する様々なデバイス構成要素は、バンドギャップの組み合わせの可能な範囲を広げ、かつまた、半導体デバイスの材料品質を高めることができる。変成構成要素の直接の接着が、典型的に、現在の産業において実施されないことは注意されるべきである。
加えて、開示される半導体デバイスの各々は、Ｇｅ基板を含み、かつアクティブＧｅサブセルを含み得る。Ｇｅサブセルは、約０．７エレクトロンボルトのエネルギーバンドギャップを含む、エピタキシャル成長されたＧａＩｎＡｓサブセルに取って代わるために使用されることができ、エピタキシャル成長されたＧａＩｎＡｓサブセルは、典型的に、逆転変成（ＩＭＭ）技術を使用して成長した半導体デバイスの中で見つかる。Ｇｅサブセルは、ＩＭＭ技術を使用して成長された半導体デバイスの中で見つかるＧａＩｎＡｓサブセルと比較した場合、それと同じか又はそれより優れた放射の後の性能維持を有し得る。ＧａＩｎＡｓサブセルをアクティブＧｅサブセルに置き代えることは、実質的に半導体デバイスの全体のコストを低減することができる。さらに、ＩＭＭ技術を使用して成長した半導体デバイスはまた、同様に付加的なデバイスハンドルを必要とする。対照的に、開示されるＧｅ基板は、半導体デバイスに対する主要な機械的支持体として使用されることができる。それ故、付加的なデバイスハンドルは必要とされない。開示されるＧｅ基板は、例えば、剥離互換性、エッチング化学選択性、及び基板極性を有する裏側金属接触における簡明さなどの、半導体製造の間の他の利点を提供することができる。Ｇｅ基板は、比較的薄くすることができ（例えば、約５０ミクロンの厚さを有する）、そのことはまた、開示される半導体デバイスの全体質量を低減することができる。また、Ｇｅ基板は、高められた出力密度を提供することができる。
例えば、一実施形態において、開示される半導体デバイスは、アクティブＧｅサブセルを含むＧｅ基板上で成長された、直接に接着された５‐接合太陽電池であり得る。具体的には、太陽電池は、比較的高いエネルギーバンドギャップ（例えば、約１．３エレクトロンボルトから約２．０エレクトロンボルトの範囲内）を有する、格子整合するデバイス構成要素を含む第１のサブアセンブリから成ることができる。第１のサブアセンブリは、直接に第２のサブアセンブリに接着されることができる。第２のサブアセンブリは、Ｇｅ基板、単一の緩衝層、及び緩衝層の上で成長されかつＧｅ基板に対して格子不整合するデバイス構成要素を含み得る。Ｇｅ基板のアクティブＧｅサブセル、及び第２のサブアセンブリのデバイス構成要素は、比較的低いエネルギーバンドギャップ（例えば、Ｇｅサブセルに対して０．６７エレクトロンボルト、かつデバイス構成要素に対して１．０から１．１エレクトロンボルト）を含み得る。ＩＭＭ技術を使用して成長した、現在入手可能な太陽電池のうちのいくつかのタイプは、様々なデバイス構成要素の間の格子不整合の歪を吸収するために、複数の緩衝層を含み得る。対照的に、説明された例示的な太陽電池は、１つの緩衝層を含むのみであり、それは全体のコストを低減し得る。
本明細書の中において説明された装置及び方法の構造が、本発明の好適な実施形態を構成する一方で、本発明が装置及び方法のこれらの精密な構造に限定されず、かつ本発明の範囲から逸脱することなしに変形がなされ得ることは理解されるべきである。
１００ 構造体
１０２ 第１のサブアセンブリ
１０４ 第２のサブアセンブリ
１１０ 第１のウエハ
１１０ａ 第１の表面
１２０ 第１の接着層
１２０ａ 第１の接着表面
１３０ 第２のウエハ
１３０ａ 第２の表面
１３４ Ｇｅサブセル
１４０ 第２の接着層
１４０ａ 第２の接着表面
１５０ 接着インターフェース
２００ 半導体デバイス
３００ 方法
３０２ ブロック
３０４ ブロック
３０６ ブロック
４００ 構造体
４０２ 第１のサブアセンブリ
４０４ 第２のサブアセンブリ
４１０ 第１のウエハ
４１０ａ 第１の表面
４１２ 半導体の層
４１２ａ 半導体の表面
４２０ 第１の接着層
４２０ａ 第１の接着表面
４３０ 第２のウエハ
４３０ａ 第２の表面
４３２ 緩衝層
４３２ａ 緩衝表面
４３４ Ｇｅサブセル
４３６ 半導体の層
４３６ａ 半導体の表面
４４０ 第２の接着層
４４０ａ 第２の接着表面
４５０ インターフェース
５００ 半導体デバイス
６００ 方法
６０２ ブロック
６０４ ブロック
６０６ ブロック
６０８ ブロック
６１０ ブロック
７００ 構造体
７０２ 第１のサブアセンブリ
７０４ 第２のサブアセンブリ
７１０ 第１のウエハ
７１０ａ 第１の表面
７１２ 第１の半導体の層
７１２ａ 第１の半導体の表面
７１４ 緩衝層
７１４ａ 緩衝表面
７１６ 第２の半導体の層
７１６ａ 第２の半導体の表面
７２０ 第１の接着層
７２０ａ 第１の接着表面
７３２ 緩衝層
７３２ａ 緩衝表面
７３４ Ｇｅサブセル
７３６ 半導体の層
７３６ａ 半導体の表面
７４０ 第２の接着層
７４０ａ 第２の接着表面
７５０ 接着インターフェース
８００ 半導体デバイス
９００ 方法
９０２ ブロック
９０４ ブロック
９０６ ブロック
９０８ ブロック
９１０ ブロック
９１２ ブロック
９１４ ブロック
９１６ ブロック

Claims (15)

  1. 第１の接着層及び第１の基板を備える第１のサブアセンブリ；並びに
    第２のサブアセンブリを備え；前記第２のサブアセンブリは：
    第２の基板；及び
    前記第１の接着層に直接接着される第２の接着層であって、前記第１の接着層及び前記第２の接着層は互いに格子不整合する、第２の接着層を備え、かつ
    前記第１の接着層は前記第１の基板に対して格子不整合するか、前記第２の接着層は前記第２の基板に対して格子不整合するうちの少なくとも１つが選択される、半導体デバイス。
  2. 緩衝層が前記第２の基板上でエピタキシャル成長される、請求項１に記載の半導体デバイス。
  3. 前記第２の基板はゲルマニウム（Ｇｅ）から構築され、かつ随意に、前記第２の基板はアクティブＧｅサブセルを含む、請求項１に記載の半導体デバイス。
  4. 前記第２のサブアセンブリは、前記第２の基板に対して格子不整合する半導体の層を含む、請求項１に記載の半導体デバイス。
  5. 前記第１のサブアセンブリは、前記第１の基板に対して格子整合する第１の半導体の層を含む、請求項１に記載の半導体デバイス。
  6. 前記第１のサブアセンブリは、前記第１の基板上でエピタキシャル成長される緩衝層を含む、請求項５に記載の半導体デバイス。
  7. 前記第１のサブアセンブリは、前記第１の基板に対して格子不整合する第２の半導体の層を含む、請求項６に記載の半導体デバイス。
  8. 前記第２の半導体の層は、前記緩衝層の上でエピタキシャル成長される、請求項５に記載の半導体デバイス。
  9. 前記第１のサブアセンブリ及び前記第２のサブアセンブリのうちの少なくとも１つは、光起電装置及び太陽電池のうちの１つを含む、請求項１に記載の半導体デバイス。
  10. 半導体デバイスを作る方法であって：
    第１の接着層及び第１の基板を備える第１のサブアセンブリを提供すること；
    第２の基板及び第２の接着層を備える第２のサブアセンブリを提供すること；
    直接に前記第１の接着層及び前記第２の接着層を一緒に接着することであって、前記第１の接着層及び前記第２の接着層は互いに格子不整合する、接着すること；及び
    前記第１の接着層を前記第１の基板に対して格子不整合させるか、前記第２の接着層を前記第２の基板に対して格子不整合させるうちの少なくとも１つを選択することを含む、方法。
  11. 前記第２の接着層を前記第２の基板に対して格子不整合させることを選択すること、及び前記第２の基板上で緩衝層をエピタキシャル成長させることを含む、請求項１０に記載の方法。
  12. ゲルマニウム（Ｇｅ）から前記第２の基板を構築すること、及び随意に、ドーパントを前記第２の基板の層の中に拡散することによって、前記第２の基板の範囲内にアクティブＧｅサブセルを生成させることを含む、請求項１０に記載の方法。
  13. 前記第１のサブアセンブリの前記第１の基板上で第１の半導体の層をエピタキシャル成長させることを含み、前記第１の半導体の層は前記第１の基板に対して格子整合する、請求項１０に記載の方法。
  14. 前記第１の半導体の層の上で緩衝層をエピタキシャル成長させることを含む、請求項１０又は１３に記載の方法。
  15. 前記緩衝層の上で第２の半導体の層をエピタキシャル成長させることを含み、前記第２の半導体の層は前記第１の基板に対して格子不整合し、かつ前記第１の接着層は前記第１の基板に対して格子不整合する、請求項１１に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020506438A (ja) * 2017-01-04 2020-02-27 曾 世憲 画素ユニット構造及びその製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3047351B1 (fr) 2016-02-03 2023-07-14 Soitec Silicon On Insulator Substrat avance
KR20190044235A (ko) 2017-10-20 2019-04-30 한국전력공사 격자 부정합 완충 구조를 갖는 다중 접합 태양전지 및 이의 제조 방법
CN111653649B (zh) * 2020-06-05 2023-09-05 中国科学院上海微系统与信息技术研究所 一种Si基InGaAs光电探测器的制备方法及光电探测器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0448658A (ja) * 1990-06-14 1992-02-18 Hitachi Cable Ltd 積層型太陽電池及びその製造方法
JP2005159071A (ja) * 2003-11-27 2005-06-16 Ricoh Co Ltd 半導体デバイスおよびその製造方法および光伝送システム
US20120240987A1 (en) * 2011-03-22 2012-09-27 The Boeing Company Metamorphic solar cell having improved current generation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6746777B1 (en) 2000-05-31 2004-06-08 Applied Optoelectronics, Inc. Alternative substrates for epitaxial growth
ATE346410T1 (de) * 2000-08-04 2006-12-15 Amberwave Systems Corp Siliziumwafer mit monolithischen optoelektronischen komponenten
US7157119B2 (en) * 2002-06-25 2007-01-02 Ppg Industries Ohio, Inc. Method and compositions for applying multiple overlying organic pigmented decorations on ceramic substrates
US6951819B2 (en) * 2002-12-05 2005-10-04 Blue Photonics, Inc. High efficiency, monolithic multijunction solar cells containing lattice-mismatched materials and methods of forming same
US20050067377A1 (en) 2003-09-25 2005-03-31 Ryan Lei Germanium-on-insulator fabrication utilizing wafer bonding
US8227689B2 (en) * 2004-06-15 2012-07-24 The Boeing Company Solar cells having a transparent composition-graded buffer layer
US10374120B2 (en) * 2005-02-18 2019-08-06 Koninklijke Philips N.V. High efficiency solar cells utilizing wafer bonding and layer transfer to integrate non-lattice matched materials
US11211510B2 (en) * 2005-12-13 2021-12-28 The Boeing Company Multijunction solar cell with bonded transparent conductive interlayer
US8236600B2 (en) * 2008-11-10 2012-08-07 Emcore Solar Power, Inc. Joining method for preparing an inverted metamorphic multijunction solar cell
US20110124146A1 (en) * 2009-05-29 2011-05-26 Pitera Arthur J Methods of forming high-efficiency multi-junction solar cell structures
US8822817B2 (en) 2010-12-03 2014-09-02 The Boeing Company Direct wafer bonding
US20140137930A1 (en) * 2012-11-16 2014-05-22 Solar Junction Corporation Multijunction solar cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0448658A (ja) * 1990-06-14 1992-02-18 Hitachi Cable Ltd 積層型太陽電池及びその製造方法
JP2005159071A (ja) * 2003-11-27 2005-06-16 Ricoh Co Ltd 半導体デバイスおよびその製造方法および光伝送システム
US20120240987A1 (en) * 2011-03-22 2012-09-27 The Boeing Company Metamorphic solar cell having improved current generation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020506438A (ja) * 2017-01-04 2020-02-27 曾 世憲 画素ユニット構造及びその製造方法
JP7032434B2 (ja) 2017-01-04 2022-03-08 曾 世憲 表示装置

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