JP2015154451A - 撮像素子駆動回路 - Google Patents

Abstract

【課題】本発明の目的は、撮像素子から出力する撮像信号の出力レベルの均一性を向上することにある。【解決手段】本発明の撮像素子の駆動回路は、出力部を有する撮像素子の駆動回路であって、出力部は少なくとも２つの電源を入力する電源入力端子を有し、電源入力端子の低電圧側は所定の抵抗値の抵抗器を介して接地することを特徴とする。【選択図】 図１

Description

本発明は、撮像素子の駆動回路に関するものである。

たとえば、撮像素子は、多数の受光素子（画素）が２次元マトリクス（行列）状に配置され、受光素子が受光した光を光電変換して撮像信号として出力する。
一般的な撮像素子であるＩＴ（インタライン転送）−ＣＣＤ（Charge Coupled Device）の構成について、図３を用いて説明する。
なお、一般的な撮像素子は、他にＦＦ（フルフレーム）−ＣＣＤ、ＦＴ（フレーム転送−ＣＣＤ、ＦＩＴ（フレームインタライン転送）−ＣＣＤなどがある。

図３において、撮像素子１００は、半導体基板１０１上に受光素子１１１が多数、水平方向（行）と垂直方向（列）にマトリクス状に配置されている。
また、撮像素子１００は、垂直列ごとにそれぞれ４相駆動（Ｖ１〜Ｖ４）に対応する複数本の垂直転送部１１２が配列されている。なお、４相に限らず２相や３相で駆動する構成であってもよい。
さらに、撮像素子１００は、複数本の垂直転送部１１２の各転送側端部に２相駆動（Ｈ１、Ｈ２）の水平転送部１１３が１ライン分設けられている。水平転送部１１３の転送側端部には、たとえば図示しないフローティングディフュージョンアンプ構成の出力バッファ回路が設けられている。この出力バッファ回路は、水平転送部１１３から順に注入される信号電荷を信号電圧に変換して出力する。
撮像素子１００には、駆動電源１３１から、出力部電圧ＶＤＤ、基板バイアス回路電圧Ｖｓｕｂ、保護トランジスタバイアスＶＬが印加されている。なお、ＶＳＳ１は低電圧側の出力部電圧である。

水平転送部１１３から順に注入される信号電荷は図示しないフローティングディフュージョンに蓄積し、この蓄積した信号電荷を信号電圧（ＦＤ）に変換して、出力部１１４において、駆動回路１３２から出力されたリセットパルスＲＧの制御の元に撮像信号（Ｖｏｕｔ）として出力する。
すなわち、撮像素子１００においては、縦横の２次元状に配置している受光素子１１１で検出した信号電荷を、各垂直転送部１１２により水平転送部１１３まで垂直転送し、信号電荷を水平転送部１１３により水平方向に転送するようにしている。そして、水平転送部１１３からの信号電荷に対応した電位にして出力部１１４から出力するという動作を繰り返す。

先行技術としては、ＥＭ（Electron Multiplying）−ＣＣＤのＣＭＧ（電子増倍を行う水平転送電極）駆動回路からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量ＣＭＧ電圧の振幅の減衰を防ぎ、矩形波特性を改善する技術が開示されている（例えば、特許文献１。）。

特開２０１２−１９５９３４号公報

ソニー製ＣＣＤ撮像素子ＩＣＸ２４８ＡＬ J98728A99

本発明の目的は、撮像素子から出力する撮像信号の出力レベルの均一性を向上することにある。
撮像素子から出力する撮像信号の出力レベルが均一でない場合は、後段の増幅部で高倍増幅を行うと撮像領域の一部の領域で発光現象のような映像信号レベルが高くなる等の不均一が顕著になる。

本発明の撮像素子の駆動回路は、出力部を有する撮像素子の駆動回路であって、出力部は少なくとも２つの電源を入力する電源入力端子を有し、電源入力端子の低電圧側は所定の抵抗値の抵抗器を介して接地することを特徴とする。

また、本発明の撮像素子の駆動回路は、出力部を有する撮像素子の駆動回路であって、出力部は少なくとも２つの電源を入力する電源入力端子を有し、電源入力端子の低電圧側は所定の抵抗値の抵抗器を介して接地することにより、低電圧側の電源入力端子電圧を可変することを特徴とする。

さらに、本発明の撮像素子の駆動回路は、出力部を有する撮像素子の駆動回路であって、出力部は少なくとも２つの電源を入力する電源入力端子と内部にゲート電圧発生部を有し、電源入力端子の低電圧側は所定の抵抗値の抵抗器を介して接地することによりゲート電圧を可変することを特徴とする。

またさらに、本発明の撮像素子の駆動回路は、出力部を有する撮像素子の駆動回路にであって、出力部は少なくとも２つの電源を入力する電源入力端子を有し、電源入力端子の低電圧側は通常撮影時には接地し、高感度撮影時には所定の抵抗値の抵抗器を介して接地することを特徴とする。

本発明によれば、撮像素子から出力する撮像信号の出力レベルの均一性を向上することができる。

本発明の一実施例である撮像素子の駆動回路を説明するためのブロック図である。 本発明の他の一実施例である撮像素子の駆動回路を説明するためのブロック図である。 一般的な撮像素子の構成を説明するための図である。

以下、本発明の実施例について図面を用いて説明する。
本発明の一実施例を図１で説明する。
図１は本発明の一実施例である撮像素子の駆動回路を説明するためのブロック図である。なお、図３と同じ符号は上述と同様であるため、説明を省略する。

図１において、撮像素子１００は出力部１１４を有する。
出力部１１４は、駆動ＭＯＳトランジスタ（ＤＭ；ＤｒｉｖｅＭＯＳ）ＤＭ１，ＤＭ２，ＤＭ３と、負荷ＭＯＳトランジスタ（ＬＭ；ＬｏａｄＭＯＳ）ＬＭ１，ＬＭ２，ＬＭ３による３段ソースフォロア（電流増幅回路）構造を有し、水平転送部１１３からの信号電荷を電圧信号に変換する。また、出力部１１４は、水平転送クロック（Ｈ１，Ｈ２）に対応するリセットパルスＲＧに基づいて制御するリセットゲート端子ＭＯＳトランジスタ（ＲＧＴｒ）を備える。なお、ソースフォロアは何段構成であってもよい。

出力部１１４は、それぞれ駆動ＭＯＳトランジスタＤＭ１，ＤＭ２，ＤＭ３のソース端子と負荷ＭＯＳトランジスタＬＭ１，ＬＭ２，ＬＭ３のドレイン端子とを接続した複数段の増幅する構成となっている。
駆動ＭＯＳトランジスタＤＭ１のゲート端子は、水平転送部１１３からの信号電荷が供給されるフローティングディフュージョン端子ＦＤに接続され、且つ、リセットゲート端子ＭＯＳトランジスタＲＧＴｒのソース端子が接続されている。

駆動ＭＯＳトランジスタＤＭ１のソース端子は駆動ＭＯＳトランジスタＤＭ２のゲート端子に接続され、駆動ＭＯＳトランジスタＤＭ２のソース端子は駆動ＭＯＳトランジスタＤＭ３のゲート端子に接続され、駆動ＭＯＳトランジスタＤＭ３のソース端子は撮像出力Ｖｏｕｔ端子と接続されている。

また、それぞれ駆動ＭＯＳトランジスタＤＭ１，ＤＭ２，ＤＭ３およびリセットゲート端子ＭＯＳトランジスタＲＧＴｒのドレイン端子は、電源ＶＤＤ端子に接続されている。
さらに、それぞれ負荷ＭＯＳトランジスタＬＭ１，ＬＭ２，ＬＭ３のソース端子は、内部負荷抵抗器Ｒｓｓを介してＶＳＳ１端子に接続されている。

それぞれ負荷ＭＯＳトランジスタＬＭ１，ＬＭ２，ＬＭ３のゲート端子は、電圧ＶＤＤとＶＳＳ１間の電圧を抵抗器Ｒ１０１と抵抗器Ｒ１０２で抵抗分割したＶＧＧ（ゲートバイアス電圧）が供給されている。

（実施例１）
次に、本発明の一実施例である実施例１について図１を用いて説明する。
出力部１１４の抵抗器Ｒ１０１，Ｒ１０２の抵抗値が既知または推測できる場合について説明する。
まず、ＶＧＧの電圧は下記の（式１）から求める。
ＶＧＧ＝ＶＤＤ×Ｒ１０２／（Ｒ１０１＋Ｒ１０２） ・・・ （式１）
図１において、類似品種の非特許文献１のソニー製ＣＣＤ撮像素子ＩＣＸ２４８ＡＬの外部推奨回路と同様のバイアス回路が内蔵されたと想定されるので、ＶＤＤ端子に＋１５Ｖを供給し、抵抗器Ｒ１０１が１８０ｋΩ、抵抗器Ｒ１０１が２７ｋΩとする。
上述の条件と（式１）から、現状のＶＧＧの電圧ＶＧＧ０は、
ＶＧＧ０＝１５×２７／（１８０＋２７）≒２．０
と現状のＶＧＧの電圧ＶＧＧ０は、約＋２．０Ｖとなる。

ここで、撮像素子１００から出力する撮像信号Ｖｏｕｔの均一性を向上させるため、類似品種の非特許文献１での調整値からＶＧＧの電圧を目標のＶＧＧの電圧ＶＧＧ１を約５Ｖまでかさ上げするために必要な出力部１１４のＶＳＳ１端子の電圧（以下ＶＳＳ１）を検討する。
ＶＳＳ１＝ＶＤＤ×（ＶＧＧ１−ＶＧＧ０）／（ＶＤＤ−ＶＧＧ０） ・・ （式２）
となるので、
ＶＳＳ１＝１５×（５−２）／（１５−２）≒３．５
とＶＳＳ１の電圧を約３．５Ｖにすればよい。

次に、外部抵抗器Ｒ１４３として導かれる抵抗値は、Ｒ１０１とＲ１０２の分圧に対するかさ上げ分と、内部に取り入れられた抵抗Ｒｓｓによるソースフォロワ駆動のかさ上げ分の合成となる。
そのため、Ｒ１０１とＲ１０２の分圧に対するかさ上げ分Ｒ１４３ａは、
Ｒ１４３ａ≒（Ｒ１０１＋Ｒ１０２）／（ＶＤＤ−ＶＳＳ１）×ＶＳＳ１・・（式３）
から
Ｒ１４３ａ≒（１８０＋２７）／（１５−３．５）×３．５≒６３
から分圧に対するかさ上げ分のＲ１４３ａは６３ｋΩと推定できる。
次に、Ｒｓｓによるソースフォロワ駆動のかさ上げ分Ｒ１４３ｂ は、ＬＭ１、ＬＭ２、ＬＭ３のゲートからソースへの電圧ドロップＶＧＳにより異なる。ＶｓｓからＶＳＳ１へのＲｓｓ＝３９０Ωに対して、ＶＳＳ１の電圧をＧＮＤから約３．５Ｖにかさ上げするための抵抗分Ｒ１４３ｂは、
Ｒ１４３ｂ≒Ｒｓｓ／（ＶＧＧ１−ＳＳ１−ＶＧＳ）×ＶＳＳ１・・（式４）

また、現状のＶＧＧの電圧ＶＧＧ０が約＋２．０Ｖであることから、ゲートからソースへの電圧ドロップＶＧＳは、０．２５Ｖから１．３Ｖの範囲と推測できる。そこで、（式４）に類似品種の非特許文献１では外部に必要であった抵抗値Ｒｓｓの３９０Ωが内蔵されたこととゲートからソースへの電圧ドロップＶＧＳの０．２５Ｖから１．３Ｖを入力し、
Ｒ１４３ｂ≒３９０／（５−３．５−０．２５）×３．５≒１０９２≒１０００
Ｒ１４３ｂ≒３９０／（５−３．５−１．３）×３．５≒６８２５≒６８００
とＲｓｓによるソースフォロワ駆動のかさ上げ分Ｒ１４３ｂは１０００Ωから６８００Ωと推定される。ここで、外部Ｒ１４３として合成される値は、Ｒ１４３ａ＞＞Ｒ１４３ｂとなる関係から、Ｒ１４３≒Ｒ１４３ｂと言える。よって外部に付加するＲ１４３は、１０００Ωから６８００Ωと推定される。
そこで、１０ｋΩ程度の可変抵抗器を使用して、ＶＳＳ１の電圧を約３．５ＶになるようにＲ１４３の抵抗値を定めればよい。

つまり、出力部１１４のＶＳＳ１端子を最適値の抵抗器Ｒ１４３で接地することにより、出力部１１４のＶＳＳ１端子の電圧（以下ＶＳＳ１）をかさ上げしてＶＧＧの電圧をかさ上げすると、撮像信号Ｖｏｕｔの均一性を阻害する現象、例えば、撮像素子１００の内部で発生する発光現象等を検知限以下に抑えることができる。

（実施例２）
次に、本発明の他の一実施例である実施例２について図２を用いて説明する。
図２において、図１および図３と同じ符号は上述と同様であるため、説明を省略する。
なお、Ｒ２４３は図１のＲ１４３と同じ動作をするもので、最適値が設定されているものとする。

図２において、駆動回路２４１はＲ２４３と切替器２４２で構成されている。また、 制御部２５１は切替器２４２のＯＮ／ＯＦＦを制御するものである。
例えば、撮像素子１００のＶＳＳ１端子の推奨使用状態が直接接地であるとする。
撮像信号Ｖｏｕｔの出力レベルは、後段の増幅部で高感度撮影用の高倍増幅を行うと不均一性が顕著になるため、ＶＳＳ１端子を抵抗器Ｒ２４３を介して接地する。
しかし、後段の増幅部が標準撮影用の増幅率で増幅した場合、撮像信号Ｖｏｕｔの出力レベルの不均一性が目立たないため、ＶＳＳ１端子は推奨使用状態の直接接地した方がよい。

制御部２５１は、切替器２４２に、標準撮影時にはＯＮ信号を出力し、高感度撮影にはＯＦＦ信号を出力する。
なお、切替器２４２の切替えは、手動でもよいし、出力する映像信号レベルや時刻管理と同期させて制御してもよい。

以上本発明について詳細に説明したが、本発明は、ここに記載された撮像素子駆動回路に限定されるものではなく、上記以外の撮像素子駆動回路に広く適用することができることは言うまでもない。

１００：撮像素子、１０１：半導体基板、１１１：受光素子、１１２：垂直転送部、１１３：水平転送部、１１４：出力部、１３１：駆動電源、１３２：撮像素子駆動回路、１４１，２４１：駆動回路。

Claims (4)

1. 出力部を有する撮像素子の駆動回路において、
   前記出力部は、少なくとも２つの電源を入力する電源入力端子を有し、
   前記電源入力端子の低電圧側は、所定の抵抗値の抵抗器を介して接地することを特徴とする撮像素子の駆動回路。
2. 出力部を有する撮像素子の駆動回路において、
   前記出力部は、少なくとも２つの電源を入力する電源入力端子を有し、
   前記電源入力端子の低電圧側は、所定の抵抗値の抵抗器を介して接地することにより、低電圧側の電源入力端子電圧を可変することを特徴とする撮像素子の駆動回路。
3. 出力部を有する撮像素子の駆動回路において、
   前記出力部は、少なくとも２つの電源を入力する電源入力端子と、内部にゲート電圧発生部を有し、
   前記電源入力端子の低電圧側は、所定の抵抗値の抵抗器を介して接地することにより前記ゲート電圧を可変することを特徴とする撮像素子の駆動回路。
4. 出力部を有する撮像素子の駆動回路において、
   前記出力部は、少なくとも２つの電源を入力する電源入力端子を有し、
   前記電源入力端子の低電圧側は、通常撮影時には接地し、高感度撮影時には所定の抵抗値の抵抗器を介して接地することを特徴とする撮像素子の駆動回路。

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