JP2015154020A - 半導体装置 - Google Patents

Abstract

【課題】支持基板を接合したメイン基板において、センサ回路部への周辺回路部からのノイズの混入を低減することができる半導体装置を提供すること。【解決手段】実施形態の半導体装置は、第１の半導体基板と、前記第１の半導体基板の表裏を貫通して設けられた導電性を有する第１の貫通電極と、前記第１の半導体基板の表面側の前記第１の貫通電極上に設けられた第１のコンタクト部と、前記第１のコンタクト部上に設けられた第１の表面配線と、前記第１の表面配線上の一部に設けられた第２のコンタクト部と、前記第２のコンタクト部上に設けられた第２の表面配線と、前記第２の表面配線上の一部に設けられた第３の表面配線と、前記第３の配線層上に設けられた第２の半導体基板と、前記第２の半導体基板の表裏を貫通して設けられた導電性を有する第２の貫通電極と、を具備し、前記第３の表面配線と前記第２の貫通電極とが接合していることを特徴とする。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

ＣＭＯＳイメージセンサ等の固体撮像装置、中でも裏面照射型を製造する場合、光がフォトダイオードに届く厚さになるまでメイン基板の裏側を研磨する必要がある。その際に、メイン基板は非常に薄くなるため単独では最後まで研磨することができない。そのため、センサ回路部が設けられているメイン基板の他に、メイン基板を支えるための支持基板が接合される。

近年、支持基板も同じシリコンであることから支持基板上にも素子を形成する、という支持基板を積層チップの一つとして利用する技術が出てきた。通常、支持基板とメイン基板の端子を接続する場合、ワイヤーや半田ボールにより接続していた。しかしながら、高集積化により内部配線の微細化や多層化が進む中で、メイン基板と支持基板を接合する部分が小型化に影響を与えていた。また、センサ回路部への周辺回路部からのノイズの混入を防ぐ必要があり、ワイヤーや半田ボールが半導体素子に接近すると電磁波の影響、クロストークの発生が問題となる。

特開２０１３−７００３０号公報 特開２０１２−９４７２０号公報

本発明が解決しようとする課題は、支持基板を接合したメイン基板において、センサ回路部への周辺回路部からのノイズの混入を低減することができる半導体装置を提供することである。

上記課題を解決するために、本発明の第１の実施形態の半導体装置は、第１の半導体基板と、前記第１の半導体基板の表裏を貫通して設けられた導電性を有する第１の貫通電極と、前記第１の半導体基板の表面側の前記第１の貫通電極上に設けられた第１のコンタクト部と、前記第１のコンタクト部上に設けられた第１の表面配線と、前記第１の表面配線上の一部に設けられた第２のコンタクト部と、前記第２のコンタクト部上に設けられた第２の表面配線と、前記第２の表面配線上の一部に設けられた第３の表面配線と、前記第３の配線層上に設けられた第２の半導体基板と、前記第２の半導体基板の表裏を貫通して設けられた導電性を有する第２の貫通電極と、を具備し、前記第３の表面配線と前記第２の貫通電極とが接合していることを特徴とする。

本発明の第１の実施形態に係わる半導体装置のセンサ部とパッド部の概略構造を示す断面図。 本発明の第１の実施形態において製造プロセス毎に示す半導体装置の模式的な断面図。 本発明の第１の実施形態において製造プロセス毎に示す半導体装置の模式的な断面図。 本発明の第１の実施形態において製造プロセス毎に示す半導体装置の模式的な断面図。 本発明の第２の実施形態に係わる半導体装置のセンサ部とパッド部の概略構造を示す断面図。 本発明の第２の実施形態において製造プロセス毎に示す半導体装置の模式的な断面図。 本発明の第２の実施形態において製造プロセス毎に示す半導体装置の模式的な断面図。 本発明の第２の実施形態において製造プロセス毎に示す半導体装置の模式的な断面図。

以下、本発明の各実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。本発明の各実施形態は、裏面照射型のＣＭＯＳイメージセンサに適用した例であり、基本的な構成はＭＯＳトランジスタ等と同様である。

（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置のセンサ部とパッド部の概略構造を示す断面図を示している。

第１の半導体基板であるメイン基板１において、図中の基板１０は、シリコン基板１１上にウェル領域１２を形成した基板であり、基板１０の第１面としての表面側にＣＭＯＳイメージセンサの画素部を構成するためのＭＯＳトランジスタ等を有する画素回路ブロック（第１の回路ブロック）１００が形成されている。この第１の画素回路ブロック１００の周辺部には、他の回路ブロック（第２，第３，…第ｎの回路ブロック）が形成されている。

第１の画素回路ブロック１００は、ゲート絶縁膜１３、ゲート電極１４、ソース／ドレイン領域１５、第１のコンタクト部１６で構成され、基板１０の表裏を貫通して設けられた第１の貫通電極２００で周囲が囲まれており、他の回路ブロックとは分離されている。即ち、第１の画素回路ブロック１００を囲むように第１の貫通電極２００を形成することにより、第１の貫通電極２００は素子分離のための所謂ＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）として機能するようになっている。また、貫通電極２００で第１の画素回路ブロック１００を完全に囲むのではなく、第１の貫通電極２００で第１の画素回路ブロック１００の一部を囲むようにしても良い。

なお、第１の貫通電極２００は、基板１０の表裏を貫通して設けられたビアホール内に、シリコン酸化膜２１を介してポリシリコン膜２２を埋め込むことにより形成されている。

基板１０の第２面としての裏面側には、シリコン酸化膜等の第１の絶縁膜３１が形成され、この第１の絶縁膜３１には第１の貫通電極２００の下面に位置する部分に開口が設けられている。第１の絶縁膜３１上には裏面配線３２が形成され、この裏面配線３２は第１の絶縁膜３１の開口部で第１の貫通電極２００の下面と電気的に接続されている。

また、裏面配線３２は、図示しない電源又はシールド専用パッドへ接続されている。つまり、本実施形態の貫通電極２００は基板１０の表面から裏面まで達しており、裏面配線３２を用いて所定の電位に固定されている。

また、第１のコンタクト部はソース／ドレイン領域１５上と第１の貫通電極２００上に形成される。なお、各々の第１のコンタクト部１６は基板表面側の第１の表面配線１７に接続されている。そして、第１の貫通電極２００を裏面配線３２に接続することにより、裏面配線３２は第１の貫通電極２００を介して第１の表面配線１７に接続することが可能となっている。

さらに、裏面配線３２は入射する光の経路以外の箇所、即ち、画素回路ブロック１００と重ならないように設けられている。

次に、周辺回路３００において、裏面側のパッド部４０につながる複数本の第１のパット部用貫通電極４１が設けられ、これらの第１のパット部用貫通電極４１により裏面側のパッド部４０と第１の表面配線１７とが接続されている。即ち、第１のパット部用貫通電極４１は基板裏面側の裏面配線３２の一部で形成されたパッド部４０に接続され、基板表面側でパッド部４０と対抗する領域に形成される第１のコンタクト部１６を介して第１の表面配線１７に接続されている。なお、図１では図示していないが、第１のパット部用貫通電極４１は、貫通電極２００と同様に基板１０の表裏を貫通して設けられたビアホール内に、シリコン酸化膜２１を介してポリシリコン膜２２を埋め込むことにより形成されている。

また、第２の絶縁膜３３が、第１のコンタクト部１６と第１の表面配線１７が形成されている同層部分に形成されている。

そして、第２のコンタクト部１８は、第１の表面配線１７上の一部分に形成され、他の部分には第３の絶縁層３４が形成される。第２の表面配線１９は、第２のコンタクト部１８と第３の絶縁膜３４上に形成される。第３の表面配線２０は、第２の表面配線１９上の一部分に形成される。

次に、第２の半導体基板である支持基板２において、図１に示すように、メイン基板１上に絶縁膜と表面配線を介して、例えばメイン基板１と同等の第２の貫通電極２０１や第２のパット部用貫通電極４２が形成されている基板が設けられている。

本発明の第１の実施形態では、図１の接合面３のように支持基板２の複数本の第２のパット部用貫通電極４２を用いて、メイン基板１の上にメイン基板を支えるための支持基板２を接合して設ける。すなわち、支持基板２の複数本の第２のパット部用貫通電極４２がメイン基板１の最上位にある第３の表面配線２０と接合する。

なお、本実施形態では、メイン基板１と支持基板２の間の絶縁膜と表面配線は図１のような構成になっているが、それに限られることはなく、支持基板２の複数本の第２のパット部用貫通電極４２と接合する表面配線が最上位にある配線層であれば良く、上部基板の用途に合わせて、絶縁膜と表面配線の積層の形態を変えても良い。

また、ここでは支持基板２として基板の表面側にＣＭＯＳイメージセンサの画素部を構成するためのＭＯＳトランジスタ等を有する画素回路ブロックが形成されているが、メイン基板の最上位にある表面配線と接合するパット部用貫通電極を形成し支持基板２としての役割を果たすのであれば良く、ＭＯＳトランジスタ等を有する回路ブロックであっても良い。また、メイン基板１と支持基板２の間の絶縁膜と表面配線は上部基板の用途に合わせて、積層の形態を変えても良い。

このように本発明の第１の実施形態によれば、メイン基板１の上に支持基板２を設けるために、支持基板２の第２のパット部用貫通電極４２を用いてメイン基板１の最上位にある第３の表面配線２０と接合することで、従来のようにワイヤーや半田ボールによる接合よりも接合部分を軽減でき、半導体装置をより小型化することができる。さらに、メイン基板１と支持基板２を電気的に接続し、メイン基板１の第１のパッド部用貫通電極４１と共に、支持基板２の第２のパッド部用貫通電極４２を電位固定することによって、回路間のノイズや外部からのノイズの抑制に有効である。また、支持基板２の表面側からの配線も追加することにより、ノイズ抑制効果をより高めることも可能である。また、支持基板２の第２の貫通電極２０１を支持基板２の表面側に設けられる電源パッドに接続することにより、ノイズの抑制だけでなく、シリコン表面回路の電源補強も可能となるため、ＩＲドロップの軽減、シリコン表面配線リソースの増加を期待することができる。

また、支持基板２としてメイン基板１の製造過程で製造可能な基板を用いれば、支持基板２を製造するための新たなプロセスが必要になることもない。また、通常の基板同士の積層には貫通電極を用いて接合しているため、同じ方法を用いてメイン基板１と支持基板２を接合することができる。これは、製造コストの増大を招くことなく支持基板２を形成できることを意味し、実用性大なる効果である。

次に、本発明の第１の実施形態の半導体装置の製造方法について図面を参照して説明する。図２から図４は、第１の実施形態において製造プロセス毎に示す半導体装置の模式的な断面図を示している。なお、従来の製造方法と同一部分に関しては省略する。

図２に示すように、支持基板２の複数本の第２のパット部用貫通電極４２がメイン基板１の最上位にある第３の表面配線２０と接合することで、メイン基板１上に支持基板２を形成する。

次に、ＣＶＤ法等によって、メイン基板１の裏面上に第１の貫通電極２００と第１のパッド用貫通電極４１に対応するパターンのマスクを形成する。そして、図３に示すように、メイン基板１の裏面側をＲＩＥ法によりエッチングして、第１の貫通電極２００と第１のパッド用貫通電極４１のビアホールを形成する。

次に、図４に示すように、第１の貫通電極２００と第１のパッド用貫通電極４１のビアホールを形成したら、ビアホール内の側面にシリコン酸化膜２１を形成する。そして、ポリシリコン膜２２を埋め込み、第１の貫通電極２００と第１のパッド用貫通電極４１を形成する。なお、図４では図示していないが、第１のパット部用貫通電極４１は、第１の貫通電極２００と同様に基板１０の表裏を貫通して設けられたビアホール内に、シリコン酸化膜２１を介してポリシリコン膜２２を埋め込むことにより形成する。

以上のように、上記第１の実施形態に係る半導体装置の製造方法によれば、メイン基板１の上に支持基板２を設けるために、支持基板２の第２のパット部用貫通電極４２を用いてメイン基板１の最上位にある第３の表面配線２０と接合することで、従来のようにワイヤーや半田ボールによる接合よりも接合部分を軽減でき、半導体装置をより小型化することができる。

（第２の実施形態）
図５は、本発明の第２の実施形態に係わる半導体装置のセンサ部とパッド部の概略構造を示す断面図を示している。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

本発明の第２の実施形態が先に説明した第１の実施形態と異なる点は、第３のパット部用貫通電極４３がメイン基板１と支持基板２の裏表を貫通していることにある。即ち、支持基板２の上面からメイン基板１の裏面配線３２までダイレクトに第３のパット部用貫通電極４３を用いて接続されている。なお、図２では、第３のパット部用貫通電極４３の１つのパット部用貫通電極のみがメイン基板１と支持基板２の裏表をダイレクトに貫通した構造になっているが、１つとは限らず複数であっても良い。

このように本発明の第２の実施形態によれば、第１の実施形態と同様に、メイン基板１の上に支持基板２の第２のパット部用貫通電極と第３のパット部用貫通電極４３を用いて支持基板２を接合して設けることにより、従来のようにワイヤーや半田ボールによる接合よりも接合部分を軽減でき、半導体装置をより小型化することができる。さらに、メイン基板１と支持基板２を電気的に接続し、メイン基板１の第１のパッド部用貫通電極４１と共に、支持基板２の第２のパッド部用貫通電極４２と第３のパット部用貫通電極４３を電位固定することによって、回路間のノイズや外部からのノイズの抑制に有効である。また、支持基板２の表面側からの配線も追加することにより、ノイズ抑制効果をより高めることも可能である。また、支持基板２の第２の貫通電極２０１を支持基板２の表面側に設けられる電源パッドに接続することにより、ノイズの抑制だけでなく、シリコン表面回路の電源補強も可能となるため、ＩＲドロップの軽減、シリコン表面配線リソースの増加を期待することができる。また、第２の実施形態では１つのパッド用貫通電極がメイン基板と支持基板を貫通して、ダイレクトに接続する構造なので、電気的に接続した際に第１の実施形態よりも抵抗を低減できる。また、接合面３だけでなく、ダイレクトに接合する面もできるので、より強力に支持基板とメイン基板を接合することができる。

また、第１の実施形態と同様に、支持基板２としてメイン基板１の製造過程で製造可能な基板を用いれば、支持基板２を製造するための新たなプロセスが必要になることもない。また、通常の基板同士の積層には貫通電極を用いて接合しているため、同じ方法を用いてメイン基板と支持基板を接合することができる。これは、製造コストの増大を招くことなく支持基板を形成できることを意味し、実用性大なる効果である。

次に、本発明の第２の実施形態の半導体装置の製造方法について図面を参照して説明する。図６から図８は、第２の実施形態において製造プロセス毎に示す半導体装置の模式的な断面図を示している。なお、従来の製造方法と同一部分に関しては省略する。

図６に示すように、支持基板２の複数本の第２のパット部用貫通電極４２がメイン基板１の最上位にある第３の表面配線２０と接合することで、メイン基板１上に支持基板２を形成する。ただし、図６に示すように、後述する第３のパッド用貫通電極４３が形成される部分には、コンタクト１６は形成していない。

次に、ＣＶＤ法等によって、メイン基板１の裏面上に第１の貫通電極２００と第１のパッド用貫通電極４１と第３のパッド用貫通電極４３に対応するパターンのマスクを形成する。そして、図７に示すように、メイン基板１の裏面側をＲＩＥ法によりエッチングして、第１の貫通電極２００と第１のパッド用貫通電極４１と第３のパッド用貫通電極４３のビアホールを形成する。

次に、図８に示すように、第１の貫通電極２００と第１のパッド用貫通電極４１と第３のパッド用貫通電極４３のビアホールを形成したら、ビアホール内の側面にシリコン酸化膜２１を形成する。そして、ポリシリコン膜２２を埋め込み、第１の貫通電極２００と第１のパッド用貫通電極４１と第３のパッド用貫通電極４３を形成する。なお、図５では図示していないが、第１のパット部用貫通電極４１と第３のパッド用貫通電極４３は、貫通電極２００と同様に基板１０の表裏を貫通して設けられたビアホール内に、シリコン酸化膜２１を介してポリシリコン膜２２を埋め込むことにより形成する。

以上のように、上記第２の実施形態に係る半導体装置の製造方法によれば、メイン基板１の上に支持基板２を設けるために、支持基板２の第２のパット部用貫通電極４２を用いてメイン基板１の最上位にある第３の表面配線２０と接合することで、従来のようにワイヤーや半田ボールによる接合よりも接合部分を軽減でき、半導体装置をより小型化することができる。

なお、上記実施形態は唯一の実施形態では無く、種々の変形が可能である。すなわち、上記一実施形態は複数の態様を含んでおり、その一部のみが実施されても良い。

本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…メイン基板
２…支持基板
３…接合面
１０…基板
１１…シリコン基板
１２…ウェル領域
１３…ゲート絶縁膜
１４…ゲート電極
１５…ソース／ドレイン領域
１６…第１のコンタクト部
１７…第１の表面配線
１８…第２のコンタクト部
１９…第２の表面配線
２０…第３の表面配線
２１…シリコン酸化膜
２２…ポリシリコン膜
３１…第１の絶縁膜
３２…裏面配線
３３…第２の絶縁膜
３４…第３の絶縁膜
４０…パッド部
４１…第１のパット部用貫通電極
４２…第２のパット部用貫通電極
４３…第３のパット部用貫通電極
１００…画素回路ブロック（第１の回路ブロック）
２００…第１の貫通電極
２０１…第２の貫通電極

Claims (5)

1. 第１の半導体基板と、
   前記第１の半導体基板の表裏を貫通して設けられた導電性を有する第１の貫通電極と、
   前記第１の半導体基板の表面側の前記第１の貫通電極上に設けられた第１のコンタクト部と、
   前記第１のコンタクト部上に設けられた第１の表面配線と、
   前記第１の表面配線上の一部に設けられた第２のコンタクト部と、
   前記第２のコンタクト部上に設けられた第２の表面配線と、
   前記第２の表面配線上の一部に設けられた第３の表面配線と、
   前記第３の配線層上に設けられた第２の半導体基板と、
   前記第２の半導体基板の表裏を貫通して設けられた導電性を有する第２の貫通電極と、
   を具備し、
   前記第３の表面配線と前記第２の貫通電極とが接合していることを特徴とする半導体装置。
2. 前記第１の半導体基板の裏面側に設けられ、前記第１の貫通電極に接続され、前記第１の貫通電極を電源パッドへ接続する裏面配線をさらに具備していることを特徴とする請求項１に記載の半導体装置。
3. 前記第２の半導体基板に前記第２の貫通電極が複数設けられていることを特徴とする請求項１に記載の半導体装置。
4. 前記第１のコンタクト部と前記第１の配線層と同層の所定の領域に絶縁層をさらに具備していることを特徴とする請求項１に記載の半導体装置。
5. 前記第２の半導体基板の表面から前記第１の半導体基板の裏面まで設けられた導電性を有する第３の貫通電極をさらに具備していることを特徴とする請求項１に記載の半導体装置。

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