JP2015144205A - Electronic apparatus, and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、電子部品の端子が回路基板のランドにはんだ接続される電子装置およびその製造方法に関するものである。 The present invention relates to an electronic device in which terminals of an electronic component are solder-connected to a land of a circuit board, and a manufacturing method thereof.
一般に、電子部品が実装される回路基板では、電子部品の端子と基板面のランドとの電気的接続にはんだが用いられる。このはんだ接続部の熱疲労寿命に関わる重要な因子として、ランドから電子部品本体下面までの高さであるスタンドオフ高さが知られている。このスタンドオフ高さおよび接続部のはんだ厚を増すことで、はんだ接続部の熱疲労寿命が向上する。これは、熱応力によってはんだ接続部に生じるせん断ひずみを、接続部高さを上げることで低減するとともに、はんだの軟らかさにより歪みを吸収することによるものである。 Generally, in a circuit board on which electronic components are mounted, solder is used for electrical connection between terminals of the electronic components and lands on the substrate surface. As an important factor related to the thermal fatigue life of the solder connection portion, the standoff height which is the height from the land to the lower surface of the electronic component main body is known. By increasing the standoff height and the solder thickness of the connection portion, the thermal fatigue life of the solder connection portion is improved. This is because the shear strain generated in the solder connection portion due to thermal stress is reduced by increasing the height of the connection portion, and the strain is absorbed by the softness of the solder.
必要なスタンドオフ高さを確保する電子装置に関する技術として、下記特許文献1に開示されるパワー系半導体装置が知られている。この半導体装置では、パッケージ型パワー系半導体が搭載される金属基板の金属板に複数の突起部が形成されており、各突起部がパッケージ型パワー系半導体の下面に接触することで、金属基板とパッケージ型パワー系半導体とを接続するはんだの厚みが接合面全体において一定厚とされる。 As a technique related to an electronic device that secures a necessary standoff height, a power semiconductor device disclosed in Patent Document 1 below is known. In this semiconductor device, a plurality of protrusions are formed on a metal plate of a metal substrate on which the packaged power semiconductor is mounted, and each protrusion contacts the lower surface of the packaged power semiconductor so that the metal substrate and The thickness of the solder connecting the package type power semiconductor is constant over the entire joint surface.
しかしながら、上記特許文献1に開示されるように基板面に設けられる各突起部を電子部品の本体部の下面に接触させることで必要なスタンドオフ高さを確保する構成では、以下のような問題が生じる。すなわち、上記各突起部が無い場合と比較して、はんだペーストを印刷した後の電子部品の搭載時に、回路基板と電子部品との距離が大きくなりやすく、電子部品の端子とはんだペーストの接触量が小さくなってしまう。さらに、上記各突起部のために、リフロー処理時における電子部品の自重による端子の沈みこみも阻害されてしまう。そうすると、電子部品の各端子のコプラナリティやはんだペーストのはんだ印刷量のばらつきによっては、端子がはんだと接触しない場合やその接触量が少ない実装不良が発生しやすくなるという問題がある。 However, as disclosed in the above-mentioned Patent Document 1, in the configuration in which each protrusion provided on the substrate surface is brought into contact with the lower surface of the main body of the electronic component to ensure the necessary standoff height, the following problems are caused. Occurs. That is, the distance between the circuit board and the electronic component tends to be larger when the electronic component is mounted after the solder paste is printed, and the amount of contact between the terminal of the electronic component and the solder paste, compared to the case where each of the protrusions is not provided. Will become smaller. Furthermore, due to the above-described protrusions, the sinking of the terminals due to the weight of the electronic component during the reflow process is hindered. Then, depending on the coplanarity of each terminal of the electronic component and the variation of the solder printing amount of the solder paste, there is a problem that the terminal is not in contact with the solder or a mounting failure with a small contact amount is likely to occur.
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、実装不良を招くことなく必要なスタンドオフ高さを確保し得る電子装置およびその製造方法を提供することにある。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide an electronic device that can secure a necessary stand-off height without causing a mounting failure, and a manufacturing method thereof. There is.
上記目的を達成するため、特許請求の範囲の請求項1に記載の発明は、電子部品(30,30a)の端子(32)が回路基板(20)の実装面(21)に設けられるランド(23)にはんだ接続され、前記実装面には露出させるランドよりもはんだ濡れ性が低い保護層(22)が設けられる電子装置(10)であって、前記電子部品における本体部(31)の基板側面(31a)に対向する前記実装面の対向領域(21a)内に、前記端子に接続されない未接続ランド(24)の少なくとも一部が配置され、前記未接続ランド上に前記基板側面に接触するはんだ(42)が設けられ、前記はんだは、少なくとも一部が前記保護層上に配置されるはんだペースト(40)が、リフロー処理時に溶融し表面張力により前記未接続ランド上に集まって盛り上がるように形成されることで、前記基板側面に対して押し上げるように接触することを特徴とする。
なお、特許請求の範囲および上記手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
In order to achieve the above object, according to the first aspect of the present invention, the terminal (32) of the electronic component (30, 30a) is a land (21) provided on the mounting surface (21) of the circuit board (20). 23) An electronic device (10) which is solder-connected to the mounting surface and is provided with a protective layer (22) having lower solder wettability than the exposed land on the mounting surface, and the substrate of the main body (31) in the electronic component At least a part of the unconnected land (24) not connected to the terminal is disposed in the facing region (21a) of the mounting surface facing the side surface (31a), and contacts the side surface of the substrate on the unconnected land. Solder (42) is provided, and the solder paste (40) at least partially disposed on the protective layer melts during reflow processing and collects on the unconnected land due to surface tension. By being formed as rise, characterized by contacting as push to the substrate side.
In addition, the code | symbol in the parenthesis of a claim and the said means shows a corresponding relationship with the specific means as described in embodiment mentioned later.
請求項1の発明では、実装面の対向領域内に未接続ランドの少なくとも一部が配置され、この未接続ランド上に基板側面に接触するはんだが設けられる。このはんだは、少なくとも一部が保護層上に配置されるはんだペーストが、リフロー処理時に溶融し表面張力により未接続ランド上に集まって盛り上がるように形成されることで、基板側面に対して押し上げるように接触する。 According to the first aspect of the present invention, at least a part of the unconnected land is disposed in the facing region of the mounting surface, and solder that contacts the side surface of the substrate is provided on the unconnected land. This solder is formed so that the solder paste, at least a part of which is disposed on the protective layer, melts during reflow processing and gathers and rises on the unconnected land due to surface tension. To touch.
これにより、はんだペーストを印刷等により配置した後での電子部品の搭載時には、電子部品の本体部を押し上げるような力は作用しないので、電子部品の各端子のコプラナリティやはんだペーストのはんだ印刷量のばらつきに影響されることなく、電子部品の端子とはんだペーストとを確実に接触させることができる。そして、リフロー処理時には、溶融したはんだが表面張力により未接続ランド上に集まって盛り上がるように形成された状態で電子部品の本体部の基板側面に対して押し上げるように接触するため、未接続ランド上に凝集したはんだにより電子部品が押し上げられることとなる。このように、リフロー処理前には生じなかった押し上げ力がリフロー処理時に電子部品に対して作用するので、実装不良を招くことなく必要なスタンドオフ高さやはんだ厚さを確保することができる。 As a result, when the electronic component is mounted after the solder paste is arranged by printing or the like, the force that pushes up the main body of the electronic component does not act, so the coplanarity of each terminal of the electronic component and the solder print amount of the solder paste The terminals of the electronic component and the solder paste can be reliably brought into contact without being affected by variations. During the reflow process, the melted solder is formed so as to gather and rise on the unconnected land due to surface tension, so that the solder contacts the side surface of the electronic component main body so as to push up. The electronic component is pushed up by the agglomerated solder. In this way, the pushing force that did not occur before the reflow process acts on the electronic component during the reflow process, so that the necessary standoff height and solder thickness can be ensured without causing mounting defects.
[第1実施形態]
以下、本発明に係る電子装置およびその製造方法を具現化した第1実施形態について、図面を参照して説明する。
図1に示す電子装置10は、温度変化が大きな使用環境にて採用されており、例えば、車両に搭載されたエンジン等の車載機器を制御する電子制御装置(Electronic Control Unit)として構成されている。電子装置10は、筐体11内に回路基板20や他の基板等を収容して構成されている。図1および図2に示すように、回路基板20の実装面21には、半導体装置30や外部コネクタ12等の電子部品が実装されている。
[First Embodiment]
A first embodiment that embodies an electronic device and a manufacturing method thereof according to the present invention will be described below with reference to the drawings.
The
次に、半導体装置30の実装状態について、図3〜図5を用いて詳細に説明する。なお、図3は、図2の半導体装置30近傍を拡大して示す上面図である。図4は、図3のX−X線相当の切断面による断面図である。図5は、実装面21の対向領域21aと各未接続ランド24との位置関係を示す説明図である。なお、図5では、便宜上、半導体装置30や各ランド23等の図示を省略している。
Next, the mounting state of the
図3および図4に示すように、半導体装置30は、QFP(Quad Flat Package)型の半導体パッケージであり、ICチップ等の半導体素子が封止部材により封止される本体部31と、インナーリード部分が半導体素子とともに封止部材により封止されるように本体部31の各側面から導出される複数のリード端子32とを備えている。
As shown in FIGS. 3 and 4, the
回路基板20の実装面21には、保護層としてソルダレジスト22が設けられており、半導体装置30の各リード端子32にそれぞれ電気的に接続される複数のランド23がソルダレジスト22から露出するように配置されている。ソルダレジスト22は、各ランド23や後述する未接続ランド24よりもはんだ濡れ性が低い絶縁膜である。半導体装置30は、各リード端子32にて対応するランド23とはんだ41を介したはんだ接続がなされることで、回路基板20と電気的に接続されている。
A
図4および図5に示すように、実装面21には、本体部31の基板側面となる下面31aに対向する略矩形状の対向領域21aの四隅に、リード端子32に接続されない矩形状の未接続ランド24がソルダレジスト22から露出するようにそれぞれ設けられている。各未接続ランド24は、後述する高さ調整用はんだ42の高さを制御する高さ制御用のランドとして機能するもので、対向領域21aに対して、対向領域21a内の部分が対向領域21a外の部分よりも広くなるように配置されている。
As shown in FIGS. 4 and 5, the
各未接続ランド24上には、本体部31の下面31aに接触するはんだ(以下、高さ調整用はんだ42ともいう)が設けられている。この高さ調整用はんだ42は、後述するようにリフロー処理時に下面31aの四隅をそれぞれ押し上げることで、必要なスタンドオフ高さおよびはんだ厚を確保するように機能するもので、はんだ41と同じ材料により構成されている。
On each
次に、電子装置10の製造方法の一部として、半導体装置30を回路基板20に実装する製造工程について、図6および図7を用いて詳細に説明する。なお、図6は、半導体装置30を回路基板20に実装する製造工程を説明するための説明図である。図7は、未接続ランド24上に凝集した高さ調整用はんだ42により半導体装置30が押し上げられる状態を説明するための説明図である。
Next, a manufacturing process for mounting the
まず、図6(A)に示すように、実装面21に設けられるソルダレジスト22から各ランド23や各未接続ランド24が露出するように配置される回路基板20を用意する。次に、フラックスを含有するはんだペースト40を、各ランド23上に加えて、リフロー処理時に溶融し表面張力により未接続ランド24上に集まって盛り上がる位置に配置する。
First, as shown in FIG. 6A, a
具体的には、図6(B)に示すように、はんだペースト40を、一部が未接続ランド24を覆うとともに残部がソルダレジスト22を覆い、対向領域21a外にて未接続ランド24よりも広い表面積となるようにマスク印刷等を用いて配置する。また、ランド23上に設けられるはんだペースト40については、ソルダレジスト22上まではみ出すように配置する。
Specifically, as shown in FIG. 6B, the
次に、図6(C)に示すように、各リード端子32を対応するランド23上のはんだペースト40に接触させるように半導体装置30を回路基板20に搭載(マウント)する。このとき、未接続ランド24の一部を覆っているはんだペースト40は、対向領域21a外に配置されているため、本体部31の下面31aに接触していない。
Next, as shown in FIG. 6C, the
続いて、上述のように半導体装置30が搭載された回路基板20をリフロー炉で加熱するリフロー処理を実施する。これにより、ランド23や未接続ランド24を覆っているはんだペースト40が加熱される。この際、図7(A)に示すように、一部が未接続ランド24を覆っているはんだペースト40の残部は、はんだ濡れ性の低いソルダレジスト22を覆っているため、加熱により溶融したはんだ(以下、溶融はんだ40aともいう)が表面張力によりソルダレジスト22上を避けるように凝集する。これにより、図7(B)に示すように、溶融はんだ40aは、フラックス40bを一部残すように、ソルダレジスト22よりもはんだ濡れ性の高い未接続ランド24上に向けて濡れ広がるように移動する。
Subsequently, a reflow process is performed in which the
未接続ランド24に凝集させるはんだペースト40は、未接続ランド24よりも広い表面積となるように配置されているため、溶融はんだ40aは、図7(C)に示すように、未接続ランド24上に集まって盛り上がり、本体部31の下面31aに対して押し上げるように接触する。
Since the
このように下面31aに接触している溶融はんだ40aが固化することで、図6(D)に示すように、半導体装置30を下方から持ち上げる高さ調整用はんだ42が形成される。上述のように本体部31が持ち上げられることから各リード端子32も溶融したはんだに接触した状態で持ち上げられることとなり、リード端子32を濡れ上がった溶融はんだが固化することで、必要なスタンドオフ高さを確保し得るはんだ厚さのはんだ41がそれぞれ形成される。
As the
以上説明したように、本実施形態に係る電子装置10では、実装面21の対向領域21a内にリード端子32に接続されない未接続ランド24の少なくとも一部が配置され、この未接続ランド24上に、半導体装置30における本体部31の下面31aに接触する高さ調整用はんだ42が設けられる。この高さ調整用はんだ42は、一部がソルダレジスト22上に配置されるはんだペースト40が、リフロー処理時に溶融し表面張力により未接続ランド24上に集まって盛り上がるように形成されることで、本体部31の下面31aに対して押し上げるように接触する。
As described above, in the
そして、本実施形態に係る電子装置10の製造方法では、半導体装置30における本体部31の下面31aに対向する実装面21の対向領域21a内にリード端子32に接続されない未接続ランド24の少なくとも一部が配置される回路基板20を用意し(第1工程)、はんだペースト40を、ランド23上に加えて、リフロー処理時に溶融し表面張力により未接続ランド24上に集まって盛り上がる位置に配置し(第2工程)、リード端子32をランド23上のはんだペースト40に接触させるように半導体装置30を回路基板20に搭載し(第3工程)、リフロー処理することで未接続ランド24上に集まって盛り上がった高さ調整用はんだ42により本体部31の下面31aを押し上げるとともにリード端子32とランド23とをはんだ接続する(第4工程)。
In the method for manufacturing the
これにより、はんだペースト40を印刷等により配置した後での半導体装置30の搭載時には、半導体装置30の本体部31を押し上げるような力は作用しないので、半導体装置30の各リード端子32のコプラナリティやはんだペースト40のはんだ印刷量のばらつきに影響されることなく、リード端子32とはんだペースト40とを確実に接触させることができる。そして、リフロー処理時には、溶融はんだ40aが表面張力により未接続ランド24上に集まって盛り上がるように形成された状態で半導体装置30の本体部31の下面31aに対して押し上げるように接触するため、未接続ランド24上に凝集した溶融はんだ40aにより電子部品が押し上げられることとなる。このように、リフロー処理前には生じなかった押し上げ力がリフロー処理時に半導体装置30に対して作用するので、実装不良を招くことなく必要なスタンドオフ高さやはんだ厚さを確保することができる。
Thereby, when the
特に、未接続ランド24に凝集させるはんだペースト40は、未接続ランド24よりも広い表面積となるように配置されているため、未接続ランド24上に集まって盛り上がった溶融はんだ40aは、はんだペースト40よりも厚くなるので、確実に半導体装置30を押し上げることができる。すなわち、はんだペースト40の塗布量に応じて、スタンドオフ高さやはんだ厚さを調整することができる。
In particular, since the
また、通常のSMD(表面実装デバイス)の実装方法と同じように、未接続ランド24とこの未接続ランド24に凝集させるはんだペースト40の印刷とにより、リフロー処理時の押し上げる力を発生させているため、突起等を設ける必要もないので、メタルマスク等を用いた印刷安定性等に対して悪影響を及ぼすこともない。また、実装面21に突起等を設ける特殊可能を施す必要もないため、本発明を採用することによる製造コストの増加を抑制することができる。
Further, in the same way as a normal SMD (surface mounted device) mounting method, the
そして、各高さ調整用はんだ42による押し上げ力は、下面31aの四隅に作用するため、実装面21に対して半導体装置30が傾くように押し上げられることを防止することができる。
The push-up forces by the respective
また、未接続ランド24に凝集させるはんだペースト40は、少なくとも一部が未接続ランド24を覆うように配置されているため、溶融はんだ40aは、周囲のソルダレジスト22よりもはんだ濡れ性が高い未接続ランド24との重複部分から未接続ランド24に向けて流れ出るので、溶融はんだ40aを未接続ランド24上に集めやすくすることができる。
Further, since the
さらに、未接続ランド24に凝集させるはんだペースト40は、対向領域21a外に配置されるため、実装面21から本体部31の下面31aまでの距離が短くなるような半導体装置30であっても、リフロー処理前のはんだペースト40が本体部31に接触することを防止することができる。
Furthermore, since the
そして、リード端子32とはんだ接続されるランド23上に設けられるはんだペースト40は、ソルダレジスト22上まではみ出すように配置されている。このため、リード端子32を濡れ上がる溶融はんだの量が、ソルダレジスト22上にはみ出さないようにはんだペースト40が配置される場合と比較して多くなるので、上述のように半導体装置30が押し上げられる場合でも、リード端子32と対応するランド23とを確実にはんだ接続することができる。
The
図8は、本実施形態の第1変形例に係る電子装置の要部を示す断面図である。図9は、第1変形例における実装面21の対向領域21aと未接続ランド24に凝集させるはんだペースト40との位置関係を示す説明図である。なお、図9では、便宜上、半導体装置30や各ランド23等の図示を省略しており、はんだペースト40を破線にて図示している。
FIG. 8 is a cross-sectional view illustrating a main part of an electronic device according to a first modification of the present embodiment. FIG. 9 is an explanatory diagram showing the positional relationship between the opposing
本実施形態の第1変形例として、実装面21から本体部31の下面31aまでの距離が比較的長い半導体装置30が回路基板20にはんだ接続される場合には、未接続ランド24に凝集させるはんだペースト40は、対向領域21a内に配置されてもよい。具体的には、図8および図9に例示するように、未接続ランド24に凝集させるはんだペースト40を、未接続ランド24の内側の部位に対してその外側の部位にて覆い、内側ほど広くなる台形状に配置することができる。これにより、はんだペースト40が占める面積を増やしても対向領域21a外の実装領域には影響しないので、未接続ランド24に凝集させるはんだペースト40を配置することによる実装面積の低下を防止することができる。
As a first modification of the present embodiment, when the
図10は、本実施形態の第2変形例に係る電子装置の要部を示す断面図であり、図10(A)は、半導体装置30を回路基板20に搭載したリフロー処理前の状態を示し、図10(B)は、リフロー処理後の状態を示す。
本実施形態の第2変形例として、未接続ランド24に凝集させるはんだペースト40は、図10(A)に例示するように、ソルダレジスト22から露出する未接続ランド24の全てを周囲のソルダレジスト22を含めて覆うように配置されてもよい。これにより、図10(B)からわかるように、はんだペースト40の濡れ広がり量を少なくできるので、鉛フリーはんだのようにランドに対して比較的濡れ広がりやすさが低いはんだであっても、未接続ランド24上に凝集しやすくすることができる。
FIG. 10 is a cross-sectional view illustrating a main part of an electronic device according to a second modification of the present embodiment. FIG. 10A illustrates a state before the reflow process in which the
As a second modification of the present embodiment, the
なお、本発明は上記実施形態に限定されるものではなく、例えば、以下のように具体化してもよい。
(1)図11は、本実施形態の第3変形例に係る電子装置の要部を示す説明図である。図12は、本実施形態の第4変形例に係る電子装置の要部を示す説明図である。
本発明の特徴的構成は、QFP型の半導体パッケージが回路基板20の実装面21に設けられるランド23にはんだ接続される電子装置10に適用されることに限らず、例えば、SOP(Small Outline Package)型の半導体パッケージなど、電子部品の端子が回路基板20のランド23にはんだ接続される電子装置に適用することができる。
In addition, this invention is not limited to the said embodiment, For example, you may actualize as follows.
(1) FIG. 11 is an explanatory diagram showing a main part of an electronic device according to a third modification of the present embodiment. FIG. 12 is an explanatory diagram illustrating a main part of an electronic device according to a fourth modification of the present embodiment.
The characteristic configuration of the present invention is not limited to being applied to the
例えば、図11に例示するように、半導体装置(電子部品)30aとして、SOP型の半導体パッケージを採用する場合には、リード端子32がない二辺に対して対称となる実装面21の複数個所に、高さ調整用はんだ42を形成するための未接続ランド24を配置することができる。また、図12に例示するように、リード端子32がない二辺に対して対称となる実装面21の箇所に、幅広の高さ調整用はんだ42を形成するための未接続ランド24を配置することもできる。これにより、高さ調整用はんだ42を構成するはんだ量を増やすことができるので、高さ調整用はんだ42による本体部31の押し上げ力を高めることができる。
For example, as illustrated in FIG. 11, when an SOP type semiconductor package is employed as the semiconductor device (electronic component) 30a, a plurality of locations on the mounting
(2)ソルダレジスト22から露出する未接続ランド24は、矩形状や台形状に形成されることに限らず、周囲の実装状態に合わせて、例えば、円形状等に形成されてもよい。
(2) The
(3)未接続ランド24は、対向領域21aに対して、対向領域21a内の部分が対向領域21a外の部分よりも広くなるように配置されることに限らず、周囲の実装状態に合わせて、対向領域21a外の部分が対向領域21a内の部分よりも広くなるように配置されてもよいし、全て対向領域21a内に配置されてもよい。
(3) The
10…電子装置
21…実装面 21a…対向領域
22…ソルダレジスト(保護層)
23…ランド
24…未接続ランド
30,30a…半導体装置(電子部品)
31…本体部 31a…下面(基板側面)
32…リード端子
40…はんだペースト
41…はんだ
42…高さ調整用はんだ
DESCRIPTION OF
23 ...
31 ...
32 ... Lead terminal 40 ...
Claims (10)
前記電子部品における本体部(31)の基板側面(31a)に対向する前記実装面の対向領域(21a)内に、前記端子に接続されない未接続ランド(24)の少なくとも一部が配置され、
前記未接続ランド上に前記基板側面に接触するはんだ(42)が設けられ、
前記はんだは、少なくとも一部が前記保護層上に配置されるはんだペースト(40)が、リフロー処理時に溶融し表面張力により前記未接続ランド上に集まって盛り上がるように形成されることで、前記基板側面に対して押し上げるように接触することを特徴とする電子装置。 The terminals (32) of the electronic components (30, 30a) are soldered to lands (23) provided on the mounting surface (21) of the circuit board (20), and the soldering wettability is higher than the exposed lands on the mounting surface. An electronic device (10) provided with a low protective layer (22),
At least a part of the unconnected land (24) not connected to the terminal is disposed in the facing region (21a) of the mounting surface facing the substrate side surface (31a) of the main body (31) in the electronic component,
Solder (42) that contacts the side surface of the substrate is provided on the unconnected land,
The solder is formed so that the solder paste (40) at least partially disposed on the protective layer melts during reflow processing and gathers and rises on the unconnected land due to surface tension. An electronic device which is brought into contact with the side surface so as to be pushed up.
前記電子部品における本体部(31)の基板側面(31a)に対向する前記実装面の対向領域(21a)内に前記端子に接続されない未接続ランド(24)の少なくとも一部が配置される前記回路基板を用意する第1工程と、
はんだペースト(40)を、前記ランド上に加えて、リフロー処理時に溶融し表面張力により前記未接続ランド上に集まって盛り上がる位置に配置する第2工程と、
前記端子を前記ランド上の前記はんだペーストに接触させるように前記電子部品を前記回路基板に搭載する第3工程と、
リフロー処理することで前記未接続ランド上に集まって盛り上がったはんだ(42)により前記基板側面を押し上げるとともに前記端子と前記ランドとをはんだ接続する第4工程と、
を備えることを特徴とする電子装置の製造方法。 The terminals (32) of the electronic components (30, 30a) are soldered to lands (23) provided on the mounting surface (21) of the circuit board (20), and the soldering wettability is higher than the exposed lands on the mounting surface. A method of manufacturing an electronic device (10) provided with a low protective layer (22), comprising:
The circuit in which at least a part of an unconnected land (24) not connected to the terminal is disposed in a facing region (21a) of the mounting surface facing the substrate side surface (31a) of the main body (31) in the electronic component. A first step of preparing a substrate;
A second step of adding the solder paste (40) onto the land, and melting and reflowing the solder paste (40) on the unconnected land due to surface tension;
A third step of mounting the electronic component on the circuit board so that the terminal contacts the solder paste on the land;
A fourth step of pushing up the side surface of the substrate by the solder (42) gathered on the unconnected land by reflow treatment and solder-connecting the terminal and the land;
An electronic device manufacturing method comprising:
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019016922A1 (en) * | 2017-07-20 | 2019-01-24 | 三菱電機株式会社 | Electronic device and manufacturing method for electronic device |
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2014
- 2014-01-31 JP JP2014017076A patent/JP2015144205A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019016922A1 (en) * | 2017-07-20 | 2019-01-24 | 三菱電機株式会社 | Electronic device and manufacturing method for electronic device |
US11171272B2 (en) | 2018-09-12 | 2021-11-09 | Nichia Corporation | Method of producing light source device comprising joining a wiring portion of a light emitting device and a support substrate by a solder member |
US11799062B2 (en) | 2018-09-12 | 2023-10-24 | Nichia Corporation | Method of producing light source device comprising joining a wiring portion of a light emitting device and a support substrate by a solder member |
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