JP2015143885A - Drive circuit for display device - Google Patents

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純子 猪狩
Igarijunko
純子 猪狩
秀明 長谷川
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秀明 長谷川
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Abstract

PROBLEM TO BE SOLVED: To provide a drive circuit for display device capable of reducing variation of output characteristics for every channel and improving a slew rate of output.SOLUTION: A drive system for plural channels include: a first drive system and second drive system formed adjacently on a substrate. Each of the first drive system and second drive system has an output pad for outputting a drive signal to a display panel on the substrate, and the output pad of the first drive system for plural channels is disposed along one side of the substrate, and the output pad of the second drive system for plural channels is disposed along an opposite side of one side of the substrate.

Description

本発明は、表示パネルを駆動する表示装置用駆動回路に関する。   The present invention relates to a display device driving circuit for driving a display panel.

表示装置用駆動回路はソースドライバと呼ばれており、一般に、図１に示すように集積回路（チップ）１０として形成されている（特許文献１及び２参照）。その駆動回路は図１に示すように、ロジック回路１１、レベルシフタ回路１２、デコーダ回路１３、オペアンプ回路１４、及び出力パッド１５をチップ基板１６上に備えている。これらの回路１１〜１４及び出力パッド１５は液晶パネル等の表示パネル（図示せず）の列の数（又は所定の列分）のチャンネル（ＣＨ）だけ形成される。ロジック回路１１は入力データ（画像データ）から対応チャンネルのディジタル値を取り出す。レベルシフタ回路１２はロジック回路１１の出力ディジタル値に応じた電圧信号を出力する。デコーダ回路１３はレベルシフタ回路１２から出力される複数ビット（例えば、８ビット）分の電圧信号をレベル変換して階調電圧を生成する。オペアンプ回路１４は例えば、電圧フォロワーからなり、デコーダ回路１３の高インピーダンスの出力信号を低インピーダンスに変換して階調電圧に等しいレベルの駆動信号を出力する。図１の駆動回路中のラダー１８はデコーダ回路１３で階調電圧を選択的に生成するために複数の階調電圧を得るために用いられる分圧抵抗器である。   The display device drive circuit is called a source driver, and is generally formed as an integrated circuit (chip) 10 as shown in FIG. 1 (see Patent Documents 1 and 2). As shown in FIG. 1, the driving circuit includes a logic circuit 11, a level shifter circuit 12, a decoder circuit 13, an operational amplifier circuit 14, and an output pad 15 on a chip substrate 16. These circuits 11 to 14 and the output pads 15 are formed by the number of channels (or predetermined columns) of channels (CH) of a display panel (not shown) such as a liquid crystal panel. The logic circuit 11 extracts the digital value of the corresponding channel from the input data (image data). The level shifter circuit 12 outputs a voltage signal corresponding to the output digital value of the logic circuit 11. The decoder circuit 13 converts the level of a voltage signal for a plurality of bits (for example, 8 bits) output from the level shifter circuit 12 to generate a gradation voltage. The operational amplifier circuit 14 is composed of, for example, a voltage follower, converts the high impedance output signal of the decoder circuit 13 into a low impedance, and outputs a drive signal having a level equal to the gradation voltage. A ladder 18 in the driving circuit of FIG. 1 is a voltage dividing resistor used to obtain a plurality of gradation voltages in order to selectively generate gradation voltages in the decoder circuit 13.

チップ基板１６の形状は、図１に示すように、長方形であり、その２つの長手辺１６Ａ，１６Ｂ部分に、表示パネルとオペアンプ回路１４の出力とを接続するために出力パッド１５が形成されている。   As shown in FIG. 1, the chip substrate 16 has a rectangular shape, and an output pad 15 is formed on the two long sides 16 </ b> A and 16 </ b> B to connect the display panel and the output of the operational amplifier circuit 14. Yes.

回路１１〜１４はその順に長手辺１６Ａ側から長手辺１６Ｂに向けて配置されている。また、図１の破線部分Ｘを拡大して示した図２から分かるように、回路１１〜１４は通常、隣り合う２チャンネル分の駆動系を１つの駆動群として形成しており、１つの駆動群をＡとし、その隣の駆動群をＢとすると、駆動群Ａの２つの出力パッド１５は一方の長手辺１６Ａ部分に形成され、駆動群Ｂの２つの出力パッド１５は一方の長手辺１６Ｂ部分に形成されている。   The circuits 11 to 14 are arranged in that order from the long side 16A toward the long side 16B. Further, as can be seen from FIG. 2 in which the broken line portion X of FIG. 1 is enlarged, the circuits 11 to 14 normally form a drive system for two adjacent channels as one drive group, and one drive group. When the group is A and the adjacent drive group is B, the two output pads 15 of the drive group A are formed on one long side 16A portion, and the two output pads 15 of the drive group B are one long side 16B. It is formed in the part.

チップ基板１６においては、オペアンプ回路１４から出力パッド１５までの間は金属配線パターン１７Ａ，１７Ｂが形成されている。長手辺１６Ａ部分に配置された出力パッド１５は長手辺１６Ｂ側に位置するオペアンプ回路１４とは逆であるので、駆動群Ａでは金属配線パターン１７Ａはオペアンプ１４から長手辺１６Ａ部分の出力パッド１５まで回路１１〜１４の周囲に沿って形成されている。駆動群Ｂでは金属配線パターン１７Ｂは金属配線パターン１７Ａより短い長さでオペアンプ回路１４から長手辺１６Ｂ部分に配置された出力パッド１５まで形成されている。   On the chip substrate 16, metal wiring patterns 17 </ b> A and 17 </ b> B are formed between the operational amplifier circuit 14 and the output pad 15. Since the output pad 15 arranged in the long side 16A portion is opposite to the operational amplifier circuit 14 located on the long side 16B side, in the driving group A, the metal wiring pattern 17A extends from the operational amplifier 14 to the output pad 15 in the long side 16A portion. It is formed along the periphery of the circuits 11 to 14. In the driving group B, the metal wiring pattern 17B has a shorter length than the metal wiring pattern 17A and extends from the operational amplifier circuit 14 to the output pad 15 arranged in the long side 16B portion.

なお、図２において矢印は入力データによる回路１１〜１４の信号の流れを示している。   In FIG. 2, the arrows indicate the flow of signals of the circuits 11 to 14 according to input data.

特開２００９−５９９５７号公報JP 2009-59957 A 特開２００９−２５３３７４号公報JP 2009-253374 A

しかしながら、かかる従来の表示装置用駆動回路においては、オペアンプ回路から出力パッドまでの配線パターンが長くなってしまう部分（すなわち、金属配線パターン１７Ａ）があるので、その部分では出力配線抵抗が大きくなり、出力のスルーレート（slew rate）に悪影響を及ぼすという問題点がある。また、チャンネル毎に配線パターンの距離が異なるので、出力配線抵抗がチャンネル毎に異なり、チャンネル毎の出力特性のばらつきを生ずるという別の問題点がある。   However, in such a conventional display device driving circuit, since there is a portion where the wiring pattern from the operational amplifier circuit to the output pad becomes long (that is, the metal wiring pattern 17A), the output wiring resistance increases in that portion. There is a problem that the output slew rate is adversely affected. In addition, since the wiring pattern distance is different for each channel, there is another problem that the output wiring resistance is different for each channel, resulting in variations in output characteristics for each channel.

そこで、本発明の目的は、かかる点を鑑みてなされたものであり、出力のスルーレートの改善を図りかつチャンネル毎の出力特性のばらつきを軽減することができる表示装置用駆動回路を提供することである。   SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a display device driving circuit capable of improving an output slew rate and reducing variations in output characteristics for each channel. It is.

本発明の表示装置用駆動回路は、複数のチャンネル分の駆動系を備える表示装置用駆動回路であって、前記複数のチャンネル分の駆動系は、隣り合って基板上に形成された第１駆動系及び第２駆動系を含み、前記第１駆動系及び前記第２駆動系の各々は駆動信号を表示パネルに出力する出力パッドを前記基板上に有し、前記複数のチャンネルの前記第１駆動系の前記出力パッドは前記基板の一辺に沿って配置され、前記複数のチャンネルの前記第２駆動系の前記出力パッドは前記基板の前記一辺と対向する辺に沿って配置されていることを特徴としている。   The display device drive circuit according to the present invention is a display device drive circuit including a drive system for a plurality of channels, and the drive systems for the plurality of channels are adjacent to each other on a substrate. A first drive system and a second drive system, each of the first drive system and the second drive system having an output pad on the substrate for outputting a drive signal to a display panel, and the first drive of the plurality of channels. The output pad of the system is disposed along one side of the substrate, and the output pad of the second drive system of the plurality of channels is disposed along a side opposite to the one side of the substrate. It is said.

本発明の表示装置用駆動回路によれば、第２駆動系のオペアンプ回路と出力パッドとを接続する出力配線パターンを回路サイドを経由して引き回す必要がなく、また、第１駆動系の出力パッドとオペアンプ回路との間の距離と、第２駆動系の出力パッドとオペアンプ回路との間の距離とをほぼ一致させることが容易になり、また、その間の出力配線パターンの距離を短くすることができる。よって、出力配線抵抗による出力のスルーレートの改善を図ることができる。また、表示パネルの全てのチャンネルに対して出力パッドとオペアンプ回路との間の距離がほぼ同一となるので、チャンネル間の出力特性のばらつきを軽減することができる。   According to the display device drive circuit of the present invention, there is no need to route an output wiring pattern for connecting the operational amplifier circuit of the second drive system and the output pad via the circuit side, and the output pad of the first drive system. And the distance between the output pad of the second drive system and the operational amplifier circuit can be made substantially equal, and the distance of the output wiring pattern between them can be shortened. it can. Therefore, it is possible to improve the output slew rate due to the output wiring resistance. In addition, since the distance between the output pad and the operational amplifier circuit is almost the same for all the channels of the display panel, variation in output characteristics between channels can be reduced.

従来の表示装置用駆動回路チップにおける回路配置を示す図である。It is a figure which shows the circuit arrangement | positioning in the conventional drive circuit chip for display apparatuses. 図１の回路配置の破線で囲んだ部分Ｘを詳細に示す図である。It is a figure which shows in detail the part X enclosed with the broken line of the circuit arrangement | positioning of FIG. 本発明の実施例として表示装置用駆動回路チップにおける回路配置を示す図である。It is a figure which shows the circuit arrangement | positioning in the drive circuit chip for display apparatuses as an Example of this invention. 図３の回路配置の破線で囲んだ部分Ｙを詳細に示す図である。It is a figure which shows in detail the part Y enclosed with the broken line of the circuit arrangement | positioning of FIG. 本発明の他の実施例として表示装置用駆動回路チップにおける回路配置を示す図である。It is a figure which shows the circuit arrangement | positioning in the drive circuit chip for display apparatuses as another Example of this invention. 本発明の他の実施例として表示装置用駆動回路チップにおける回路配置を示す図である。It is a figure which shows the circuit arrangement | positioning in the drive circuit chip for display apparatuses as another Example of this invention.

以下、本発明の実施例を図面を参照しつつ詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図３は本発明の実施例として表示装置用駆動回路を示している。この表示装置用駆動回路は図３に示すように、表示パネル（図示せず）のチャンネル毎にロジック回路２１、レベルシフタ回路２２、デコーダ回路２３、オペアンプ回路２４，及び出力パッド２５をチップ基板２６上に備えている。これらの回路２１〜２４は、図１に示した回路１１〜１４と動作上では同一である。また、図３の駆動回路中のラダー２８はデコーダ回路２３で階調電圧を選択的に生成するために複数の階調電圧を得るために用いられる分圧抵抗器である。   FIG. 3 shows a display device driving circuit as an embodiment of the present invention. As shown in FIG. 3, the display device driving circuit includes a logic circuit 21, a level shifter circuit 22, a decoder circuit 23, an operational amplifier circuit 24, and an output pad 25 on a chip substrate 26 for each channel of a display panel (not shown). In preparation. These circuits 21 to 24 are identical in operation to the circuits 11 to 14 shown in FIG. 3 is a voltage dividing resistor used to obtain a plurality of gradation voltages so that the decoder circuit 23 can selectively generate gradation voltages.

ロジック回路２１、レベルシフタ回路２２、デコーダ回路２３、及びオペアンプ回路２４はドライバセルとしてチップ基板２６上に構成され、各回路の形状は方形状（長方形又は正方形）である。   The logic circuit 21, the level shifter circuit 22, the decoder circuit 23, and the operational amplifier circuit 24 are configured as driver cells on the chip substrate 26, and each circuit has a square shape (rectangle or square).

チップ基板２６の形状は、図３に示すように、長方形であり、その２つの長手辺２６Ａ（図３の上方辺），２６Ｂ（図３の下方辺）側に表示パネルとオペアンプ回路１４の出力とを接続するための出力パッド２５Ａ，２５Ｂがチャンネル数分形成されている。出力パッド２５Ａはチップ基板２６の長手辺２６Ａ部分に形成されたパッドであり、出力パッド２５Ｂはチップ基板２６の長手辺２６Ｂ部分に形成されたパッドである。   The shape of the chip substrate 26 is a rectangle as shown in FIG. 3, and the outputs of the display panel and the operational amplifier circuit 14 are arranged on the two long sides 26A (upper side in FIG. 3) and 26B (lower side in FIG. 3). Output pads 25A and 25B for connecting the two are formed for the number of channels. The output pad 25A is a pad formed on the long side 26A portion of the chip substrate 26, and the output pad 25B is a pad formed on the long side 26B portion of the chip substrate 26.

回路２１〜２４は図４に示すように、２チャンネル分の駆動系Ａ１，Ｂ１を１つの群としており、ここでは分かり易くするために駆動系Ａ１（第１駆動系）の回路２１〜２４を回路２１Ａ〜２４Ａとし、駆動系Ｂ１（第２駆動系）の回路２１〜２４を回路２１Ｂ〜２４Ｂとしている。チップ基板２６の長手方向のオペアンプ回路２４Ａ，２４Ｂの長さはその他の回路２１Ａ〜２３Ａ，２１Ｂ〜２３Ｂのほぼ２倍である。   As shown in FIG. 4, the circuits 21 to 24 have two channels of driving systems A1 and B1 as one group. Here, for easy understanding, the circuits 21 to 24 of the driving system A1 (first driving system) are arranged. The circuits 21A to 24A are used, and the circuits 21 to 24 of the drive system B1 (second drive system) are the circuits 21B to 24B. The length of the operational amplifier circuits 24A and 24B in the longitudinal direction of the chip substrate 26 is almost twice as long as the other circuits 21A to 23A and 21B to 23B.

各群の一方の駆動系Ａ１のオペアンプ回路２４Ａは長手辺２６Ａ側の出力パッド２５Ａ近傍に配置され、他方の駆動系Ｂ１のオペアンプ回路２４Ｂは長手辺２６Ｂ側の出力パッド２５Ｂ近傍に配置されている。駆動系Ａ１のロジック回路２１Ａ、レベルシフタ回路２２Ａ、及びデコーダ回路２３Ａはその順にオペアンプ回路２４Ｂと２４Ａとの間でオペアンプ回路２４Ｂからオペアンプ回路２４Ａに向けて（すなわち、長手辺２６Ｂから長手辺２６Ａに向かう所定の方向に）配置されている。同様に、駆動系Ｂ１のロジック回路２１Ｂ、レベルシフタ回路２２Ｂ、及びデコーダ回路２３Ｂはその順にオペアンプ回路２４Ｂと２４Ａとの間でオペアンプ回路２４Ｂからオペアンプ回路２４Ａに向けて配置されている。すなわち、駆動系Ｂ１ではオペアンプ回路２４Ｂ及び出力パッド２５Ｂがその順に所定の方向とは逆方向に向かってロジック回路２１Ｂより逆方向（長手辺２６Ｂ）側の位置から配置されている。   The operational amplifier circuit 24A of one drive system A1 of each group is disposed in the vicinity of the output pad 25A on the long side 26A side, and the operational amplifier circuit 24B of the other drive system B1 is disposed in the vicinity of the output pad 25B on the long side 26B side. . The logic circuit 21A, the level shifter circuit 22A, and the decoder circuit 23A of the driving system A1 are sequentially arranged between the operational amplifier circuits 24B and 24A from the operational amplifier circuit 24B to the operational amplifier circuit 24A (that is, from the long side 26B to the long side 26A). In a predetermined direction). Similarly, the logic circuit 21B, the level shifter circuit 22B, and the decoder circuit 23B of the driving system B1 are arranged in this order between the operational amplifier circuits 24B and 24A from the operational amplifier circuit 24B to the operational amplifier circuit 24A. That is, in the drive system B1, the operational amplifier circuit 24B and the output pad 25B are arranged in that order from the position on the opposite side (longitudinal side 26B) from the logic circuit 21B in the direction opposite to the predetermined direction.

ロジック回路２１Ａ，２１Ｂはチップ基板２６の長手方向で同一直線上に配置され、レベルシフタ回路２２Ａ，２２Ｂもチップ基板２６の長手方向で同一直線上に配置され、更に、デコーダ回路２３Ａ，２３Ｂも同様に同一直線上に配置されている。   The logic circuits 21A and 21B are arranged on the same straight line in the longitudinal direction of the chip substrate 26, the level shifter circuits 22A and 22B are arranged on the same straight line in the longitudinal direction of the chip substrate 26, and the decoder circuits 23A and 23B are similarly arranged. It is arranged on the same straight line.

オペアンプ回路２４Ａと出力パッド２５Ａとの間のチップ基板２６には金属配線パターン２７Ａが形成され、同様に、オペアンプ回路２４Ｂと出力パッド２５Ｂとの間のチップ基板２６には金属配線パターン２７Ｂが形成されている。金属配線パターン２７Ａ，２７Ｂの長さはほぼ同じである。   A metal wiring pattern 27A is formed on the chip substrate 26 between the operational amplifier circuit 24A and the output pad 25A. Similarly, a metal wiring pattern 27B is formed on the chip substrate 26 between the operational amplifier circuit 24B and the output pad 25B. ing. The lengths of the metal wiring patterns 27A and 27B are substantially the same.

入力データ（画像データ）はクロック信号に応じて例えば、各駆動系Ａ１のロジック回路２１Ａに順に読み取られ、それが終了してから各駆動系Ｂ１のロジック回路２１Ｂに順に読み取られることになる。   For example, the input data (image data) is sequentially read by the logic circuit 21A of each drive system A1 in accordance with the clock signal, and is read by the logic circuit 21B of each drive system B1 after the completion.

駆動系Ａ１の信号の流れは図４に符号ＳＡで示すように、ロジック回路２１Ａ、レベルシフタ回路２２Ａ、デコーダ回路２３Ａ、オペアンプ回路２４Ａ、そして出力パッド２５Ａの順であり、駆動系Ｂ１の信号の流れは図４に符号ＳＢで示すように、ロジック回路２１Ｂ、レベルシフタ回路２２Ｂ、デコーダ回路２３Ｂ、オペアンプ回路２４Ｂ、そして出力パッド２５Ｂの順である。すなわち、駆動系Ａ１の信号の流れはロジック回路２１Ａ、レベルシフタ回路２２Ａ、デコーダ回路２３Ａ、そしてオペアンプ回路２４Ａの一直線であるが、駆動系Ｂ１の信号の流れはロジック回路２１Ｂ、レベルシフタ回路２２Ｂ、そしてデコーダ回路２３Ｂに、デコーダ回路２３Ｂで折り返しされる。折り返しの信号、すなわちデコーダ回路２３Ｂの出力信号はレベルシフタ回路２２Ｂ及びロジック回路２１Ｂ内をそのまま通過してオペアンプ回路２４Ｂに供給される。   The signal flow of the drive system A1 is the logic circuit 21A, the level shifter circuit 22A, the decoder circuit 23A, the operational amplifier circuit 24A, and the output pad 25A in this order, as indicated by symbol SA in FIG. 4, and the signal flow of the drive system B1 4, the logic circuit 21B, the level shifter circuit 22B, the decoder circuit 23B, the operational amplifier circuit 24B, and the output pad 25B are arranged in this order. That is, the signal flow of the drive system A1 is a straight line of the logic circuit 21A, the level shifter circuit 22A, the decoder circuit 23A, and the operational amplifier circuit 24A, but the signal flow of the drive system B1 is the logic circuit 21B, the level shifter circuit 22B, and the decoder The signal is folded back to the circuit 23B by the decoder circuit 23B. The folded signal, that is, the output signal of the decoder circuit 23B passes through the level shifter circuit 22B and the logic circuit 21B as it is and is supplied to the operational amplifier circuit 24B.

このように、かかる実施例によれば、オペアンプ回路２４Ｂと出力パッド２５Ｂとを接続する出力配線パターン２７Ｂを回路サイドを経由して引き回す必要がなく、また、長手辺２６Ａ部分に設けられた出力パッド２５Ａとオペアンプ回路２４Ａとの間の距離と、長手辺２６Ｂ部分に設けられた出力パッド２５Ｂとオペアンプ回路２４Ｂとの間の距離とをほぼ一致させることが容易になり、また、その間の出力配線パターンの距離を短くすることができる。よって、出力配線抵抗による出力のスルーレートの改善を図ることができる。また、表示パネルの全てのチャンネルに対して出力パッドとオペアンプ回路との間の距離がほぼ同一となるので、チャンネル間の出力特性のばらつきが軽減されるという効果がある。   As described above, according to this embodiment, there is no need to route the output wiring pattern 27B connecting the operational amplifier circuit 24B and the output pad 25B via the circuit side, and the output pad provided on the long side 26A portion. It is easy to make the distance between the 25A and the operational amplifier circuit 24A substantially equal to the distance between the output pad 25B provided on the long side 26B and the operational amplifier circuit 24B, and the output wiring pattern therebetween. Can be shortened. Therefore, it is possible to improve the output slew rate due to the output wiring resistance. In addition, since the distance between the output pad and the operational amplifier circuit is almost the same for all the channels of the display panel, there is an effect that variation in output characteristics between channels is reduced.

更に、出力配線パターンの引き回しが必要なくなるので、チップサイズの縮小を図ることができる。   Furthermore, since there is no need to route the output wiring pattern, the chip size can be reduced.

また、上記した実施例においては、ロジック回路２１、レベルシフタ回路２２、及びデコーダ回路２３各々が基板２６上に形成される長方形領域の同一辺方向（長手方向及び短手方向）の幅と比較して、オペアンプ回路２４が基板２６上に形成される長方形領域の幅が大きく、また、オペアンプ回路２４が形成される領域の幅は、ロジック回路２１、レベルシフタ回路２２、及びデコーダ回路２３各々が形成される領域の同一辺方向の幅の略２倍であるので、基板２６上における回路２１〜２４のレイアウトでスペースを有効活用できるという利点がある。   In the above-described embodiment, the logic circuit 21, the level shifter circuit 22, and the decoder circuit 23 are each compared with the width in the same side direction (longitudinal direction and short side direction) of the rectangular area formed on the substrate 26. The width of the rectangular region where the operational amplifier circuit 24 is formed on the substrate 26 is large, and the width of the region where the operational amplifier circuit 24 is formed is such that the logic circuit 21, the level shifter circuit 22, and the decoder circuit 23 are formed. Since it is approximately twice the width of the region in the same side direction, there is an advantage that the space can be effectively used in the layout of the circuits 21 to 24 on the substrate 26.

上記した実施例においては、１チャンネル毎に長手辺２６Ａ部分に設けられた出力パッド２５Ａの駆動系Ａ１と長手辺２６Ｂ部分に設けられた出力パッド２５Ｂと接続する駆動系Ｂ１とが隣り合い、また交互に配置されているが、複数のチャンネル毎に駆動系Ａ１と駆動系Ｂ１とが交互に配置されても良い。図５に示した例では、２チャンネル毎に長手辺２６Ａ部分に設けられた出力パッド２５Ａと接続する駆動系Ａ１と長手辺２６Ｂ部分に設けられた出力パッド２５Ｂ接続する駆動系Ｂ１とが交互に配置されている。また、図６に示した例では、３チャンネル毎に長手辺２６Ａ部分に設けられた出力パッド２５Ａと接続する駆動系Ａ１と長手辺２６Ｂ部分に設けられた出力パッド２５Ｂと接続する駆動系Ｂ１とが交互に配置されている。   In the embodiment described above, the drive system A1 of the output pad 25A provided in the long side 26A portion for each channel and the drive system B1 connected to the output pad 25B provided in the long side 26B portion are adjacent to each other. Although alternately arranged, the drive system A1 and the drive system B1 may be alternately arranged for each of a plurality of channels. In the example shown in FIG. 5, the drive system A1 connected to the output pad 25A provided in the long side 26A portion and the drive system B1 connected to the output pad 25B provided in the long side 26B portion alternately for every two channels. Has been placed. In the example shown in FIG. 6, the driving system A1 connected to the output pad 25A provided on the long side 26A portion for every three channels and the driving system B1 connected to the output pad 25B provided on the long side 26B portion. Are arranged alternately.

また、本発明による図３〜図６に示した回路構成のいずれかと従来の図１及び図２に示した回路１１〜１４の構成とが同一のチップ基板上に組み合わされた構成にしても良い。   Further, any of the circuit configurations shown in FIGS. 3 to 6 according to the present invention and the configurations of the circuits 11 to 14 shown in FIGS. 1 and 2 may be combined on the same chip substrate. .

更に、上記した実施例においては集積回路として示したが、これに限定されることはなく、ロジック回路、レベルシフタ回路、デコーダ回路、及びオペアンプ回路を上記した実施例の構成でプリント基板上に形成しても良い。   Furthermore, although shown as an integrated circuit in the above-described embodiments, the present invention is not limited to this, and a logic circuit, a level shifter circuit, a decoder circuit, and an operational amplifier circuit are formed on a printed circuit board with the configuration of the above-described embodiments. May be.

なお、２つの駆動系Ａ１，Ｂ１内の各回路の名称は上記した実施例ではロジック回路、レベルシフタ回路、デコーダ回路、及びオペアンプ回路としているが、本発明はこの名称に限定されず、他の回路名称であっても同等の動作の回路を含むことは勿論である。   Although the names of the circuits in the two drive systems A1 and B1 are logic circuits, level shifter circuits, decoder circuits, and operational amplifier circuits in the above-described embodiments, the present invention is not limited to these names, and other circuits Needless to say, even a name includes a circuit having an equivalent operation.

Ａ，Ｂ，Ａ１，Ｂ１ 駆動系
２１，２１Ａ，２１Ｂ ロジック回路
２２，２２Ａ，２２Ｂ レベルシフタ回路
２３，２３Ａ，２３Ｂ デコーダ回路
２４，２４Ａ，２４Ｂ オペアンプ回路
２５，２５Ａ，２５Ｂ 出力パッド
２６ チップ基板
２６Ａ，２６Ｂ 長手辺 A, B, A1, B1 Drive system 21, 21A, 21B Logic circuit 22, 22A, 22B Level shifter circuit 23, 23A, 23B Decoder circuit 24, 24A, 24B Operational amplifier circuit 25, 25A, 25B Output pad 26 Chip substrate 26A, 26B Long side

Claims (4)

複数のチャンネル分の駆動系を備える表示装置用駆動回路であって、
前記複数のチャンネル分の駆動系は、隣り合って基板上に形成された第１駆動系及び第２駆動系を含み、前記第１駆動系及び前記第２駆動系の各々は駆動信号を表示パネルに出力する出力パッドを前記基板上に有し、
前記複数のチャンネルの前記第１駆動系の前記出力パッドは前記基板の一辺に沿って配置され、
前記複数のチャンネルの前記第２駆動系の前記出力パッドは前記基板の前記一辺と対向する辺に沿って配置されていることを特徴とする表示装置用駆動回路。 A display device drive circuit including a drive system for a plurality of channels,
The driving system for the plurality of channels includes a first driving system and a second driving system which are formed adjacent to each other on a substrate, and each of the first driving system and the second driving system displays a driving signal on a display panel. An output pad for outputting to the substrate,
The output pads of the first drive system of the plurality of channels are disposed along one side of the substrate;
The display device drive circuit, wherein the output pads of the second drive system of the plurality of channels are arranged along a side opposite to the one side of the substrate. 前記第１駆動系及び前記第２駆動系の各々は前記駆動信号を出力するオペアンプを有し、
前記第１駆動系の前記オペアンプは前記基板上の前記一辺側の前記出力パッドの近傍に配置され、前記第２駆動系の前記オペアンプは前記基板上の前記対向する辺側の前記出力パッドの近傍に配置されていることを特徴とする請求項１記載の表示装置用駆動回路。 Each of the first drive system and the second drive system has an operational amplifier that outputs the drive signal;
The operational amplifier of the first drive system is disposed in the vicinity of the output pad on the one side of the substrate, and the operational amplifier of the second drive system is in the vicinity of the output pad on the opposite side of the substrate. The display device driving circuit according to claim 1, wherein the display device driving circuit is disposed in the display device. 前記基板は長方形の形状であり、前記一辺は前記基板の一方の長手辺であり、前記対向する辺は前記基板の他方の長手辺であることを特徴とする請求項１又は２記載の表示装置用駆動回路。   3. The display device according to claim 1, wherein the substrate has a rectangular shape, the one side is one long side of the substrate, and the opposite side is the other long side of the substrate. Drive circuit. 前記第１駆動系と前記第２駆動系とが少なくとも１チャンネル毎に交互に前記基板上に配置されていることを特徴とする請求項１乃至３のいずれか１記載の表示装置用駆動回路。   4. The display device drive circuit according to claim 1, wherein the first drive system and the second drive system are alternately arranged on the substrate for each channel. 5.
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