JP2015141906A - Method of manufacturing electronic component and method of manufacturing electronic device - Google Patents
Method of manufacturing electronic component and method of manufacturing electronic device Download PDFInfo
- Publication number
- JP2015141906A JP2015141906A JP2014012000A JP2014012000A JP2015141906A JP 2015141906 A JP2015141906 A JP 2015141906A JP 2014012000 A JP2014012000 A JP 2014012000A JP 2014012000 A JP2014012000 A JP 2014012000A JP 2015141906 A JP2015141906 A JP 2015141906A
- Authority
- JP
- Japan
- Prior art keywords
- solder
- electronic component
- melting point
- electrode
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13075—Plural core members
- H01L2224/1308—Plural core members being stacked
- H01L2224/13083—Three-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
Description
本発明は、電子部品の製造方法及び電子装置の製造方法に関する。 The present invention relates to an electronic component manufacturing method and an electronic device manufacturing method.
半導体素子等の電子部品の端子として、柱状の端子(ピラー、ポスト等とも称される)を用いる技術が知られている。電子部品に柱状の端子を設ける方法として、電子部品の電極上に、メッキ法を用いて柱状の端子を形成する技術、柱状の端子となる部材をマスクの開口部に入れ、その部材を電子部品の電極に転写して接続する技術等が知られている。 A technique using a columnar terminal (also referred to as a pillar or a post) is known as a terminal of an electronic component such as a semiconductor element. As a method for providing a columnar terminal on an electronic component, a technique for forming a columnar terminal on the electrode of the electronic component by using a plating method, a member that becomes the columnar terminal is placed in an opening of a mask, and the member is inserted into the electronic component. A technique for transferring and connecting to the electrodes is known.
柱状の端子を備える電子部品において、その柱状の端子の接続強度が十分でないと、他の電子部品との接続時や接続後に加えられる熱や外力に起因して、電子部品間の接続部に断線が発生する可能性がある。 In an electronic component having columnar terminals, if the connection strength of the columnar terminals is not sufficient, the connection between the electronic components is broken due to heat or external force applied during or after connection with other electronic components. May occur.
本発明の一観点によれば、第1基板上に、第1融点の半田を含む第1半田部と、前記第1半田部上に立設された柱状電極部とを配設する工程と、第2基板に設けられた導体部上に、前記第1融点よりも高い第2融点の半田を含む第2半田部を配設する工程と、前記第1基板と前記第2基板とを対向させ、前記第2融点以上の温度で前記柱状電極部と前記第2半田部とを接続する工程と、前記柱状電極部と前記第2半田部との接続後、前記第1融点以上前記第2融点未満の温度で前記第1基板を除去する工程とを含む電子部品の製造方法が提供される。 According to one aspect of the present invention, a step of disposing a first solder part including a solder having a first melting point on a first substrate and a columnar electrode part standing on the first solder part; A step of disposing a second solder portion containing solder having a second melting point higher than the first melting point on a conductor portion provided on the second substrate; and causing the first substrate and the second substrate to face each other. Connecting the columnar electrode portion and the second solder portion at a temperature equal to or higher than the second melting point; and connecting the columnar electrode portion and the second solder portion; And a step of removing the first substrate at a temperature lower than that.
また、本発明の一観点によれば、電子部品を含む電子装置の製造方法が提供される。 According to another aspect of the present invention, a method for manufacturing an electronic device including an electronic component is provided.
開示の技術によれば、接続強度の高い柱状の端子を備える電子部品を実現することが可能になる。また、柱状の端子を用いて電子部品間が高い信頼性で接続される電子装置を実現することが可能になる。 According to the disclosed technology, it is possible to realize an electronic component including columnar terminals with high connection strength. In addition, it is possible to realize an electronic device in which electronic components are connected with high reliability using columnar terminals.
図1〜図12は電子部品の製造方法を説明する図である。ここで、図1は電子部品の製造フローの一例を示す図、図2〜図12はそれぞれ電子部品の製造工程の説明図である。尚、図2〜図12には、各製造工程の要部断面を模式的に図示している。 1 to 12 are diagrams for explaining a method of manufacturing an electronic component. Here, FIG. 1 is a diagram showing an example of a manufacturing flow of an electronic component, and FIGS. 2 to 12 are explanatory diagrams of the manufacturing process of the electronic component. 2 to 12 schematically show the cross-section of the main part of each manufacturing process.
電子部品の製造にあたり、所定の基板上に、第1融点の半田を含む第1半田部を形成し、その第1半田部上に柱状電極部を形成した構造体を準備する(図1;ステップS1)。この工程について、図2〜図7を参照して説明する。 In manufacturing an electronic component, a first solder part including solder having a first melting point is formed on a predetermined substrate, and a structure in which a columnar electrode part is formed on the first solder part is prepared (FIG. 1; step). S1). This process will be described with reference to FIGS.
この工程では、まず図2に示すような支持体10(基板)を準備する。支持体10は、基板11と、基板11の表面11aに設けられた導体膜12とを有している。
基板11には、エポキシ樹脂等の各種樹脂材料を用いた樹脂基板、例えば、ガラスエポキシ基板を用いることができる。基板11には、このような樹脂基板のほか、半導体基板、セラミック基板、ガラス基板等を用いることもできる。
In this step, first, a support 10 (substrate) as shown in FIG. 2 is prepared. The
As the
導体膜12は、例えば、基板11の表面11aに、スパッタ法を用いて形成される。導体膜12には、各種導体材料を用いることができる。導体膜12は、後述する電解メッキを行う際のシード層(給電層)として用いられる。導体膜12の膜厚は、適宜選択される。例えば、膜厚が1μm〜2μmの導体膜12を形成する。
The
支持体10の準備後、図3に示すように、その導体膜12上にレジスト13を形成する。レジスト13は、支持体10の導体膜12上にドライフィルムレジストを貼付したり、支持体10の導体膜12上にレジスト材料を塗布したりすることで、形成することができる。レジスト13の膜厚は、適宜選択される。例えば、膜厚が80μm〜120μmのレジスト13を形成する。
After the
レジスト13の形成後、そのレジスト13に対して露光及び現像を行い、図4に示すように、支持体10の導体膜12に達する開口部13aを形成する。開口部13aは、後述する電子部品本体(20A)の電極(24)に対応する位置に形成する。例えば、レジスト13の所定の位置に、平面視で直径が75μm〜100μmの円形状又は略円形状の開口部13aを、150μm〜200μmのピッチで形成する。
After the resist 13 is formed, the resist 13 is exposed and developed to form an
開口部13aの形成後、図5に示すように、レジスト13の開口部13a内に、所定の膜厚で第1半田部21を形成する。第1半田部21は、レジスト13下の導体膜12(シード層)を給電層に用いた電解メッキ法により、形成することができる。例えば、膜厚が20μmの第1半田部21を形成する。第1半田部21には、後述する電子部品本体(20A)の電極(24)に形成する第2半田部(23)に用いられる半田材料の第2融点よりも低い第1融点の半田材料を用いる。例えば、第1半田部21として、スズ−ビスマス(Sn−Bi)半田(Bi;58wt%,融点約139℃)を用いることができる。
After forming the
第1半田部21の形成後、図6に示すように、開口部13a内の第1半田部21の上に、所定の膜厚で柱状電極部22を形成する。柱状電極部22は、レジスト13下の導体膜12(及び第1半田部21)を給電層に用いた電解メッキ法により、形成することができる。例えば、第1半田部21との合計膜厚が50μm〜100μmとなる膜厚で、柱状電極部22を形成する。柱状電極部22として、例えば、銅(Cu)の柱状電極(ピラー)を形成する。尚、柱状電極部22には、Cuに替えて、又はCuと共に、ニッケル(Ni)、金(Au)等の導体材料を用いることもできる。柱状電極部22には、第1半田部21及び後述する第2半田部(23)に用いられる半田材料の融点(第1融点及び第2融点)よりも高い融点の導体材料を用いる。
After the formation of the
柱状電極部22の形成後、支持体10上からレジスト13を除去する。これにより、図7に示すような、支持体10上に第1半田部21を介して柱状電極部22が積層形成された構造体1aを得る。
After the
尚、構造体1aの、レジスト13の除去後に露出する導体膜12を、エッチング等により、選択的に除去することもできる。
電子部品の製造にあたっては、上記のような構造体1aを準備すると共に、所定の電子部品本体の電極に第2融点の半田を含む第2半田部を形成した構造体を準備する(図1;ステップS2)。この工程について、図8(A)及び図8(B)を参照して説明する。
The
In manufacturing an electronic component, the
この工程では、まず図8(A)に示すような、表面20aに露出する電極24(導体部)を有する電子部品本体20A(基板)を準備する。準備する電子部品本体20Aとしては、例えば、半導体素子(半導体チップ)が挙げられる。電子部品本体20Aとしては、半導体素子のほか、半導体素子を備える半導体装置(半導体パッケージ)、回路基板等を準備することもできる。電極24の周囲には、酸化膜や窒化膜等の保護膜或いはソルダーレジストといった絶縁性の層(絶縁部)が設けられる。尚、電子部品本体20Aの構成例については後述する(図16〜図18)。
In this step, first, an
所定の電子部品本体20Aを準備した後、準備したその電子部品本体20Aの電極24上に、図8(A)に示すように第2半田部23を形成する。第2半田部23には、上記第1半田部21に用いられる半田材料の第1融点よりも高い第2融点の半田材料を用いる。例えば、第2半田部23として、スズ−銀−銅(Sn−Ag−Cu)半田(Ag;3wt%,Cu;0.5wt%,融点約217℃)を用いることができる。第2半田部23は、電子部品本体20Aの電極24上に、所定の半田材料を含む半田ペーストを印刷法により塗布することで、形成することができる。例えば、電極24上に、粒径15μm〜25μmのSn−Ag−Cu半田の粒子とフラックスを含有する半田ペーストを塗布することで、第2半田部23を形成する。フラックスは、第2半田部23に含まれる半田材料が後述のように加熱により溶融された際の、その半田材料の酸化膜除去、電極24上の濡れ性向上に寄与する。
After preparing the predetermined
尚、第2半田部23は、印刷法のほか、メッキ法(電解メッキ法、無電解メッキ法)、蒸着法を用いて形成することもできる。このようなメッキ法、蒸着法を用いて第2半田部23を形成した場合には、電極24上又は第2半田部23上(第2半田部23の表面(上面、側面又は下面))にフラックスを設けることができる。図8(B)には、第2半田部23の上面にフラックス26を設けた半田部の例を図示している。
In addition, the
上記のようにして電子部品本体20Aを準備し、その電極24上に第2半田部23を形成して、図8(A)又は図8(B)に示すような構造体1bを得る。
尚、上記図2〜図7に示した構造体1aの準備工程(ステップS1)と、上記図8に示した構造体1bの準備工程(ステップS2)とは、いずれの準備工程を先に行っても構わない。
The electronic component
In addition, the preparatory process (step S1) of the
上記のようにして構造体1a及び構造体1bを準備した後、構造体1aの柱状電極部22と構造体1bの第2半田部23とを接続する(図1;ステップS3)。この工程について、図9(A)及び図9(B)並びに図10(A)及び図10(B)を参照して説明する。
After preparing the
構造体1aと構造体1bとを接続する際には、まず図9(A)に示すように、構造体1aの、第1半田部21及び柱状電極部22が形成された面側と、構造体1bの、第2半田部23が形成された面側とを、対向させる。その際は、構造体1aの第1半田部21及び柱状電極部22と、構造体1bの第2半田部23及び電極24との位置合わせを行って、構造体1aと構造体1bとを対向させる。
When connecting the
このように位置合わせを行って構造体1aと構造体1bとを対向させた後、柱状電極部22を第2半田部23と接触させ、第2半田部23に用いられている半田材料の第2融点以上の温度で加熱する。この加熱により、第2半田部23の半田材料を溶融し、溶融状態の第2半田部23に、図9(B)に示すように柱状電極部22を接続する。例えば、第2半田部23の半田材料に上記のSn−Ag−Cu半田を用いる場合には、その第2融点である約217℃を上回る温度であって、最大温度が240℃となるような温度条件で、加熱する。加熱は、窒素(N2)等の不活性ガスを含有する雰囲気で行う。この加熱の際、第2半田部23内又は第2半田部23上のフラックスにより、第2半田部23の酸化膜除去、濡れ性向上が図られる。
After aligning the
第2半田部23と柱状電極部22とを接続する加熱の際には、第2半田部23が溶融すると共に、第2半田部23に用いられている半田材料の第2融点よりも低い第1融点の半田材料が用いられている第1半田部21も溶融する。このように第1半田部21と第2半田部23とが共に溶融することで、第1半田部21と第2半田部23とに挟まれた柱状電極部22が、セルフアライメント効果によって、自己整合的に電子部品本体20Aの電極24上に位置合わせされる。
During the heating for connecting the
例えば、柱状電極部22を形成した支持体10と電子部品本体20Aとを対向させた際に、柱状電極部22に、それに対応する位置の電極24に対して位置ずれが生じている場合がある。このような位置ずれが生じているような場合でも、第1半田部21と第2半田部23とを共に加熱により溶融し、柱状電極部22の少なくとも一部と第2半田部23とが接触すると、柱状電極部22が自己整合的に配置される。即ち、加熱時に、位置ずれのある柱状電極部22と第2半田部23とが接触すると、初期の段階では、柱状電極部22が、図10(A)のように傾いた状態で接続される。この傾いた柱状電極部22の、その根元部及び先端部の溶融した第2半田部23及び第1半田部21には、双方にそれぞれ表面張力が働く。電極24と柱状電極部22との間の溶融した第2半田部23の表面張力、及び導体膜12と柱状電極部22との間の溶融した第1半田部21の表面張力によって、図10(B)のように、柱状電極部22が電極24上方に位置するようになる。
For example, when the
このように加熱の際、第1半田部21と第2半田部23とが共に溶融することで、それらに挟まれた柱状電極部22を、自己整合的に電極24上方に位置合わせして配置することができ、電極24に対する位置ずれを抑えて、第2半田部23に接続することができる。
As described above, when the
尚、このような加熱による接続後の第1半田部21には、第1半田部21に用いた半田材料の成分と、柱状電極部22又は導体膜12の成分とを含有する領域が含まれてもよい。また、このような加熱による接続後の第2半田部23には、第2半田部23に用いた半田材料の成分と、柱状電極部22又は電極24の成分とを含有する領域が含まれてもよい。
The
加熱により、支持体10側の柱状電極部22と、電子部品本体20Aの電極24上の溶融した第2半田部23とを接続した後は、冷却を行う。この冷却過程において、支持体10を除去する(図1;ステップS4)。この工程について、図11及び図12を参照して説明する。
After connecting the
上記のように第1半田部21と第2半田部23とが共に溶融するような温度(第2融点以上の温度)での加熱後に、その温度から冷却(降温)が行われる。冷却は、N2等の不活性ガスを含有する雰囲気で行われる。例えば、不活性ガスを含有するガスを流通した雰囲気での自然放冷によって冷却したり、或いは、不活性ガスを含有するガスを冷却対象に吹き付ける強制放冷によって冷却したりすることができる。
As described above, after heating at a temperature at which both the
このような冷却の過程における、第1融点以上第2融点未満の温度領域で、図11に示すように支持体10を除去する。即ち、第2半田部23が凝固し、第1半田部21が未だ溶融している温度領域で、支持体10を除去する。例えば、第1半田部21の半田材料に上記のSn−Bi半田(第1融点約139℃)を用い、第2半田部の半田材料に上記のSn−Ag−Cu半田(第2融点約217℃)を用いる場合には、180℃といった温度で支持体10を除去する。
In the cooling process, the
支持体10の除去は、自然放冷又は強制放冷の冷却過程において、冷却対象である構造体1aと構造体1bとの接続体(図9(B))が、支持体10を除去可能な所定の温度に到達した(降温された)時点で、行うことができる。或いは、支持体10の除去は、冷却過程において、冷却対象である構造体1aと構造体1bとの接続体(図9(B))を、不活性ガスを含有するガスの流量を制御したりヒーター等を用いて加熱を制御したりすることで支持体10を除去可能な所定の温度に調節して、行うことができる。
The
第1融点以上第2融点未満の温度では、第2半田部23が凝固し、柱状電極部22は、その電子部品本体20A側の端部(根元部)を、凝固した第2半田部23によって固定されている。柱状電極部22の、支持体10側の端部(先端部)に設けられている第1半田部21は、第1融点以上第2融点未満の温度では、溶融した状態になっている。即ち、根元部が第2半田部23で固定された柱状電極部22の先端部に、溶融した第1半田部21が設けられ、この溶融した第1半田部21を介して、支持体10が設けられた状態になっている。第1半田部21が溶融状態にあることで、支持体10を除去することが可能になっている。例えば、図11に示すように、支持体10を、第1半田部21との界面から分離して除去することが可能になっている。
At a temperature not lower than the first melting point and lower than the second melting point, the
支持体10は、例えば、支持体10の上面(基板11の表面11aと反対側の面)を吸着する装置を用い、支持体10を上方にピックアップすることで、除去することができる。このほか、支持体10は、支持体10の縁部を把持する装置を用い、支持体10を側方にスライドすることで、除去することもできる。
The
支持体10の導体膜12と第1半田部21との界面には、上記の加熱(図9(B))の際、互いの成分を含有する領域が形成され得る。支持体10は、そのような領域との界面で分離されたり、そのような領域と第1半田部21との界面で分離されたりする場合がある。また、支持体10は、第1半田部21が支持体10と柱状電極部22との間の中間部位で分断されることで分離される場合や、支持体10の基板11と導体膜12との界面で分離される場合もある。
At the interface between the
また、支持体10の熱膨張率が電子部品本体20Aの熱膨張率に比べて大きい場合には、上記の加熱(図9(B))の際、支持体10が電子部品本体20Aに比べて大きく膨張し、その後の冷却過程では、電子部品本体20Aに比べて大きく収縮する。このような支持体10の収縮の際には、支持体10と第1半田部21との間に存在する所定の界面に、せん断方向の力が生じ得る。上記の支持体10のピックアップ時やスライド時には、このような力も作用して、支持体10が所定の界面から分離され得る。
Further, when the thermal expansion coefficient of the
尚、支持体10の導体膜12に、第1半田部21に用いられる半田材料が溶融時に比較的濡れ難い材料(半田材料成分の拡散係数が比較的小さい材料)を用いると、冷却過程において、支持体10を導体膜12と第1半田部21との界面で分離し易くなる。半田材料が比較的濡れ難い材料としては、Ni、アルミニウム(Al)、チタン(Ti)、クロム(Cr)等がある。
In addition, in the cooling process, when a material (a material having a relatively small diffusion coefficient of the solder material component) that is relatively difficult to wet when the solder material used for the
また、支持体10の導体膜12には、半田材料が比較的濡れ難い材料の層上に、半田材料が比較的濡れ易いCu、Au等の材料(半田材料成分の拡散係数が比較的大きい材料)の層を積層したものを用いてもよい。この場合は、上記の加熱(図9(B))の際、導体膜12の比較的濡れ難い材料の層上に、比較的濡れ易い材料の層の成分と第1半田部21の成分とが含有される領域が形成される。例えば、このような領域と、比較的濡れ難い材料の層との界面で、支持体10が分離される。
Further, the
このように、冷却過程において、第1融点以上第2融点未満の温度で、支持体10を第1半田部21側から分離して除去する。これにより、支持体10側に設けられていた第1半田部21と柱状電極部22が、電極24上に第2半田部23を設けた電子部品本体20A側に転写された状態が得られる。
Thus, in the cooling process, the
支持体10の除去後は、更に、第1融点を下回る温度、例えば室温まで冷却を行う。この冷却の際には、第1融点未満の温度で、第1半田部21が凝固する。これにより、図12に示すような、電極24上に第2半田部23、柱状電極部22及び第1半田部21が積層された端子25を有する電子部品20が得られる。
After the
得られる電子部品20の端子25は、柱状電極部22の根元部が第2半田部23で電極24に接続された構造となる。柱状電極部22の根元部に第2半田部23を設けることで、このような第2半田部23を設けずに柱状電極部22を電極24上に形成する場合に比べて、電極24と柱状電極部22との間の接続強度を高めることができる。第2半田部23は、電極24に設ける柱状電極部22の根元部の接続強度を補強する補強部材として機能する。
The terminal 25 of the obtained
このような端子25を設けた電子部品20は、他の電子部品と接続することができる。
図13は電子装置の製造工程の一例を示す図である。尚、図13(A)及び図13(B)には、各製造工程の要部断面を模式的に図示している。
The
FIG. 13 is a diagram illustrating an example of a manufacturing process of an electronic device. Note that FIGS. 13A and 13B schematically show a cross section of the main part of each manufacturing process.
まず、図13(A)に示すように、電子部品20を、それが接続される他の電子部品30の電子部品本体30Aと対向するように配置する。電子部品本体30Aは、半導体素子、半導体パッケージ、回路基板等である。尚、電子部品本体30Aの構成例については後述する(図16〜図18)。
First, as shown in FIG. 13A, the
電子部品30は、その電子部品本体30Aの、電子部品20が接続される側の表面30aに、電子部品20の端子25と対応する位置に設けられた電極34(導体部、端子)を有している。電極34上には、例えば、図13(A)に示すように、半田ペースト36が設けられる。半田ペースト36は、所定の半田材料の粒子とフラックスを含有する。半田ペースト36には、電子部品20の端子25の第1半田部21に用いられている半田材料の第1融点と同じか或いは同程度の融点の半田材料を含むものであって、第2半田部23に用いられている半田材料の第2融点よりも低い融点のものを用いることができる。
The
このような電子部品30の電極34及び半田ペースト36(端子)の配設面と、電子部品20の端子25の配設面とを、電極34及び半田ペースト36と、端子25との位置合わせを行って対向させる。尚、電子部品20側の端子25の第1半田部21上には、予めフラックスを設けておいてもよい。
Such an arrangement surface of the
電子部品20と電子部品30とを対向させた後、電子部品20の端子25を、電子部品30の電極34上の半田ペースト36に接触させる。更に、端子25の先端部の第1半田部21に用いられている半田材料の第1融点以上の温度で且つ端子25の根元部の第2半田部23に用いられている半田材料の第2融点未満の温度で、加熱する。このような温度で加熱を行うことで、電子部品20の端子25の根元部に設けた第2半田部23は溶融させずに、端子25の先端部に設けた第1半田部21、及び電極34上に設けた半田ペースト36を溶融させる。この溶融により一体化された、図13(B)に示すような半田部41によって、柱状電極部22と電極34とを接続する。尚、半田部41には、第1半田部21及び半田ペースト36に用いた成分と、柱状電極部22又は電極34の成分とを含有する領域が含まれてもよい。
After the
加熱後は、第1融点未満の温度、例えば室温まで冷却を行う。この冷却により、半田部41を凝固する。これにより、図13(B)に示すように、電子部品20の柱状電極部22が、半田部41で電子部品30の電極34に接続された、電子装置40が得られる。
After heating, cooling is performed to a temperature lower than the first melting point, for example, room temperature. By this cooling, the
尚、ここでは電子部品20と電子部品30の接続前に、予め電子部品30の電極34上に半田ペースト36を形成するようにしたが、このような半田ペースト36を設けずに、電子部品20の端子25と電子部品30の電極34とを接続することもできる。
Here, before the
上記のように、電子部品20の柱状電極部22は、その根元部を第2半田部23によって補強されている。この第2半田部23による補強により、電子装置40では、柱状電極部22と電極24との接続強度の向上、電子部品20と電子部品30との接続部の強度の向上が図られている。
As described above, the base portion of the
ここで、比較のため、別形態に係る電子装置の一例を図14に示す。尚、図14には、別形態に係る電子装置の一例の要部断面を模式的に図示している。
図14に示す電子装置100は、電子部品20の電極24上に、上記のような第2半田部23を介さずに柱状電極部22が設けられている点で、図13に示した電子装置40と相違する。このような柱状電極部22は、適当なマスクを用い、電子部品本体20Aの電極24上に、柱状電極部22となる材料を、メッキ法を用いて堆積することで、形成することができる。
Here, for comparison, an example of an electronic device according to another embodiment is shown in FIG. In addition, in FIG. 14, the principal part cross section of an example of the electronic device which concerns on another form is typically shown.
The
電子部品20と電子部品30の接続部に、この電子装置100のような構造を採用した場合、図14に示すX部のような電極24と柱状電極部22との間で、剥離が生じる等の不具合が発生することがある。
When a structure such as the
一例として、回路基板に半導体素子を実装した半導体装置(電子装置)では、それらの接続部のピッチが微細になると、接続部が断線する等の不具合が発生し易くなる。例えば、回路基板と半導体素子の接続部のピッチが200μm以下、100μm以下といった狭いピッチになると、その接続部のピラーは、直径が100μm以下、アスペクト比が1以上といった微細なサイズになることがある。回路基板と半導体素子の間には、それらに用いられている材料の違いによって熱膨張率差が生じることがあり、回路基板と半導体素子の接続時や接続後に熱が加えられた際、それらの接続部に熱膨張率差に起因して応力が発生する場合がある。この応力によって、回路基板と半導体素子の接続部が断線してしまうことがある。また、回路基板と半導体素子の接続時や接続後に加えられる外力によって、回路基板と半導体素子の接続部が断線してしまうこともある。 As an example, in a semiconductor device (electronic device) in which a semiconductor element is mounted on a circuit board, if the pitch of the connection portions becomes fine, problems such as disconnection of the connection portions are likely to occur. For example, when the pitch of the connection portion between the circuit board and the semiconductor element is a narrow pitch such as 200 μm or less or 100 μm or less, the pillar of the connection portion may have a fine size such as a diameter of 100 μm or less and an aspect ratio of 1 or more. . There may be a difference in thermal expansion coefficient between the circuit board and the semiconductor element due to the difference in the materials used for them. Stress may occur in the connecting portion due to the difference in thermal expansion coefficient. Due to this stress, the connection between the circuit board and the semiconductor element may be disconnected. Moreover, the connection part of a circuit board and a semiconductor element may be disconnected by the external force applied at the time of a connection between a circuit board and a semiconductor element, or after a connection.
図14に示す電子装置100のように、柱状電極部22が電子部品20の電極24上に第2半田部23を介さずに設けられている構造では、加熱により生じる応力や外力に起因して、電極24と柱状電極部22の間で剥離が生じ、断線する場合がある。
In the structure in which the
これに対し、上記図13に示した電子装置40では、電子部品20側の柱状電極部22の根元部が第2半田部23によって補強されている。この第2半田部23による補強により、柱状電極部22が第2半田部23を介さずに電極24上に設けられたものに比べて、電子部品20の電極24と柱状電極部22との接続強度を高めることが可能になる。そのため、電子部品20と電子部品30の接続部の強度を高めることが可能になり、接続部が比較的狭ピッチで配置される場合にも、電極24と柱状電極部22の間の剥離を抑え、電子部品20と電子部品30を高い信頼性で接続することが可能になる。
On the other hand, in the
このように電子部品20に、柱状電極部22の根元部を第2半田部23で補強した構造を採用することで、電子部品20と電子部品30の接続信頼性に優れる電子装置40を実現することが可能になる。
Thus, by adopting a structure in which the base part of the
また、電子部品20の端子25には、柱状電極部22の先端部に、根元部の第2半田部23よりも低融点の半田材料を用いた第1半田部21を設ける。電子部品20と電子部品30の接続時には、柱状電極部22の根元部を第2半田部23で補強しながら、第2半田部23に用いられている半田材料の第2融点よりも低い温度で第1半田部21を溶融し、凝固して、電極34に接続する。そのため、比較的低温の条件を用いて、電子部品20と電子部品30の接続を行うことができる。
Further, the
また、電子部品20の端子25を接続する、相手側の電子部品30の端子構造は、上記図13のような例には限定されない。
図15は電子装置の製造工程の別例を示す図である。尚、図15(A)及び図15(B)には、各製造工程の要部断面を模式的に図示している。
Further, the terminal structure of the counterpart
FIG. 15 is a diagram showing another example of the manufacturing process of the electronic device. 15A and 15B schematically show a cross section of the main part of each manufacturing process.
この例では、図15(A)に示すように、電子部品30の電子部品本体30A(基板)に設けられた電極34(導体部)上に、電子部品20の端子25と同様に、第2半田部33、柱状電極部32及び第1半田部31が積層された端子35が設けられる。
In this example, as shown in FIG. 15 (A), the
ここで、電子部品30の端子35の第1半田部31には、電子部品20の端子25の第1半田部21と同様の半田材料が用いられる。電子部品30の端子35の柱状電極部32には、電子部品20の端子25の柱状電極部22と同様の導体材料が用いられる。電子部品30の端子35の第2半田部33には、電子部品20の端子25の第2半田部23と同様の半田材料が用いられる。電子部品30の端子35は、電子部品20の端子25について述べた上記図1〜図12の例に従って、電子部品本体30Aの電極34上に形成することができる。
Here, the same solder material as the
端子25を設けた電子部品20と、端子35を設けた電子部品30とを接続する際は、図15(A)に示すように、互いの端子25及び端子35の配設面を、対応する位置の端子25と端子35の位置合わせを行って、対向させる。尚、端子25の第1半田部21上又は端子35の第1半田部31上には、予めフラックスを設けておいてもよい。
When the
電子部品20と電子部品30とを対向させた後、対応する端子25と端子35とを接触させる。更に、互いの第1半田部21及び第1半田部31に用いられている半田材料の融点以上の温度で且つ根元部の第2半田部23及び第2半田部33に用いられている半田材料の融点未満の温度で、加熱する。このような温度で加熱を行うことで、第2半田部23及び第2半田部33は溶融させずに、第1半田部21及び第1半田部31を溶融させる。この溶融により一体化された、図15(B)に示すような半田部51によって、柱状電極部22と柱状電極部32とを接続する。尚、半田部51には、第1半田部21及び第1半田部31に用いた成分と、柱状電極部22又は柱状電極部32の成分とを含有する領域が含まれてもよい。
After making the
加熱後は、例えば室温まで冷却を行い、半田部51を凝固する。これにより、図15(B)に示すように、電子部品20の柱状電極部22と、電子部品30の柱状電極部32とが、半田部51で接続された、電子装置50が得られる。
After the heating, for example, the
このような電子装置50では、電子部品20側の柱状電極部22の根元部が第2半田部23によって補強され、電子部品30側の柱状電極部32の根元部が第2半田部33によって補強されている。柱状電極部22と柱状電極部32を接続する場合でも、第2半田部23及び第2半田部33による根元部の補強により、それらが設けられていないものに比べて、電極24と柱状電極部22、及び電極34と柱状電極部32の接続強度を高めることが可能になる。これにより、電子部品20と電子部品30の接続部の強度を高め、電子部品20と電子部品30の接続信頼性に優れる電子装置50を実現することが可能になる。
In such an
尚、電子装置40の電子部品20と電子部品30の間、電子装置50の電子部品20と電子部品30の間には、接続強度を高めるために、アンダーフィル樹脂が充填されてもよい。
An underfill resin may be filled between the
以上の説明では、支持体10上に形成した第1半田部21及び柱状電極部22を、電子部品本体20Aの電極24上に設けた第2半田部23に転写する方法(転写法)を例示した。このような方法により、電子部品本体20Aの電極24上に第2半田部23、柱状電極部22及び第1半田部21の積層構造を有する端子25を形成する。
In the above description, a method (transfer method) in which the
ここで、上記のような転写法によらず、電子部品本体20Aの電極24上に、第2半田部23をメッキ法で形成し、更にその上に柱状電極部22及び第1半田部21をメッキ法で形成する方法を用いると、端子25の形成時間が長くなってしまう場合がある。
Here, regardless of the transfer method as described above, the
例えば、電子部品本体20Aの電極24上に第2半田部23をメッキ法で形成する際、第2半田部23を、それが柱状電極部22の根元部の補強部材として機能し得る膜厚(体積)で形成するためには、1時間以上といった比較的長いメッキ時間を要してしまう。
For example, when the
これに対し、上記の転写法によれば、例えば、電極24上に所定の半田材料を含む半田ペーストを所定の膜厚で塗布して第2半田部23を形成することができる(図8)。このような方法を用いると、所定の膜厚の第2半田部23を比較的短時間で電極24上に形成することができる。
On the other hand, according to the above transfer method, for example, the
更に、電極24上に第2半田部23、柱状電極部22及び第1半田部21をメッキ法で形成する方法では、第1半田部21の溶融温度で加熱して相手側の電子部品30と接続する前に、第2半田部23の第2融点以上の温度で加熱しておくことが望まれる。このような加熱を行わないと、相手側の電子部品30との接続時及び接続後において、第2半田部23が一度も溶融されないことが起こり得る。加熱を行うことで、相手側の電子部品30との接続前に、予め第2半田部23を溶融させ、柱状電極部22との接続の強度向上、安定化を図ることができる。しかし、電極24上に第2半田部23、柱状電極部22及び第1半田部21をメッキ法で形成した後、このような加熱を行うと、根元部を溶融状態の第2半田部23で支持されているだけの柱状電極部22の位置が安定しなかったり、傾いたりする恐れがある。その結果、得られた電子部品20を、相手側の電子部品30と精度良く接続することができなくなることが起こり得る。
Further, in the method of forming the
これに対し、上記の転写法によれば、柱状電極部22を電子部品本体20A側に転写する際に、第2融点以上の温度で加熱を行い、第2半田部23を溶融させる(図9及び図10)。これにより、第1半田部21の溶融温度で加熱して相手側の電子部品30と接続する前に、予め第2半田部23を溶融させ、柱状電極部22との接続の強度向上、安定化を図ることができる。この第2融点以上の温度での加熱の際には、柱状電極部22の先端部側に第1半田部21を介して支持体10が設けられている(図9及び図10)。そのため、上記のようなセルフアライメント効果により、高い位置精度で柱状電極部22を配置することができる。
On the other hand, according to the above transfer method, when the
また、端子25を比較的狭いピッチで形成する場合、電極24上に第2半田部23、柱状電極部22及び第1半田部21をメッキ法で形成する方法では、第2半田部23の酸化膜除去、濡れ性向上の目的でフラックスを供給することが難しい。例えば、狭ピッチで配置された電極24上に第2半田部23、柱状電極部22及び第1半田部21をメッキして端子を形成した後では、形成した端子が密集していることで、各々の第2半田部23にフラックスを行き渡らせることが難しい場合がある。また、フラックスを供給できた場合でも、第1半田部21の溶融温度で加熱して相手側の電子部品30と接続する前に、第2半田部23の溶融温度で加熱を行うと、前述のような位置ずれや傾きが生じ得る。このような第2半田部23を溶融させる温度での加熱を行わないと、柱状電極部22との接続の強度向上、安定化の効果、フラックスによる酸化膜除去、濡れ性向上の効果を得ることは難しくなる。
Further, when the
これに対し、上記の転写法によれば、例えば、支持体10側に設けた柱状電極部22を電子部品本体20A側に転写する前に、電子部品本体20Aの電極24上に第2半田部23として、フラックスを含有する半田ペーストを設けることができる(図8(A))。或いは、第2半田部23上にフラックスを設けることができる(図8(B))。そして、柱状電極部22を電子部品本体20A側に転写する際に、第2融点以上の加熱で第2半田部23を溶融させる(図9及び図10)。これにより、第2半田部23の柱状電極部22との接続の強度向上、安定化、第2半田部23の酸化膜除去、濡れ性向上を図ることができ、第2半田部23上に形成される柱状電極部22の根元部を強固に補強することができる。
On the other hand, according to the above transfer method, for example, before the
このように、上記の転写法では、補強部材として機能し得る膜厚の第2半田部23を効率的に形成し、その上に柱状電極部22を高い位置精度で形成して、柱状電極部22の根元部を強固に補強することが可能である。
Thus, in the above transfer method, the
尚、ここでは電子部品20の端子25を例にして述べたが、電子部品30に端子35を設ける場合の、その端子35についても、この電子部品20の端子25について述べたのと同様のことが言える。
Here, the
以上説明したような端子25を設ける電子部品本体20A、端子35を設ける電子部品本体30Aには、各種電子部品を用いることができ、例えば、前述のように、半導体素子、半導体パッケージ又は回路基板を用いることができる。半導体素子、半導体パッケージ、回路基板としては、例えば、それぞれ以下の図16、図17、図18に示すような構成を有するものを用いることができる。
Various electronic components can be used for the electronic component
図16は半導体素子の一例を示す図である。尚、図16には、半導体素子の一例の要部断面を模式的に図示している。
図16に示す半導体素子200は、トランジスタ等の素子が設けられた半導体基板210と、半導体基板210上に設けられた配線層220とを有する。
FIG. 16 is a diagram illustrating an example of a semiconductor element. Note that FIG. 16 schematically shows a cross-section of the main part of an example of the semiconductor element.
A
半導体基板210には、シリコン(Si)、ゲルマニウム(Ge)、シリコンゲルマニウム(SiGe)等の基板が用いられる。このような半導体基板210に、トランジスタ、容量、抵抗等の素子が設けられる。図16には素子の一例として、MOS(Metal Oxide Semiconductor)トランジスタ230を図示している。
As the
MOSトランジスタ230は、半導体基板210に設けられた素子分離領域210aにより画定された素子領域に設けられる。MOSトランジスタ230は、半導体基板210上にゲート絶縁膜231を介して形成されたゲート電極232と、ゲート電極232の両側の半導体基板210内に形成されたソース領域233及びドレイン領域234とを有する。ゲート電極232の側壁には、絶縁膜のスペーサ235が設けられる。
The
このようなMOSトランジスタ230等が設けられた半導体基板210上に、配線層220が設けられる。配線層220は、半導体基板210に設けられたMOSトランジスタ230等に電気的に接続された導体部221(配線及びビア)と、導体部221を覆う絶縁部222とを有する。図16には一例として、MOSトランジスタ230のソース領域233及びドレイン領域234に電気的に接続された導体部221を図示している。導体部221には、Cu、Al等の各種導体材料が用いられる。絶縁部222には、酸化シリコン等の無機絶縁材料や、樹脂等の有機絶縁材料が用いられる。配線層220には、内部の導体部221に電気的に接続された、外部接続用の電極223(上記の電極24又は電極34に相当)が設けられる。
A
このような半導体素子200の電極223上に、第2半田部23、柱状電極部22及び第1半田部21を有する端子25、又は、第2半田部33、柱状電極部32及び第1半田部31を有する端子35が、上記図1〜図12の例に従って、形成される。
On the
図17は半導体パッケージの一例を示す図である。尚、図17には、半導体パッケージの一例の要部断面を模式的に図示している。
図17に示す半導体パッケージ300は、パッケージ基板(回路基板)400と、パッケージ基板400上に搭載された半導体素子500と、半導体素子500を封止する封止層600とを有する。
FIG. 17 is a diagram illustrating an example of a semiconductor package. Note that FIG. 17 schematically illustrates a cross-section of a main part of an example of the semiconductor package.
A
パッケージ基板400には、例えば、プリント基板が用いられる。パッケージ基板400は、導体部410(配線及びビア)と、導体部410を覆う絶縁部420とを有する。導体部410には、Cu、Al等の各種導体材料が用いられる。絶縁部420には、フェノール樹脂、エポキシ樹脂、ポリイミド樹脂等の樹脂材料、そのような樹脂材料をガラス繊維や炭素繊維に含浸した複合樹脂材料等が用いられる。
For example, a printed circuit board is used as the
このようなパッケージ基板400上に、半導体素子500が、それに設けられた半田バンプ510で電気的に接続(フリップチップボンディング)される。パッケージ基板400と半導体素子500の間には、アンダーフィル樹脂610が充填される。パッケージ基板400上の半導体素子500は、封止層600で封止される。封止層600には、エポキシ樹脂等の樹脂材料、そのような樹脂材料に絶縁性フィラーを含有させた材料等が用いられる。パッケージ基板400の、半導体素子500搭載面と反対側の表面には、内部の導体部410に電気的に接続された、外部接続用の電極411(上記の電極24又は電極34に相当)が設けられる。
On the
このような半導体パッケージ300の電極411上に、第2半田部23、柱状電極部22及び第1半田部21を有する端子25、又は、第2半田部33、柱状電極部32及び第1半田部31を有する端子35が、上記図1〜図12の例に従って、形成される。
On the
尚、半導体素子500は、パッケージ基板400にワイヤボンディングで電気的に接続されてもよい。更にまた、パッケージ基板400上には、複数の半導体素子500が搭載されてもよく、半導体素子500のほか、チップコンデンサ等の他の電子部品が搭載されてもよい。
The
図18は回路基板の一例を示す図である。尚、図18には、回路基板の一例の要部断面を模式的に図示している。
図18には、回路基板700として、複数の配線層を含む多層プリント基板を例示している。回路基板700は、上記図17に示したパッケージ基板400と同様、Cu、Al等の導体部710(配線及びビア)と、導体部710を覆う樹脂材料等の絶縁部720とを有する。回路基板700には、内部の導体部710に電気的に接続された、外部接続用の電極711(上記の電極24又は電極34に相当)が設けられる。
FIG. 18 is a diagram illustrating an example of a circuit board. Note that FIG. 18 schematically shows a cross-section of the main part of an example of the circuit board.
FIG. 18 illustrates a multilayer printed board including a plurality of wiring layers as the
このような回路基板700の電極711上に、第2半田部23、柱状電極部22及び第1半田部21を有する端子25、又は、第2半田部33、柱状電極部32及び第1半田部31を有する端子35が、上記図1〜図12の例に従って、形成される。
On the
電子部品本体20A、電子部品本体30Aには、例えば図16、図17、図18に例示したような半導体素子200、半導体パッケージ300、回路基板700を用いることができる。これらに、上記図1〜図12又はその例に従い、端子25、端子35を形成して、それぞれ電子部品20、電子部品30を形成することができる。そして、上記図13に示したように、端子25を形成した電子部品20と、端子35を形成していない電子部品30とを接続し、電子装置40を得ることができる。或いは、上記図15に示したように、端子25を形成した電子部品20と、端子35を形成した電子部品30とを接続し、電子装置50を得ることができる。
For the
尚、接続する電子部品20と電子部品30の組合せとしては、例えば、半導体素子と回路基板の組合せ、半導体パッケージと回路基板の組合せ、半導体素子と半導体パッケージの組合せがある。このほか、接続する電子部品20と電子部品30の組合せとしては、半導体素子同士の組合せ、半導体パッケージ同士の組合せ、回路基板同士の組合せがある。
Examples of combinations of the
また、以上説明したような端子25及び端子35を形成する手法は、様々な電子部品の、様々なピッチやサイズで形成される端子に、適用することができる。例えば、隣接端子間のピッチが200μm以下といった比較的狭いピッチである場合や、個々の端子がアスペクト比1以上といった比較的微細なサイズである場合に限らず、様々なピッチやアスペクト比の端子の形成に適用可能である。 Moreover, the method of forming the terminal 25 and the terminal 35 as described above can be applied to terminals formed with various pitches and sizes of various electronic components. For example, not only when the pitch between adjacent terminals is a relatively narrow pitch such as 200 μm or less, or when each terminal has a relatively fine size such as an aspect ratio of 1 or more, terminals of various pitches and aspect ratios are used. Applicable to forming.
以下、実施例について述べる。
〔実施例1〕
ガラスエポキシ基板上に、膜厚1μm〜2μmのCuシード層を形成した後、その上に、膜厚100μmのドライフィルムレジストを形成し、直径100μmの開口部を200μmのピッチで形成した。この開口部の底に露出するCuシード層上に、電解メッキ法により、膜厚20μmのSn−Bi半田(Bi;58wt%,融点約139℃)を形成し、Sn−Bi半田部(第1半田部)を形成した。次いで、形成したSn−Bi半田部上に、電解メッキ法により、Sn−Bi半田との合計膜厚が100μmとなる膜厚までCuを堆積し、Cu電極部(柱状電極部)を形成した。
Examples will be described below.
[Example 1]
After forming a Cu seed layer having a thickness of 1 μm to 2 μm on a glass epoxy substrate, a dry film resist having a thickness of 100 μm was formed thereon, and openings having a diameter of 100 μm were formed at a pitch of 200 μm. On the Cu seed layer exposed at the bottom of the opening, Sn—Bi solder (Bi; 58 wt%, melting point: about 139 ° C.) having a thickness of 20 μm is formed by electrolytic plating, and the Sn—Bi solder portion (first Solder part) was formed. Next, Cu was deposited on the formed Sn—Bi solder part by electrolytic plating to a film thickness with a total film thickness of 100 μm with the Sn—Bi solder to form a Cu electrode part (columnar electrode part).
一方、電子部品本体として、表面に電極を備える半導体素子を準備した。その半導体素子の電極上に、粒径15μm〜25μmのSn−Ag−Cu半田(Ag;3wt%,Cu;0.5wt%,融点約217℃)を含む半田ペーストを印刷法により塗布し、Sn−Ag−Cu半田部(第2半田部)を形成した。 On the other hand, a semiconductor element having an electrode on the surface was prepared as an electronic component body. A solder paste containing Sn—Ag—Cu solder (Ag: 3 wt%, Cu: 0.5 wt%, melting point: about 217 ° C.) having a particle diameter of 15 μm to 25 μm is applied onto the electrode of the semiconductor element by a printing method. A -Ag-Cu solder part (second solder part) was formed.
このように電極にSn−Ag−Cu半田部を形成した半導体素子と、Sn−Bi半田部及びCu電極部を形成したガラスエポキシ基板とを、Sn−Ag−Cu半田部とCu電極部の位置合わせを行って、対向させた。そして、Sn−Ag−Cu半田部とCu電極部とを接触させ、リフロー装置を用い、N2雰囲気(酸素(O2)濃度100ppm以下)中、Sn−Ag−Cu半田の融点以上の温度(最大温度240℃)で加熱した。これにより、Sn−Ag−Cu半田部を溶融し、Sn−Ag−Cu半田部とCu電極部とを接続した。 Thus, the semiconductor element in which the Sn-Ag-Cu solder part is formed on the electrode, and the glass epoxy substrate on which the Sn-Bi solder part and the Cu electrode part are formed, are positioned on the Sn-Ag-Cu solder part and the Cu electrode part. Combined and faced. Then, the Sn—Ag—Cu solder part and the Cu electrode part are brought into contact with each other, and a temperature higher than the melting point of the Sn—Ag—Cu solder in an N 2 atmosphere (oxygen (O 2 ) concentration of 100 ppm or less) using a reflow apparatus ( The maximum temperature was 240 ° C. Thereby, the Sn—Ag—Cu solder part was melted, and the Sn—Ag—Cu solder part and the Cu electrode part were connected.
加熱後、冷却を行い、その冷却過程における180℃の温度(Sn−Ag−Cu半田部が凝固し且つSn−Bi半田部が溶融している温度)でガラスエポキシ基板を除去した。このようにして、半導体素子の電極上のSn−Ag−Cu半田部に、ガラスエポキシ基板側に設けたCu電極部及びSn−Bi半田部を転写した状態を得た。 After heating, cooling was performed, and the glass epoxy substrate was removed at a temperature of 180 ° C. in the cooling process (temperature at which the Sn—Ag—Cu solder portion solidified and the Sn—Bi solder portion was melted). Thus, the state which transferred the Cu electrode part and Sn-Bi solder part which were provided in the glass epoxy board | substrate side to the Sn-Ag-Cu solder part on the electrode of a semiconductor element was obtained.
冷却過程でのガラスエポキシ基板の除去後、更に降温し、室温まで冷却した。これにより、Sn−Ag−Cu半田部、Cu電極部及びSn−Bi半田部を有する端子が電極上に設けられた半導体素子を得た。 After removing the glass epoxy substrate in the cooling process, the temperature was further lowered and cooled to room temperature. As a result, a semiconductor element in which a terminal having a Sn—Ag—Cu solder portion, a Cu electrode portion, and a Sn—Bi solder portion was provided on the electrode was obtained.
また、表面に電極を備える回路基板を準備し、その電極上に、Sn−Bi半田(Bi;58wt%,融点約139℃)を含むSn−Bi半田ペーストを印刷法により塗布した。この回路基板に、Sn−Ag−Cu半田部、Cu電極部及びSn−Bi半田部を有する端子を備えた半導体素子を、互いの電極と端子の位置合わせを行って対向させた。そして、回路基板の電極上のSn−Bi半田ペーストと、半導体素子の端子の先端部に設けられているSn−Bi半田部とを接触させ、Sn−Bi半田の融点以上且つSn−Ag−Cu半田の融点未満の温度で加熱し、その後、冷却した。これにより、半導体素子の端子の根元部に設けたSn−Ag−Cu半田部を溶融させずに、端子の先端部に設けたSn−Bi半田部及び回路基板の電極上のSn−Bi半田ペーストを溶融、一体化させ、回路基板に半導体素子が実装された半導体装置を得た。 In addition, a circuit board having electrodes on the surface was prepared, and Sn—Bi solder paste containing Sn—Bi solder (Bi; 58 wt%, melting point: about 139 ° C.) was applied onto the electrodes by a printing method. The semiconductor element provided with the terminal which has a Sn-Ag-Cu solder part, Cu electrode part, and Sn-Bi solder part on this circuit board was made to oppose by aligning a mutual electrode and a terminal. Then, the Sn-Bi solder paste on the electrode of the circuit board is brought into contact with the Sn-Bi solder portion provided at the tip of the terminal of the semiconductor element, and the melting point of Sn-Bi solder is exceeded and Sn-Ag-Cu It was heated at a temperature below the melting point of the solder and then cooled. Thereby, the Sn-Bi solder paste provided on the tip of the terminal and the Sn-Bi solder paste on the electrode of the circuit board without melting the Sn-Ag-Cu solder provided on the base of the terminal of the semiconductor element. Were melted and integrated to obtain a semiconductor device having a semiconductor element mounted on a circuit board.
〔実施例2〕
ガラスエポキシ基板上に、膜厚1μm〜2μmのCuシード層を形成した後、その上に、膜厚100μmのドライフィルムレジストを形成し、直径75μmの開口部を150μmのピッチで形成した。この開口部の底に露出するCuシード層上に、電解メッキ法により、膜厚20μmのSn−Bi半田(Bi;58wt%,融点約139℃)を形成し、Sn−Bi半田部(第1半田部)を形成した。次いで、形成したSn−Bi半田部上に、電解メッキ法により、Sn−Bi半田との合計膜厚が75μmとなる膜厚までCuを堆積し、Cu電極部(柱状電極部)を形成した。
[Example 2]
After forming a Cu seed layer having a film thickness of 1 μm to 2 μm on a glass epoxy substrate, a dry film resist having a film thickness of 100 μm was formed thereon, and openings having a diameter of 75 μm were formed at a pitch of 150 μm. On the Cu seed layer exposed at the bottom of the opening, Sn—Bi solder (Bi; 58 wt%, melting point: about 139 ° C.) having a thickness of 20 μm is formed by electrolytic plating, and the Sn—Bi solder portion (first Solder part) was formed. Next, Cu was deposited on the formed Sn—Bi solder part by electrolytic plating to a film thickness so that the total film thickness with the Sn—Bi solder became 75 μm, thereby forming a Cu electrode part (columnar electrode part).
一方、電子部品本体として、表面に電極を備える半導体素子を準備した。その半導体素子の電極上に、粒径15μm〜25μmのSn−Ag−Cu半田(Ag;3wt%,Cu;0.5wt%,融点約217℃)を含む半田ペーストを印刷法により塗布し、Sn−Ag−Cu半田部(第2半田部)を形成した。 On the other hand, a semiconductor element having an electrode on the surface was prepared as an electronic component body. A solder paste containing Sn—Ag—Cu solder (Ag: 3 wt%, Cu: 0.5 wt%, melting point: about 217 ° C.) having a particle diameter of 15 μm to 25 μm is applied onto the electrode of the semiconductor element by a printing method. A -Ag-Cu solder part (second solder part) was formed.
このように電極にSn−Ag−Cu半田部を形成した半導体素子と、Sn−Bi半田部及びCu電極部を形成したガラスエポキシ基板とを、Sn−Ag−Cu半田部とCu電極部の位置合わせを行って、対向させた。そして、Sn−Ag−Cu半田部とCu電極部とを接触させ、リフロー装置を用い、N2雰囲気(O2濃度100ppm以下)中、Sn−Ag−Cu半田の融点以上の温度(最大温度240℃)で加熱した。これにより、Sn−Ag−Cu半田部を溶融し、Sn−Ag−Cu半田部とCu電極部とを接続した。 Thus, the semiconductor element in which the Sn-Ag-Cu solder part is formed on the electrode, and the glass epoxy substrate on which the Sn-Bi solder part and the Cu electrode part are formed, are positioned on the Sn-Ag-Cu solder part and the Cu electrode part. Combined and faced. Then, the Sn-Ag-Cu solder part and the Cu electrode part are brought into contact with each other, and using a reflow apparatus, a temperature equal to or higher than the melting point of Sn-Ag-Cu solder (maximum temperature 240) in an N 2 atmosphere (O 2 concentration 100 ppm or less). ° C). Thereby, the Sn—Ag—Cu solder part was melted, and the Sn—Ag—Cu solder part and the Cu electrode part were connected.
加熱後、冷却を行い、その冷却過程における180℃の温度でガラスエポキシ基板を除去し、半導体素子の電極上のSn−Ag−Cu半田部に、ガラスエポキシ基板側に設けたCu電極部及びSn−Bi半田部を転写した状態を得た。 After heating, cooling is performed, and the glass epoxy substrate is removed at a temperature of 180 ° C. in the cooling process. -A state where the Bi solder part was transferred was obtained.
冷却過程でのガラスエポキシ基板の除去後、室温まで冷却した。これにより、Sn−Ag−Cu半田部、Cu電極部及びSn−Bi半田部を有する端子が電極上に設けられた半導体素子を得た。 After removing the glass epoxy substrate during the cooling process, the glass epoxy substrate was cooled to room temperature. As a result, a semiconductor element in which a terminal having a Sn—Ag—Cu solder portion, a Cu electrode portion, and a Sn—Bi solder portion was provided on the electrode was obtained.
また、表面に電極を備える回路基板を準備し、その電極上に、Sn−Bi半田(Bi;58wt%,融点約139℃)を含むSn−Bi半田ペーストを印刷法により塗布した。この回路基板に、Sn−Ag−Cu半田部、Cu電極部及びSn−Bi半田部を有する端子を備えた半導体素子を、互いの電極と端子の位置合わせを行って対向させた。そして、回路基板の電極上のSn−Bi半田ペーストと、半導体素子の端子の先端部に設けられているSn−Bi半田部とを接触させ、Sn−Bi半田の融点以上且つSn−Ag−Cu半田の融点未満の温度で加熱し、その後、冷却した。これにより、端子の先端部に設けたSn−Bi半田部及び回路基板の電極上のSn−Bi半田ペーストを溶融、一体化させ、回路基板に半導体素子が実装された半導体装置を得た。 In addition, a circuit board having electrodes on the surface was prepared, and Sn—Bi solder paste containing Sn—Bi solder (Bi; 58 wt%, melting point: about 139 ° C.) was applied onto the electrodes by a printing method. The semiconductor element provided with the terminal which has a Sn-Ag-Cu solder part, Cu electrode part, and Sn-Bi solder part on this circuit board was made to oppose by aligning a mutual electrode and a terminal. Then, the Sn-Bi solder paste on the electrode of the circuit board is brought into contact with the Sn-Bi solder portion provided at the tip of the terminal of the semiconductor element, and the melting point of Sn-Bi solder is exceeded and Sn-Ag-Cu It was heated at a temperature below the melting point of the solder and then cooled. Thus, the Sn—Bi solder portion provided at the tip of the terminal and the Sn—Bi solder paste on the electrode of the circuit board were melted and integrated to obtain a semiconductor device in which the semiconductor element was mounted on the circuit board.
〔実施例3〕
ガラスエポキシ基板上に、膜厚1μm〜2μmのCuシード層を形成した後、その上に、膜厚100μmのドライフィルムレジストを形成し、直径100μmの開口部を200μmのピッチで形成した。この開口部の底に露出するCuシード層上に、電解メッキ法により、膜厚20μmのSn−Bi半田(Bi;58wt%,融点約139℃)を形成し、Sn−Bi半田部(第1半田部)を形成した。次いで、形成したSn−Bi半田部上に、電解メッキ法により、Sn−Bi半田との合計膜厚が50μmとなる膜厚までCuを堆積し、Cu電極部(柱状電極部)を形成した。
Example 3
After forming a Cu seed layer having a thickness of 1 μm to 2 μm on a glass epoxy substrate, a dry film resist having a thickness of 100 μm was formed thereon, and openings having a diameter of 100 μm were formed at a pitch of 200 μm. On the Cu seed layer exposed at the bottom of the opening, Sn—Bi solder (Bi; 58 wt%, melting point: about 139 ° C.) having a thickness of 20 μm is formed by electrolytic plating, and the Sn—Bi solder portion (first Solder part) was formed. Next, Cu was deposited on the formed Sn—Bi solder part by electrolytic plating to a film thickness that totaled 50 μm with the Sn—Bi solder, thereby forming a Cu electrode part (columnar electrode part).
一方、電子部品本体として、表面に電極を備える半導体素子を準備した。その半導体素子の電極上に、粒径15μm〜25μmのSn−Ag−Cu半田(Ag;3wt%,Cu;0.5wt%,融点約217℃)を含む半田ペーストを印刷法により塗布し、Sn−Ag−Cu半田部(第2半田部)を形成した。 On the other hand, a semiconductor element having an electrode on the surface was prepared as an electronic component body. A solder paste containing Sn—Ag—Cu solder (Ag: 3 wt%, Cu: 0.5 wt%, melting point: about 217 ° C.) having a particle diameter of 15 μm to 25 μm is applied onto the electrode of the semiconductor element by a printing method. A -Ag-Cu solder part (second solder part) was formed.
このように電極にSn−Ag−Cu半田部を形成した半導体素子と、Sn−Bi半田部及びCu電極部を形成したガラスエポキシ基板とを、Sn−Ag−Cu半田部とCu電極部の位置合わせを行って、対向させた。そして、Sn−Ag−Cu半田部とCu電極部とを接触させ、リフロー装置を用い、N2雰囲気(O2濃度100ppm以下)中、Sn−Ag−Cu半田の融点以上の温度(最大温度240℃)で加熱した。これにより、Sn−Ag−Cu半田部を溶融し、Sn−Ag−Cu半田部とCu電極部とを接続した。 Thus, the semiconductor element in which the Sn-Ag-Cu solder part is formed on the electrode, and the glass epoxy substrate on which the Sn-Bi solder part and the Cu electrode part are formed, are positioned on the Sn-Ag-Cu solder part and the Cu electrode part. Combined and faced. Then, the Sn-Ag-Cu solder part and the Cu electrode part are brought into contact with each other, and using a reflow apparatus, a temperature equal to or higher than the melting point of Sn-Ag-Cu solder (maximum temperature 240) in an N 2 atmosphere (O 2 concentration 100 ppm or less). ° C). Thereby, the Sn—Ag—Cu solder part was melted, and the Sn—Ag—Cu solder part and the Cu electrode part were connected.
加熱後、冷却を行い、その冷却過程における180℃の温度でガラスエポキシ基板を除去し、半導体素子の電極上のSn−Ag−Cu半田部に、ガラスエポキシ基板側に設けたCu電極部及びSn−Bi半田部を転写した状態を得た。 After heating, cooling is performed, and the glass epoxy substrate is removed at a temperature of 180 ° C. in the cooling process. -A state where the Bi solder part was transferred was obtained.
冷却過程でのガラスエポキシ基板の除去後、室温まで冷却した。これにより、Sn−Ag−Cu半田部、Cu電極部及びSn−Bi半田部を有する端子が電極上に設けられた半導体素子を得た。 After removing the glass epoxy substrate during the cooling process, the glass epoxy substrate was cooled to room temperature. As a result, a semiconductor element in which a terminal having a Sn—Ag—Cu solder portion, a Cu electrode portion, and a Sn—Bi solder portion was provided on the electrode was obtained.
また、表面に電極を備える回路基板を準備し、その電極上に、Sn−Bi半田(Bi;58wt%,融点約139℃)を含むSn−Bi半田ペーストを印刷法により塗布した。この回路基板に、Sn−Ag−Cu半田部、Cu電極部及びSn−Bi半田部を有する端子を備えた半導体素子を、互いの電極と端子の位置合わせを行って対向させた。そして、回路基板の電極上のSn−Bi半田ペーストと、半導体素子の端子の先端部に設けられているSn−Bi半田部とを接触させ、Sn−Bi半田の融点以上且つSn−Ag−Cu半田の融点未満の温度で加熱し、その後、冷却した。これにより、端子の先端部に設けたSn−Bi半田部及び回路基板の電極上のSn−Bi半田ペーストを溶融、一体化させ、回路基板に半導体素子が実装された半導体装置を得た。 In addition, a circuit board having electrodes on the surface was prepared, and Sn—Bi solder paste containing Sn—Bi solder (Bi; 58 wt%, melting point: about 139 ° C.) was applied onto the electrodes by a printing method. The semiconductor element provided with the terminal which has a Sn-Ag-Cu solder part, Cu electrode part, and Sn-Bi solder part on this circuit board was made to oppose by aligning a mutual electrode and a terminal. Then, the Sn-Bi solder paste on the electrode of the circuit board is brought into contact with the Sn-Bi solder portion provided at the tip of the terminal of the semiconductor element, and the melting point of Sn-Bi solder is exceeded and Sn-Ag-Cu It was heated at a temperature below the melting point of the solder and then cooled. Thus, the Sn—Bi solder portion provided at the tip of the terminal and the Sn—Bi solder paste on the electrode of the circuit board were melted and integrated to obtain a semiconductor device in which the semiconductor element was mounted on the circuit board.
〔実施例4〕
ガラスエポキシ基板上に、膜厚1μm〜2μmのCuシード層を形成した後、その上に、膜厚100μmのドライフィルムレジストを形成し、直径75μmの開口部を150μmのピッチで形成した。この開口部の底に露出するCuシード層上に、電解メッキ法により、膜厚20μmのSn−Bi半田(Bi;58wt%,融点約139℃)を形成し、Sn−Bi半田部(第1半田部)を形成した。次いで、形成したSn−Bi半田部上に、電解メッキ法により、Sn−Bi半田との合計膜厚が55μmとなる膜厚までCuを堆積し、Cu電極部(柱状電極部)を形成した。
Example 4
After forming a Cu seed layer having a film thickness of 1 μm to 2 μm on a glass epoxy substrate, a dry film resist having a film thickness of 100 μm was formed thereon, and openings having a diameter of 75 μm were formed at a pitch of 150 μm. On the Cu seed layer exposed at the bottom of the opening, Sn—Bi solder (Bi; 58 wt%, melting point: about 139 ° C.) having a thickness of 20 μm is formed by electrolytic plating, and the Sn—Bi solder portion (first Solder part) was formed. Next, Cu was deposited on the formed Sn—Bi solder part by electrolytic plating to a film thickness with a total film thickness of 55 μm with the Sn—Bi solder to form a Cu electrode part (columnar electrode part).
一方、電子部品本体として、表面に電極を備える半導体素子を準備した。その半導体素子の電極上に、粒径15μm〜25μmのSn−Ag−Cu半田(Ag;3wt%,Cu;0.5wt%,融点約217℃)を含む半田ペーストを印刷法により塗布し、Sn−Ag−Cu半田部(第2半田部)を形成した。 On the other hand, a semiconductor element having an electrode on the surface was prepared as an electronic component body. A solder paste containing Sn—Ag—Cu solder (Ag: 3 wt%, Cu: 0.5 wt%, melting point: about 217 ° C.) having a particle diameter of 15 μm to 25 μm is applied onto the electrode of the semiconductor element by a printing method. A -Ag-Cu solder part (second solder part) was formed.
このように電極にSn−Ag−Cu半田部を形成した半導体素子と、Sn−Bi半田部及びCu電極部を形成したガラスエポキシ基板とを、Sn−Ag−Cu半田部とCu電極部の位置合わせを行って、対向させた。そして、Sn−Ag−Cu半田部とCu電極部とを接触させ、リフロー装置を用い、N2雰囲気(O2濃度100ppm以下)中、Sn−Ag−Cu半田の融点以上の温度(最大温度240℃)で加熱した。これにより、Sn−Ag−Cu半田部を溶融し、Sn−Ag−Cu半田部とCu電極部とを接続した。 Thus, the semiconductor element in which the Sn-Ag-Cu solder part is formed on the electrode, and the glass epoxy substrate on which the Sn-Bi solder part and the Cu electrode part are formed, are positioned on the Sn-Ag-Cu solder part and the Cu electrode part. Combined and faced. Then, the Sn-Ag-Cu solder part and the Cu electrode part are brought into contact with each other, and using a reflow apparatus, a temperature equal to or higher than the melting point of Sn-Ag-Cu solder (maximum temperature 240) in an N 2 atmosphere (O 2 concentration 100 ppm or less). ° C). Thereby, the Sn—Ag—Cu solder part was melted, and the Sn—Ag—Cu solder part and the Cu electrode part were connected.
加熱後、冷却を行い、その冷却過程における180℃の温度でガラスエポキシ基板を除去し、半導体素子の電極上のSn−Ag−Cu半田部に、ガラスエポキシ基板側に設けたCu電極部及びSn−Bi半田部を転写した状態を得た。 After heating, cooling is performed, and the glass epoxy substrate is removed at a temperature of 180 ° C. in the cooling process. -A state where the Bi solder part was transferred was obtained.
冷却過程でのガラスエポキシ基板の除去後、室温まで冷却した。これにより、Sn−Ag−Cu半田部、Cu電極部及びSn−Bi半田部を有する端子が電極上に設けられた半導体素子を得た。 After removing the glass epoxy substrate during the cooling process, the glass epoxy substrate was cooled to room temperature. As a result, a semiconductor element in which a terminal having a Sn—Ag—Cu solder portion, a Cu electrode portion, and a Sn—Bi solder portion was provided on the electrode was obtained.
また、表面に電極を備える回路基板を準備し、その電極上に、Sn−Bi半田(Bi;58wt%,融点約139℃)を含むSn−Bi半田ペーストを印刷法により塗布した。この回路基板に、Sn−Ag−Cu半田部、Cu電極部及びSn−Bi半田部を有する端子を備えた半導体素子を、互いの電極と端子の位置合わせを行って対向させた。そして、回路基板の電極上のSn−Bi半田ペーストと、半導体素子の端子の先端部に設けられているSn−Bi半田部とを接触させ、Sn−Bi半田の融点以上且つSn−Ag−Cu半田の融点未満の温度で加熱し、その後、冷却した。これにより、端子の先端部に設けたSn−Bi半田部及び回路基板の電極上のSn−Bi半田ペーストを溶融、一体化させ、回路基板に半導体素子が実装された半導体装置を得た。 In addition, a circuit board having electrodes on the surface was prepared, and Sn—Bi solder paste containing Sn—Bi solder (Bi; 58 wt%, melting point: about 139 ° C.) was applied onto the electrodes by a printing method. The semiconductor element provided with the terminal which has a Sn-Ag-Cu solder part, Cu electrode part, and Sn-Bi solder part on this circuit board was made to oppose by aligning a mutual electrode and a terminal. Then, the Sn-Bi solder paste on the electrode of the circuit board is brought into contact with the Sn-Bi solder portion provided at the tip of the terminal of the semiconductor element, and the melting point of Sn-Bi solder is exceeded and Sn-Ag-Cu It was heated at a temperature below the melting point of the solder and then cooled. Thus, the Sn—Bi solder portion provided at the tip of the terminal and the Sn—Bi solder paste on the electrode of the circuit board were melted and integrated to obtain a semiconductor device in which the semiconductor element was mounted on the circuit board.
〔実施例5〕
上記の〔実施例1〕〜〔実施例4〕のようにして回路基板に半導体素子を実装した半導体装置について、電気的導通に問題がないことを確認した後、接続信頼性の評価を行った。−25℃〜125℃の繰り返し温度サイクル試験を500サイクル行った結果、抵抗上昇は10%以下と良好であった。また、温度121℃、湿度85%の環境下に1000時間放置した後も、温度サイクル試験同様、抵抗上昇は10%以下と良好であった。
Example 5
After confirming that there was no problem in electrical continuity for the semiconductor device in which the semiconductor element was mounted on the circuit board as in [Example 1] to [Example 4], the connection reliability was evaluated. . As a result of performing 500 cycles of a repeated temperature cycle test at −25 ° C. to 125 ° C., the resistance increase was as good as 10% or less. Further, even after being left in an environment of a temperature of 121 ° C. and a humidity of 85% for 1000 hours, the resistance increase was as good as 10% or less as in the temperature cycle test.
以上説明した実施の形態に関し、更に以下の付記を開示する。
(付記1) 第1基板上に、第1融点の半田を含む第1半田部と、前記第1半田部上に立設された柱状電極部とを配設する工程と、
第2基板に設けられた導体部上に、前記第1融点よりも高い第2融点の半田を含む第2半田部を配設する工程と、
前記第1基板と前記第2基板とを対向させ、前記第2融点以上の温度で前記柱状電極部と前記第2半田部とを接続する工程と、
前記柱状電極部と前記第2半田部との接続後、前記第1融点以上前記第2融点未満の温度で前記第1基板を除去する工程と
を含むことを特徴とする電子部品の製造方法。
Regarding the embodiment described above, the following additional notes are further disclosed.
(Supplementary Note 1) Disposing a first solder portion including solder having a first melting point on a first substrate and a columnar electrode portion standing on the first solder portion;
Disposing a second solder part containing solder having a second melting point higher than the first melting point on the conductor part provided on the second substrate;
A step of facing the first substrate and the second substrate and connecting the columnar electrode portion and the second solder portion at a temperature equal to or higher than the second melting point;
And a step of removing the first substrate after the connection between the columnar electrode portion and the second solder portion at a temperature not lower than the first melting point and lower than the second melting point.
(付記2) 前記第1基板上に前記第1半田部と前記柱状電極部とを配設する工程は、
前記第1基板上に、メッキ法を用いて前記第1半田部を配設する工程と、
前記第1半田部上に、メッキ法を用いて前記柱状電極部を配設する工程と
を含むことを特徴とする付記1に記載の電子部品の製造方法。
(Additional remark 2) The process of arrange | positioning the said 1st solder part and the said columnar electrode part on the said 1st board | substrate,
Disposing the first solder portion on the first substrate using a plating method;
The method for manufacturing an electronic component according to appendix 1, further comprising: disposing the columnar electrode portion on the first solder portion using a plating method.
(付記3) 前記導体部上に前記第2半田部を配設する工程は、前記導体部上に、前記第2融点の半田を含むペーストを配設する工程を含むことを特徴とする付記1又は2に記載の電子部品の製造方法。 (Additional remark 3) The process of arrange | positioning the said 2nd solder part on the said conductor part includes the process of arrange | positioning the paste containing the solder of the said 2nd melting | fusing point on the said conductive part. Or the manufacturing method of the electronic component of 2.
(付記4) 前記導体部上に前記第2半田部を配設する工程は、前記導体部上に、前記第2融点の半田とフラックスとを配設する工程を含むことを特徴とする付記1乃至3のいずれかに記載の電子部品の製造方法。 (Additional remark 4) The process of arrange | positioning the said 2nd solder part on the said conductor part includes the process of arrange | positioning the solder and flux of the said 2nd melting | fusing point on the said conductor part, The additional remark 1 characterized by the above-mentioned. The manufacturing method of the electronic component in any one of thru | or 3.
(付記5) 前記柱状電極部と前記第2半田部とを接続する工程は、前記第2融点以上の温度で溶融した前記第1半田部と前記第2半田部とに挟まれた前記柱状電極部が、対向した前記第1基板と前記第2基板の間で自己整合的に前記導体部の上方に配置される工程を含むことを特徴とする付記1乃至4のいずれかに記載の電子部品の製造方法。 (Supplementary Note 5) The step of connecting the columnar electrode part and the second solder part includes the columnar electrode sandwiched between the first solder part and the second solder part melted at a temperature equal to or higher than the second melting point. The electronic component according to any one of appendices 1 to 4, further comprising a step in which the portion is disposed above the conductor portion in a self-aligned manner between the first substrate and the second substrate facing each other. Manufacturing method.
(付記6) 前記第1基板を除去する工程は、前記第2融点以上の温度から降温する過程の、前記第1融点以上前記第2融点未満の温度で、前記第1基板を除去する工程を含むことを特徴とする付記1乃至5のいずれかに記載の電子部品の製造方法。 (Supplementary Note 6) The step of removing the first substrate includes the step of removing the first substrate at a temperature not lower than the first melting point and lower than the second melting point in the process of lowering the temperature from the temperature not lower than the second melting point. The manufacturing method of the electronic component in any one of the additional notes 1 thru | or 5 characterized by including.
(付記7) 第1端子を有する第1電子部品を準備する工程と、
第2端子を有する第2電子部品を準備する工程と、
前記第1電子部品と前記第2電子部品とを対向させ、前記第1端子と前記第2端子とを接続する工程と
を含み、
前記第1電子部品を準備する工程は、
第1基板上に、第1融点の半田を含む第1半田部と、前記第1半田部上に立設された第1柱状電極部とを配設する工程と、
前記第1電子部品に設けられた第1導体部上に、前記第1融点よりも高い第2融点の半田を含む第2半田部を配設する工程と、
前記第1基板と前記第1電子部品とを対向させ、前記第2融点以上の温度で前記第1柱状電極部と前記第2半田部とを接続する工程と、
前記第1柱状電極部と前記第2半田部との接続後、前記第1融点以上前記第2融点未満の温度で前記第1基板を除去し、前記第1導体部上に前記第2半田部と前記第1柱状電極部と前記第1半田部とを備える前記第1端子を形成する工程と
を含み、
前記第1端子と前記第2端子とを接続する工程は、前記第1融点以上前記第2融点未満の温度で、前記第1端子の前記第1半田部と前記第2端子とを接続する工程を含むことを特徴とする電子装置の製造方法。
(Appendix 7) Preparing a first electronic component having a first terminal;
Preparing a second electronic component having a second terminal;
Including the steps of causing the first electronic component and the second electronic component to face each other and connecting the first terminal and the second terminal;
The step of preparing the first electronic component includes:
Disposing a first solder part including a first melting point solder on the first substrate and a first columnar electrode part erected on the first solder part;
Disposing a second solder part including a solder having a second melting point higher than the first melting point on the first conductor provided in the first electronic component;
The first substrate and the first electronic component are opposed to each other, and the first columnar electrode portion and the second solder portion are connected at a temperature equal to or higher than the second melting point;
After the connection between the first columnar electrode portion and the second solder portion, the first substrate is removed at a temperature not lower than the first melting point and lower than the second melting point, and the second solder portion is formed on the first conductor portion. And forming the first terminal comprising the first columnar electrode part and the first solder part,
The step of connecting the first terminal and the second terminal is a step of connecting the first solder portion of the first terminal and the second terminal at a temperature not lower than the first melting point and lower than the second melting point. A method for manufacturing an electronic device, comprising:
(付記8) 準備される前記第2電子部品の前記第2端子は、前記第1端子の前記第1半田部と接続される部位に、前記第2融点よりも低い第3融点の半田を含む第3半田部を備えることを特徴とする付記7に記載の電子装置の製造方法。 (Supplementary Note 8) The second terminal of the second electronic component to be prepared includes a solder having a third melting point lower than the second melting point at a portion connected to the first solder part of the first terminal. The method for manufacturing an electronic device according to appendix 7, further comprising a third solder portion.
(付記9) 前記第2電子部品を準備する工程は、
第2基板上に、前記第2融点よりも低い第3融点の半田を含む第3半田部と、前記第3半田部上に立設された第2柱状電極部とを配設する工程と、
前記第2電子部品に設けられた第2導体部上に、前記第2融点と同じか又は前記第2融点よりも高い第4融点の半田を含む第4半田部を配設する工程と、
前記第2基板と前記第2電子部品とを対向させ、前記第4融点以上の温度で前記第2柱状電極部と前記第4半田部とを接続する工程と、
前記第2柱状電極部と前記第4半田部との接続後、前記第3融点以上前記第4融点未満の温度で前記第2基板を除去し、前記第2導体部上に前記第4半田部と前記第2柱状電極部と前記第3半田部とを備える前記第2端子を形成する工程と
を含み、
前記第1端子と前記第2端子とを接続する工程は、前記第1融点以上前記第2融点未満の温度、且つ、前記第3融点以上前記第4融点未満の温度で、前記第1端子の前記第1半田部と前記第2端子の前記第3半田部とを接続する工程を含むことを特徴とする付記7又は8に記載の電子装置の製造方法。
(Supplementary Note 9) The step of preparing the second electronic component includes:
Disposing on the second substrate a third solder portion containing solder having a third melting point lower than the second melting point, and a second columnar electrode portion erected on the third solder portion;
Disposing a fourth solder portion including a solder having a fourth melting point equal to or higher than the second melting point on the second conductor portion provided in the second electronic component;
The second substrate and the second electronic component are opposed to each other, and the second columnar electrode portion and the fourth solder portion are connected at a temperature equal to or higher than the fourth melting point;
After the connection between the second columnar electrode part and the fourth solder part, the second substrate is removed at a temperature not lower than the third melting point and lower than the fourth melting point, and the fourth solder part is formed on the second conductor part. And forming the second terminal comprising the second columnar electrode part and the third solder part,
The step of connecting the first terminal and the second terminal is performed at a temperature not lower than the first melting point and lower than the second melting point and not lower than the third melting point and lower than the fourth melting point. 9. The method of manufacturing an electronic device according to appendix 7 or 8, comprising a step of connecting the first solder part and the third solder part of the second terminal.
1a,1b 構造体
10 支持体
11 基板
11a,20a,30a 表面
12 導体膜
13 レジスト
13a 開口部
20,30 電子部品
20A,30A 電子部品本体
21,31 第1半田部
22,32 柱状電極部
23,33 第2半田部
24,34,223,411,711 電極
25,35 端子
26 フラックス
36 半田ペースト
40,50,100 電子装置
41,51 半田部
200,500 半導体素子
210 半導体基板
210a 素子分離領域
220 配線層
221,410,710 導体部
222,420,720 絶縁部
230 MOSトランジスタ
231 ゲート絶縁膜
232 ゲート電極
233 ソース領域
234 ドレイン領域
235 スペーサ
300 半導体パッケージ
400 パッケージ基板
510 半田バンプ
600 封止層
610 アンダーフィル樹脂
700 回路基板
DESCRIPTION OF
Claims (4)
第2基板に設けられた導体部上に、前記第1融点よりも高い第2融点の半田を含む第2半田部を配設する工程と、
前記第1基板と前記第2基板とを対向させ、前記第2融点以上の温度で前記柱状電極部と前記第2半田部とを接続する工程と、
前記柱状電極部と前記第2半田部との接続後、前記第1融点以上前記第2融点未満の温度で前記第1基板を除去する工程と
を含むことを特徴とする電子部品の製造方法。 Disposing a first solder part including a first melting point solder and a columnar electrode part standing on the first solder part on the first substrate;
Disposing a second solder part containing solder having a second melting point higher than the first melting point on the conductor part provided on the second substrate;
A step of facing the first substrate and the second substrate and connecting the columnar electrode portion and the second solder portion at a temperature equal to or higher than the second melting point;
And a step of removing the first substrate after the connection between the columnar electrode portion and the second solder portion at a temperature not lower than the first melting point and lower than the second melting point.
前記第1基板上に、メッキ法を用いて前記第1半田部を配設する工程と、
前記第1半田部上に、メッキ法を用いて前記柱状電極部を配設する工程と
を含むことを特徴とする請求項1に記載の電子部品の製造方法。 The step of disposing the first solder portion and the columnar electrode portion on the first substrate includes:
Disposing the first solder portion on the first substrate using a plating method;
The method of manufacturing an electronic component according to claim 1, further comprising: disposing the columnar electrode portion on the first solder portion using a plating method.
第2端子を有する第2電子部品を準備する工程と、
前記第1電子部品と前記第2電子部品とを対向させ、前記第1端子と前記第2端子とを接続する工程と
を含み、
前記第1電子部品を準備する工程は、
基板上に、第1融点の半田を含む第1半田部と、前記第1半田部上に立設された柱状電極部とを配設する工程と、
前記第1電子部品に設けられた導体部上に、前記第1融点よりも高い第2融点の半田を含む第2半田部を配設する工程と、
前記基板と前記第1電子部品とを対向させ、前記第2融点以上の温度で前記柱状電極部と前記第2半田部とを接続する工程と、
前記柱状電極部と前記第2半田部との接続後、前記第1融点以上前記第2融点未満の温度で前記基板を除去し、前記導体部上に前記第2半田部と前記柱状電極部と前記第1半田部とを備える前記第1端子を形成する工程と
を含み、
前記第1端子と前記第2端子とを接続する工程は、前記第1融点以上前記第2融点未満の温度で、前記第1端子の前記第1半田部と前記第2端子とを接続する工程を含むことを特徴とする電子装置の製造方法。 Preparing a first electronic component having a first terminal;
Preparing a second electronic component having a second terminal;
Including the steps of causing the first electronic component and the second electronic component to face each other and connecting the first terminal and the second terminal;
The step of preparing the first electronic component includes:
Disposing on a substrate a first solder part containing solder having a first melting point and a columnar electrode part standing on the first solder part;
Disposing a second solder part including a solder having a second melting point higher than the first melting point on the conductor part provided in the first electronic component;
Connecting the columnar electrode portion and the second solder portion at a temperature equal to or higher than the second melting point by causing the substrate and the first electronic component to face each other;
After the connection between the columnar electrode portion and the second solder portion, the substrate is removed at a temperature not lower than the first melting point and lower than the second melting point, and the second solder portion and the columnar electrode portion are disposed on the conductor portion. Forming the first terminal comprising the first solder part, and
The step of connecting the first terminal and the second terminal is a step of connecting the first solder portion of the first terminal and the second terminal at a temperature not lower than the first melting point and lower than the second melting point. A method for manufacturing an electronic device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014012000A JP6303535B2 (en) | 2014-01-27 | 2014-01-27 | Method for manufacturing electronic component and method for manufacturing electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014012000A JP6303535B2 (en) | 2014-01-27 | 2014-01-27 | Method for manufacturing electronic component and method for manufacturing electronic device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015141906A true JP2015141906A (en) | 2015-08-03 |
JP6303535B2 JP6303535B2 (en) | 2018-04-04 |
Family
ID=53772121
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014012000A Expired - Fee Related JP6303535B2 (en) | 2014-01-27 | 2014-01-27 | Method for manufacturing electronic component and method for manufacturing electronic device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6303535B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019207972A (en) * | 2018-05-30 | 2019-12-05 | シャープ株式会社 | Semiconductor chip laminate and manufacturing method thereof |
JP7271761B1 (en) | 2022-04-21 | 2023-05-11 | ミナミ株式会社 | METHOD FOR JOINING METAL OR CONDUCTIVE MINIMUM pillar-shaped pin to WORK PAD ELECTRODE PAD |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000340594A (en) * | 1999-05-28 | 2000-12-08 | Sumitomo Bakelite Co Ltd | Transfer bump sheet and manufacture thereof |
JP2002009099A (en) * | 2000-06-26 | 2002-01-11 | Nec Kansai Ltd | Transfer bump substrate and method of transferring bump |
JP2010525558A (en) * | 2007-04-11 | 2010-07-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Electrical interconnect structure and method of forming the same |
-
2014
- 2014-01-27 JP JP2014012000A patent/JP6303535B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000340594A (en) * | 1999-05-28 | 2000-12-08 | Sumitomo Bakelite Co Ltd | Transfer bump sheet and manufacture thereof |
JP2002009099A (en) * | 2000-06-26 | 2002-01-11 | Nec Kansai Ltd | Transfer bump substrate and method of transferring bump |
JP2010525558A (en) * | 2007-04-11 | 2010-07-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Electrical interconnect structure and method of forming the same |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019207972A (en) * | 2018-05-30 | 2019-12-05 | シャープ株式会社 | Semiconductor chip laminate and manufacturing method thereof |
JP7158179B2 (en) | 2018-05-30 | 2022-10-21 | シャープ株式会社 | Semiconductor chip laminate and method for manufacturing semiconductor chip laminate |
JP7271761B1 (en) | 2022-04-21 | 2023-05-11 | ミナミ株式会社 | METHOD FOR JOINING METAL OR CONDUCTIVE MINIMUM pillar-shaped pin to WORK PAD ELECTRODE PAD |
JP2023159926A (en) * | 2022-04-21 | 2023-11-02 | ミナミ株式会社 | Method for joining metal or conductive ultra-small columnar pin to electrode pad portion of workpiece |
Also Published As
Publication number | Publication date |
---|---|
JP6303535B2 (en) | 2018-04-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI414049B (en) | Semiconductor device manufacturing method | |
US9331042B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
JP2011077308A (en) | Method for mounting semiconductor device | |
JP2015122445A (en) | Semiconductor device and manufacturing method of the same | |
JP5851079B2 (en) | Component built-in wiring board | |
US9812418B2 (en) | Electronic apparatus and method for fabricating the same | |
KR102574011B1 (en) | Mounting structure of semiconductor device and combination of semiconductor device and substrate | |
JP5035134B2 (en) | Electronic component mounting apparatus and manufacturing method thereof | |
JP6303535B2 (en) | Method for manufacturing electronic component and method for manufacturing electronic device | |
JP2009200067A (en) | Semiconductor chip and semiconductor device | |
JP6398499B2 (en) | Electronic device and method of manufacturing electronic device | |
US20100167466A1 (en) | Semiconductor package substrate with metal bumps | |
JP2017028156A (en) | Mounting structure and manufacturing method therefor | |
JP6287310B2 (en) | Electronic component, method for manufacturing electronic component, and method for manufacturing electronic device | |
US20080212301A1 (en) | Electronic part mounting board and method of mounting the same | |
JP6394021B2 (en) | Electronic device, method for manufacturing electronic device, and method for manufacturing electronic component | |
CN112117245A (en) | Semiconductor device package and method of manufacturing the same | |
JP5458751B2 (en) | Electronic device and manufacturing method thereof | |
JP2008071792A (en) | Method of manufacturing semiconductor device | |
JP6680608B2 (en) | Wiring board and manufacturing method thereof | |
JP2024005971A (en) | Semiconductor device | |
TW202245559A (en) | Composite wiring substrate and semiconductor device | |
JP2016046286A (en) | Electronic component, manufacturing method of electronic component, and electronic device | |
JP2015015489A (en) | Component built-in wiring board |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20161004 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170613 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170620 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180206 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180219 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6303535 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |