JP2015139201A - 圧縮装置、および伸長装置 - Google Patents

Abstract

【課題】処理対象の画像が分割された分割領域ごとに処理を行う場合において、分割領域の境界が視認されることを防止することが可能な、圧縮装置、および伸長装置を提供する。
【解決手段】処理対象の画像が分割された分割領域それぞれに対応し、対応する分割領域における画素の画素値を圧縮する、複数の圧縮器を備え、圧縮器それぞれは、対応する分割領域における画素の画素値を独立に処理し、他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット数を多く割り当てる圧縮装置が提供される。
【選択図】図３

Description

本発明は、圧縮装置、および伸長装置に関する。

例えば、フレームメモリ（frame memory）を有するディスプレイモジュール（display module）などでは、フレームメモリの容量削減などによる低コスト（cost）化を図るために、画像データ（data）を圧縮する技術が開発されている。上記画像データを圧縮する技術としては、例えば、特許文献１に記載の技術が挙げられる。

特開２０１０−０１１３８６号公報

例えば特許文献１に記載の技術が用いられる場合には、画像データが示す画像を複数の分割領域に分割し、分割領域ごとに独立して圧縮が行われる。例えば特許文献１に記載の技術が用いられる場合には、分割領域ごとに圧縮器を割り当てることにより、マルチコア化をより容易に実現することができる可能性がある。しかしながら、例えば特許文献１に記載の技術のような、単に分割領域ごとに圧縮する方式では、圧縮後に伸長された画像が表示画面に表示された際に、分割領域の境界が視認される恐れがある。

本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、処理対象の画像が分割された分割領域ごとに処理を行う場合において、分割領域の境界が視認されることを防止することが可能な、新規かつ改良された圧縮装置、および伸長装置を提供することにある。

上記目的を達成するために、本発明の第１の観点によれば、処理対象の画像が分割された分割領域それぞれに対応し、対応する上記分割領域における画素の画素値を圧縮する、複数の圧縮器を備え、上記圧縮器それぞれは、対応する上記分割領域における画素の画素値を独立に処理し、他の上記分割領域と隣接する画素に対して、他の上記分割領域と隣接しない画素よりもビット数を多く割り当てる圧縮装置が提供される。

かかる構成では、圧縮器それぞれが、他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット数を多く割り当てるので、圧縮後に伸長された画像が表示画面に表示された際に、分割領域の境界がユーザに視認されることが防止される。また、かかる構成では、圧縮器それぞれは、対応する分割領域における画素の画素値を独立に処理するので、圧縮器間の通信は、必要とされない。そのため、かかる構成では、例えば、圧縮器間の通信に係る回路を有することに起因する圧縮器の回路構成が複雑となることや、圧縮器間の通信に係る各圧縮器における処理タイミングのズレが生じることが、生じる恐れはない。したがって、かかる構成によって、処理対象の画像が分割された分割領域ごとに処理を行う場合において、分割領域の境界が視認されることを防止することができる。

また、上記圧縮器それぞれは、圧縮対象の画素である圧縮対象画素に対応する第１ラインに隣接するラインであり、１つ前に画素値の圧縮が行われた第２ラインに対応する画素における圧縮結果を記憶する第１メモリを備え、上記第１メモリに記憶されている圧縮結果を参照して、上記圧縮対象画素の画素値を圧縮してもよい。

また、上記第１メモリには、上記第１ラインが、ビット数が多く割り当てられる上記圧縮対象画素のみに対応するラインでない場合には、圧縮された画素値が伸長された画素値である近似画素値が記憶され、上記第１ラインが、ビット数が多く割り当てられる上記圧縮対象画素のみに対応するラインである場合には、入力された画素の画素値が記憶されてもよい。

また、一の上記分割領域における、他の上記分割領域と隣接する画素は、非圧縮の画素であってもよい。

また、上記分割領域それぞれに対応し、対応する上記分割領域における画素の画素値を伸長する、複数の伸長器をさらに備え、上記伸長器それぞれは、対応する上記分割領域における画素の画素値を独立に処理し、他の上記分割領域と隣接する画素に対して、他の上記分割領域と隣接しない画素よりもビット数を多く割り当ててもよい。

また、上記目的を達成するために、本発明の第２の観点によれば、処理対象の画像が分割された分割領域それぞれに対応し、対応する上記分割領域における画素の画素値を伸長する、複数の伸長器を備え、上記伸長器それぞれは、対応する上記分割領域における画素の画素値を独立に処理し、他の上記分割領域と隣接する画素に対して、他の上記分割領域と隣接しない画素よりもビット数を多く割り当てる伸長装置が提供される。

かかる構成では、伸長器それぞれが、他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット数を多く割り当てるので、圧縮後に伸長された画像が表示画面に表示された際に、分割領域の境界がユーザに視認されることが防止される。また、かかる構成では、伸長器それぞれが、対応する分割領域における画素の画素値を独立に処理するので、伸長器間の通信は、必要とされない。そのため、かかる構成では、例えば、伸長器間の通信に係る回路を有することに起因する伸長器の回路構成が複雑となることや、伸長器間の通信に係る各伸長器における処理タイミングのズレが生じることが、生じる恐れはない。したがって、かかる構成によって、処理対象の画像が分割された分割領域ごとに処理を行う場合において、分割領域の境界が視認されることを防止することができる。

また、上記伸長器それぞれは、伸長対象の画素である伸長対象画素に対応する第３ラインに隣接するラインであり、１つ前に画素値の伸長が行われた第４ラインに対応する画素における伸長結果を記憶する第２メモリを備え、上記第２メモリに記憶されている伸長結果を参照して、上記伸長対象画素の画素値の伸長に関する処理を行ってもよい。

また、上記第２メモリには、上記第３ラインが、ビット数が多く割り当てられる上記伸長対象画素のみに対応するラインでない場合には、入力された圧縮された画素値が伸長された画素値である、近似画素値が記憶され、上記第３ラインが、ビット数が多く割り当てられる上記伸長対象画素のみに対応するラインである場合には、上記第４ラインに対応する圧縮された画素値と、入力された圧縮された画素値とを組み合わせた値が記憶されてもよい。

本発明によれば、処理対象の画像が分割された分割領域ごとに処理を行う場合において、分割領域の境界が視認されることを防止することができる。

本発明の実施形態に係る分割領域の一例を示す説明図である。 本発明の実施形態に係る圧縮装置における、図１に示す本発明の実施形態に係る分割領域に対する処理の概要を説明するための説明図である。 本発明の実施形態に係る圧縮装置の構成の一例を示す説明図である。 本発明の実施形態に係る圧縮器における、基本となる処理タイミングの一例を説明するための説明図である。 本発明の実施形態に係る圧縮器における、基本となる処理タイミングの一例を説明するための説明図である。 本発明の実施形態に係る圧縮器における処理タイミングの第１の例を説明するための説明図である。 本発明の実施形態に係る圧縮器における処理タイミングの第２の例を説明するための説明図である。 本発明の実施形態に係る圧縮器における処理タイミングの第３の例を説明するための説明図である。 本発明の実施形態に係る圧縮器における処理タイミングの第３の例を説明するための説明図である。 本発明の実施形態に係る圧縮器における処理タイミングの第３の例を説明するための説明図である。 本発明の実施形態に係る圧縮器の構成の一例を示す説明図である。 本発明の実施形態に係る圧縮器を構成する出力制御部における処理の一例を示す説明図である。 本発明の実施形態に係る伸長装置の構成の一例を示す説明図である。 本発明の実施形態に係る伸長器における、基本となる処理タイミングの一例を説明するための説明図である。 本発明の実施形態に係る伸長器における、基本となる処理タイミングの一例を説明するための説明図である。 本発明の実施形態に係る伸長器における処理タイミングの第１の例を説明するための説明図である。 本発明の実施形態に係る伸長器における処理タイミングの第２の例を説明するための説明図である。 本発明の実施形態に係る伸長器における処理タイミングの第３の例を説明するための説明図である。 本発明の実施形態に係る伸長器における処理タイミングの第３の例を説明するための説明図である。 本発明の実施形態に係る伸長器における処理タイミングの第３の例を説明するための説明図である。 本発明の実施形態に係る伸長器の構成の一例を示す説明図である。 本発明の実施形態に係る伸長器を構成する出力制御部における処理の一例を示す説明図である。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

（本発明の実施形態に係る圧縮装置、伸長装置の概要）
本発明の実施形態に係る圧縮装置、伸長装置の構成について説明する前に、本発明の実施形態に係る圧縮装置、伸長装置における処理の概要について説明する。

［ｉ］本発明の実施形態に係る圧縮装置における処理の概要
上述したように、例えば特許文献１に記載の技術のような、単に分割領域ごとに圧縮する方式で画像データを圧縮する場合には、分割領域の境界が視認される恐れがあることから、圧縮後の画像の画質の低下が生じる可能性がある。

ここで、処理対象の画像が分割された分割領域ごとに処理を行う場合において、分割領域の境界が視認されることを防止しつつ、画像データを圧縮する一の方法としては、例えば、“処理対象の画像を複数の領域に分割し、分割された領域それぞれに対して圧縮器をそれぞれ対応付け、圧縮器それぞれが、他の圧縮器との間で通信を行って他の圧縮器と連携して圧縮を行うこと”が考えられる。しかしながら、上記一の方法を用いる場合には、各圧縮器において、圧縮器間の通信に係る回路が必要となることから、圧縮器の回路構成が複雑となり、また、通信の遅延などによって、各圧縮器における処理タイミング（timing）にズレ（lag）が生じる恐れがある。

そこで、本発明の実施形態に係る圧縮装置は、複数の圧縮器を備える。本発明の実施形態に係る圧縮装置は、処理対象の画像を複数の領域に分割し、分割された領域それぞれに対して圧縮器をそれぞれ対応付ける。処理対象の画像の分割は、例えば、入力された画像データのフレームを分割することに相当する。以下、処理対象の画像が分割された領域を、「分割領域」と示す。

本発明の実施形態に係る圧縮装置が備える圧縮器それぞれは、対応する分割領域における画素の画素値を独立に処理し、対応する分割領域における画素の画素値を圧縮する。また、本発明の実施形態に係る圧縮装置が備える圧縮器それぞれは、他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット（bit）数を多く割り当てる。

ここで、本発明の実施形態に係る圧縮装置が備える圧縮器それぞれは、例えば、他の分割領域と隣接する画素の画素値を、非圧縮とすることによって、他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット数を多く割り当てる。

なお、本発明の実施形態に係る“他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット数を多く割り当てる方法”は、上記に限られない。本発明の実施形態に係る圧縮装置が備える圧縮器それぞれは、例えば、他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット数を多く割り当てることが実現されるように、他の分割領域と隣接する画素の画素値を圧縮してもよい。

以下では、本発明の実施形態に係る“一の分割における、他の分割領域と隣接する画素”が、非圧縮の画素（以下、「非圧縮画素」と示す。）である場合を例に挙げる。

図１は、本発明の実施形態に係る分割領域の一例を示す説明図であり、処理対象の画像が、４つの分割領域に分割される場合の一例を示している。ここで、図１に示すＡは、処理対象の画像が、垂直方向に４等分に分割された例（“Ｖｅｒｔｉｃａｌ Ｓｐｌｉｔ”の一例）を示している。また、図１に示すＢは、処理対象の画像が、格子状に４等分に分割された例（“Ｇｒｉｄ Ｓｐｌｉｔ”の一例）を示している。

なお、本発明の実施形態に係る分割領域は、図１に示す例に限られない。例えば、本発明の実施形態に係る分割領域は、処理対象の画像が、水平方向に４等分に分割された領域であってもよい。また、本発明の実施形態に係る分割領域の数は、４つに限られず、本発明の実施形態に係る分割領域は、他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット数を多く割り当てることが可能な、２以上の領域であってもよい。さらに、本発明の実施形態に係る分割領域は、処理対象の画像が、ｎ（ｎは、２以上の整数）等分に分割された領域に限られず、各分割領域の大きさは、一致していなくてもよい。

以下では、本発明の実施形態に係る分割領域が、図１のＡに示す４つの分割領域に分割される“Ｖｅｒｔｉｃａｌ Ｓｐｌｉｔ”と、図１のＢに示す４つの分割領域に分割される“Ｇｒｉｄ Ｓｐｌｉｔ”とである場合を例に挙げる。

図２は、本発明の実施形態に係る圧縮装置における、図１に示す本発明の実施形態に係る分割領域に対する処理の概要を説明するための説明図である。図２に示すＡは、図１のＡに示す“Ｖｅｒｔｉｃａｌ Ｓｐｌｉｔ”で分割された分割領域に対する処理の概要を示している。また、図２に示すＢは、図１のＢに示す“Ｇｒｉｄ Ｓｐｌｉｔ”で分割された分割領域に対する処理の概要を示している。

“Ｖｅｒｔｉｃａｌ Ｓｐｌｉｔ”で処理対象の画像が分割された場合において、図２のＡに示すように各分割領域を、“ＶＳＰＬＩＴ_ＬＥＦＴ”と、２つの“ＶＳＰＬＩＴ_ＣＥＮＴＥＲ”と、“ＶＳＰＬＩＴ_ＲＩＧＨＴ”とおく。“ＶＳＰＬＩＴ_ＬＥＦＴ”では、図２のＡの領域Ｌに含まれる画素が、他の分割領域と隣接する画素に該当する。“ＶＳＰＬＩＴ_ＣＥＮＴＥＲ”それぞれでは、図２のＡの領域Ｃ１および領域Ｃ２、または、図２のＡの領域Ｃ３および領域Ｃ４に含まれる画素が、他の分割領域と隣接する画素に該当する。そして、“ＶＳＰＬＩＴ_ＲＩＧＨＴ”では、図２のＡの領域Ｒに含まれる画素が、他の分割領域と隣接する画素に該当する。ここで、領域Ｌ、領域Ｃ１〜領域Ｃ４、および領域Ｒそれぞれにおける水平方向の幅は、１画素分である。

また、“Ｇｒｉｄ Ｓｐｌｉｔ”で処理対象の画像が分割された場合において、図２のＢに示すように各分割領域を、“ＧＳＰＬＩＴ_ＴＯＰ_ＬＥＦＴ”、“ＧＳＰＬＩＴ_ＴＯＰ_ＲＩＧＨＴ”、“ＧＳＰＬＩＴ_ＢＯＴＴＯＭ_ＬＥＦＴ”、“ＧＳＰＬＩＴ_ＢＯＴＴＯＭ_ＲＩＧＨＴ”とおく。“ＧＳＰＬＩＴ_ＴＯＰ_ＬＥＦＴ”では、図２のＢの領域ＴＬに含まれる画素が、他の分割領域と隣接する画素に該当する。“ＧＳＰＬＩＴ_ＴＯＰ_ＲＩＧＨＴ”では、図２のＢの領域ＴＲに含まれる画素が、他の分割領域と隣接する画素に該当する。“ＧＳＰＬＩＴ_ＢＯＴＴＯＭ_ＬＥＦＴ”では、図２のＢの領域ＢＬに含まれる画素が、他の分割領域と隣接する画素に該当する。そして、“ＧＳＰＬＩＴ_ＢＯＴＴＯＭ_ＲＩＧＨＴ”では、図２のＢの領域ＢＲに含まれる画素が、他の分割領域と隣接する画素に該当する。ここで、領域ＴＬ、領域ＴＲ、領域ＢＬ、および領域ＢＲそれぞれにおける水平方向と垂直方向との幅は、１画素分である。

本発明の実施形態に係る圧縮装置が、分割領域それぞれに対応し、対応する分割領域における画素の画素値をそれぞれ圧縮する、複数の圧縮器を備えることによって、例えば下記に示すような利点を有する。
・画像を画素ごとに圧縮する場合よりも、ブロックノイズを抑えることができる。
・マルチコア化をより容易に実現することができる。

また、本発明の実施形態に係る圧縮装置が備える圧縮器それぞれが、例えば図２に示すように、他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット数を多く割り当てることによって、圧縮後に伸長された画像が表示画面に表示された際に、分割領域の境界がユーザに視認されることが防止される。よって、本発明の実施形態に係る圧縮装置が用いられることによって、例えば、画素ごとに圧縮するアルゴリズムを画像分割でマルチコア実装したときにおいて、分割境界が視認されることを防止することができる。

また、本発明の実施形態に係る圧縮装置が備える圧縮器それぞれは、対応する分割領域における画素の画素値を独立に処理するので、上記一の方法が用いられる場合のような圧縮器間の通信は、必要とされない。よって、本発明の実施形態に係る圧縮装置では、例えば、上記一の方法が用いられる場合において生じうる、圧縮器間の通信に係る回路を有することに起因する圧縮器の回路構成が複雑となることや、圧縮器間の通信に係る各圧縮器における処理タイミングのズレが生じることが、生じる恐れはない。

したがって、本発明の実施形態に係る圧縮装置は、分割領域ごとに処理を行う場合において、分割領域の境界が視認されることを防止することができる。

［ｉｉ］本発明の実施形態に係る伸長装置における処理の概要
本発明の実施形態に係る伸長装置は、複数の伸長器を備える。本発明の実施形態に係る伸長装置は、処理対象の画像を複数の分割領域に分割し、分割領域それぞれに対して伸長器をそれぞれ対応付ける。

本発明の実施形態に係る伸長装置が備える伸長器それぞれは、対応する分割領域における画素の画素値を独立に処理し、対応する分割領域における画素の画素値を伸長する。また、本発明の実施形態に係る伸長装置が備える伸長器それぞれは、他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット数を多く割り当てる。

ここで、本発明の実施形態に係る伸長装置において伸長器に対応付られる分割領域は、本発明の実施形態に係る圧縮装置において圧縮器に対応付られる分割領域と同一である。以下では、上述したように、本発明の実施形態に係る分割領域が、図１のＡに示す４つの分割領域に分割される“Ｖｅｒｔｉｃａｌ Ｓｐｌｉｔ”と、図１のＢに示す４つの分割領域に分割される“Ｇｒｉｄ Ｓｐｌｉｔ”とである場合を例に挙げる。

また、本発明の実施形態に係る伸長装置が備える伸長器それぞれでは、上記本発明の実施形態に係る圧縮装置における“他の分割領域と隣接する画素に対するビット数の割り当て”に対応して、他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット数を多く割り当てて処理を行う。以下では、上述したように、本発明の実施形態に係る“一の分割における、他の分割領域と隣接する画素”が、非圧縮画素である場合を例に挙げる。

よって、本発明の実施形態に係る伸長装置が備える各伸長器は、本発明の実施形態に係る圧縮装置が備える各圧縮器において圧縮された画素値を、伸長することができる。

本発明の実施形態に係る伸長装置が、分割領域それぞれに対応し、対応する分割領域における画素の画素値をそれぞれ伸長する、複数の伸長器を備えることによって、例えば下記に示すような利点を有する。
・圧縮された画像を、画素ごとに伸長する場合よりも、ブロックノイズを抑えることができる。
・マルチコア化をより容易に実現することができる。

また、本発明の実施形態に係る伸長装置が備える伸長器それぞれが、本発明の実施形態に係る圧縮装置と同一の分割領域を処理し、例えば図２に示すように、他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット数を多く割り当てることによって、圧縮後に伸長された画像が表示画面に表示された際に、分割領域の境界がユーザに視認されることが防止される。よって、本発明の実施形態に係る伸長装置が用いられることによって、例えば、画素ごとに圧縮するアルゴリズムを画像分割でマルチコア実装したときにおいて、分割境界が視認されることを防止することができる。

また、本発明の実施形態に係る伸長装置が備える伸長器それぞれは、対応する分割領域における画素の画素値を独立に処理するので、伸長器間の通信は、必要とされない。よって、本発明の実施形態に係る伸長装置では、例えば、伸長器間の通信に係る回路を有することに起因する伸長器の回路構成が複雑となることや、伸長器間の通信に係る各伸長器における処理タイミングのズレが生じることが、生じる恐れはない。

したがって、本発明の実施形態に係る伸長装置は、分割領域ごとに処理を行う場合において、分割領域の境界が視認されることを防止することができる。

以下、本発明の実施形態に係る圧縮装置の構成の一例と、本発明の実施形態に係る伸長装置の構成の一例とをそれぞれ説明しつつ、本発明の実施形態に係る圧縮装置における処理の一例、および本発明の実施形態に係る伸長装置における処理それぞれの一例を併せて説明する。

（本発明の実施形態に係る圧縮装置）
まず、本発明の実施形態に係る圧縮装置について説明する。

［１］本発明の実施形態に係る圧縮装置の構成の一例
図３は、本発明の実施形態に係る圧縮装置１００の構成の一例を示す説明図である。圧縮装置１００は、例えば、圧縮器１０２Ａと、圧縮器１０２Ｂと、圧縮器１０２Ｃと、圧縮器１０２Ｄとを備える。圧縮器１０２Ａ〜圧縮器１０２Ｄそれぞれは、例えば図２に示す４つの分割領域のうちの、相異なる分割領域にそれぞれ割り当てられ、割り当てられた分割領域に対応する画像データを処理する。以下では、圧縮器１０２Ａ〜圧縮器１０２Ｄを総称して、または、圧縮器１０２Ａ〜圧縮器１０２Ｄのうちの１つの圧縮器を、「圧縮器１０２」と示す場合がある。

また、圧縮装置１００は、例えば、ＣＰＵ（Central Processing Unit）や各種処理回路などで構成され、圧縮装置１００全体を制御する制御部（図示せず）を備えていていもよい。なお、圧縮装置１００は、例えば、制御部（図示せず）と同様の機能を有する外部の制御装置（図示せず）によって、制御されることも可能である。

なお、本発明の実施形態に係る圧縮装置の構成は、図３に示す構成に限られない。例えば、本発明の実施形態に係る圧縮装置は、後述する本発明の実施形態に係る伸長装置が備える複数の伸長器を、さらに備えることも可能である。つまり、本発明の実施形態に係る圧縮装置と、後述する本発明の実施形態に係る伸長装置とは、例えば、一体の装置であってもよい。

圧縮器１０２には、例えば、８チャネル（channel）の、画素の画素値（以下、「入力画素」と示す場合がある。）と、入力が有効であるか否かを示すフラグ（以下、「入力フラグ」と示す。）（flag）とが入力される。なお、圧縮器１０２に入力される入力画素が、８チャネルの画素の画素値に限られないことは、言うまでもない。また、図３では、３０ビットの入力画素が入力されている例を示しているが、本発明の実施形態に係る圧縮器１０２に入力される入力画素は、３０ビットに限られない。

また、圧縮器１０２には、例えばパラメータが入力される。本発明の実施形態に係るパラメータは、圧縮器１０２（または、後述する伸長器）が、どの分割領域に割り当てられるかを規定するものである。圧縮器１０２は、入力されるパラメータに基づいて、対応する分割領域に応じた処理を行う。圧縮装置１００では、例えば、制御部（図示せず）が、ＲＯＭ（Read Only Memory）や、フラッシュメモリ（flash memory）などの不揮発性メモリ（nonvolatile memory）などの記録媒体（図示せず）に記憶されているパラメータを示すデータを読み出し、圧縮器１０２にパラメータを入力することによって、分割領域に圧縮器１０２が割り当てられる。本発明の実施形態に係る記録媒体（図示せず）は、例えば、圧縮装置１００が備えていてもよいし、圧縮装置１００の外部の記録媒体であってもよい。

また、圧縮器１０２は、例えば、８チャネルの、圧縮された画素の画素値（以下、「圧縮画素」と示す場合がある。）と、出力が有効であるか否かを示すフラグとを出力する。以下では、圧縮器１０２から出力される圧縮画素を、「出力画素」と示し、圧縮器１０２から出力される出力が有効であるか否かを示すフラグを、「出力フラグ」と示す場合がある。

なお、圧縮器１０２から出力される出力画素が、８チャネルに限られないことは、言うまでもない。また、図３では、１５ビットの出力画素が出力されている例を示しているが、本発明の実施形態に係る圧縮器１０２が出力する出力画素は、１５ビットに限られない。

圧縮器１０２は、例えば図２のＡや図２のＢに示す分割領域に対応する。圧縮器１０２は、分割領域の境界がユーザに視認されることを防止するため、例えば、他の分割領域と隣接する画素を、非圧縮画素として処理する（圧縮器１０２が、他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット数を多く割り当てて処理する場合の一例）。

［２］本発明の実施形態に係る圧縮器１０２における処理タイミング
［２−１］分割を行わなかった場合の処理タイミング
圧縮器１０２における処理タイミングの一例を説明する前に、基本となる処理タイミングの一例として、処理対象の画像の分割が行われなかった場合の処理タイミングの一例を説明する。

図４は、本発明の実施形態に係る圧縮器１０２における、基本となる処理タイミングの一例を説明するための説明図である。

図４に示すように、処理対象の画像における水平ライン（以下、単に「ライン」と示す場合がある。）（line）ごとに入力フラグがオン（on）となる。処理対象の画像の垂直方向の画素数がＨ（Ｈは、１以上の整数）であるとすると、入力フラグがオンとなる期間（以下、「アクティブ期間」（active period）と示す。）は、一つの画像あたりＨ回あることとなる。

図５は、本発明の実施形態に係る圧縮器１０２における、基本となる処理タイミングの一例を説明するための説明図であり、図４に示す水平ライン中の処理タイミングの一例を示している。

処理対象の画像の水平方向の画素数がＷ（Ｗは、１以上の整数）であるとすると、１ラインのアクティブ期間は“Ｗ／（チャネル数）”で表される。よって、図５に示すように、１ラインのアクティブ期間は、Ｗ／８［サイクル］となる。なお、Ｗは、チャネル数で割り切れる値である。

［２−２］圧縮器１０２における処理タイミングの第１の例（分割領域が、“ＶＳＰＬＩＴ_ＬＥＦＴ”、“ＶＳＰＬＩＴ_ＲＩＧＨＴ”である場合における処理タイミング）
分割領域が、“ＶＳＰＬＩＴ_ＬＥＦＴ”または“ＶＳＰＬＩＴ_ＲＩＧＨＴ”である場合には、各水平ラインにおいて非圧縮画素が１画素分存在する。そのため、分割領域が、“ＶＳＰＬＩＴ_ＬＥＦＴ”または“ＶＳＰＬＩＴ_ＲＩＧＨＴ”である場合には、出力画素は、１画素分増える。

図６は、本発明の実施形態に係る圧縮器１０２における処理タイミングの第１の例を説明するための説明図であり、分割領域が“ＶＳＰＬＩＴ_ＬＥＦＴ”である場合における処理タイミングの一例を示している。

処理対象の画像の水平方向の画素数がＷであるとすると、Ｗ−１番目の画素、すなわち、１ラインにおける右端の画素が、非圧縮画素となる。圧縮器１０２は、右端の画素（Ｗ−１番目の画素）については、圧縮された画素値を出力せず、入力画素をそのまま出力する。より具体的には、圧縮器１０２は、例えば、Ｗ−１番目の画素について、まずＭＳＢ（Most Significant Bit）を出力し、次のタイミングでＬＳＢ（Least Significant Bit）を出力する。

図６に示すように、１ラインのアクティブ期間の長さは、“Ｗ／（チャネル数）＋１”、すなわち、Ｗ／８＋１［サイクル］となる。また、例えば、Ｗ−１番目の画素のＬＳＢが出力される時には、チャネル０のみが有効であり、チャネル１〜７は無効である。

分割領域が“ＶＳＰＬＩＴ_ＲＩＧＨＴ”である場合には、０番目の画素、すなわち、１ラインにおける左端の画素が、非圧縮画素となる。分割領域が“ＶＳＰＬＩＴ_ＲＩＧＨＴ”である場合には、分割領域が“ＶＳＰＬＩＴ_ＬＥＦＴ”である場合と出力内容は異なるが、圧縮器１０２における処理タイミングは、同一である。

［２−３］圧縮器１０２における処理タイミングの第２の例（分割領域が、“ＶＳＰＬＩＴ_ＣＥＮＴＥＲ”である場合における処理タイミング）
分割領域が、“ＶＳＰＬＩＴ_ＣＥＮＴＥＲ”である場合には、各水平ラインにおいて非圧縮画素が２画素分存在する。そのため、分割領域が、“ＶＳＰＬＩＴ_ＣＥＮＴＥＲ”である場合には、出力画素は、２画素分増える。

図７は、本発明の実施形態に係る圧縮器１０２における処理タイミングの第２の例を説明するための説明図であり、分割領域が“ＶＳＰＬＩＴ_ＣＥＮＴＥＲ”である場合における処理タイミングの一例を示している。

処理対象の画像の水平方向の画素数がＷであるとすると、０番目の画素、すなわち、１ラインにおける左端の画素と、Ｗ−１番目の画素、すなわち、１ラインにおける右端の画素とが、非圧縮画素となる。圧縮器１０２は、左端の画素（０番目の画素）と右端の画素（Ｗ−１番目の画素）とについては、圧縮された画素値を出力せず、入力画素をそのまま出力する。より具体的には、圧縮器１０２は、例えば、０番目の画素とＷ−１番目の画素とについて、まずＭＳＢを出力し、次のタイミングでＬＳＢを出力する。

図７に示すように、１ラインのアクティブ期間の長さは、“Ｗ／（チャネル数）＋１”、すなわち、Ｗ／８＋１［サイクル］となる。また、最後のサイクルでは、例えば、チャネル０と１のみが有効で、チャネル２〜７は無効である。

［２−４］圧縮器１０２における処理タイミングの第３の例（分割領域が、“Ｇｒｉｄ Ｓｐｌｉｔ”に係る分割領域である場合における処理タイミング）
分割領域が、“Ｇｒｉｄ Ｓｐｌｉｔ”に係る分割領域である場合、１つの水平ラインの画素すべてが非圧縮画素になり、その他の水平ラインでは、非圧縮画素が１つ存在する。また、分割領域が、“Ｇｒｉｄ Ｓｐｌｉｔ”に係る分割領域である場合には、処理対象の画像の垂直方向の画素数がＨであるとすると、１フレームにおいて、アクティブな出力ラインがＨ＋１本存在する。

図８は、本発明の実施形態に係る圧縮器１０２における処理タイミングの第３の例を説明するための説明図であり、分割領域が“ＧＳＰＬＩＴ_ＴＯＰ_ＬＥＦＴ”である場合における処理タイミングの一例を示している。

分割領域が“ＧＳＰＬＩＴ_ＴＯＰ_ＬＥＦＴ”である場合、最後のラインに該当するＨ−１番目のラインが非圧縮画素を含むラインに該当する。最後のライン（Ｈ−１番目のライン）では、圧縮器１０２は、例えば、まずＭＳＢを出力し、次のタイミングでＬＳＢを出力する。

図９、図１０は、本発明の実施形態に係る圧縮器１０２における処理タイミングの第３の例を説明するための説明図である。図９は、分割領域が、“Ｇｒｉｄ Ｓｐｌｉｔ”に係る分割領域である場合における処理タイミングの一例を示しており、圧縮対象画素に対応するラインが、非圧縮画素のみに対応するライン（以下、「非圧縮ライン」と示す。）における処理タイミングの一例を示している。また、図１０は、分割領域が、“Ｇｒｉｄ Ｓｐｌｉｔ”に係る分割領域である場合における処理タイミングの他の例を示しており、非圧縮ライン以外の他のラインにおける処理タイミングの一例を示している。

ラインのアクティブ期間の長さは、非圧縮ライン（Ｈ−１番目のライン）では、図９に示すようにＷ／８［サイクル］となり、また、非圧縮ライン以外の他のラインでは、図１０に示すようにＷ／８＋１［サイクル］となる。

分割領域が“ＧＳＰＬＩＴ_ＴＯＰ_ＲＩＧＨＴ”、“ＧＳＰＬＩＴ_ＢＯＴＴＯＭ_ＬＥＦＴ”、“ＧＳＰＬＩＴ_ＢＯＴＴＯＭ_ＲＩＧＨＴ”である場合には、非圧縮画素の位置が異なるので、分割領域が“ＧＳＰＬＩＴ_ＴＯＰ_ＬＥＦＴ”である場合と出力内容は異なるが、圧縮器１０２における処理タイミングは、同一である。

［３］本発明の実施形態に係る圧縮器１０２の構成の一例
［３−１］本発明の実施形態に係る圧縮器１０２の構成
図１１は、本発明の実施形態に係る圧縮器１０２の構成の一例を示す説明図である。圧縮器１０２は、例えば、出力制御部１１０と、近似画素メモリ１１２（第１メモリ）と、主圧縮器１１４と、マルチプレクサ１１６（multiplexer）と、出力速度調整部１１８と、ＬＳＢ抽出部１２０と、ＭＳＢ抽出部１２２と、マルチプレクサ１２４と、圧縮画素メモリ１２６と、マルチプレクサ１２８とを備える。

出力制御部１１０は、例えば、ＣＰＵや各種処理回路などで構成され、圧縮器１０２における処理を制御する。

出力制御部１１０には、入力フラグが入力され、出力制御部１１０は、例えば、入力される入力フラグに基づいて、入力される入力画素が有効であるか否かを判定する。そして、出力制御部１１０は、入力画素が有効である場合に、入力画素に対する処理を行わせる。

また、出力制御部１１０は、例えば、入力画素に対する処理の結果に応じた出力フラグを出力する。出力制御部１１０から出力される出力フラグは、例えば、本発明の実施形態に係る伸長装置において用いられる。

ここで、出力制御部１１０から出力される出力フラグは、上述したように出力が有効であるか否かを示すフラグであり、出力されるチャネルのうち、どのチャネルが有効であるかを示す。出力されるチャネルが８チャネルである場合を例に挙げると、出力制御部１１０から出力される出力フラグは、例えば、下記の（ｉ）〜（ｉｖ）の４パターンを示す。
（ｉ）いずれのチャネルも有効ではない
（ｉｉ）８チャネルすべてが有効である
（ｉｉｉ）１チャネルのみ有効である（例えば、ＶＳＰＬＩＴ_ＬＥＦＴの右端など）
（ｉｖ）２チャネルのみ有効である（例えば、ＶＳＰＬＩＴ_ＣＥＮＴＥＲの右端など）

出力制御部１１０における制御の一例については、後述する。

近似画素メモリ１１２は、例えば、圧縮対象の画素（以下、「圧縮対象画素」と示す場合がある。）に対応するライン（第１ライン）に隣接するラインであり、１つ前に画素値の圧縮が行われたライン（第２ライン）に対応する画素における圧縮結果を記憶する。

ここで、近似画素メモリ１１２に記憶される圧縮結果としては、例えば、後述する主圧縮器１１４から出力される、圧縮された画素値が伸長された画素値が挙げられる。以下では、圧縮された画素値が伸長された画素値を、「近似画素値」、または「近似画素」と示す。

なお、近似画素メモリ１１２に記憶される圧縮結果は、１つ前に画素値の圧縮が行われたラインに対応する画素の近似画素値に限られない。例えば、圧縮対象画素に対応するラインが、非圧縮ラインである場合には、近似画素メモリ１１２には、入力画素がそのまま書き込まれる。

つまり、近似画素メモリ１１２には、例えば、圧縮対象画素に対応するラインが、ビット数が多く割り当てられる圧縮対象画素のみに対応するラインでない場合には、近似画素値が記憶される。また、近似画素メモリ１１２には、例えば、圧縮対象画素に対応するラインが、ビット数が多く割り当てられる圧縮対象画素のみに対応するラインである場合には、入力画素が記憶される。

よって、近似画素メモリ１１２に記憶される圧縮結果とは、例えば、１つ前に画素値の圧縮が行われたラインに対応する画素の近似画素値、または、非圧縮ラインに対応する入力画素である。近似画素メモリ１１２への近似画素値または入力画素の書き込みは、出力制御部１１０が、圧縮対象画素に対応するラインが非圧縮ラインであるか否かを判定し、判定結果に基づきマルチプレクサ１１６を制御することにより、制御される。

主圧縮器１１４には、入力画素（３０ビット×８）が入力され、主圧縮器１１４は、入力画素を圧縮画素（１５ビット×８、または、１５ビット×９）に圧縮し、圧縮画素を出力する。主圧縮器１１４は、圧縮を行う場合には、例えば、近似画素メモリ１１２に記憶されている近似画素値または入力画素を、参照の画素値（「参照画素」と示す場合がある。）として用いる。なお、主圧縮器１１４は、例えば、参照画素を用いて入力画素を圧縮することが可能な任意の方法を用いて、入力画素を圧縮画素に圧縮することが可能である。

ここで、主圧縮器１１４が、９画素分の圧縮画素を出力する場合とは、入力画素に非圧縮画素が含まれる場合である。また、入力画素に非圧縮画素が含まれない場合には、主圧縮器１１４は、８画素分の圧縮画素を出力する。

また、主圧縮器１１４は、例えば、圧縮画素を伸長し、近似画素（３０ビット×８）を出力する。

マルチプレクサ１１６には、入力画素と、主圧縮器１１４から出力される圧縮画素とが入力され、入力画素または圧縮画素を選択的に出力する。マルチプレクサ１１６の出力は、例えば、出力制御部１１０により制御される。

出力速度調整部１１８は、主圧縮器１１４から出力される圧縮画素（１５ビット×８、または、１５ビット×９）が８画素分のデータ幅（１５ビット×８）となるように調整を行う。出力速度調整部１１８は、例えば、データ幅の調整を行うことが可能な、任意の処理回路で構成される。

ここで、出力速度調整部１１８は、例えば、主圧縮器１１４から出力される圧縮画素が８画素分のデータ幅（１５ビット×８）である場合には、調整を行わない。また、出力速度調整部１１８は、例えば、主圧縮器１１４から出力される圧縮画素が８画素分のデータ幅（１５ビット×９）である場合には、１画素分の入力画素をバッファし、次のサイクルでバッファされた入力画素を出力することにより、調整を行う。

ＬＳＢ抽出部１２０には、入力画素が入力され、入力画素からＬＳＢを抽出してＬＳＢを出力する。ＬＳＢ抽出部１２０は、例えば、入力画素からＬＳＢを抽出することが可能な、任意の処理回路で構成される。

ＭＳＢ抽出部１２２には、入力画素が入力され、入力画素からＭＳＢを抽出してＭＳＢを出力する。ＭＳＢ抽出部１２２は、例えば、入力画素からＭＳＢを抽出することが可能な、任意の処理回路で構成される。

マルチプレクサ１２４には、出力速度調整部１１８から出力される、調整された圧縮画素と、ＬＳＢ抽出部１２０から出力されるＬＳＢが入力され、圧縮画素またはＬＳＢを選択的に出力する。マルチプレクサ１２４の出力は、例えば、出力制御部１１０により制御される。

圧縮メモリ１２６は、マルチプレクサ１２４から出力される圧縮画素またはＬＳＢを記憶する。

マルチプレクサ１２８には、出力速度調整部１１８から出力される、調整された圧縮画素と、圧縮メモリ１２６に記憶されている圧縮画素またはＬＳＢと、ＭＳＢ抽出部１２２から出力されるＭＳＢが入力され、入力のいずれかを選択的に出力する。マルチプレクサ１２８の出力は、例えば、出力制御部１１０により制御される。

ここで、マルチプレクサ１２８から出力される出力画素は、通常は、主圧縮器１１４から出力される圧縮画素（出力速度調整部１１８から出力される、選択的に調整された圧縮画素）である。ただし、分割領域が“ＧＳＰＬＩＴ_ＢＯＴＴＯＭ_ＬＥＦＴ”または“ＧＳＰＬＩＴ_ＢＯＴＴＯＭ_ＲＩＧＨＴ”である場合には、最初のラインを除いて、圧縮画素メモリ１２６に記憶されている画素値を出力する。また、圧縮対象画素に対応するラインが、非圧縮ラインである場合には、入力画素のMSBが出力される。また、分割領域が“ＧＳＰＬＩＴ_ＴＯＰ_ＬＥＦＴ”、“ＧＳＰＬＩＴ_ＴＯＰ_ＲＩＧＨＴ”である場合、最後のラインについては、圧縮画素メモリ１２６に記憶されている画素値が出力される。

［３−２］本発明の実施形態に係る出力制御部１１０における処理
出力制御部１１０は、例えば下記の（Ａ）〜（Ｄ）に示す制御を行う。

（Ａ）主制御器１１４が出力する圧縮画素のデータ幅の制御（図１１に示すＡ）
・（Ａ）−Ｉ：１５ビット×８
・（Ａ）−ＩＩ：１５ビット×９

（Ｂ）近似画素メモリ１１２に保存される情報の制御（図１１に示すＢ）
・（Ｂ）−Ｉ：主圧縮器１１４から出力される近似画素
・（Ｂ）−ＩＩ：入力画素

（Ｃ）圧縮画素メモリ１２６に保存される情報（図１１に示すＣ）
・（Ｃ）−Ｉ：主圧縮器１１４の出力する圧縮画素（調整された圧縮画素）
・（Ｃ）−ＩＩ：入力画素のＬＳＢ

（Ｄ）出力画素となる情報（図１１に示すＤ）
・（Ｄ）−Ｉ：主圧縮器１１４の出力する圧縮画素
・（Ｄ）−ＩＩ：圧縮画素メモリ１２６から読みだした情報
・（Ｄ）−ＩＩＩ：入力画素のＭＳＢ

図１２は、本発明の実施形態に係る圧縮器１０２を構成する出力制御部１１０における処理の一例を示す説明図である。

出力制御部１１０は、例えば、分割領域の種類、圧縮対象画素の座標（ｘ，ｙ）に基づいて、図１２のＡ〜Ｅに示すように処理を行う。出力制御部１１０は、例えば、論理回路によって図１２のＡ〜Ｅに示す処理を行う。なお、出力制御部１１０は、例えば、図１２のＡ〜Ｅに示すようなテーブル（table）（またはデータベース（data base））を記録媒体（図示せず）から読み出し、読み出されたテーブルを用いて処理を行ってもよい。ここで、圧縮対象画素の座標（ｘ，ｙ）は、例えば、分割領域の左上端の画素の位置など、設定されている基準位置を原点として表される。

圧縮装置１００は、例えば図１１に示す構成を有する圧縮器１０２を備える。

なお、本発明の実施形態に係る圧縮器１０２の構成は、図１１に示す構成に限られない。例えば、本発明の実施形態に係る圧縮器１０２は、他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット数を多く割り当てて処理を行うことが可能な、任意の構成をとることが可能である。

（本発明の実施形態に係る伸長装置）
次に、本発明の実施形態に係る伸長装置について説明する。

［Ｉ］本発明の実施形態に係る伸長装置の構成の一例
図１３は、本発明の実施形態に係る伸長装置２００の構成の一例を示す説明図である。伸長装置２００は、例えば、伸長器２０２Ａと、伸長器２０２Ｂと、伸長器２０２Ｃと、伸長器２０２Ｄとを備え、図３に示す圧縮装置１００と対応する構成を有する。伸長器２０２Ａ〜伸長器２０２Ｄそれぞれは、例えば図２に示す４つの分割領域のうちの、相異なる分割領域にそれぞれ割り当てられ、割り当てられた分割領域に対応する画像データを処理する。以下では、伸長器２０２Ａ〜伸長器２０２Ｄを総称して、または、伸長器２０２Ａ〜伸長器２０２Ｄのうちの１つの伸長器を、「伸長器２０２」と示す場合がある。

また、伸長装置２００は、例えば、ＣＰＵや各種処理回路などで構成され、伸長装置２００全体を制御する制御部（図示せず）を備えていていもよい。なお、伸長装置２００は、例えば、制御部（図示せず）と同様の機能を有する外部の制御装置（図示せず）によって、制御されることも可能である。

伸長器２０２には、例えば、８チャネルの入力画素と、入力フラグとが入力される。ここで、伸長器２０２に入力される入力画素は、図３に示す圧縮器１０２から出力される出力画素に対応し、伸長器２０２に入力される入力フラグは、図３に示す圧縮器１０２から出力される出力フラグに対応する。なお、伸長器２０２に入力される入力画素が、８チャネルの画素の画素値に限られないことは、言うまでもない。また、図３では、１５ビットの入力画素が入力されている例を示しているが、本発明の実施形態に係る伸長器２０２に入力される入力画素は、１５ビットに限られない。

また、伸長器２０２には、例えば、パラメータが入力される。伸長器２０２は、入力されるパラメータに基づいて、対応する分割領域に応じた処理を行う。伸長装置２００では、例えば、制御部（図示せず）が、ＲＯＭなどの記録媒体（図示せず）に記憶されているパラメータを示すデータを読み出し、伸長器２０２にパラメータを入力することによって、分割領域に伸長器２０２が割り当てられる。本発明の実施形態に係る記録媒体（図示せず）は、例えば、伸長装置２００が備えていてもよいし、伸長装置２００の外部の記録媒体であってもよい。

また、伸長器２０２は、例えば、８チャネルの伸長された画素の画素値と、出力が有効であるか否かを示すフラグとを出力する。以下では、伸長器２０２から出力される伸長された画素の画素値を、「出力画素」と示し、伸長器２０２から出力される出力が有効であるか否かを示すフラグを、「出力フラグ」と示す場合がある。

なお、伸長器２０２から出力される出力画素が、８チャネルに限られないことは、言うまでもない。また、図１３では、３０ビットの出力画素が出力されている例を示しているが、本発明の実施形態に係る伸長器２０２が出力する出力画素は、３０ビットに限られない。

伸長器２０２は、例えば図２のＡや図２のＢに示す分割領域に対応する。伸長器２０２は、分割領域の境界がユーザに視認されることを防止するため、例えば、他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット数を多く割り当てて処理する。

［ＩＩ］本発明の実施形態に係る伸長器２０２における処理タイミング
［ＩＩ−１］分割を行わなかった場合の処理タイミング
伸長器２０２における処理タイミングの一例を説明する前に、基本となる処理タイミングの一例として、処理対象の画像の分割が行われなかった場合の処理タイミングの一例を説明する。

図１４は、本発明の実施形態に係る伸長器２０２における、基本となる処理タイミングの一例を説明するための説明図である。

図１４に示すように、処理対象の画像における水平ラインごとに入力フラグがオンとなる。処理対象の画像の垂直方向の画素数がＨであるとすると、アクティブ期間は、一つの画像あたり（または１フレームあたり）Ｈ回存在することとなる。

図１５は、本発明の実施形態に係る伸長器２０２における、基本となる処理タイミングの一例を説明するための説明図であり、図１４に示す水平ライン中の処理タイミングの一例を示している。

処理対象の画像の水平方向の画素数がＷであるとすると、１ラインのアクティブ期間は“Ｗ／（チャネル数）”で表される。よって、図１５に示すように、１ラインのアクティブ期間は、Ｗ／８［サイクル］となる。

［ＩＩ−２］伸長器２０２における処理タイミングの第１の例（分割領域が、“ＶＳＰＬＩＴ_ＬＥＦＴ”、“ＶＳＰＬＩＴ_ＲＩＧＨＴ”である場合における処理タイミング）
分割領域が、“ＶＳＰＬＩＴ_ＬＥＦＴ”または“ＶＳＰＬＩＴ_ＲＩＧＨＴ”である場合には、各水平ラインにおいて非圧縮画素が１画素分存在する。そのため、分割領域が、“ＶＳＰＬＩＴ_ＬＥＦＴ”または“ＶＳＰＬＩＴ_ＲＩＧＨＴ”である場合には、入力のアクティブ期間の長さが、Ｗ／８＋１［サイクル］となる。

図１６は、本発明の実施形態に係る伸長器２０２における処理タイミングの第１の例を説明するための説明図であり、分割領域が“ＶＳＰＬＩＴ_ＬＥＦＴ”である場合における処理タイミングの一例を示している。

処理対象の画像の水平方向の画素数がＷであるとすると、Ｗ−１番目の画素、すなわち、１ラインにおける右端の画素が、非圧縮画素として入力される。入力の最後のサイクルは、チャネル０のみ有効で、他のチャネルの入力画素は無効となる。

分割領域が“ＶＳＰＬＩＴ_ＲＩＧＨＴ”である場合には、０番目の画素、すなわち、１ラインにおける左端の画素が、非圧縮画素となる。分割領域が“ＶＳＰＬＩＴ_ＲＩＧＨＴ”である場合には、分割領域が“ＶＳＰＬＩＴ_ＬＥＦＴ”である場合と入力画素の内容は異なるが、伸長器２０２における処理タイミングは、同一である。

［ＩＩ−３］伸長器２０２における処理タイミングの第２の例（分割領域が、“ＶＳＰＬＩＴ_ＣＥＮＴＥＲ”である場合における処理タイミング）
分割領域が、“ＶＳＰＬＩＴ_ＣＥＮＴＥＲ”である場合には、各水平ラインにおいて非圧縮画素が２画素分存在する。そのため、分割領域が、“ＶＳＰＬＩＴ_ＣＥＮＴＥＲ”である場合には、入力のアクティブ期間の長さが、Ｗ／８＋１［サイクル］となる。

図１７は、本発明の実施形態に係る伸長器２０２における処理タイミングの第２の例を説明するための説明図であり、分割領域が“ＶＳＰＬＩＴ_ＣＥＮＴＥＲ”である場合における処理タイミングの一例を示している。

処理対象の画像の水平方向の画素数がＷであるとすると、０番目の画素、すなわち、１ラインにおける左端の画素と、Ｗ−１番目の画素、すなわち、１ラインにおける右端の画素とが、非圧縮画素として入力される。最後の入力サイクルでは、チャネル０と１の画素のみが有効であり、他のチャネルは無効になる。

［ＩＩ−４］伸長器２０２における処理タイミングの第３の例（分割領域が、“Ｇｒｉｄ Ｓｐｌｉｔ”に係る分割領域である場合における処理タイミング）
分割領域が、“Ｇｒｉｄ Ｓｐｌｉｔ”に係る分割領域である場合、１つの水平ラインの画素すべてが非圧縮画素になり、その他の水平ラインでは、非圧縮画素が１つ存在する。

図１８は、本発明の実施形態に係る伸長器２０２における処理タイミングの第３の例を説明するための説明図であり、分割領域が“ＧＳＰＬＩＴ_ＴＯＰ_ＬＥＦＴ”である場合における処理タイミングの一例を示している。

図１８に示すように、分割領域が、“Ｇｒｉｄ Ｓｐｌｉｔ”に係る分割領域である場合には、処理対象の画像の垂直方向の画素数がＨであるとすると、入力は、Ｈ＋１ライン存在する。また、分割領域が、“Ｇｒｉｄ Ｓｐｌｉｔ”に係る分割領域である場合には、出力は1ライン遅れて出力される。また、分割領域が、“Ｇｒｉｄ Ｓｐｌｉｔ”に係る分割領域である場合、“ＧＳＰＬＩＴ_ＴＯＰ_ＬＥＦＴ”、“ＧＳＰＬＩＴ_ＴＯＰ_ＲＩＧＨＴ”では、最後の入力2ラインが、非圧縮画素となり、“ＧＳＰＬＩＴ_ＢＯＴＴＯＭ_ＬＥＦＴ”、“ＧＳＰＬＩＴ_ＢＯＴＴＯＭ_ＲＩＧＨＴ”では、最初の入力2ラインが、非圧縮画素となる。

図１９、図２０は、本発明の実施形態に係る伸長器２０２における処理タイミングの第３の例を説明するための説明図である。図１９は、分割領域が、“Ｇｒｉｄ Ｓｐｌｉｔ”に係る分割領域である場合における処理タイミングの一例を示しており、非圧縮ラインにおける処理タイミングの一例を示している。また、図２０は、分割領域が、“Ｇｒｉｄ Ｓｐｌｉｔ”に係る分割領域である場合における処理タイミングの他の例を示しており、非圧縮ライン以外の他のラインにおける処理タイミングの一例を示している。

ラインのアクティブ期間の長さは、非圧縮ライン（Ｈ−１番目のライン）では、図１９に示すようにＷ／８［サイクル］となり、また、非圧縮ライン以外の他のラインでは、図２０に示すようにＷ／８＋１［サイクル］となる。

分割領域が“ＧＳＰＬＩＴ_ＴＯＰ_ＲＩＧＨＴ”、“ＧＳＰＬＩＴ_ＢＯＴＴＯＭ_ＬＥＦＴ”、“ＧＳＰＬＩＴ_ＢＯＴＴＯＭ_ＲＩＧＨＴ”である場合には、入力画素の内容は異なるが、伸長器２０２は、分割領域が“ＧＳＰＬＩＴ_ＴＯＰ_ＬＥＦＴ”である場合と同様に、非圧縮ラインと、他のラインとを処理する。

［ＩＩＩ］本発明の実施形態に係る伸長器２０２の構成の一例
［ＩＩＩ−１］本発明の実施形態に係る伸長器２０２の構成
図２１は、本発明の実施形態に係る伸長器２０２の構成の一例を示す説明図である。伸長器２０２は、例えば、出力制御部２１０と、圧縮画素メモリ２１２と、ＬＳＢ＋ＭＳＢ接合部２１４と、マルチプレクサ２１６と、入力速度調整部２１８と、近似画素メモリ２２０（第２メモリ）と、主伸長器２２２と、マルチプレクサ２２４とを備える。

出力制御部２１０は、例えば、ＣＰＵや各種処理回路などで構成され、伸長器２０２における処理を制御する。

出力制御部２１０には、例えば、図３に示す圧縮器１０２から出力される出力フラグが、入力フラグとして入力され、出力制御部２１０は、入力される入力フラグに基づいて、入力される入力画素が有効であるか否かを判定する。そして、出力制御部２１０は、入力画素が有効である場合に、入力画素に対する処理を行わせる。

また、出力制御部２１０は、例えば、入力画素に対する処理の結果に応じた出力フラグを出力する。出力制御部２１０から出力される出力フラグは、例えば、伸長装置２００から出力される出力画素を処理する外部の装置などにおいて用いられる。

出力制御部２１０における制御の一例については、後述する。

圧縮画素メモリ２１２は、入力画素を記憶する。圧縮画素メモリ２１２に記憶された入力画素は、例えば次のサイクルにおいて出力される。

ＬＳＢ＋ＭＳＢ接合部２１４は、圧縮画素メモリ２１２から読み出された画素値をＭＳＢ、入力画素をＬＳＢとして組み合わせ、組み合わせた値を出力する。ここで、ＬＳＢ＋ＭＳＢ接合部２１４から出力される組み合わせた値は、例えば、“伸長対象の画素に対応するライン（第３ライン）に隣接するラインであり、１つ前に画素値の伸長が行われたライン（第４ライン）に対応する圧縮された画素値と、入力された圧縮された画素値とを組み合わせた値”に相当する。ＬＳＢ＋ＭＳＢ接合部２１４は、上記組み合わせに係る処理が可能な、任意の処理回路で構成される。以下では、伸長対象の画素を「伸長対象画素」と示す場合がある。

マルチプレクサ２１６には、圧縮画素メモリ２１２に記憶された入力画素と、入力された入力画素とにうち、一方を選択的に出力する。マルチプレクサ２１６の出力は、例えば、出力制御部２１０により制御される。

入力速度調整部２１８は、入力（１５ビット×８）が、８画素分のデータ幅（１５ビット×８）、または、９画素分のデータ幅（１５ビット×９）となるように調整を行う。入力速度調整部２１８は、例えば、データ幅の調整を行うことが可能な、任意の処理回路で構成される。入力速度調整部２１８の出力のデータ幅は、例えば、出力制御部２１０により制御される。より具体的には、入力速度調整部２１８の出力のデータ幅は、例えば、出力制御部２１０により、入力速度調整部２１８におけるバッファのさせ方が変えられることによって、制御される。

近似画素メモリ２２０は、例えば、伸長対象画素に対応するライン（第３ライン）に隣接するラインであり、１つ前に画素値の伸長が行われたライン（第４ライン）に対応する画素における伸長結果を記憶する。

ここで、近似画素メモリ２２０に記憶される伸長結果としては、例えば、後述する主伸長器２２２から出力される、伸長された画素値が伸長された画素値（近似画素値）が挙げられる。

なお、近似画素メモリ２２０に記憶される伸長結果は、上記１つ前に画素値の伸長が行われたラインに対応する画素の近似画素値に限られない。例えば、伸長対象画素に対応するラインが、非圧縮ラインである場合には、近似画素メモリ２２０には、ＬＳＢ＋ＭＳＢ接合部２１４から出力される組み合わせた値が書き込まれる。

つまり、近似画素メモリ２２０には、例えば、伸長対象画素に対応するラインが、ビット数が多く割り当てられる伸長対象画素のみに対応するラインでない場合には、近似画素値が記憶される。また、近似画素メモリ２２０には、例えば、伸長対象画素に対応するラインが、ビット数が多く割り当てられる伸長対象画素のみに対応するラインである場合には、“上記１つ前に画素値の伸長が行われたライン（第４ライン）に対応する圧縮された画素値と、入力された圧縮された画素値とを組み合わせた値”が記憶される。

近似画素メモリ２２０への、近似画素値またはＬＳＢ＋ＭＳＢ接合部２１４から出力される組み合わせた値の書き込みは、出力制御部２１０が、伸長対象画素に対応するラインが非圧縮ラインであるか否かを判定し、判定結果に基づきマルチプレクサ２２４を制御することにより、制御される。

主伸長器２２２は、１５ビット×８または１５ビット×９の入力を入力速度調整部２１８から受け取り、当該入力を伸長して３０ビット×８の出力を行う。

より具体的には、例えば、伸長対象画素に対応するラインが、非圧縮ラインではない場合には、主伸長器２２２は、伸長した結果を出力する。ここで、主伸長器２２２は、伸長を行う場合には、例えば、近似画素メモリ２２０に記憶されている近似画素値を、参照画素として用いる（伸長に関する処理の一例）。主伸長器２２２は、例えば、参照画素を用いて入力を伸長することが可能な任意の方法を用いて、入力を伸長することが可能である。

また、例えば、伸長対象画素に対応するラインが、非圧縮ラインである場合には、主伸長器２２２は、近似画素メモリ２２０に記憶されている、ＬＳＢ＋ＭＳＢ接合部２１４から出力される組み合わせた値を出力する（伸長に関する処理の一例）。

主伸長器２２２の出力に係る処理は、例えば、出力制御部２１０により制御される。

マルチプレクサ２２４には、ＬＳＢ＋ＭＳＢ接合部２１４から出力される組み合わせた値と、主伸長器２２２の出力とが入力され、入力のいずれかを選択的に出力する。マルチプレクサ２２４の出力は、例えば、出力制御部２１０により制御される。

［ＩＩＩ−２］本発明の実施形態に係る出力制御部２１０における処理
出力制御部２１０は、例えば下記の（ａ）〜（ｃ）に示す制御を行う。なお、出力制御部２１０における制御は、下記の（ａ）〜（ｃ）に示す制御に限られない。上述したように、出力制御部２１０は、主伸長器２２２の出力に係る処理を、伸長対象画素に対応するラインが、非圧縮ラインであるか否かに基づき制御することも可能である。

（ａ）入力速度調整部２１８の入力の制御（図２１に示すＡ）
・（ａ）−Ｉ：入力画素
・（ａ）−ＩＩ：圧縮画素メモリ２１２から読み出されたデータ

（ｂ）入力速度調整部２１８から出力されるデータのデータ幅（主伸長器２２２に入力されるデータのデータ幅）の制御（図２１に示すＢ）
・（ｂ）−Ｉ：１５ビット×８
・（ｂ）−ＩＩ：１５ビット×９

（ｃ）出力画素となる情報（図２１に示すＣ）
・（ｃ）−Ｉ：主伸長器２２２の出力
・（ｃ）−ＩＩ：圧縮画素メモリ２１２から読み出されたデータと入力画素とを組み合わせた値

図２２は、本発明の実施形態に係る伸長器２０２を構成する出力制御部２１０における処理の一例を示す説明図である。

出力制御部２１０は、分割領域の種類、伸長対象画素の座標（ｘ，ｙ）に基づいて、図２２のＡ〜Ｅに示すように処理を行う。出力制御部２１０は、例えば、論理回路によって図２２のＡ〜Ｅに示す処理を行う。なお、出力制御部２１０は、例えば、図２２のＡ〜Ｅに示すようなテーブル（または、データベース）を記録媒体（図示せず）から読み出し、読み出されたテーブルを用いて処理を行ってもよい。ここで、伸長対象画素の座標（ｘ，ｙ）は、例えば、分割領域の左上端の画素の位置など、設定されている基準位置を原点として表される。

伸長装置２００は、例えば図２１に示す構成を有する伸長器２０２を備える。

なお、本発明の実施形態に係る伸長器２０２の構成は、図２１に示す構成に限られない。例えば、本発明の実施形態に係る伸長器２０２は、他の分割領域と隣接する画素に対して、他の分割領域と隣接しない画素よりもビット数を多く割り当てて処理を行うことが可能な、任意の構成をとることが可能である。

以上、本発明の実施形態として、圧縮装置を挙げて説明したが、本発明の実施形態は、かかる形態に限られない。本発明の実施形態は、例えば、テレビ受像機や、表示装置、タブレット型の装置、携帯電話やスマートフォンなどの通信装置、映像／音楽再生装置（または映像／音楽記録再生装置）、ゲーム機、ＰＣ（Personal Computer）などのコンピュータなど、様々な機器に適用することができる。また、本発明の実施形態は、例えば、上記のような機器に組み込むことが可能な、処理ＩＣ（Integrated Circuit）に適用することもできる。

また、本発明の実施形態として、伸長装置を挙げて説明したが、本発明の実施形態は、かかる形態に限られない。本発明の実施形態は、例えば、テレビ受像機や、表示装置、タブレット型の装置、携帯電話やスマートフォンなどの通信装置、映像／音楽再生装置（または映像／音楽記録再生装置）、ゲーム機、ＰＣなどのコンピュータなど、様々な機器に適用することができる。また、本発明の実施形態は、例えば、上記のような機器に組み込むことが可能な、処理ＩＣに適用することもできる。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

１００ 圧縮装置
１０２、１０２Ａ、１０２Ｂ、１０２Ｃ、１０２Ｄ 圧縮器
１１０、２１０ 出力制御部
１１２、２２０ 近似画素メモリ
１１４ 主圧縮器
１１６、１２４、１２８、２１６、２２４ マルチプレクサ
１１８ 出力速度調整部
１２０ ＬＳＢ抽出部
１２２ ＭＳＢ抽出部
１２６、２１２ 圧縮画素メモリ
２００ 伸長装置
２０２、２０２Ａ、２０２Ｂ、２０２Ｃ、２０２Ｄ 伸長器
２１４ ＭＳＢ＋ＬＳＢ接合部
２１８ 入力速度調整部
２２２ 主伸長器

Claims (8)

1. 処理対象の画像が分割された分割領域それぞれに対応し、対応する前記分割領域における画素の画素値を圧縮する、複数の圧縮器を備え、
   前記圧縮器それぞれは、
   対応する前記分割領域における画素の画素値を独立に処理し、
   他の前記分割領域と隣接する画素に対して、他の前記分割領域と隣接しない画素よりもビット数を多く割り当てることを特徴とする、圧縮装置。
2. 前記圧縮器それぞれは、
   圧縮対象の画素である圧縮対象画素に対応する第１ラインに隣接するラインであり、１つ前に画素値の圧縮が行われた第２ラインに対応する画素における圧縮結果を記憶する第１メモリを備え、
   前記第１メモリに記憶されている圧縮結果を参照して、前記圧縮対象画素の画素値を圧縮することを特徴とする、請求項１に記載の圧縮装置。
3. 前記第１メモリには、
   前記第１ラインが、ビット数が多く割り当てられる前記圧縮対象画素のみに対応するラインでない場合には、圧縮された画素値が伸長された画素値である近似画素値が記憶され、
   前記第１ラインが、ビット数が多く割り当てられる前記圧縮対象画素のみに対応するラインである場合には、入力された画素の画素値が記憶されることを特徴とする、請求項２に記載の圧縮装置。
4. 一の前記分割領域における、他の前記分割領域と隣接する画素は、非圧縮の画素であることを特徴とする、請求項１〜３のいずれか１項に記載の圧縮装置。
5. 前記分割領域それぞれに対応し、対応する前記分割領域における画素の画素値を伸長する、複数の伸長器をさらに備え、
   前記伸長器それぞれは、
   対応する前記分割領域における画素の画素値を独立に処理し、
   他の前記分割領域と隣接する画素に対して、他の前記分割領域と隣接しない画素よりもビット数を多く割り当てることを特徴とする、請求項１〜３のいずれか１項に記載の圧縮装置。
6. 処理対象の画像が分割された分割領域それぞれに対応し、対応する前記分割領域における画素の画素値を伸長する、複数の伸長器を備え、
   前記伸長器それぞれは、
   対応する前記分割領域における画素の画素値を独立に処理し、
   他の前記分割領域と隣接する画素に対して、他の前記分割領域と隣接しない画素よりもビット数を多く割り当てることを特徴とする、伸長装置。
7. 前記伸長器それぞれは、
   伸長対象の画素である伸長対象画素に対応する第３ラインに隣接するラインであり、１つ前に画素値の伸長が行われた第４ラインに対応する画素における伸長結果を記憶する第２メモリを備え、
   前記第２メモリに記憶されている伸長結果を参照して、前記伸長対象画素の画素値の伸長に関する処理を行うことを特徴とする、請求項６に記載の伸長装置。
8. 前記第２メモリには、
   前記第３ラインが、ビット数が多く割り当てられる前記伸長対象画素のみに対応するラインでない場合には、入力された圧縮された画素値が伸長された画素値である、近似画素値が記憶され、
   前記第３ラインが、ビット数が多く割り当てられる前記伸長対象画素のみに対応するラインである場合には、前記第４ラインに対応する圧縮された画素値と、入力された圧縮された画素値とを組み合わせた値が記憶されることを特徴とする、請求項７に記載の伸長装置。
   

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