JP2015119504A

JP2015119504A - Radio communication apparatus

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Publication number: JP2015119504A
Application number: JP2015030657A
Authority: JP
Inventors: 隆士太矢; Takashi Taya
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2015-02-19
Filing date: 2015-02-19
Publication date: 2015-06-25
Anticipated expiration: 2030-12-02
Also published as: JP5947934B2

Abstract

PROBLEM TO BE SOLVED: To reduce the power consumption of a radio communication apparatus using a frequency signal by a frequency synthesizer.SOLUTION: In the radio communication apparatus, a receiving section includes a first mixer for mixing a signal based on a received radio signal with a frequency signal, a second mixer for mixing an output of the first mixer with a local signal, and a demodulation stage for demodulating an output of the second mixer to generate a demodulation signal, a frequency synthesizer comprises a VCO for generating the frequency signal of a frequency responsive to a fluctuation in a control input voltage, and a feedback circuit for producing as the control input voltage a voltage depending on a phase difference between a signal obtained by frequency dividing an output frequency signal of the VCO and a reference clock signal, and the VCO is a variable frequency oscillator operable at a higher frequency with increasing bias current and the bias current is controlled in accordance with a mode designation.

Description

本発明は、周波数シンセサイザによる周波数信号を用いる無線通信装置に関する。 The present invention relates to a wireless communication apparatus using a frequency signal by a frequency synthesizer.

従来、例えばワイヤレスＬＡＮ（Local Area Network）通信などに用いられる無線通信装置について、ＰＬＬ（Phase-locked loop）によって構成される周波数シンセサイザを送信動作と受信動作とで共通に用いる構成が知られている（例えば特許文献１）。かかる構成によれば、送受信回路を集積回路として構成する場合に回路サイズを小さくできるという利点がある。 2. Description of the Related Art Conventionally, for a wireless communication device used for wireless LAN (Local Area Network) communication, for example, a configuration in which a frequency synthesizer configured by a PLL (Phase-locked loop) is commonly used for a transmission operation and a reception operation is known. (For example, patent document 1). According to such a configuration, there is an advantage that the circuit size can be reduced when the transmission / reception circuit is configured as an integrated circuit.

特開２００１−１１９３１７号公報JP 2001-119317 A

ところで、近年、通信速度の高速化や通信量の増加に伴い、周波数シンセサイザによる周波数信号を用いる無線通信装置の消費電力を低減させたいという要望が高まっている。 Incidentally, in recent years, with an increase in communication speed and an increase in communication volume, there is an increasing demand for reducing the power consumption of a wireless communication device that uses a frequency signal by a frequency synthesizer.

本発明はかかる要望に鑑みてなされたものであって、消費電力の小さい無線通信装置を提供することを目的とする。 The present invention has been made in view of such a demand, and an object thereof is to provide a wireless communication apparatus with low power consumption.

本発明による無線通信装置は、受信モード及び送信モードのいずれかのモード指定に応じて定まる周波数信号を生成する周波数シンセサイザと、前記周波数信号を被変調信号とする送信信号を無線送信する送信部と、前記周波数信号を用いて無線信号を受信する受信部と、を含む無線通信装置であって、前記周波数シンセサイザは、制御入力電圧の変動に応じた周波数の出力周波数信号を自身のバイアス電流に基づいて生成する可変周波数発振器と、前記可変周波数発振器の前記出力周波数信号を分周して得られた信号と基準クロック信号との位相差に応じた電圧を前記制御入力電圧とするフィードバック回路と、からなり、前記可変周波数発振器は、前記モード指定に応じて前記バイアス電流の大きさを調整するバイアス電流調整部を含み、前記バイアス電流調整部は、受信モードの指定に応じて、前記バイアス電流の大きさを送信モード指定時よりも小に調整することを特徴とする。 A wireless communication apparatus according to the present invention includes a frequency synthesizer that generates a frequency signal determined according to any mode designation of a reception mode and a transmission mode, and a transmission unit that wirelessly transmits a transmission signal using the frequency signal as a modulated signal. A radio communication device that receives a radio signal using the frequency signal, wherein the frequency synthesizer generates an output frequency signal having a frequency corresponding to a change in a control input voltage based on its own bias current. And a feedback circuit using a voltage corresponding to a phase difference between a signal obtained by dividing the output frequency signal of the variable frequency oscillator and a reference clock signal as the control input voltage. The variable frequency oscillator includes a bias current adjustment unit that adjusts the magnitude of the bias current according to the mode designation. The bias current adjustment section, in accordance with the specification of the reception mode, and adjusting the small than when the transmission mode specifies the magnitude of the bias current.

本発明による無線通信装置によれば、当該装置の消費電力を低減することができる。 According to the wireless communication device of the present invention, the power consumption of the device can be reduced.

本発明の実施例である無線通信装置の構成を示すブロック図である。It is a block diagram which shows the structure of the radio | wireless communication apparatus which is an Example of this invention. 周波数シンセサイザに含まれるＶＣＯの回路図である。It is a circuit diagram of VCO contained in a frequency synthesizer. ＶＣＯに含まれる可変容量素子の構成を示す図である。It is a figure which shows the structure of the variable capacitance element contained in VCO. ＶＣＯに含まれる別の可変容量素子の構成を示す図である。It is a figure which shows the structure of another variable capacitance element contained in VCO. プリスケーラを構成する一部のラッチ回路の回路図である。It is a circuit diagram of a part of latch circuits constituting the prescaler. 無線通信装置の構成を送信時における周波数と共に示すブロック図である。It is a block diagram which shows the structure of a radio | wireless communication apparatus with the frequency at the time of transmission. 無線通信装置の構成を受信時における周波数と共に示すブロック図である。It is a block diagram which shows the structure of a radio | wireless communication apparatus with the frequency at the time of reception. 発振器の代わりに分周器を備えた無線通信装置の構成を受信時における周波数と共に示すブロック図である。It is a block diagram which shows the structure of the radio | wireless communication apparatus provided with the frequency divider instead of the oscillator with the frequency at the time of reception.

以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。 Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings.

図１は、本発明の実施例である無線通信装置１の構成を示すブロック図である。無線通信装置１は、例えばパーソナルコンピュータにおけるワイヤレスＬＡＮ通信などに用いられる無線通信モジュールである。 FIG. 1 is a block diagram showing a configuration of a wireless communication apparatus 1 that is an embodiment of the present invention. The wireless communication device 1 is a wireless communication module used for wireless LAN communication in a personal computer, for example.

アンテナ１０は、無線信号を送受信するためのアンテナである。アンテナスイッチ２０は、モード指定信号ＳＳに応じて受信側の機能ブロック３１〜３６（以下、受信部と称する）と送信側の機能ブロック４０及び４５（以下、送信部と称する）との間で、アンテナ１０との接続を切り替えるスイッチである。モード指定信号ＳＳは、無線通信装置１内の図示せぬ例えばＣＰＵなどの制御回路から供給される。モード指定信号ＳＳが指定するモードとしては、送信モードと受信モードがある。 The antenna 10 is an antenna for transmitting and receiving radio signals. The antenna switch 20 is arranged between the reception-side functional blocks 31 to 36 (hereinafter referred to as a reception unit) and the transmission-side functional blocks 40 and 45 (hereinafter referred to as a transmission unit) according to the mode designation signal SS. A switch for switching the connection with the antenna 10. The mode designation signal SS is supplied from a control circuit such as a CPU (not shown) in the wireless communication apparatus 1. Modes designated by the mode designation signal SS include a transmission mode and a reception mode.

受信信号増幅器３１は、モード指定信号ＳＳが受信モードを指定している間にアンテナ１０に到来する無線信号をアンテナスイッチ２０を介して受信して増幅し、これを第１ミクサ３２に出力する増幅器である。 The reception signal amplifier 31 receives and amplifies a radio signal arriving at the antenna 10 via the antenna switch 20 while the mode designation signal SS designates the reception mode, and outputs this to the first mixer 32. It is.

第１ミクサ３２は、受信信号増幅器３１の出力信号と、周波数シンセサイザ５０の出力周波数信号とを混合するミクサ（すなわち混合器）である。第１ミクサ３２は、受信信号増幅器３１の出力信号の周波数（例えば２５００ＭＨｚ）と、周波数シンセサイザ５０の出力周波数信号の周波数（例えば２０００ＭＨｚ）との差の周波数（例えば５００ＭＨｚ）を含む信号を出力する。 The first mixer 32 is a mixer (that is, a mixer) that mixes the output signal of the reception signal amplifier 31 and the output frequency signal of the frequency synthesizer 50. The first mixer 32 outputs a signal including a difference frequency (for example, 500 MHz) between the frequency (for example, 2500 MHz) of the output signal of the reception signal amplifier 31 and the frequency (for example, 2000 MHz) of the output frequency signal of the frequency synthesizer 50.

第２ミクサ３３は、第１ミクサ３２の出力信号と、発振器３６の出力信号とを混合するミクサである。第２ミクサ３３は、第１ミクサ３２からの入力信号の周波数（例えば５００ＭＨｚ）と、発振器３６の出力信号の周波数（例えば４９８ＭＨｚ）との差の周波数（例えば２ＭＨｚ）を含む信号を出力する。 The second mixer 33 is a mixer that mixes the output signal of the first mixer 32 and the output signal of the oscillator 36. The second mixer 33 outputs a signal including a difference frequency (for example, 2 MHz) between the frequency of the input signal from the first mixer 32 (for example, 500 MHz) and the frequency of the output signal of the oscillator 36 (for example, 498 MHz).

ＩＦ回路３４は、第２ミクサ３３の出力信号に対してフィルタ処理及び信号増幅処理を施す回路である。復調部３５は、ＩＦ回路３４によってフィルタ処理等を施された信号に対して復調処理を施して復調信号を生成する。 The IF circuit 34 is a circuit that performs filter processing and signal amplification processing on the output signal of the second mixer 33. The demodulator 35 performs demodulation processing on the signal that has been subjected to filter processing and the like by the IF circuit 34 to generate a demodulated signal.

発振器３６は、一定の周波数（例えば４９８ＭＨｚ）のローカル信号（以下、オシレータ信号とも称する）を生成するオシレータである。 The oscillator 36 is an oscillator that generates a local signal (hereinafter also referred to as an oscillator signal) having a constant frequency (for example, 498 MHz).

変調部４０は、モード指定信号ＳＳが送信モードを指定している間に周波数シンセサイザ５０の出力周波数信号を被変調信号として送信データで変調する変調部である。 The modulation unit 40 is a modulation unit that modulates the output frequency signal of the frequency synthesizer 50 with the transmission data as a modulated signal while the mode designation signal SS designates the transmission mode.

電力増幅器４５は、変調部４０により変調された信号を増幅する増幅器である。増幅された信号はアンテナスイッチ２０を介してアンテナ１０から無線信号として送信される。 The power amplifier 45 is an amplifier that amplifies the signal modulated by the modulation unit 40. The amplified signal is transmitted as a radio signal from the antenna 10 via the antenna switch 20.

周波数シンセサイザ５０は、ＶＣＯ(voltage controlled oscillator：電圧制御発振器)５１と、ループフィルタ５２と、チャージポンプ５３と、位相比較器５４と、プリスケーラ５５と、分周器５６と、から構成される位相同期ループ（ＰＬＬ：Phase-locked loop）であり、送信動作及び受信動作に対応して互いに異なる周波数信号（例えば２５００ＭＨｚや２０００ＭＨｚの周波数）を生成及び出力する。 The frequency synthesizer 50 is a phase synchronization composed of a VCO (voltage controlled oscillator) 51, a loop filter 52, a charge pump 53, a phase comparator 54, a prescaler 55, and a frequency divider 56. It is a loop (PLL: Phase-locked loop), and generates and outputs different frequency signals (for example, frequencies of 2500 MHz and 2000 MHz) corresponding to the transmission operation and the reception operation.

ＶＣＯ５１は、ループフィルタ５２からの入力信号の電圧に応じて、モード指定信号ＳＳに応じて定まる目標周波数に収れんする周波数の周波数信号を周波数シンセサイザ５０の出力として生成する発振器である。レジスタ切替スイッチ６３は、モード指定信号ＳＳに応じて受信用設定レジスタ６１と送信用設定レジスタ６２との間で切替り、ＶＣＯ５１によって生成される周波数信号の目標周波数は、これらのレジスタ６１及び６２に保持されている周波数変更データの選択的な入力に応じて変更される。 The VCO 51 is an oscillator that generates, as an output of the frequency synthesizer 50, a frequency signal having a frequency that falls within a target frequency determined according to the mode designation signal SS in accordance with the voltage of the input signal from the loop filter 52. The register changeover switch 63 switches between the reception setting register 61 and the transmission setting register 62 according to the mode designation signal SS, and the target frequency of the frequency signal generated by the VCO 51 is supplied to these registers 61 and 62. The frequency is changed according to the selective input of the held frequency change data.

ＶＣＯ５１は、周波数指定入力端子５１ａ及び制御電圧入力端子５１ｂを有する。周波数指定入力端子５１ａに供給される周波数変更データが、送信モードを指定するモード信号に応じて送信用設定レジスタ６２から供給されたものである場合、高い周波数（例えば２５００ＭＨｚ）を目標として、ループフィルタ５２からの制御電圧入力の変化に応じて偏倚する周波数信号を出力端子５１ｃにおいて出力する。周波数指定入力端子５１ａに供給される周波数変更データが、受信モードを指定するモード信号に応じて受信用設定レジスタ６１から供給されたものである場合、低い周波数（例えば２０００ＭＨｚ）を目標として、ループフィルタ５２からの制御電圧入力の変化に応じて偏倚する周波数信号を出力端子５１ｃにおいて出力する。また、バイアス電流切替端子５１ｄに入力されるモード指定信号ＳＳに応じてバイアス電流が制御される。 The VCO 51 has a frequency designation input terminal 51a and a control voltage input terminal 51b. When the frequency change data supplied to the frequency designation input terminal 51a is supplied from the transmission setting register 62 in response to a mode signal designating the transmission mode, a loop filter targeting a high frequency (for example, 2500 MHz) The output terminal 51c outputs a frequency signal that deviates according to the change in the control voltage input from 52. When the frequency change data supplied to the frequency specification input terminal 51a is supplied from the reception setting register 61 in response to the mode signal specifying the reception mode, the loop filter is targeted for a low frequency (for example, 2000 MHz). The output terminal 51c outputs a frequency signal that deviates according to the change in the control voltage input from 52. Further, the bias current is controlled according to the mode designation signal SS input to the bias current switching terminal 51d.

ループフィルタ５２は、帰還ループのフィルタであり、チャージポンプ５３からの入力信号を直流化して出力するローパスフィルタである。チャージポンプ５３は、位相比較器５４からの入力電圧の電圧値を上昇させる回路である。位相比較器５４は、基準クロック入力信号と分周器５６からの入力信号との間の位相差を電圧に変換して出力する回路である。基準クロック入力信号は、図示せぬ例えば水晶などの振動子によって生成される信号である。基準クロック入力信号は、例えば１ＭＨｚである。 The loop filter 52 is a feedback loop filter, and is a low-pass filter that converts the input signal from the charge pump 53 into a direct current and outputs it. The charge pump 53 is a circuit that increases the voltage value of the input voltage from the phase comparator 54. The phase comparator 54 is a circuit that converts the phase difference between the reference clock input signal and the input signal from the frequency divider 56 into a voltage and outputs the voltage. The reference clock input signal is a signal generated by a vibrator such as a crystal (not shown). The reference clock input signal is 1 MHz, for example.

プリスケーラ５５は、ＶＣＯ５１の差動出力信号の周波数を分周するために分周器５６の前段に接続された前置分周器である。分周器５６は、プリスケーラ５５からの入力信号の周波数を分周して位相比較器５４に与える分周器である。以下、プリスケーラ５５と分周器５６とからなる構成を分周段と称する。分周段の分周比は、モード指定信号ＳＳに応じて切り替えられる。送信モードを指定するモード指定信号ＳＳの場合における分周比は例えば１／２５００であり、受信モードを指定するモード指定信号ＳＳの場合における分周比は例えば１／２０００である。分周段は、例えば、ＶＣＯ５１の周波数信号の周波数を１／２５００とする構成と、１／２０００とする構成とを備え、モード指定信号ＳＳに応じてこれらの構成を切り替えることによって分周比を切り替える。 The prescaler 55 is a pre-frequency divider connected to the preceding stage of the frequency divider 56 in order to divide the frequency of the differential output signal of the VCO 51. The frequency divider 56 is a frequency divider that divides the frequency of the input signal from the prescaler 55 and supplies the frequency to the phase comparator 54. Hereinafter, a configuration including the prescaler 55 and the frequency divider 56 is referred to as a frequency dividing stage. The frequency dividing ratio of the frequency dividing stage is switched according to the mode designation signal SS. The frequency division ratio in the case of the mode designation signal SS that designates the transmission mode is, for example, 1/2500, and the frequency division ratio in the case of the mode designation signal SS that designates the reception mode is, for example, 1/2000. The frequency dividing stage has, for example, a configuration in which the frequency of the frequency signal of the VCO 51 is set to 1/2500 and a configuration in which the frequency is set to 1/2000. The frequency dividing ratio is changed by switching these configurations in accordance with the mode designation signal SS. Switch.

なお、プリスケーラ５５、分周器５６、位相比較器５４、チャージポンプ５３及びループフィルタ５２は、周波数シンセサイザ５０の出力信号としてのＶＣＯ５１の周波数信号の分周信号と基準クロック入力信号との位相差に応じたフィードバック電圧を制御電圧として制御電圧入力端子５１ｂに供給するフィードバック回路を構成している。 Note that the prescaler 55, the frequency divider 56, the phase comparator 54, the charge pump 53, and the loop filter 52 have a phase difference between the frequency-divided signal of the VCO 51 as the output signal of the frequency synthesizer 50 and the reference clock input signal. A feedback circuit for supplying the corresponding feedback voltage as a control voltage to the control voltage input terminal 51b is configured.

受信用設定レジスタ６１は、受信動作時におけるＶＣＯ５１の目標周波数を設定するための周波数変更データを保持するレジスタである。送信用設定レジスタ６２は、送信動作時におけるＶＣＯ５１の目標周波数を設定するための周波数変更データを保持するレジスタである。周波数変更データは、ＶＣＯ５１によって生成される周波数信号の目標周波数を送信時と受信時とで切り替えるためのデータである。 The reception setting register 61 is a register that holds frequency change data for setting the target frequency of the VCO 51 during the reception operation. The transmission setting register 62 is a register that holds frequency change data for setting the target frequency of the VCO 51 during the transmission operation. The frequency change data is data for switching the target frequency of the frequency signal generated by the VCO 51 between transmission and reception.

レジスタ切替スイッチ６３は、モード指定信号ＳＳに応じて、受信用設定レジスタ６１と送信用設定レジスタ６２との間で、ＶＣＯ５１との接続を切り替えるスイッチである。レジスタ切替スイッチ６３は、モード指定信号ＳＳが送信モードを指定している場合には送信用設定レジスタ６２の側にスイッチ接続し、受信モードを指定している場合には受信用設定レジスタ６１の側にスイッチ接続する。モード指定信号ＳＳは、無線通信装置１内の図示せぬ例えばＣＰＵなどの制御回路から供給される。 The register changeover switch 63 is a switch for switching the connection with the VCO 51 between the reception setting register 61 and the transmission setting register 62 in accordance with the mode designation signal SS. The register changeover switch 63 is switch-connected to the transmission setting register 62 side when the mode designation signal SS designates the transmission mode, and is connected to the reception setting register 61 side when the reception mode is designated. Connect to the switch. The mode designation signal SS is supplied from a control circuit such as a CPU (not shown) in the wireless communication apparatus 1.

図２は、ＶＣＯ５１の回路図である。トランジスタ７１及び７２の各々は、例えばｎＭＯＳ（negative Metal-Oxide-Semiconductor）電界効果トランジスタである。トランジスタ７１のソースはコイル７３の一端に接続され、トランジスタ７２のソースはコイル７３の他端に接続されている。トランジスタ７１及び７２の各々のドレインは電流源７４Ｒに直接接続され、電流源７４Ｌに電流源用スイッチ７９を介して接続されている。トランジスタ７１のゲートはトランジスタ７２のソースに接続され、トランジスタ７２のゲートはトランジスタ７１のソースに接続されている。コイル７３は電源電位に接続されている。 FIG. 2 is a circuit diagram of the VCO 51. Each of the transistors 71 and 72 is, for example, an nMOS (negative metal-oxide-semiconductor) field effect transistor. The source of the transistor 71 is connected to one end of the coil 73, and the source of the transistor 72 is connected to the other end of the coil 73. The drains of the transistors 71 and 72 are directly connected to the current source 74R, and are connected to the current source 74L via a current source switch 79. The gate of the transistor 71 is connected to the source of the transistor 72, and the gate of the transistor 72 is connected to the source of the transistor 71. The coil 73 is connected to the power supply potential.

コイル７３の一端（端子Ｔ１）と接地電位との間には可変容量素子７５Ｌが接続され、コイル７３の他端（端子Ｔ２）と接地電位との間には可変容量素子７５Ｒが接続されている。可変容量素子７５Ｌ及び７５Ｒの容量値は、制御電圧入力端子５１ｂに入力されるループフィルタ５２からの制御電圧に基づいて変更される。 A variable capacitance element 75L is connected between one end (terminal T1) of the coil 73 and the ground potential, and a variable capacitance element 75R is connected between the other end (terminal T2) of the coil 73 and the ground potential. . The capacitance values of the variable capacitance elements 75L and 75R are changed based on the control voltage from the loop filter 52 input to the control voltage input terminal 51b.

また、コイル７３の一端（端子Ｔ３）と接地電位との間には可変容量素子７６Ｌが接続され、コイル７３の他端（端子Ｔ４）と接地電位との間には可変容量素子７６Ｒが接続されている。可変容量素子７６Ｌ及び７６Ｒの容量値は、周波数指定入力端子５１ａに入力された周波数変更データの内容に基づいて設定される。モード指定信号ＳＳに応じて受信用設定レジスタ６１及び送信用設定レジスタ６２のいずれか一方が選択され、当該選択された側のレジスタに保持されている周波数変更データが周波数指定入力端子５１ａに入力される。周波数変更データは、デコーダ７７によって例えば二進数の「０１０１」などのデータにデコードされて可変容量素子７６Ｌ及び７６Ｒの各々に供給される。 A variable capacitor 76L is connected between one end (terminal T3) of the coil 73 and the ground potential, and a variable capacitor 76R is connected between the other end (terminal T4) of the coil 73 and the ground potential. ing. The capacitance values of the variable capacitance elements 76L and 76R are set based on the content of the frequency change data input to the frequency designation input terminal 51a. One of the reception setting register 61 and the transmission setting register 62 is selected according to the mode specification signal SS, and the frequency change data held in the selected register is input to the frequency specification input terminal 51a. The The frequency change data is decoded into data such as binary “0101” by the decoder 77 and supplied to each of the variable capacitance elements 76L and 76R.

電流源用スイッチ７９は、バイアス電流切替端子５１ｄに入力されるモード指定信号ＳＳに応じてオン／オフする。送信モードを指定するモード指定信号ＳＳが入力された場合には電流源用スイッチ７９はオンし、受信モードを指定するモード指定信号ＳＳが入力された場合には電流源用スイッチ７９はオフする。 The current source switch 79 is turned on / off according to the mode designation signal SS input to the bias current switching terminal 51d. The current source switch 79 is turned on when the mode designation signal SS for designating the transmission mode is inputted, and the current source switch 79 is turned off when the mode designation signal SS for designating the reception mode is inputted.

かかる構成により、ＶＣＯ５１は、周波数信号を生成してこれをコイル７３の一端に設けられた出力端子５１ｃにおいて出力する。ＶＣＯ５１は、バイアス電流が大となるほど高い周波数で動作できる可変周波数発振器である。第１ミクサ３２、電力増幅器４５及びプリスケーラ５５（図１）には、出力端子５１ｃにおける周波数信号が供給される。図５によって後述する形態のプリスケーラ５５を用いる場合、ＶＣＯ５１は、端子５１ｃ及び５１ｃｃを介して正逆位相の周波数信号をプリスケーラ５５に供給する。 With this configuration, the VCO 51 generates a frequency signal and outputs it at an output terminal 51 c provided at one end of the coil 73. The VCO 51 is a variable frequency oscillator that can operate at a higher frequency as the bias current increases. The frequency signal at the output terminal 51c is supplied to the first mixer 32, the power amplifier 45, and the prescaler 55 (FIG. 1). When a prescaler 55 having a form described later with reference to FIG. 5 is used, the VCO 51 supplies a frequency signal having forward and reverse phases to the prescaler 55 via terminals 51c and 51cc.

また、モード指定信号ＳＳに応じて電流源用スイッチ７９がオン／オフすることにより、電流源７４Ｒ及び／又は電流源７４Ｌによって生成されるバイアス電流が制御される。 Further, the current source switch 79 is turned on / off according to the mode designation signal SS, whereby the bias current generated by the current source 74R and / or the current source 74L is controlled.

図３は、可変容量素子７５Ｌの構成を示す図である。可変容量ダイオード８１は、アノード−カソード間に加えられる電圧に応じて静電容量が変化するダイオード（いわゆるバラクタ）である。可変容量ダイオード８１のアノード端にはコンデンサ８２及び抵抗８３がそれぞれ接続されている。可変容量ダイオード８１のアノード端には抵抗８３を介してループフィルタ５２（図１）からの信号が入力される。ループフィルタ５２からの入力信号の電圧値が大きい程、可変容量ダイオード８１の容量値は小さくなる。可変容量素子７５Ｌの端子８４は、図２における端子Ｔ１に接続される。可変容量素子７５Ｒは、可変容量素子７５Ｌと同じ構成であり、端子８４は、図２における端子Ｔ２に接続される。 FIG. 3 is a diagram illustrating a configuration of the variable capacitance element 75L. The variable capacitance diode 81 is a diode (so-called varactor) whose capacitance changes according to the voltage applied between the anode and the cathode. A capacitor 82 and a resistor 83 are connected to the anode end of the variable capacitance diode 81, respectively. A signal from the loop filter 52 (FIG. 1) is input to the anode end of the variable capacitance diode 81 via the resistor 83. The larger the voltage value of the input signal from the loop filter 52, the smaller the capacitance value of the variable capacitance diode 81. The terminal 84 of the variable capacitance element 75L is connected to the terminal T1 in FIG. The variable capacitance element 75R has the same configuration as the variable capacitance element 75L, and the terminal 84 is connected to the terminal T2 in FIG.

図４は、可変容量素子７６Ｌの構成を示す図である。トランジスタ９１、９３、９５及び９７の各々は、例えばｎＭＯＳ電界効果トランジスタである。コンデンサ９２がトランジスタ９１のソースと端子９９との間に接続され、コンデンサ９４がトランジスタ９３のソースと端子９９との間に接続され、コンデンサ９６がトランジスタ９５のソースと端子９９との間に接続され、コンデンサ９８がトランジスタ９７のソースと端子９９との間に接続されている。トランジスタ９１、９３、９５及び９７の各々のドレインは接地電位に接続されている。トランジスタ９１、９３、９５及び９７の各々のゲートには受信用設定レジスタ６１に保持されている周波数変更データ及び送信用設定レジスタ６２に保持されている周波数変更データのいずれか一方が選択的に入力される。可変容量素子７６Ｌの端子９９は、図２における端子Ｔ３に接続される。可変容量素子７６Ｒは、可変容量素子７６Ｌと同じ構成であり、端子９９は、図２における端子Ｔ４に接続される。 FIG. 4 is a diagram illustrating a configuration of the variable capacitance element 76L. Each of the transistors 91, 93, 95, and 97 is, for example, an nMOS field effect transistor. Capacitor 92 is connected between the source of transistor 91 and terminal 99, capacitor 94 is connected between the source of transistor 93 and terminal 99, and capacitor 96 is connected between the source of transistor 95 and terminal 99. , A capacitor 98 is connected between the source of the transistor 97 and the terminal 99. The drains of the transistors 91, 93, 95 and 97 are connected to the ground potential. Either the frequency change data held in the reception setting register 61 or the frequency change data held in the transmission setting register 62 is selectively input to the gates of the transistors 91, 93, 95, and 97. Is done. The terminal 99 of the variable capacitance element 76L is connected to the terminal T3 in FIG. The variable capacitance element 76R has the same configuration as the variable capacitance element 76L, and the terminal 99 is connected to the terminal T4 in FIG.

図５は、プリスケーラ５５を構成する一部のラッチ回路１００の回路図である。図５の構成は、プリスケーラ５５がＶＣＯ５１の出力端子５１ｃ及び５１ｃｃから出力周波数信号の供給を受ける場合の構成である。 FIG. 5 is a circuit diagram of a part of the latch circuits 100 constituting the prescaler 55. The configuration of FIG. 5 is a configuration in the case where the prescaler 55 receives the output frequency signal from the output terminals 51 c and 51 cc of the VCO 51.

抵抗１０１及び１０２の各々の一端は電源電圧に接続されている。抵抗１０１の他端はトランジスタ１０３のソースに接続されている。抵抗１０２の他端はトランジスタ１０４のソースに接続されている。 One end of each of the resistors 101 and 102 is connected to a power supply voltage. The other end of the resistor 101 is connected to the source of the transistor 103. The other end of the resistor 102 is connected to the source of the transistor 104.

トランジスタ１０３のソース側に設けられた端子Ｔ５、及びトランジスタ１０４のソース側に設けられた端子Ｔ６の各々からデータが出力される。ラッチ回路１００がプリスケーラ５５における最終段のラッチ回路である場合には、端子Ｔ５から出力されるデータがプリスケーラ５５による分周信号として分周器５６（図１）に出力される。ラッチ回路１００の後段に図示せぬラッチ回路が存在する場合には、端子Ｔ５及びＴ６の各々のデータは当該後段のラッチ回路に出力される。 Data is output from each of a terminal T5 provided on the source side of the transistor 103 and a terminal T6 provided on the source side of the transistor 104. When the latch circuit 100 is a final stage latch circuit in the prescaler 55, data output from the terminal T5 is output to the frequency divider 56 (FIG. 1) as a frequency-divided signal by the prescaler 55. If there is a latch circuit (not shown) at the subsequent stage of the latch circuit 100, the data at the terminals T5 and T6 are output to the latch circuit at the subsequent stage.

トランジスタ１０３のゲートはトランジスタ１０４のソースに接続されている。トランジスタ１０４のゲートはトランジスタ１０３のソースに接続されている。トランジスタ１０５のソースはトランジスタ１０３のソースに接続されている。トランジスタ１０６のソースはトランジスタ１０４のソースに接続されている。トランジスタ１０５及び１０６の各々のゲートには図示せぬ前段のラッチからのデータ又は図示せぬ最終段のラッチからのデータが入力される。 The gate of the transistor 103 is connected to the source of the transistor 104. The gate of the transistor 104 is connected to the source of the transistor 103. The source of the transistor 105 is connected to the source of the transistor 103. The source of the transistor 106 is connected to the source of the transistor 104. Data from a previous latch (not shown) or data from a final latch (not shown) is input to the gates of the transistors 105 and 106.

トランジスタ１０５及び１０６の各々のドレインは、トランジスタ１０７のソースに接続されている。トランジスタ１０３及び１０４の各々のドレインは、トランジスタ１０８のソースに接続されている。トランジスタ１０７のゲートには、ＶＣＯ５１の出力端子５１ｃからの周波数信号が入力され、トランジスタ１０８のゲートには、ＶＣＯ５１の出力端子５１ｃｃからの周波数信号が入力される。トランジスタ１０７及び１０８の各々のドレインは、電流源１０９Ｒに直接接続され、且つ電流源切替スイッチ１１０を介して電流源１０９Ｌに接続されている。電流源１０９Ｒ及び１０９Ｌは、ラッチ回路１００の動作のためのバイアス電流を生成する定電流源である。 The drains of the transistors 105 and 106 are connected to the source of the transistor 107. The drains of the transistors 103 and 104 are connected to the source of the transistor 108. A frequency signal from the output terminal 51 c of the VCO 51 is input to the gate of the transistor 107, and a frequency signal from the output terminal 51 cc of the VCO 51 is input to the gate of the transistor 108. The drains of the transistors 107 and 108 are directly connected to the current source 109R and are connected to the current source 109L via the current source changeover switch 110. The current sources 109R and 109L are constant current sources that generate a bias current for the operation of the latch circuit 100.

電流源用スイッチ１１０は、モード指定信号ＳＳに応じてオン／オフする。送信モードを指定するモード指定信号ＳＳが入力された場合には電流源用スイッチ１１０はオンし、受信モードを指定するモード指定信号ＳＳが入力された場合には電流源用スイッチ１１０はオフする。 The current source switch 110 is turned on / off in response to the mode designation signal SS. The current source switch 110 is turned on when the mode designation signal SS for designating the transmission mode is inputted, and the current source switch 110 is turned off when the mode designation signal SS for designating the reception mode is inputted.

ラッチ回路１００は、プリスケーラ５５の分周比に応じて複数段直列に接続される。例えば２分周とする場合にはラッチ回路１００は２段直列に接続されてＤフリップフロップ回路が構成される。この場合、前段のラッチ回路１００における端子Ｔ５及びＴ６からの出力データは、後段のラッチ回路１００におけるトランジスタ１０５及び１０６のゲートに入力される。後段のラッチ回路１００における端子Ｔ５及びＴ６からの出力データは、前段のラッチ回路１００におけるトランジスタ１０５及び１０６のゲートに折り返し入力される。かかるＤフリップフロップ回路の接続段数をモード指定信号ＳＳに応じて変更することにより、分周比を変更できる。 The latch circuit 100 is connected in a plurality of stages in series according to the frequency division ratio of the prescaler 55. For example, in the case of dividing by two, the latch circuit 100 is connected in two stages in series to form a D flip-flop circuit. In this case, output data from terminals T5 and T6 in the latch circuit 100 in the previous stage is input to the gates of the transistors 105 and 106 in the latch circuit 100 in the subsequent stage. Output data from the terminals T5 and T6 in the latch circuit 100 in the subsequent stage is input to the gates of the transistors 105 and 106 in the latch circuit 100 in the preceding stage. The frequency division ratio can be changed by changing the number of connection stages of the D flip-flop circuit according to the mode designation signal SS.

以下、無線通信装置１の動作について説明する。先ず、無線通信装置１内の図示せぬ例えばＣＰＵなどの制御回路から、送信モードを指定するモード指定信号ＳＳが供給された場合について説明する。 Hereinafter, the operation of the wireless communication device 1 will be described. First, a case where a mode designation signal SS for designating a transmission mode is supplied from a control circuit such as a CPU (not shown) in the wireless communication apparatus 1 will be described.

図６は、無線通信装置１の構成を送信時における周波数と共に示すブロック図である。アンテナスイッチ２０は、送信モードを指定するモード指定信号ＳＳに応じて、スイッチ接続を送信部４０及び４５の側へ切り替える。ＶＣＯ５１の電流源用スイッチ７９（図２）は、バイアス電流切替端子５１ｄに入力されるモード指定信号ＳＳに応じてオンする。プリスケーラ５５の電流源用スイッチ１００（図５）は、モード指定信号ＳＳに応じてオンする。プリスケーラ５５及び分周器５６の分周比がモード指定信号ＳＳに応じて切り替えられる。送信時における当該分周比は例えば１／２５００である。 FIG. 6 is a block diagram showing the configuration of the wireless communication device 1 together with the frequency at the time of transmission. The antenna switch 20 switches the switch connection to the transmission units 40 and 45 according to the mode designation signal SS that designates the transmission mode. The current source switch 79 (FIG. 2) of the VCO 51 is turned on in response to the mode designation signal SS input to the bias current switching terminal 51d. The current source switch 100 (FIG. 5) of the prescaler 55 is turned on in response to the mode designation signal SS. The frequency division ratios of the prescaler 55 and the frequency divider 56 are switched according to the mode designation signal SS. The frequency division ratio at the time of transmission is 1/2500, for example.

また、レジスタ切替スイッチ６３は、モード指定信号ＳＳに応じて、スイッチ接続を送信用設定レジスタ６２の側へ切り替える。ここで、コンデンサ９２、９４、９６及び９８の容量値は、それぞれ例えば１ｐＦ、２ｐＦ、４ｐＦ及び８ｐＦである。これらのコンデンサに直列に接続されたトランジスタ９１、９３、９５及び９７のオン／オフにより、端子９９と接地電位との間の容量値を１〜１５ｐＦの範囲で変更できる。 The register changeover switch 63 switches the switch connection to the transmission setting register 62 side in response to the mode designation signal SS. Here, the capacitance values of the capacitors 92, 94, 96, and 98 are, for example, 1 pF, 2 pF, 4 pF, and 8 pF, respectively. By turning on / off the transistors 91, 93, 95 and 97 connected in series to these capacitors, the capacitance value between the terminal 99 and the ground potential can be changed in the range of 1 to 15 pF.

送信用設定レジスタ６２に保持されている周波数変更データが周波数指定入力端子５１ａに入力される。周波数変更データは、デコーダ７７によって例えば二進数の「１１１０」にデコードされ、可変容量素子７６Ｌ（図２）に供給される。可変容量素子７６Ｌのトランジスタ９１、９３、９５及び９７（図４）には、論理値「１」、「１」、「１」、「０」がそれぞれ入力される。この場合、トランジスタ９１、９３及び９５はオン、トランジスタ９７はオフする。これにより、トランジスタ９１、９３及び９５に直列に接続されているコンデンサ９２、９４及び９６の一端の電位が接地電位となる。コンデンサ９２、９４及び９６がオンした場合、端子９９と接地電位との間の容量値は７ｐＦとなる。すなわち、図２のＶＣＯ５１の端子Ｔ３に７ｐＦの容量が接続される。可変容量素子７６Ｒ（図２）も同様の構成なので、図２のＶＣＯ５１の端子Ｔ４にも７ｐＦの容量が接続される。７ｐＦという比較的小さい容量がコイル７３の両端に接続されるので、ＶＣＯ５１の出力周波数信号の目標周波数は比較的高くなる。 The frequency change data held in the transmission setting register 62 is input to the frequency designation input terminal 51a. The frequency change data is decoded into, for example, binary “1110” by the decoder 77, and supplied to the variable capacitance element 76L (FIG. 2). Logic values “1”, “1”, “1”, and “0” are input to the transistors 91, 93, 95, and 97 (FIG. 4) of the variable capacitance element 76L, respectively. In this case, the transistors 91, 93 and 95 are turned on, and the transistor 97 is turned off. As a result, the potential at one end of the capacitors 92, 94 and 96 connected in series to the transistors 91, 93 and 95 becomes the ground potential. When the capacitors 92, 94, and 96 are turned on, the capacitance value between the terminal 99 and the ground potential is 7 pF. That is, a 7 pF capacitor is connected to the terminal T3 of the VCO 51 in FIG. Since the variable capacitance element 76R (FIG. 2) has the same configuration, a capacitance of 7 pF is also connected to the terminal T4 of the VCO 51 of FIG. Since a relatively small capacitance of 7 pF is connected to both ends of the coil 73, the target frequency of the output frequency signal of the VCO 51 is relatively high.

ループフィルタ５２からの入力信号は、図２の可変容量素子７５Ｌ及び７５Ｒにそれぞれ供給される。可変容量素子７５Ｌの回路は図３に示される。ループフィルタ５２からの入力信号は抵抗８３（図３）を介して可変容量ダイオード８１に供給される。当該入力信号の電圧が比較的大きい場合には、可変容量ダイオード８１の容量値は比較的小さくなる。逆に、当該入力信号の電圧が比較的小さい場合には、可変容量ダイオード８１の容量値は比較的大きくなる。ループフィルタ５２からの入力信号の電圧値は例えば０．５〜１．５Ｖの間で変動し、可変容量ダイオード８１の容量値は例えば１〜３ｐＦの間で変動する。かかる構成により、端子８４（図２における端子Ｔ１）と接地電位との間に接続される可変容量値が、ループフィルタ５２からの入力信号に応じて例えば１〜３ｐＦの間で微調整される。可変容量素子７５Ｒ（図２）も同様の構成なので、図２のＶＣＯ５１の端子Ｔ２と接地電位との間に接続される可変容量値が微調整される。 Input signals from the loop filter 52 are supplied to the variable capacitance elements 75L and 75R in FIG. A circuit of the variable capacitance element 75L is shown in FIG. An input signal from the loop filter 52 is supplied to the variable capacitance diode 81 via the resistor 83 (FIG. 3). When the voltage of the input signal is relatively large, the capacitance value of the variable capacitance diode 81 is relatively small. Conversely, when the voltage of the input signal is relatively small, the capacitance value of the variable capacitance diode 81 is relatively large. The voltage value of the input signal from the loop filter 52 varies between 0.5 and 1.5 V, for example, and the capacitance value of the variable capacitance diode 81 varies between 1 and 3 pF, for example. With this configuration, the variable capacitance value connected between the terminal 84 (terminal T1 in FIG. 2) and the ground potential is finely adjusted, for example, to 1 to 3 pF according to the input signal from the loop filter 52. Since the variable capacitance element 75R (FIG. 2) has the same configuration, the variable capacitance value connected between the terminal T2 of the VCO 51 in FIG. 2 and the ground potential is finely adjusted.

このように、可変容量素子７５Ｌ及び７５Ｒは、容量値を例えば１〜１５ｐＦの間で変更してＶＣＯ５１の周波数信号の目標周波数を比較的大きい幅で調整するのに対し、可変容量素子７６Ｌ及び７６Ｒは、容量値を例えば１〜３ｐＦの間で変更して周波数信号の周波数を微調整する。送信時には上記の如き設定により、周波数シンセサイザ５０の出力周波数信号の目標周波数が比較的大きい値（例えば２５００ＭＨｚ）に調整されると共に、ループフィルタ５２からの入力信号に応じて微調整される。 Thus, the variable capacitance elements 75L and 75R change the capacitance value between 1 to 15 pF, for example, and adjust the target frequency of the frequency signal of the VCO 51 with a relatively large width, whereas the variable capacitance elements 76L and 76R. Adjusts the frequency of the frequency signal by changing the capacitance value between 1 and 3 pF, for example. At the time of transmission, the target frequency of the output frequency signal of the frequency synthesizer 50 is adjusted to a relatively large value (for example, 2500 MHz) and finely adjusted according to the input signal from the loop filter 52 by the setting as described above.

また、モード指定信号ＳＳに応じてＶＣＯ５１に含まれる電流源切替スイッチ７９（図２）がオンし、電流源７４Ｌが接続される。また、モード指定信号ＳＳに応じて、プリスケーラ５５を構成するラッチ回路１００に含まれる電流源切替スイッチ１１０（図５）がオンし、電流源１０９Ｌが接続される。上記の通り、可変容量素子７５Ｌ〜７６Ｒにより、送信時におけるＶＣＯ５１の発振する周波数は比較的大きくなる。周波数信号の周波数が大きい程、大きい消費電力が必要になるので、電流源７４Ｌ及び１０９Ｌを接続して送信時における供給電流を比較的大きくするのである。 Further, the current source changeover switch 79 (FIG. 2) included in the VCO 51 is turned on in response to the mode designation signal SS, and the current source 74L is connected. Further, the current source changeover switch 110 (FIG. 5) included in the latch circuit 100 configuring the prescaler 55 is turned on in response to the mode designation signal SS, and the current source 109L is connected. As described above, due to the variable capacitance elements 75L to 76R, the frequency at which the VCO 51 oscillates during transmission becomes relatively large. The greater the frequency of the frequency signal, the greater the power consumption required. Therefore, the current sources 74L and 109L are connected to relatively increase the supply current during transmission.

周波数シンセサイザ５０の出力周波数信号は、変調部４０によって変調され、電力増幅器４５に供給される。電力増幅器４５は、変調信号を増幅し、これをアンテナスイッチ２０を介してアンテナ１０から無線送信する。 The output frequency signal of the frequency synthesizer 50 is modulated by the modulation unit 40 and supplied to the power amplifier 45. The power amplifier 45 amplifies the modulated signal and wirelessly transmits it from the antenna 10 via the antenna switch 20.

次に、無線通信装置１内の図示せぬ例えばＣＰＵなどの制御回路から、受信モードを指定するモード指定信号ＳＳが供給された場合について説明する。 Next, a case where a mode designation signal SS for designating a reception mode is supplied from a control circuit such as a CPU (not shown) in the wireless communication apparatus 1 will be described.

図７は、無線通信装置１の構成を受信時における周波数と共に示すブロック図である。アンテナスイッチ２０は、受信モードを指定するモード指定信号ＳＳに応じて、スイッチ接続を受信部３１〜３６の側へ切り替える。ＶＣＯ５１の電流源用スイッチ７９（図２）は、バイアス電流切替端子５１ｄに入力されるモード指定信号ＳＳに応じてオフする。プリスケーラ５５の電流源用スイッチ１００（図５）は、モード指定信号ＳＳに応じてオフする。プリスケーラ５５及び分周器５６の分周比がモード指定信号ＳＳに応じて切り替えられる。受信時における当該分周比は例えば１／２０００である。また、レジスタ切替スイッチ６３は、モード指定信号ＳＳに応じて、スイッチ接続を受信用設定レジスタ６１の側へ切り替える。 FIG. 7 is a block diagram showing the configuration of the wireless communication device 1 together with the frequency at the time of reception. The antenna switch 20 switches the switch connection to the receiving units 31 to 36 in accordance with the mode designation signal SS that designates the reception mode. The current source switch 79 (FIG. 2) of the VCO 51 is turned off in response to the mode designation signal SS input to the bias current switching terminal 51d. The current source switch 100 (FIG. 5) of the prescaler 55 is turned off in response to the mode designation signal SS. The frequency division ratios of the prescaler 55 and the frequency divider 56 are switched according to the mode designation signal SS. The frequency division ratio at the time of reception is, for example, 1/2000. Further, the register changeover switch 63 switches the switch connection to the reception setting register 61 side according to the mode designation signal SS.

受信用設定レジスタ６１に保持されている周波数変更データが周波数指定入力端子５１ａに入力される。周波数変更データは、デコーダ７７によって例えば二進数の「０１１１」にデコードされ、可変容量素子７６Ｌ（図２）に供給される。可変容量素子７６Ｌのトランジスタ９１、９３、９５及び９７（図４）には、論理値「０」、「１」、「１」、「１」がそれぞれ入力される。この場合、トランジスタ９１はオフ、トランジスタ９３、９５及び９７はオンする。これにより、トランジスタ９３、９５及び９７に直列に接続されているコンデンサ９４、９６及び９８の一端が接地電位となる。コンデンサ９４、９６及び９８の容量値がそれぞれ例えば２ｐＦ、４ｐＦ及び８ｐＦである場合、端子９９と接地電位との間の容量値は１４ｐＦとなる。すなわち、図２のＶＣＯ５１の端子Ｔ３に１４ｐＦの容量が接続される。可変容量素子７６Ｒ（図２）も同様の構成なので、図２のＶＣＯ５１の端子Ｔ４にも１４ｐＦの容量が接続される。送信時の容量（上記の例では７ｐＦ）よりも大きい例えば１４ｐＦの容量がコイル７３の両端に接続されるので、ＶＣＯ５１の出力周波数信号の目標周波数は送信時よりも小さくなる。 The frequency change data held in the reception setting register 61 is input to the frequency designation input terminal 51a. The frequency change data is decoded into, for example, binary “0111” by the decoder 77 and supplied to the variable capacitance element 76L (FIG. 2). Logic values “0”, “1”, “1”, and “1” are input to the transistors 91, 93, 95, and 97 (FIG. 4) of the variable capacitance element 76L, respectively. In this case, the transistor 91 is off and the transistors 93, 95 and 97 are on. As a result, one end of the capacitors 94, 96, and 98 connected in series to the transistors 93, 95, and 97 becomes the ground potential. When the capacitance values of the capacitors 94, 96, and 98 are 2 pF, 4 pF, and 8 pF, respectively, the capacitance value between the terminal 99 and the ground potential is 14 pF. That is, a capacitance of 14 pF is connected to the terminal T3 of the VCO 51 in FIG. Since the variable capacitance element 76R (FIG. 2) has the same configuration, a capacitance of 14 pF is also connected to the terminal T4 of the VCO 51 of FIG. Since a capacitance of 14 pF, for example, larger than the transmission capacity (7 pF in the above example) is connected to both ends of the coil 73, the target frequency of the output frequency signal of the VCO 51 is smaller than that during transmission.

ループフィルタ５２からの入力信号は、図２の可変容量素子７５Ｌ及び７５Ｒにそれぞれ供給される。可変容量素子７５Ｌの回路は図３に示される。可変容量素子７５Ｌは送信時と同様に動作する。ループフィルタ５２からの入力信号の電圧値は例えば０．５〜１．５Ｖの間で変動し、可変容量ダイオード８１の容量値は例えば１〜３ｐＦの間で変動する。端子８４（図２における端子Ｔ１）と接地電位との間に接続される可変容量値が、ループフィルタ５２からの入力信号に応じて例えば１〜３ｐＦの間で微調整される。可変容量素子７５Ｒ（図２）も同様の構成なので、図２のＶＣＯ５１の端子Ｔ２と接地電位との間に接続される可変容量値が微調整される。 Input signals from the loop filter 52 are supplied to the variable capacitance elements 75L and 75R in FIG. A circuit of the variable capacitance element 75L is shown in FIG. The variable capacitance element 75L operates in the same manner as during transmission. The voltage value of the input signal from the loop filter 52 varies between 0.5 and 1.5 V, for example, and the capacitance value of the variable capacitance diode 81 varies between 1 and 3 pF, for example. The variable capacitance value connected between the terminal 84 (terminal T1 in FIG. 2) and the ground potential is finely adjusted, for example, to 1 to 3 pF according to the input signal from the loop filter 52. Since the variable capacitance element 75R (FIG. 2) has the same configuration, the variable capacitance value connected between the terminal T2 of the VCO 51 in FIG. 2 and the ground potential is finely adjusted.

受信時には上記の如き設定により、周波数シンセサイザ５０の出力周波数信号の目標周波数が比較的小さい値（例えば２０００ＭＨｚ）に調整されると共に、ループフィルタ５２からの入力信号に応じて微調整される。 At the time of reception, the target frequency of the output frequency signal of the frequency synthesizer 50 is adjusted to a relatively small value (for example, 2000 MHz) and finely adjusted according to the input signal from the loop filter 52 by the setting as described above.

また、モード指定信号ＳＳに応じて、ＶＣＯ５１に含まれる電流源切替スイッチ７９（図２）がオフし、電流源７４Ｌが切り離される。また、モード指定信号ＳＳに応じて、プリスケーラ５５を構成するラッチ回路１００に含まれる電流源切替スイッチ１１０（図５）がオフし、電流源１０９Ｌが切り離される。上記の通り、可変容量素子７５Ｌ〜７６Ｒにより、受信時におけるＶＣＯ５１の周波数信号の目標周波数は比較的小さくなる。周波数信号の周波数が小さい程、消費電力も小さくすむので、電流源７４Ｌ及び１０９Ｌを切り離して受信時における消費電力を受信時よりも低減するのである。 Further, in response to the mode designation signal SS, the current source changeover switch 79 (FIG. 2) included in the VCO 51 is turned off, and the current source 74L is disconnected. Further, in response to the mode designation signal SS, the current source changeover switch 110 (FIG. 5) included in the latch circuit 100 configuring the prescaler 55 is turned off, and the current source 109L is disconnected. As described above, the target frequency of the frequency signal of the VCO 51 at the time of reception is relatively small due to the variable capacitance elements 75L to 76R. The smaller the frequency of the frequency signal, the smaller the power consumption. Therefore, the current sources 74L and 109L are disconnected, and the power consumption during reception is reduced compared to during reception.

アンテナ１０によって受信された無線受信信号は、アンテナスイッチ２０を介して受信信号増幅器３１に供給される。無線受信信号の周波数は例えば２５００ＭＨｚである。受信信号増幅器３１によって増幅された無線受信信号（以下、増幅受信信号と称する）は第１ミクサ３２に供給される。第１ミクサ３２には、周波数シンセサイザ５０の出力周波数信号も供給される。当該出力周波数信号の周波数は例えば２０００ＭＨｚである。 The radio reception signal received by the antenna 10 is supplied to the reception signal amplifier 31 via the antenna switch 20. The frequency of the wireless reception signal is, for example, 2500 MHz. A radio reception signal (hereinafter referred to as an amplified reception signal) amplified by the reception signal amplifier 31 is supplied to the first mixer 32. The output frequency signal of the frequency synthesizer 50 is also supplied to the first mixer 32. The frequency of the output frequency signal is 2000 MHz, for example.

第１ミクサ３２は、受信信号増幅器３１からの増幅受信信号と、周波数シンセサイザ５０の出力周波数信号とを混合し、これらの信号の周波数の差である周波数５００ＭＨｚを含む信号を出力する。 The first mixer 32 mixes the amplified reception signal from the reception signal amplifier 31 and the output frequency signal of the frequency synthesizer 50, and outputs a signal including a frequency of 500 MHz that is the difference between the frequencies of these signals.

第２ミクサ３３には、第１ミクサ３２の出力信号が供給される。また、第２ミクサ３３には、発振器３６の出力信号も供給される。当該出力信号の周波数は例えば４９８ＭＨｚである。第２ミクサ３３は、第１ミクサ３２の出力信号と、発振器３６の出力信号とを混合し、これらの信号の周波数の差である周波数２ＭＨｚを含む信号を出力する。 The output signal of the first mixer 32 is supplied to the second mixer 33. Further, the output signal of the oscillator 36 is also supplied to the second mixer 33. The frequency of the output signal is, for example, 498 MHz. The second mixer 33 mixes the output signal of the first mixer 32 and the output signal of the oscillator 36, and outputs a signal including a frequency of 2 MHz which is a difference between the frequencies of these signals.

ＩＦ回路３４は、第２ミクサ３３の出力信号に対してフィルタ処理及び信号増幅処理を施す。復調部３５は、ＩＦ回路３４によってフィルタ処理等を施された信号に対して復調処理を施して復調信号を出力する。 The IF circuit 34 performs filter processing and signal amplification processing on the output signal of the second mixer 33. The demodulator 35 performs demodulation processing on the signal that has been subjected to filter processing or the like by the IF circuit 34 and outputs a demodulated signal.

このように、本実施例による無線通信装置１は、２つのミクサ（すなわち第１ミクサ３２及び第２ミクサ３３）を備え、アンテナ１０によって受信された無線信号の周波数（例えば２５００ＭＨｚ）を段階的に減じて所望の周波数（例えば２ＭＨｚ）の復調信号を生成する。発振器３６の信号に基づいて周波数を減ずる後段のミクサ（すなわち第２ミクサ３３）を備えたことにより、受信動作時における前段のミクサ（すなわち第１ミクサ３２）への周波数シンセサイザ５０の出力信号の周波数を格段に小さくすることができる（例えば２０００ＭＨｚ）。 As described above, the wireless communication device 1 according to the present embodiment includes two mixers (that is, the first mixer 32 and the second mixer 33), and the frequency (for example, 2500 MHz) of the wireless signal received by the antenna 10 is stepwise. By subtracting, a demodulated signal having a desired frequency (for example, 2 MHz) is generated. By providing a downstream mixer (ie, the second mixer 33) that reduces the frequency based on the signal from the oscillator 36, the frequency of the output signal of the frequency synthesizer 50 to the preceding mixer (ie, the first mixer 32) during the reception operation is provided. Can be significantly reduced (for example, 2000 MHz).

仮に、本実施例とは異なり第１ミクサ３２のみを備える構成の場合に、無線信号の周波数２５００ＭＨｚを所望の周波数２ＭＨｚの信号を生成するには、受信動作時における周波数シンセサイザ５０の出力周波数信号の周波数を２４９８ＭＨｚにしなければならず、出力周波数信号の周波数を小さくできない。周波数シンセサイザの消費電力はその周波数が高いほど大きくなると考えられ、送信時と受信時ともにほぼ同じ周波数を用いる従来の無線通信装置の場合には、消費電力も送信時と受信時とでほぼ同じとなる。これに対して、本実施例による無線通信装置１は、２つのミクサを備えることにより、受信動作時における周波数シンセサイザ５０の出力信号の周波数を格段に小さくすることができる。 Unlike the present embodiment, in the case of a configuration including only the first mixer 32, in order to generate a signal having a desired frequency of 2 MHz with a frequency of 2500 MHz of the radio signal, the output frequency signal of the frequency synthesizer 50 during the receiving operation is generated. The frequency must be 2498 MHz, and the frequency of the output frequency signal cannot be reduced. The power consumption of a frequency synthesizer is considered to increase as the frequency increases, and in the case of a conventional wireless communication device that uses approximately the same frequency during transmission and reception, the power consumption is approximately the same during transmission and reception. Become. In contrast, the wireless communication device 1 according to the present embodiment includes two mixers, so that the frequency of the output signal of the frequency synthesizer 50 during the reception operation can be significantly reduced.

また、本実施例による無線通信装置１は、ＶＣＯ５１に可変容量素子７５Ｌ〜７６Ｒを備え、受信用設定レジスタ６１及び送信用設定レジスタ６２の各々が保持する周波数変更データの選択的な入力により、受信時におけるＶＣＯ５１の周波数信号の目標周波数を送信時における目標周波数よりも小さくするとともに、受信モードを指定するモード指定信号ＳＳに応じて受信時に電流源７４Ｌを切り離すことによって周波数シンセサイザ５０の消費電力を低減する。更に、プリスケーラ５５を構成するラッチ回路１００の電流源１０９Ｌについても、受信時に電流源７４Ｌを切り離すことによって周波数シンセサイザ５０の消費電力を低減する。このように、受信時における周波数シンセサイザ５０の出力周波数信号の目標周波数を小さくし、それに伴って周波数シンセサイザ５０の消費電力を小さくすることができる。 In addition, the wireless communication apparatus 1 according to the present embodiment includes variable capacitance elements 75L to 76R in the VCO 51, and receives the frequency change data held in each of the reception setting register 61 and the transmission setting register 62 by selective input. The power frequency of the frequency synthesizer 50 is reduced by making the target frequency of the frequency signal of the VCO 51 at the time smaller than the target frequency at the time of transmission and disconnecting the current source 74L at the time of reception according to the mode designation signal SS for designating the reception mode. To do. Further, the power consumption of the frequency synthesizer 50 is also reduced for the current source 109L of the latch circuit 100 constituting the prescaler 55 by disconnecting the current source 74L during reception. Thus, the target frequency of the output frequency signal of the frequency synthesizer 50 at the time of reception can be reduced, and the power consumption of the frequency synthesizer 50 can be reduced accordingly.

また、一般に無線通信装置においては受信動作時間が送信動作時間よりも長いが、本実施例による無線通信装置１は受信動作時における周波数シンセサイザ５０の消費電力を送信時よりも低減できるので、周波数シンセサイザ５０の全体の消費電力を効率的に低減させることができる。 In general, a radio communication device has a longer reception operation time than a transmission operation time, but the radio communication device 1 according to the present embodiment can reduce the power consumption of the frequency synthesizer 50 during the reception operation compared to the transmission time. The overall power consumption of 50 can be reduced efficiently.

また、一般に例えばボタン電池などで動作する近距離用の無線通信装置の場合、送信時の消費電力に対して、受信時に用いられる例えば復調部などの消費電力は比較的大きい。本実施例による無線通信装置１は、受信動作時における周波数シンセサイザ５０の消費電力を低減させるので受信動作時における電圧降下量も低減すると考えられる。それ故、無線通信装置に用いられる電池を小型化しても、電圧降下量による誤動作を引き起こさないという効果も奏する。 In general, in the case of a short-distance wireless communication apparatus that operates with, for example, a button battery, the power consumption of, for example, a demodulator used at the time of reception is relatively large compared to the power consumption at the time of transmission. The wireless communication device 1 according to the present embodiment is considered to reduce the power consumption of the frequency synthesizer 50 during the reception operation, and thus reduce the amount of voltage drop during the reception operation. Therefore, even if the battery used in the wireless communication device is downsized, there is an effect that no malfunction due to the voltage drop amount is caused.

＜変形例＞
図８は、発振器３６の代わりに４分周器３７を備えた無線通信装置１の構成を受信時における周波数と共に示すブロック図である。 <Modification>
FIG. 8 is a block diagram showing the configuration of the wireless communication apparatus 1 including the quadrature divider 37 instead of the oscillator 36 together with the frequency at the time of reception.

当該構成においては、プリスケーラ５５及び分周器５６の分周比や、受信用設定レジスタ６１の周波数変更データ及び可変容量素子７６Ｌ（図２）のコンデンサ９２、９４、９６及び９８（図４）の容量値を調整して、周波数シンセサイザ５０の出力信号の周波数を例えば１９９８．４ＭＨｚとする。 In this configuration, the frequency division ratio of the prescaler 55 and the frequency divider 56, the frequency change data of the reception setting register 61, and the capacitors 92, 94, 96 and 98 (FIG. 4) of the variable capacitance element 76L (FIG. 2). The capacitance value is adjusted so that the frequency of the output signal of the frequency synthesizer 50 is, for example, 19988.4 MHz.

第１ミクサ３２は、受信信号増幅器３１の出力信号と、周波数シンセサイザ５０の出力周波数信号とを混合して、これらの信号の周波数の差である周波数５０１．６ＭＨｚの信号を出力する。 The first mixer 32 mixes the output signal of the reception signal amplifier 31 and the output frequency signal of the frequency synthesizer 50, and outputs a signal having a frequency of 501.6 MHz, which is the difference between the frequencies of these signals.

４分周器３７は、周波数シンセサイザ５０の出力信号の周波数１９９８．４ＭＨｚの１／４の周波数４９９．６ＭＨｚの分周信号を出力する。 The four-frequency divider 37 outputs a frequency-divided signal having a frequency of 499.6 MHz, which is a quarter of the frequency 19988.4 MHz of the output signal of the frequency synthesizer 50.

第２ミクサ３３は、第１ミクサ３２からの出力信号と、発振器３６の出力分周信号とを混合して、これらの信号の周波数の差である周波数周波数２ＭＨｚの信号を出力する。 The second mixer 33 mixes the output signal from the first mixer 32 and the output frequency-divided signal of the oscillator 36, and outputs a signal having a frequency frequency of 2 MHz, which is the difference between the frequencies of these signals.

ＩＦ回路３４は第２ミクサ３３の出力信号に対してフィルタ処理等を施し、復調部３５は当該フィルタ処理等を施された信号に対して復調処理を施して復調信号を出力する。 The IF circuit 34 performs filter processing or the like on the output signal of the second mixer 33, and the demodulator 35 performs demodulation processing on the signal subjected to the filter processing or the like and outputs a demodulated signal.

このように、４分周器３７によって第２ミクサ３３への信号を生成するので、発振器３６を備えることなく、所望の例えば周波数２ＭＨｚの復調信号を生成できる。 As described above, since the signal to the second mixer 33 is generated by the quadrature divider 37, a desired demodulated signal having a frequency of 2 MHz, for example, can be generated without providing the oscillator 36.

１無線通信装置
１０アンテナ
２０アンテナスイッチ
３１受信信号増幅器（増幅段）
３２第１ミクサ
３３第２ミクサ
３４ＩＦ回路
３５復調部（復調段）
３６発振器
３７４分周器
４０変調部
４５電力増幅器
５０周波数シンセサイザ
５１ＶＣＯ
５２ループフィルタ
５３チャージポンプ
５４位相比較器
５５プリスケーラ
５６分周器
６１受信用設定レジスタ（設定データ保持部）
６２送信用設定レジスタ（設定データ保持部）
６３レジスタ切替スイッチ
７１、７２トランジスタ
７３コイル
７４Ｒ、７４Ｌ電流源
７５Ｌ、７５Ｒ、７６Ｌ、７６Ｒ可変容量素子
７７デコーダ
７９電流源用スイッチ
８１可変容量ダイオード
８２コンデンサ
８３抵抗
９２、９４、９６、９８コンデンサ
９１、９３、９５、９７トランジスタ
１００ラッチ回路
１０１、１０２抵抗
１０３〜１０８トランジスタ
１０９Ｒ、１０９Ｌ電流源
１１０電流源用スイッチ 1 Radio Communication Device 10 Antenna 20 Antenna Switch 31 Received Signal Amplifier (Amplification Stage)
32 1st mixer 33 2nd mixer 34 IF circuit 35 Demodulator (demodulation stage)
36 Oscillator 37 4 Divider 40 Modulator 45 Power Amplifier 50 Frequency Synthesizer 51 VCO
52 loop filter 53 charge pump 54 phase comparator 55 prescaler 56 frequency divider 61 setting register for receiving (setting data holding unit)
62 Setting register for transmission (setting data holding unit)
63 Register changeover switch 71, 72 Transistor 73 Coil 74R, 74L Current source 75L, 75R, 76L, 76R Variable capacitance element 77 Decoder 79 Current source switch 81 Variable capacitance diode 82 Capacitor 83 Resistor 92, 94, 96, 98 Capacitor 91, 93, 95, 97 Transistor 100 Latch circuit 101, 102 Resistors 103-108 Transistors 109R, 109L Current source 110 Current source switch

Claims

A frequency synthesizer that generates a frequency signal that is determined according to the mode designation of either the reception mode or the transmission mode, a transmission unit that wirelessly transmits a transmission signal using the frequency signal as a modulated signal, and a wireless communication using the frequency signal A wireless communication device including a receiving unit for receiving a signal,
The frequency synthesizer is
A variable frequency oscillator that generates an output frequency signal having a frequency according to a change in the control input voltage based on its own bias current;
A feedback circuit having a voltage corresponding to a phase difference between a signal obtained by dividing the output frequency signal of the variable frequency oscillator and a reference clock signal as the control input voltage,
The variable frequency oscillator includes a bias current adjusting unit that adjusts the magnitude of the bias current according to the mode designation,
The wireless communication apparatus according to claim 1, wherein the bias current adjustment unit adjusts the magnitude of the bias current to be smaller than that in the transmission mode designation according to the designation of the reception mode.

The bias current adjustment unit is connected to the generation unit via a generation unit that generates the output frequency signal, a first current source connected to the generation unit, and a switch that is turned on or off according to the mode designation. A second current source arranged to be connectable,
The wireless communication apparatus according to claim 1, wherein the switch is turned off in accordance with the mode designation for designating a reception mode, and the switch is turned on in accordance with the mode designation for designating a transmission mode.

The feedback circuit includes a frequency dividing stage whose frequency dividing ratio changes according to the mode designation,
The frequency dividing stage includes a prescaler that performs frequency division operation with a frequency division ratio determined by the mode designation, and a frequency divider that divides the frequency division output of the prescaler at a frequency division ratio determined by the mode designation. ,
The wireless communication apparatus according to claim 1, wherein the variable frequency oscillator supplies the output frequency signal to the prescaler.

The variable frequency oscillator sets a target frequency of the frequency signal low according to the mode designation specifying a reception mode, and sets a target frequency of the frequency signal high according to the mode designation specifying a transmission mode. The wireless communication apparatus according to any one of claims 1 to 3.

A setting register for reception that holds frequency change data for setting a target frequency of the frequency signal when a reception mode is specified;
A transmission setting register for holding frequency change data for setting a target frequency of the frequency signal when a transmission mode is specified;
Including
The variable frequency oscillator sets the target frequency based on the frequency change data held in the reception setting register or the transmission setting register in accordance with the mode designation. 4. The wireless communication device according to claim 1.

6. The register switching switch for connecting the variable frequency oscillator and any one of the setting register for reception and the setting register for transmission and switching the connection in accordance with the mode designation. A wireless communication device according to 1.