JP2015095846A - 固体撮像装置の駆動方法及び撮像装置 - Google Patents

Abstract

【課題】画質を向上する。【解決手段】固体撮像装置の駆動方法は、第１の水平走査期間Ｔ０〜Ｔ１において、フローティングディフュージョン部ＦＤのＦＤ電圧ＶＦＤをプリ・リセット電圧ＶＳ（ｉ−１）に設定するプリ・リセット動作と、第２の水平走査期間Ｔ１〜Ｔ３において、ＦＤ電圧ＶＦＤをリセット電圧ＶＳ（ｉ）に設定するリセット動作と、第３の水平走査期間Ｔ７〜Ｔ９において、蓄積期間において光電変換部によって生成された電荷を出力信号として出力する読み出し動作とを含む。【選択図】図８

Description

本開示は、固体撮像装置の駆動方法及び撮像装置に関する。

近年、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）及びＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）エリアイメージセンサ（以下、両者を合せてＣＭＯＳ固体撮像素子と称する）、並びにＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）エリアイメージセンサ（以下、ＣＣＤ固体撮像素子と称する）が、デジタルスチルカメラ、デジタルビデオカメラ、ネットワークカメラ、及び携帯電話用カメラ等、多岐にわたる撮像機器に用いられている。

従来の固体撮像素子は、二次元アレイ上に配置された複数の画素セルを備える。各画素セルは、半導体基板の最表面に形成された、光電変換部（フォトダイオード）と読み出し回路とを備える。このような従来の固体撮像装置では、画素セルの面積のうち光電変換部の面積が占める割合が小さいため、開口率が低下するという課題が生じていた。

この課題を解決するために、基板に形成された読み出し回路と、その読み出し回路の上部に積層された、受光した光量に応じて電荷を発生する光電変換材料とを備える積層型固体撮像装置が知られている（例えば、特許文献１参照）。

特開２０１１−５４７４６号公報

このような固体撮像装置では、画質を向上することが望まれている。

そこで、本開示は、画質を向上できる固体撮像装置の駆動方法を提供することを目的とする。

本開示の一態様に係る固体撮像装置の駆動方法は、半導体基板と、前記半導体基板上に行列状に配置された複数の画素セルとを備える固体撮像装置の駆動方法であって、前記複数の画素セルの各々は、光量に応じて電荷を生成する光電変換部と、前記電荷を蓄積するフローティングディフュージョン部と、蓄積された前記電荷に応じた出力信号を出力する読み出し回路と、前記光電変換部と前記読み出し回路とを電気的に接続する接続部とを備え、前記固体撮像装置の駆動方法は、１フレーム期間内の第１の水平走査期間において、前記フローティングディフュージョン部の電圧を第１の電圧に設定する第１のリセット動作と、前記１フレーム期間内の第２の水平走査期間において、前記フローティングディフュージョン部の電圧を第２の電圧に設定する第２のリセット動作と、前記１フレーム期間内の第３の水平走査期間において、蓄積期間において前記光電変換部によって生成された前記電荷を前記出力信号として出力する読み出し動作とを含む。

この構成によれば、該固体撮像装置の駆動方法は、第１のリセット動作と第２のリセット動作とを行うことにより、行方向のカップリングの影響を低減できる。これにより、該固体撮像装置は、行方向のカップリングに起因する画質の低下を抑制できる。このように、該固体撮像装置は、画質を向上できる。

例えば、ｉ行目（ｉは自然数）に配置された前記画素セルの前記第１のリセット動作と、（ｉ＋ａ）行目（ａは自然数）に配置された前記画素セルの前記第２のリセット動作とが同期して実施されてもよい。

例えば、ｉ行目（ｉは自然数）に配置された前記画素セルの前記第２のリセット動作が終了する前に、（ｉ＋ａ）行目（ａは自然数）に配置された前記画素セルの前記第１のリセット動作が始まってもよい。

例えば、１水平走査期間内に、ｊ行目（ｊは自然数）の前記画素セルの前記読み出し動作が実施され、（ｊ＋ｋ）行目（ｋは自然数）の前記画素セルの前記第１のリセット動作が実施され、（ｊ＋ｋ＋ｌ）行目（ｌは自然数）の前記画素セルの前記第２のリセット動作が実施されてもよい。

例えば、前記１フレーム期間において、前記複数の画素セルの各々に対して、前記第１のリセット動作が２回行われてもよい。

例えば、前記蓄積期間と、前記第１のリセット動作と前記第２のリセット動作との間の時間とが等しくてもよい。

例えば、前記第１の電圧と前記第２の電圧とが等しくてもよい。

例えば、前記固体撮像装置は、さらに、前記出力信号を前記画素セルに増幅して帰還するフィードバック回路を備え、前記読み出し回路は、前記フローティングディフュージョン部及び前記フィードバック回路に接続されたリセットトランジスタと、前記フローティングディフュージョン部に接続された出力トランジスタと、前記出力トランジスタと出力信号線との間に接続された選択トランジスタとを備え、前記第１のリセット動作において、リセットパルスに応じて前記リセットトランジスタが活性化され、前記第２のリセット動作において、前記リセットパルスに応じて前記リセットトランジスタが活性化され、且つ、セレクトパルスに応じて前記選択トランジスタが活性化されてもよい。

例えば、前記読み出し回路は、前記フローティングディフュージョン部に接続されたリセットトランジスタと、前記フローティングディフュージョン部に接続された出力トランジスタと、前記出力トランジスタと出力信号線との間に接続された選択トランジスタとを備え、前記第１のリセット動作において、リセットパルスに応じて前記リセットトランジスタが活性化され、前記第２のリセット動作において、前記リセットパルスに応じて前記リセットトランジスタが活性化されてもよい。

例えば、前記画素セルは、さらに、前記接続部と前記フローティングディフュージョン部との間に配置された転送トランジスタを備えてもよい。

また、本開示の一態様に係る撮像装置は、固体撮像装置と、前記固体撮像装置の駆動を制御する制御回路とを備える撮像装置であって、前記固体撮像装置は、半導体基板と、前記半導体基板上に行列状に配置された複数の画素セルとを備え、前記画素セルは、光量に応じて電荷を生成する光電変換部と、前記電荷を蓄積するフローティングディフュージョン部と、蓄積された前記電荷に応じた出力信号を出力する読み出し回路と、前記光電変換部と前記読み出し回路とを電気的に接続する接続部とを備え、前記制御回路は、１フレーム期間内の第１の水平走査期間において、前記フローティングディフュージョン部の電圧を第１の電圧に設定する第１のリセット動作と、前記１フレーム期間内の第２の水平走査期間において、前記フローティングディフュージョン部の電圧を第２の電圧に設定する第２のリセット動作と、前記１フレーム期間内の第３の水平走査期間において、蓄積期間において前記光電変換部によって生成された前記電荷を前記出力信号として出力する読み出し動作とを前記固体撮像装置に行わせてもよい。

例えば、前記制御回路は、前記固体撮像装置に対して、前記１フレーム期間内に実施される前記第１のリセット動作の回数を決定する第１の制御信号を出力してもよい。

例えば、前記制御回路は、前記固体撮像装置に対して、前記第１のリセット動作と前記第２のリセット動作との間隔を制御する第２の制御信号を出力してもよい。

例えば、前記制御回路は、前記固体撮像装置に対して、前記第１のリセット動作が行われる前記画素セルが配置された第１の行と、前記第２のリセット動作が行われる前記画素セルが配置された第２の行との行間隔を制御する第３の制御信号を出力してもよい。

なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ−ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラム及び記録媒体の任意な組み合わせで実現されてもよい。

本開示は、画質を向上できる固体撮像装置の駆動方法を提供できる。

第１の実施形態に係る固体撮像装置の構成を示すブロック図である。 第１の実施形態に係る固体撮像装置の変形例の構成を示すブロック図である。 第１の実施形態に係る固体撮像装置の変形例の構成を示すブロック図である。 第１の実施形態に係る画素アレイの構成を示す回路図である。 第１の実施形態に係る画素アレイの断面図である。 第１の実施形態に係る画素セルの構成を示す回路図である。 第１の実施形態に係る垂直走査回路の構成例を示す回路図である。 第１の実施形態に係る走査回路ＳＲ１の詳細を示す回路図である。 第１の実施形態に係る走査回路ＳＲ１のタイミングチャートである。 第１の実施形態に係る走査回路ＳＲ２の詳細を示す回路図である。 第１の実施形態に係る駆動方法を示すタイミングチャートである。 第１の実施形態に係るローリングシャッターと駆動方法を示すタイミングチャートである。 第１の実施形態の変形例に係る駆動方法を示すタイミングチャートである。 第１の実施形態の変形例に係る駆動方法を示すタイミングチャートである。 第１の実施形態の変形例に係る画素セルの構成を示す回路図である。 第１の実施形態に係るカラーフィルタの配置を示す図である。 第２の実施形態に係る駆動方法を示すタイミングチャートである。 第２の実施形態に係るローリングシャッターと駆動方法を示すタイミングチャートである。 第３の実施形態に係る撮像装置の構成を示すブロック図である。 参考例に係る画素アレイの断面図である。 参考例に係る画素セルの構成を示す回路図である。 参考例に係る駆動方法を示すタイミングチャートである。

以下、一般的な積層型の固体撮像装置の構成、及び、このような固体撮像装置において本発明者が見出した知見について説明する。

まず、画素セルの構成について説明する。なお、実質的に同じ構成には同一符号を付してあり、説明は省略する。

〔積層型固体撮像装置の画素構成（画素断面）〕
図１６は、参考例に係る、積層型固体撮像装置の画素部９００の構成を示す断面図である。積層型固体撮像装置の画素部９００は、基板９０１上に形成された複数の画素セルＰ（ｉ−１）から画素セルＰ（ｉ＋２）（ｉは自然数）を含む。なお、実際には、複数の画素セルは、行列状に配置されることで画素アレイを形成しているが、ここでは行方向のみを示している。

画素セルＰ（ｉ−１）から画素セルＰ（ｉ＋２）は積層型の画素セルである。それぞれの画素セルは読み出し回路９０７を有している。読み出し回路９０７は、絶縁層９０２内を貫通している接続部９０６を介して画素電極９０５に接続される。更に、読み出し回路９０７は、複数の画素セルに対して共通に形成されている光電変換材料からなる光電変換部（有機層）９０３と対向電極９０４とに電気的に接続されている。

〔画素回路構成〕
図１７は、図１６に示した画素セルＰ（ｉ）及び画素セルＰ（ｉ＋１）の読み出し回路９０７の詳細を示す図である。以下、画素セルＰ（ｉ）について説明するが、他の画素セルも同様である。

読み出し回路９０７は、光量に応じて生成された電荷量を電圧レベルに変換する容量（トランジスタのゲート容量及び拡散容量など）からなるフローティングディフュージョン部ＦＤ（以下、ＦＤと称す）と、リセット信号Ｒｓｔ（ｉ）により制御され、ＦＤの電圧（以下、ＦＤ電圧という）ＶＦＤをリセット電圧ＶＳにリセットするリセットトランジスタＲＴｒと、ＦＤ電圧ＶＦＤに相当する電圧を電流増幅して出力する出力トランジスタＧＴｒと、セレクト信号Ｓｅｌ（ｉ）により制御され、出力トランジスタＧＴｒの出力信号を出力信号線Ｌｏｕｔに出力する選択トランジスタＳＴｒとを備える。

図１８を用いて図１７の動作を簡単に説明する。以下、画素セルＰ（ｉ）及び画素セルＰ（ｉ＋１）について説明する。

［Ｔ０からＴ１：水平走査期間Ａ：無効蓄積期間］
画素セルＰ（ｉ）及び画素セルＰ（ｉ＋１）は露光状態である。このとき、光電変換部９０３により光量に応じて生成された電荷が、ＦＤの容量（以下、ＦＤ容量の値を示す際はＦＤ容量Ｃｆｄと称する）に蓄積される。これによって、露光時間の経過と共にＦＤ電圧ＶＦＤが上昇する。

［Ｔ１からＴ３：水平走査期間Ｂ：画素セルＰ（ｉ）のリセット動作］
リセット信号Ｒｓｔ（ｉ）が活性化されることで、画素セルＰ（ｉ）のリセットトランジスタＲＴｒが導通状態になる。これによって、画素セルＰ（ｉ）のＦＤ電圧ＶＦＤがＶｆｄ＿ｕ（ｉ）からリセット電圧ＶＳにリセットされる。その後リセット信号Ｒｓｔ（ｉ）が非活性状態になることで、リセットトランジスタＲＴｒは非導通状態になる。これにより、画素セルＰ（ｉ）のＦＤはＨｉ−Ｚ状態になる。Ｈｉ−Ｚ状態とは、そのノードが、電圧源等の電圧供給源に対して高インピーダンスである状態である。

［Ｔ３からＴ５：水平走査期間Ｃ：画素セルＰ（ｉ）の蓄積期間、及び画素セルＰ（ｉ＋１）のリセット動作］
画素セルＰ（ｉ）のＦＤがＨｉ−Ｚ状態であるため、光電変換部９０３で光に応じて生成された電荷がＦＤ容量Ｃｆｄに蓄積される（破線を参照）。一方、リセット信号Ｒｓｔ（ｉ＋１）が活性化されるため、画素セルＰ（ｉ＋１）のリセットトランジスタＲＴｒが導通状態になる。これによって、画素セルＰ（ｉ＋１）のＦＤ電圧ＶＦＤがＶｆｄ＿ｕ（ｉ＋１）からリセット電圧ＶＳにリセットされる。その後リセット信号Ｒｓｔ（ｉ＋１）が非活性状態になることで、リセットトランジスタＲＴｒは非導通状態になる。これにより、画素セルＰ（ｉ＋１）のＦＤはＨｉ−Ｚ状態になる。

［Ｔ５からＴ７：水平走査期間Ｄ：画素セルＰ（ｉ）及び画素セルＰ（ｉ＋１）の蓄積期間］
画素セルＰ（ｉ）には、時刻Ｔ３からＴ７までの水平走査期間Ｃ及び水平走査期間Ｄに照射された光によって、電荷量ＱｆｄがＦＤ容量Ｃｆｄに蓄積される。したがって、画素セルＰ（ｉ）のＦＤ電圧ＶＦＤは式（１）で表される値になる（破線を参照）。

ＶＦＤ＝Ｖｆｄ＿ｄ（ｉ）＝ＶＳ＋Ｑｆｄ／Ｃｆｄ ・・・（１）

［Ｔ７からＴ９：水平走査期間Ｅ：画素Ｐ（ｉ）の読み出し動作］
セレクト信号Ｓｅｌ（ｉ）が活性化することで、選択トランジスタＳＴｒが導通状態になる。これによって、式（１）で表されるＦＤ電圧ＶＦＤに相当する出力電圧が出力信号線Ｌｏｕｔに出力される。ここでは図示しないが、出力信号線Ｌｏｕｔに接続されているメモリによってＶｆｄ＿ｄ（ｉ）が保存される。

その後、リセット信号Ｒｓｔ（ｉ）が活性化されるため、画素セルＰ（ｉ）のリセットトランジスタＲＴｒが導通状態になる。これによって、画素セルＰ（ｉ）のＦＤ電圧ＶＦＤがＶＳにリセットされる。それと共に、出力信号線Ｌｏｕｔにリセット電圧ＶＳに相当する出力電圧が出力される。

固体撮像装置は、（Ｖｆｄ＿ｄ（ｉ）−ＶＳ）の演算を行うことで、光量に応じた画素データを抽出する。なお、相関ダブルサンプリング（ＣＤＳ）は一般的であるため図示はしていない。

再びセレクト信号Ｓｅｌ（ｉ）及びリセット信号Ｒｓｔ（ｉ）を非活性化されることで画素セルＰ（ｉ）の選択トランジスタＳＴｒ及びリセットトランジスタＲＴｒが非導通状態に設定される。以降の読み出し動作としては、特に記述が無い限り、水平走査期間Ｅで行われた読み出し動作を示す。

［Ｔ９以降：水平走査期間Ｆ：無効蓄積期間］
再び無効蓄積期間になり、時刻Ｔ０と同じ状態に戻る。

固体撮像装置は、以上の動作を各行に対してローリングシャッターを用いて順次実施することで、画像を電気信号である画素データに変換して読み出している。

しかしながら、図１７に示すように、積層型固体撮像装置では、（ｉ）行目の画素セルＰ（ｉ）の画素電極９０５と、（ｉ＋１）行目の画素セルＰ（ｉ＋１）の画素電極９０５との間にはカップリング容量が存在する。同様にそれぞれの画素セルの接続部９０６間にもカップリング容量が存在する。画素セルＰ（ｉ）と画素セルＰ（ｉ＋１）との間のカップリング容量がＣｐａｒ（ｉ）である場合に、図１８の［Ｔ３からＴ５：水平走査期間Ｃ］の動作を実施すると、画素セルＰ（ｉ＋１）のＦＤ電圧ＶＦＤの変動が、カップリング容量Ｃｐａｒ（ｉ）を介して、Ｈｉ−Ｚ状態である画素セルＰ（ｉ）のＦＤ電圧ＶＦＤに影響を与える。具体的には、ＦＰ電圧ＶＦＤがＶｆｄ＿ｄｉ（ｉ）からＶｆｄ＿ｄｓ（ｉ）まで低下する（実線を参照）。そのため、画素セルＰ（ｉ）を［Ｔ７からＴ９：水平走査期間Ｅ］で読み出すと、所望のＦＤ電圧ＶＦＤ＝Ｖｆｄ＿ｄ（ｉ）より低い電圧であるＶｆｄ＿ｄｒ（ｉ）が出力される（実線を参照）。

ここで、［Ｔ３からＴ５：水平走査期間Ｃ］における画素セルＰ（ｉ）のＦＤ電圧ＶＦＤの電圧低下分ΔＶＦＤ（ｉ）は、以下の式（２）で表される。

ΔＶＦＤ（ｉ）＝Ｖｆｄ＿ｄｉ（ｉ）−Ｖｆｄ＿ｆｓ（ｉ）
＝Ｃｐａｒ（ｉ）／（Ｃｆｄ（ｉ）＋Ｃｐａｒ（ｉ））・（Ｖｆｄ＿ｕ（ｉ＋１）−ＶＳ）
・・・（２）

式（２）より、以下の３つの問題が生じることが分かる。

第１に、隣接行である画素セルＰ（ｉ＋１）において、無効蓄積期間内に蓄積された電荷量によるＦＤ電圧ＶＦＤ＝Ｖｆｄ＿ｕ（ｉ＋１）が高いほど、カップリング容量Ｃｐａｒ（ｉ）を介した画素セルＰ（ｉ）のＦＤ電圧ＶＦＤの変動量ΔＶＦＤ（ｉ）は大きくなる。そのため、画素出力の値が本来所望する値とは異なってしまう。

第２に、無効蓄積期間が蓄積期間よりもはるかに長くなった場合、画素セルＰ（ｉ）の電圧低下分ΔＶＦＤ（ｉ）が大きくなるため、画素セルＰ（ｉ）のＦＤ電圧ＶＦＤがリセット電圧ＶＳより低くなる。

第３に、カップリング容量Ｃｆｄの大きさは画素列毎に異なるため、画素列毎においてＦＤ電圧ＶＦＤの変動量ΔＶＦＤ（ｉ）が異なる。これによって、固定ノイズパターンが現れる。

以上のようにカップリング容量を考慮した場合、上記の積層型固体撮像装置の読み出し駆動方法では画質を劣化させるという課題があった。

以下、本開示の実施形態について、図面を参照して詳しく説明する。なお、実質的に同一の構成には同一の符号を付し、説明は省略する。

なお、以下で説明する実施形態は、いずれも本開示の一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

（第１の実施形態）
本実施形態に係る固体撮像装置は、プリ・リセット動作とリセット動作とを行う。これにより、該固体撮像装置は、行方向のカップリングの影響を低減できるので、画質の劣化を抑制できる。

＜構成＞
図１Ａは、第１の実施形態に係る固体撮像装置１００の回路構成を示す図である。図１Ｂ及び図１Ｃはそれぞれ、第１の実施形態の変形例に係る固体撮像装置１００の回路構成を示す図である。以下、図１Ａを参照しながら構成について詳細に説明する。図１Ｂ、図１Ｃについては後述する。

画素アレイ１０１には、ｍ行ｎ列（ｍ、ｎ：自然数）のアレイ状に複数の画素セルが配置されている。以下、画素アレイ１０１のｉ行ｋ列目（ｉはｍ以下の自然数、ｋはｎ以下の自然数）に配置された画素セルＰｉｘ（ｉ）について説明する。なお、他の画素セルについても画素セルＰｉｘ（ｉ）と実質的に同じように説明できる。

固体撮像装置１００は、画素アレイ１０１の画素セルＰｉｘ（ｉ）を選択するセレクト信号Ｓｅｌ（ｉ）と、画素セルＰｉｘ（ｉ）をプリ・リセット動作時及びリセット動作時に活性化するリセット信号Ｒｓｔ（ｉ）とを生成する垂直走査回路１０２を備える。

固体撮像装置１００は、さらに、画素セルＰｉｘ（ｉ）から出力信号線Ｌｏｕｔ（ｋ）に出力された出力信号の電圧レベルに応じてリセット電圧ＶＳ（ｉ）を設定し、参照信号線Ｌｒｅｆ（ｋ）を介して画素セルＰｉｘ（ｉ）にリセット電圧ＶＳ（ｉ）を印加するフィードバック回路１０３を備える。

固体撮像装置１００は、さらに、画素アレイ１０１の各列に対応して設けられ、各列の画素セルから出力された出力信号とリセット電圧ＶＳ（ｉ）との電圧差分を求めることで各列の画素データを出力する相関ダブルサンプリング（ＣＤＳ）回路（詳細回路は図示していない）を含む信号処理回路１０４を備える。

固体撮像装置１００は、さらに、信号処理回路１０４で生成された画素データを順次転送するために、タイミングクロック信号を生成する水平走査回路１０５と、画素データを増幅することで画素信号を生成する増幅回路１０６とを備える。

固体撮像装置１００は、さらに、該固体撮像装置１００の外部に設けられた制御回路から外部信号が入力され、該外部信号に応じて、垂直走査回路１０２と、フィードバック回路１０３と、信号処理回路１０４と、水平走査回路１０５と、増幅回路１０６とを制御するコントローラ１０７を備える。ここで外部信号とはクロック信号及び制御信号等である。

なお、（ｉ）行目の画素セルを画素セルＰｉｘ（ｉ）と示した時、ａ行分だけ異なった画素セルを画素セルＰｉｘ（ｉ＋ａ）（ａ：整数）と示す。

また、ある期間に、プリ・リセット動作、リセット動作、及び読み出し動作が行われる行は異なる。例えば、ある期間において、（ｉ）行目の画素セルＰｉｘ（ｉ）が読み出し動作を行っている時に、（ｉ＋３）行目の画素セルＰｉｘ（ｉ＋３）がリセット動作を行い、（ｉ＋４）行目の画素セルＰｉｘ（ｉ＋４）がプリ・リセット動作を行う。なお、プリ・リセット動作、リセット動作、及び読み出し動作が実施される行間隔は任意である。

また、１つの水平走査期間内に、プリ・リセット動作、リセット動作、及び読み出し動作のうち２つ以上の動作が並行して実施されることは無い。１つの水平走査期間において、上記動作のいずれか１つの動作だけが行われる。水平走査期間の詳細は後述する。

また、増幅回路１０６の出力信号である画素信号がコントローラ１０７に入力され、コントローラ１０７を介して該固体撮像装置から該画素信号が外部に出力されてもよい。

＜画素アレイ＞
図２は画素アレイ１０１の詳細を示す図である。以降、図１Ａ及び図２を用いて、画素アレイ１０１について説明する。

ｋ列目に配置された画素セルＰｉｘ（ｉ−２）から画素セルＰｉｘ（ｉ＋２）で構成される画素列２０１と、画素列２０１に隣接する列に配置されている画素列２０２及び画素列２０３について着目する。以降、画素列２０１の画素セルＰｉｘ（ｉ）について説明を行うが、画素列２０１の他の画素セル及び、他の画素列についても同様である。

画素列２０１の画素セルＰｉｘ（ｉ）は、プリ・リセット動作、リセット動作及び読み出し動作を順次実施する。その際、セレクト信号Ｓｅｌ（ｉ）及びリセット信号Ｒｓｔ（ｉ）によって、これらの動作が制御される。

プリ・リセット動作では、リセット信号Ｒｓｔ（ｉ）のみが活性化する。そして、前行の画素セルＰｉｘ（ｉ−１）の出力信号に応じてフィードバック回路１０３によって設定されたリセット電圧ＶＳ（ｉ−１）が画素セルＰｉｘ（ｉ）に印加される。この動作によって、予め画素セルＰｉｘ（ｉ）を暫定的なリセット状態に設定できる。

リセット動作では、セレクト信号Ｓｅｌ（ｉ）及びリセット信号Ｒｓｔ（ｉ）が活性化する。そして、フィードバック回路１０３により設定されたリセット電圧ＶＳ（ｉ）が画素セルＰｉｘ（ｉ）に印加されることで、画素セルＰｉｘ（ｉ）がリセット状態に設定される。

読み出し動作では、セレクト信号Ｓｅｌ（ｉ）が活性化される。そして、光量に応じて生成された電荷がＦＤ電圧ＶＦＤに変換されることで得られた出力信号（光）が読み出される。その後、セレクト信号Ｓｅｌ（ｉ）及びリセット信号Ｒｓｔ（ｉ）を活性化することでフィードバック回路１０３により設定されたリセット電圧ＶＳ（ｉ）が画素セルＰｉｘ（ｉ）に印加され、リセット電圧ＶＳ（ｉ）に応じた出力信号（暗時）が読み出される。ＣＤＳ回路は、出力信号（光）と出力信号（暗時）との電圧差分を抽出することで画素データを生成する。

＜画素構成（断面図）＞
図３は、画素列２０１の断面図である。

（ｉ−２）行目から（ｉ＋２）行目に、画素セルＰｉｘ（ｉ−２）から画素セルＰｉｘ（ｉ＋２）が配置されている。それぞれの画素セルＰｉｘ（ｉ＋ａ）（ａ：整数）は、基板９０１上に行列状に配置されている。ここでいう基板９０１とは例えば半導体基板である。読み出し回路３０１上には、接続部９０６、画素電極９０５、光電変換部９０３及び対向電極９０４が配置されている。

＜画素構成（読み出し回路）＞
図４は画素セルＰｉｘ（ｉ）及び画素セルＰｉｘ（ｉ＋１）の読み出し回路３０１の詳細を示す図である。以下、画素セルＰｉｘ（ｉ）について説明するが、他の画素セルも同様である。

画素セルＰｉｘ（ｉ）の読み出し回路３０１は、フローティングディフュージョン部ＦＤと、フィードバック回路１０３に接続されたリセットトランジスタＲＴｒと、フローティングディフュージョン部ＦＤに接続された出力トランジスタＧＴｒと、出力トランジスタＧＴｒと出力信号線Ｌｏｕｔ（ｋ）との間に接続された選択トランジスタＳＴｒとを備える。

プリ・リセット動作では、リセット信号Ｒｓｔ（ｉ）が活性化されることで、リセットトランジスタＲＴｒが導通状態に設定される。また、プリ・リセット動作において、選択トランジスタを活性化させてもよい。なお、この場合、プリ・リセット動作を行う行の画素セル、及び、リセット動作を行う行の画素セルを多重選択することになるため、２画素分のノイズ及び素子バラツキの影響を考慮する必要がある。

リセット動作では、セレクト信号Ｓｅｌ（ｉ）及びリセット信号（ｉ）が活性化されることで、選択トランジスタＳＴｒ及びリセットトランジスタＲＴｒが導通状態に設定される。

読み出し動作においても、セレクト信号Ｓｅｌ（ｉ）及びリセット信号Ｒｓｔ（ｉ）が活性化されることで、選択トランジスタＳＴｒ及びリセットトランジスタＲＴｒが導通状態に設定される。

上記において、選択トランジスタＳＴｒが導通状態になることで、ＦＤ電圧ＶＦＤに応じた信号が出力トランジスタＧＴｒを介して出力信号線Ｌｏｕｔ（ｋ）に出力される。なお、フィードバック回路１０３を用いない場合は、リセット動作において、リセットトランジスタのみを活性化させてもよい。

＜垂直走査回路＞
図５は垂直走査回路１０２の一例を示している。

垂直走査回路１０２は、走査回路ＳＲ１と、走査回路ＳＲ２と、選択回路ＭＵＸとを備える。選択回路ＭＵＸは、走査回路ＳＲ１の出力信号及び走査回路ＳＲ２の出力信号のいずれかを選択して出力する。以下、（ｉ）行目についてプリ・リセット動作、リセット動作、及び読み出し動作時の上記回路の出力信号について説明するが、他の行においても同様である。

走査回路ＳＲ１は、プリ・リセット動作、及び、リセット動作に用いられる内部セレクト信号ＳＥＬ＿ＳＨ（ｉ）、及び、内部リセット信号ＲＳＴ＿ＳＨ（ｉ）を出力する。

プリ・リセット動作時には、内部リセット信号ＲＳＴ＿ＳＨ（ｉ）が活性化される。リセット動作時には、内部セレクト信号ＳＥＬ＿ＳＨ（ｉ）及び内部リセット信号ＲＳＴ＿ＳＨ（ｉ）が活性化される。

一方、走査回路ＳＲ２は、読み出し動作に用いられる読み出しセレクト信号ＳＥＬ＿ＲＤ（ｉ）及び読み出しリセット信号ＲＳＴ＿ＲＤ（ｉ）を出力する。

読み出し動作時には、読み出しセレクト信号ＳＥＬ＿ＲＤ（ｉ）及び読み出しリセット信号ＲＳＴ＿ＲＤ（ｉ）が活性化される。

選択回路ＭＵＸは、選択ブロック回路ＳＭＵＸ（ｉ）及び選択ブロック回路ＲＭＵＸ（ｉ）を備える。選択ブロック回路ＳＭＵＸ（ｉ）は、内部セレクト信号ＳＥＬ＿ＳＨ（ｉ）及び読み出しセレクト信号ＳＥＬ＿ＲＤ（ｉ）の何れかを選択し、選択した信号をセレクト信号Ｓｅｌ（ｉ）として出力する。選択ブロック回路ＲＭＵＸ（ｉ）は、内部リセット信号ＲＳＴ＿ＳＨ（ｉ）及び読み出しリセット信号ＲＳＴ＿ＲＤ（ｉ）の何れかを選択し、選択した信号をリセット信号Ｒｓｔ（ｉ）として出力する。

なお、本構成は一例であり、プリ・リセット信号を生成する走査回路とリセット信号を生成する走査回路とを分けてもよい。

＜垂直走査回路（走査回路ＳＲ１及び走査回路ＳＲ２）の詳細＞
図６Ａは走査回路ＳＲ１の回路例を示す図である。図６Ａでは、走査回路ＳＲ１が、（ｉ−１）行から（ｉ＋３）行に対応するリセットパルス回路ＳＢ１（ｉ−１）からＳＢ１（ｉ＋３）を備える例を示している。また、ここでは、リセットパルス回路ＳＢ１（ｉ）について説明するが、他のリセットパルス回路においても同様である。

リセットパルス回路ＳＢ１（ｉ）は、フリップフロップＦＦＳと複数の論理素子（ＮＡＮＤ素子：Ｎ１、Ｎ２、Ｎ３及びインバータＩ１）とを備える。

図６Ｂを用いて図２、図５及び図６Ａに示す回路の動作を簡単に説明する。ここでは、（ｉ−１）行目のリセットパルス回路ＳＢ１（ｉ−１）にスタートパルスＰＬＳ＿ＳＨが入力される場合の動作を説明する。

［時刻Ｔｂ０］
リセットパルス回路ＳＢ１（ｉ−１）のフリップフロップＦＦＳに入力されているスタートパルスＰＬＳ＿ＳＨが“Ｌ”から“Ｈ”に遷移する。なお、“Ｌ”はローレベルを意味し、“Ｈ”はハイレベルを意味する。

［時刻Ｔｂ１］
クロック信号ＣＬＫが“Ｌ”から“Ｈ”に遷移することによって、リセットパルス回路ＳＢ１（ｉ−１）のフリップフロップＦＦＳの出力パルスＱＳ（ｉ−１）が“Ｌ”から“Ｈ”に遷移する。

［時刻Ｔｂ２］
セレクトパルスＳＥＬＰ＿ＳＨが“Ｌ”から“Ｈ”に遷移することによって、内部セレクト信号ＳＥＬ＿ＳＨ（ｉ−１）が“Ｌ”から“Ｈ”に遷移する。その後、リセットパルスＲＳＴＰ＿ＳＨが“Ｌ”から“Ｈ”に遷移することで、内部リセット信号ＲＳＴ＿ＳＨ（ｉ−１）が“Ｌ”から“Ｈ”に遷移する。これによって、画素セルＰｉｘ（ｉ−１）がリセット動作を行う。

また、内部リセット信号ＲＳＴ＿ＳＨ（ｉ−１）に同期して、次行であるリセットパルス回路ＳＢ１（ｉ）の内部リセット信号ＲＳＴ＿ＳＨ（ｉ）も“Ｌ”から“Ｈ”に遷移する。これによって、画素セルＰｉｘ（ｉ−１）のリセット動作と同期して、次行である画素セルＰｉｘ（ｉ）がプリ・リセット動作を行う。

［時刻Ｔｂ３］
クロック信号ＣＬＫが“Ｌ”から“Ｈ”に遷移することによって、リセットパルス回路ＳＢ１（ｉ）の出力パルスＱＳ（ｉ）が“Ｌ”から“Ｈ”に遷移する。ここで、１水平走査期間は、リセットパルス回路ＳＢ１（ｉ−１）の出力パルスＱＳ（ｉ−１）が”Ｌ“から“Ｈ”に遷移した後、リセットパルス回路ＳＢ１（ｉ）の出力パルスＱＳ（ｉ）が”Ｌ“から“Ｈ”に遷移するまでの期間である。

［時刻Ｔｂ４］
セレクトパルスＳＥＬＰ＿ＳＨが“Ｌ”から“Ｈ”に遷移することによって、内部セレクト信号ＳＥＬ＿ＳＨ（ｉ）が“Ｌ”から“Ｈ”に遷移する。その後、リセットパルスＲＳＴＰ＿ＳＨが“Ｌ”から“Ｈ”に遷移することで、内部リセット信号ＲＳＴ＿ＳＨ（ｉ）が“Ｌ”から“Ｈ”に遷移する。この動作によって、画素セルＰｉｘ（ｉ）のリセット動作が行われる。

内部リセット信号ＲＳＴ＿ＳＨ（ｉ）に同期して次行であるリセットパルス回路ＳＢ１（ｉ＋１）の内部リセット信号ＲＳＴ＿ＳＨ（ｉ＋１）も“Ｌ”から“Ｈ”に遷移する。この動作によって、画素セルＰｉｘ（ｉ＋１）のプリ・リセット動作が行われる。

この後、クロック信号ＣＬＫが論理遷移を繰り返すことで、各行のリセットパルス回路ＳＢ１が順次活性化し、画素セルＰｉｘ（ｉ）のリセット動作に同期して画素セルＰｉｘ（ｉ＋１）のプリ・リセット動作が実施される。

なお、ここでは、画素セルＰｉｘ（ｉ）のリセット動作と、画素セルＰｉｘ（ｉ＋１）のプリ・リセット動作とが同期して実施されているが、画素セルＰｉｘ（ｉ）のリセット動作と、画素セルＰｉｘ（ｉ＋ａ）（ａは自然数）のプリ・リセット動作とが同期して実施されてもよい。

また、画素セルＰｉｘ（ｉ）のリセット動作と、画素セルＰｉｘ（ｉ＋ａ）（ａは自然数）のプリ・リセット動作とが同期して実施されてもよい。

また、画素セルＰｉｘ（ｉ）のリセット動作が終了する前に、画素セルＰｉｘ（ｉ＋ａ）（ａは自然数）のプリ・リセット動作を開始させる内部リセット信号ＲＳＴ＿ＳＨ（ｉ＋ａ）が論理生成され、画素セルＰｉｘ（ｉ＋ａ）（ａは自然数）のプリ・リセット動作が実施されてもよい。

また、フィードバック回路１０３が用いられない場合には、リセット動作時も内部セレクト信号ＳＥＬ＿ＳＨ（ｉ）が活性化される必要はなく、内部リセット信号ＲＳＴ＿ＳＨ（ｉ）のみ活性化されればよい。

図７は走査回路ＳＲ２の回路例を示す図である。図７では、走査回路ＳＲ２が、（ｉ−１）行から（ｉ＋３）行に対応するリセットパルス回路ＳＢ２（ｉ−１）からＳＢ２（ｉ＋３）を備える例を示している。

リセットパルス回路ＳＢ２（ｉ）は、フリップフロップＦＦＳと複数の論理素子（ＮＡＮＤ素子：Ｍ１，Ｍ２及びインバータＩ１、Ｉ２）とを備える。動作説明は省略するが、クロック信号ＣＬＫの論理遷移に応じて、読み出しセレクト信号ＳＥＬ＿ＲＤ（ｉ）及び読み出しリセット信号ＲＳＴ＿ＲＤ（ｉ）が順次活性化する。

なお、プリ・リセット動作において、選択トランジスタを活性化させる場合は、走査回路ＳＲ１を図７と同様の構成に変更できるため、設計及びレイアウトの工数が削減される。

＜固体撮像装置の駆動方法＞
図８は、固体撮像装置１００の画素セルＰｉｘ（ｉ）の駆動方法を示すタイミングチャートである。図８を用いて、図１Ａから図４で示される固体撮像装置１００の駆動方法を説明する。

以下、主に画素セルＰｉｘ（ｉ）について説明を行うが、他の画素セルの駆動についても同様である。なお、プリ・リセット動作、リセット動作及び読み出し動作に用いられるリセット信号Ｒｓｔ（ｉ）、及びセレクト信号Ｓｅｌ（ｉ）の生成方法に関しては、図６Ａ、図６Ｂ及び図７を用いて説明したとおりであるため、ここでは省略する。

［時刻Ｔ０：初期状態：無効蓄積期間］
画素セルＰｉｘ（ｉ）を制御するセレクト信号Ｓｅｌ（ｉ）及びリセット信号Ｒｓｔ（ｉ）は共に“Ｌ”であるため、リセットトランジスタＲＴｒ及び選択トランジスタＳＴｒは非導通状態である。そのため、光量に応じて光電変換部９０３で生成された電荷がＦＤ容量Ｃｆｄに蓄積される。

［時刻Ｔ０〜Ｔ１：水平走査期間Ａ：画素セルＰｉｘ（ｉ）のプリ・リセット動作］
画素セルＰｉｘ（ｉ−１）を制御するセレクト信号Ｓｅｌ（ｉ−１）及びリセット信号Ｒｓｔ（ｉ−１）が活性化される。画素セルＰｉｘ（ｉ−１）の出力信号が出力信号線Ｌｏｕｔ（ｋ）に出力され、フィードバック回路１０３によって参照信号線Ｌｒｅｆ（ｋ）の電圧がリセット電圧ＶＳ（ｉ−１）に設定される。リセット電圧ＶＳ（ｉ−１）は参照信号線Ｌｒｅｆ（ｋ）を介して画素セルＰｉｘ（ｉ−１）のＦＤ電圧ＶＦＤに印加される。

また、画素セルＰｉｘ（ｉ）では、画素セルＰｉｘ（ｉ−１）のリセット信号Ｒｓｔ（ｉ−１）と同期してリセット信号Ｒｓｔ（ｉ）が活性化されるため、画素セルＰｉｘ（ｉ）のリセットトランジスタＲＴｒが導通状態になる。この時、参照信号線Ｌｒｅｆ（ｋ）の電圧はリセット電圧ＶＳ（ｉ−１）である。したがって、画素セルＰｉｘ（ｉ）のＦＤ電圧ＶＦＤは、無効蓄積期間に生成された電圧Ｖｆｄ＿ｕ（ｉ）からリセット電圧ＶＳ（ｉ−１）にプリ・リセットされる。以後、（ｉ−１）行目のプリ・リセット動作に用いられるリセット電圧ＶＳ（ｉ−１）を、プリ・リセット電圧ＶＳ（ｉ−１）とも称する。

なお、フィードバック回路１０３を用いない場合、又は画素セルＰｉｘ（ｉ）のＦＤ電圧ＶＦＤのリセット電圧として一定電圧を用いる場合は、各画素セルのリセット電圧は共通電圧であるため、プリ・リセット電圧はリセット電圧と等しい。一定電圧として、例えば、外部印加電圧が用いられる場合は、図１Ｂに示すように、参照信号線Ｌｒｅｆ（ｉ）に対して外部印加電圧である一定電圧Ｖｓが印加されればよい。一定電圧として、例えば、内部生成電圧を用いる場合は、図１Ｃに示すように、参照信号線Ｌｒｅｆ（ｉ）に対してレギュレータ等の内部電圧生成回路により生成される一定電圧Ｖｓが印加されればよい。

［時刻Ｔ１〜Ｔ３：水平走査期間Ｂ：画素セルＰｉｘ（ｉ）のリセット動作］
画素セルＰｉｘ（ｉ）のセレクト信号Ｓｅｌ（ｉ）及びリセット信号Ｒｓｔ（ｉ）が順次活性化されることで、選択トランジスタＳＴｒ及びリセットトランジスタＲＴｒが導通状態になる。これによって、フィードバック回路１０３によって設定されたリセット電圧ＶＳ（ｉ）が参照信号線Ｌｒｅｆ（ｋ）を介して画素セルＰｉｘ（ｉ）のＦＤに印加されるため、ＦＤ電圧ＶＦＤが電圧Ｖｆｄ＿ｐｒ（ｉ）からリセット電圧ＶＳ（ｉ）にリセットされる。

一方、次行である画素セルＰｉｘ（ｉ＋１）のリセット信号Ｒｓｔ（ｉ＋１）もリセット信号Ｒｓｔ（ｉ）に同期して活性化されるため、画素セルＰｉｘ（ｉ＋１）のリセットトランジスタＲＴｒが導通状態になる。これによって、画素セルＰｉｘ（ｉ＋１）のＦＤ電圧ＶＦＤがＶｆｄ＿ｕ（ｉ＋１）からプリ・リセット電圧ＶＳ（ｉ）にプリ・リセットされる。

上記動作において、画素セルＰｉｘ（ｉ＋１）のＦＤ電圧ＶＦＤがＶｆｄ＿ｕ（ｉ＋１）からＶＳ（ｉ）に大きく変化しているため、画素セルＰｉｘ（ｉ＋１）と画素セルＰｉｘ（ｉ）との間のカップリング容量Ｃｐａｒ（ｉ）を介したカップリング電圧の影響が懸念される。これに対して、固体撮像装置１００は、リセット信号Ｒｓｔ（ｉ）と次行であるリセット信号Ｒｓｔ（ｉ＋１）とを重複させて活性化させることで、画素セルＰｉｘ（ｉ＋１）のＦＤ電圧ＶＦＤの変動によるカップリング電圧の影響を抑制しつつ、画素セルＰｉｘ（ｉ＋１）のＦＤ電圧ＶＦＤをプリ・リセット電圧ＶＳ（ｉ）に設定できる。

［時刻Ｔ３〜Ｔ５：水平走査期間Ｃ：画素セルＰｉｘ（ｉ）の蓄積期間］
画素セルＰｉｘ（ｉ）のセレクト信号Ｓｅｌ（ｉ）及びリセット信号Ｒｓｔ（ｉ）は非活性状態であるため、画素セルＰｉｘ（ｉ）において、光量に応じた電荷がＦＤ容量Ｃｆｄに蓄積されることでＦＤ電圧ＶＦＤが上昇する。

一方、画素セルＰｉｘ（ｉ＋１）のセレクト信号Ｓｅｌ（ｉ＋１）及びリセット信号Ｒｓｔ（ｉ＋１）が活性化されることで、画素セルＰｉｘ（ｉ＋１）のＦＤ電圧ＶＦＤが電圧Ｖｆｄ＿ｐｒ（ｉ＋１）からリセット電圧ＶＳ（ｉ＋１）にリセットされる。

ここで、リセット動作時の画素セルＰｉｘ（ｉ＋１）のＦＤ電圧ＶＦＤの電圧変動ΔＶＦＤは、画素セルＰｉｘ（ｉ＋１）がプリ・リセットされてからリセットされるまでの期間に生成された電荷に応じた電圧（Ｖｆｄ＿ｐｒ（ｉ＋１）−ＶＳ（ｉ））であり、ほぼ無視できる電圧変動量である。したがって、画素セルＰｉｘ（ｉ＋１）と画素セルＰｉｘ（ｉ）との間のカップリング容量Ｃｐａｒ（ｉ）が存在する場合でも、カップリング電圧による画素セルＰｉｘ（ｉ）のＦＤ電圧ＶＦＤの変動を抑制できる。これにより、出力データの低下及び固定パターンノイズによる画質の劣化が抑制される。

［時刻Ｔ５〜Ｔ７：水平走査期間Ｄ：画素セルＰｉｘ（ｉ）の蓄積期間］
画素セルＰｉｘ（ｉ）のセレクト信号Ｓｅｌ（ｉ）及びリセット信号Ｒｓｔ（ｉ）は非活性状態であるため、画素セルＰｉｘ（ｉ）において、光量に応じた電荷がＦＤ容量Ｃｆｄに蓄積されることでＦＤ電圧ＶＦＤが上昇する。

［時刻Ｔ７〜Ｔ９：水平走査期間Ｅ：画素セルＰｉｘ（ｉ）の読み出し動作］
画素セルＰｉｘ（ｉ）のセレクト信号Ｓｅｌ（ｉ）が活性化されることで選択トランジスタＳＴｒが導通状態になる。これにより、ＦＤ電圧ＶＦＤ＝Ｖｆｄ＿ｄ（ｉ）に対応する信号が読み出される。続いて、リセット信号Ｒｓｔ（ｉ）が活性化されることでリセットトランジスタＲＴｒが導通状態になる。その後、フィードバック回路１０３で設定されたリセット電圧ＶＳ（ｉ）がＦＤ電圧ＶＦＤに印加されることで、リセット電圧ＶＳ（ｉ）に対応する信号が出力信号線Ｌｏｕｔ（ｋ）に読み出される。読み出された２つの信号の電圧差分をＣＤＳ回路によって抽出することで画素データの読み出しが行われる。

なお、１水平走査期間は、画素セルＰｉｘ（ｉ）の選択トランジスタＳＴｒが導通状態になることにより読み出し動作が開始してから、画素セルＰｉｘ（ｉ＋１）の選択トランジスタＳＴｒが導通状態になることにより読み出し動作が開始するまでの期間である。

［時刻Ｔ９以降：無効蓄積期間］
画素セルＰｉｘ（ｉ）のセレクト信号Ｓｅｌ（ｉ）及びリセット信号Ｒｓｔ（ｉ）は非活性状態になるため、無効蓄積期間が開始する。つまり、画素セルＰｉｘ（ｉ）は時刻Ｔ０のときと実質的に同じ状態に戻る。

上記で説明したように、１フレーム期間内の水平走査期間Ａ（第１の水平走査期間）において、フローティングディフュージョン部ＦＤの電圧をプリ・リセット電圧（第１の電圧）に設定するプリ・リセット動作（第１のリセット動作）と、該１フレーム期間内の水平走査期間Ｂ（第２の水平走査期間）において、フローティングディフュージョン部ＦＤの電圧をリセット電圧（第２の電圧）に設定するリセット動作（第２のリセット動作）と、該１フレーム期間内の水平走査期間Ｅ（第３の水平走査期間）において、蓄積期間（水平走査期間Ｃ及びＤ）において光電変換部９０３によって生成された電荷に応じた出力信号を出力する読み出し動作とが実施される。また、固体撮像装置１００の各行に対してローリングシャッター動作を用いることで画素アレイ１０１全体にこの動作が実施される。

図９に画素アレイ１０１に対してローリングシャッター動作が実施された場合のプリ・リセット動作、リセット動作及び読み出し動作の推移を示す。図９に示すように、ある期間において、画素セルＰｉｘ（ｉ）が読み出し動作を実施している時、画素セルＰｉｘ（ｉ＋ａ）（ａは自然数）はリセット動作を実施しており、画素セルＰｉｘ（ｉ＋ａ＋ｂ）（ｂは自然数）はプリ・リセット動作を実施している。

なお、図９に示すＬＳは最初の行アドレスを示し、ＬＥは最後の行アドレスを示す。また、シャッター行とはシャッター動作が実施される行であり、読み出し行とは読み出し動作が実施される行である。

なお、上記動作によって、行方向の画素間カップリング容量に起因する画質劣化を抑制できる。この動作の本質の一つとして、水平走査期間Ｂにおいて、プリ・リセット動作を実施することで、画素セルＰｉｘ（ｉ）のＦＤ容量Ｃｆｄに蓄積された電荷を放出し、これによりＦＤ電圧ＶＦＤをリセット電圧ＶＳ（ｉ）に近い値に設定しておくことが挙げられる。

したがって、プリ・リセット動作時に、画素セルＰｉｘ（ｉ）のＦＤ電圧ＶＦＤに印加するプリ・リセット電圧はリセット電圧ＶＳ（ｉ）に近い電圧値であればよい。プリ・リセット電圧として、外部印加電圧又は内部生成電圧を用いてもよいし、他の異なる画素セルＰｉｘ（ｉ−ａ）（ａはｉ＞ａを満たす自然数）のリセット電圧ＶＳ（ｉ−ａ）を用いてもよい。その際には、これらの電圧をリセットトランジスタＲＴｒに直接印加してもよいし、リセットトランジスタＲＴｒと並列に配置されたプリ・リセットトランジスタを追加するとともに、プリ・リセットトランジスタを活性化するプリ・リセット信号を追加してもよい。

また、上記動作のもう一つの本質として、水平走査期間Ｃにおける画素セルＰｉｘ（ｉ）のリセット動作を活性化するリセット信号Ｒｓｔ（ｉ）が、画素セルＰｉｘ（ｉ＋１）のＦＤ電圧ＶＦＤがプリ・リセット電圧にプリ・リセットされるまで活性化していることが挙げられる。これにより、画素セルＰｉｘ（ｉ＋１）のプリ・リセットが行われるタイミングにおいて、画素セルＰｉｘ（ｉ）のＦＤはＨｉ−Ｚ状態ではないので、カップリング容量を介した、画素セルＰｉｘ（ｉ＋１）のプリ・リセット動作による画素セルＰｉｘ（ｉ）への影響を低減できる。

したがって、図１０Ａに示すように、画素セルＰｉｘ（ｉ＋１）のプリ・リセット動作を活性化するリセット信号Ｒｓｔ（ｉ＋１）は、セレクト信号Ｓｅｌ（ｉ）に同期してもよい。また、画素セルＰｉｘ（ｉ）のリセット動作が終了する前に、画素セルＰｉｘ（ｉ＋１）のプリ・リセット動作が開始されてもよい。

また、図１０Ｂに示すように、画素セルＰｉｘ（ｉ）のリセット動作が開始する前に、リセット信号Ｒｓｔ（ｉ＋１）の活性化が終了してもよい。この場合、時刻Ｔ１からＴ３までの１水平走査期間は、ｉ＋１行目においてプリ・リセット動作、リセット動作、及び読み出し動作がいずれも行われないダミー蓄積期間である。

更に、画素セルＰｉｘ（ｉ＋１）のプリ・リセット動作を活性化するリセット信号Ｒｓｔ（ｉ＋１）は水平走査期間Ｃより前の水平走査期間中に活性化されてもよい。例えば、リセット信号Ｒｓｔ（ｉ＋１）として、リセット信号Ｒｓｔ（ｉ＋ａ）が用いられてもよい。

これらの方法のいずれでも、行方向の画素セル間に形成されたカップリング容量に起因する画素データの電圧レベルの低下、及び該電圧レベルが参照電圧以下になる現象、並びに固定パターンノイズによる画質劣化を抑制することが可能である。

また、異なる水平走査期間においてプリ・リセット動作、リセット動作、及び読み出し動作が実施されることで、垂直走査回路１０２による制御信号の生成が容易になり、かつ、垂直走査回路１０２に使用されるフリップフロップ回路の増加も抑制できるため垂直走査回路１０２の回路規模の増加を抑制することができる。なお、垂直走査回路１０２を、他の構成で実施することも可能であり、回路構成はこれに限らなくてよい。

また、積層型の画素セル、及び、読み出し回路と画素電極とが導電性の接続部によって電気的に接続される画素セルにおいては行方向の画素セル間にカップリング容量が形成される。

図１１に示す画素セルＰｉｘ（ｉ）の読み出し回路３０２は、図４に示す画素セルＰｉｘ（ｉ）の読み出し回路３０１の変形例である。画素電極９０５に接続されている接続部９０６（図示せず）とフローティングディフュージョン部ＦＤとの間に転送トランジスタＴＴｒが設けられている。本構成においても、画素セルＰｉｘ（ｉ）の画素電極９０５と画素セルＰｉｘ（ｉ＋１）の画素電極９０５との間、及び、画素セルＰｉｘ（ｉ）の画素電極９０５と転送トランジスタＴＴｒとの接続部と、画素セルＰｉｘ（ｉ＋１）の画素電極９０５と転送トランジスタＴＴｒとの接続部との間にカップリング容量が発生する。しかしながら、Ｐｉｘ（ｉ）のリセット動作時に、Ｐｉｘ（ｉ＋ａ）（ｉは自然数）をプリ・リセットすることでカップリング容量間の電位差を緩和することが可能なので、画質の劣化を抑制することができる。

＜効果＞
以上のように、本実施形態に係る固体撮像装置１００は、画素セルＰｉｘ（ｉ）に対して、異なる水平走査期間でプリ・リセット動作、リセット動作、読み出し動作をローリングシャッター動作で行うことで、行方向の画素間のカップリング容量の影響を抑制できる。これにより、本実施形態では、積層型固体撮像装置の画質劣化の要因を取り除くことができる。

（第２の実施形態）
上述した参考例に係る積層型の固体撮像装置は、さらに、次のような課題も有している。すなわち、蓄積期間において、ある特定の画素セルのみに光が照射された場合、カップリング容量を介して、本来、光が照射されていない画素セルの出力信号が上昇するという混色の課題がある。第２の実施形態に係る固体撮像装置は、この混色の課題も解決することができる。

まず、混色が発生する原理を具体的に説明する。例えば、画素セルＰ（ｉ＋１）に光が照射され、画素セルＰ（ｉ）には光が照射されていないとする。画素セルＰ（ｉ＋１）には照射された光量に応じて電荷が生成されるが、カップリング容量により電荷が放出されるため、ＦＤ電圧ＶＦＤが低下する。一方、画素セルＰ（ｉ）はカップリング容量を介して電荷が生じるため、ＦＤ電圧ＶＦＤが上昇する。各画素セルの蓄積期間後のＦＤ電圧ＶＦＤを以下の式で近似的に表すことができる。

画素セルＰ（ｉ＋１）のＦＤ電圧Ｖｆｄ（ｉ＋１）は、式（３）で表される。

画素セルＰ（ｉ）のＦＤ電圧Ｖｆｄ（ｉ）は、式（４）で表される。

ここで、ｉｓｉｇ（ｉ＋１）は、画素セルＰ（ｉ＋１）に照射された光に応じて生成された電荷により読み出し回路９０７に流れる電流である。また、ｔは蓄積時間である。Ｆ［Ｖｆｄ（ｉ＋１）−Ｖｆｄ（ｉ）］はカップリング容量を介した画素間の電荷授受の関数である。

以上のように、参考例に係る固体撮像装置では、カップリング容量による混色の課題がある。

次に、本実施形態に係る固体撮像装置１００について説明する。図１２は、固体撮像装置１００に用いられるカラーフィルタを示す図であり、所謂ベイヤカラーフィルタ配列を示す。ここでは、画素セルＰｉｘ（ｉ）、及びＰｉｘ（ｉ＋２）に青色、画素セルＰｉｘ（ｉ＋１）に緑色のフィルターが用いられている。

図１３は、緑色の光のみが固体撮像装置に入射した場合の画素セルＰｉｘ（ｉ）の駆動方法を示すタイミングチャートであり、単色光を入射した場合に有効であるプリ・リセット動作に関して示している。

本実施形態に係る駆動方法は、画素セルＰｉｘ（ｉ）の蓄積期間である時刻Ｔ９からＴ１３に特徴を有する。この期間において、画素セルＰｉｘ（ｉ）のＦＤ電圧ＶＦＤは、光が照射されていないにも関わらず、画素セルＰｉｘ（ｉ）と画素セルＰｉｘ（ｉ＋１）とのカップリング容量Ｃｐａｒ（ｉ）によって時間の経過と共に上昇する。画素セルＰｉｘ（ｉ）のＦＤ電圧ＶＦＤの電圧変化量ΔＶｆｄ＿ｕｐ（ｉ）は、カップリング容量比、及び、画素セルＰｉｘ（ｉ＋１）のＦＤ電圧ＶＦＤの電圧変化量を用いて、式（５）のように近似的に示すことができる。

ここで、ｉｓｉｇ（ｉ＋１）は光電変換部９０３で生成された電荷によって生じた電流である。また、画素セルＰｉｘ（ｉ）のリセット電圧と画素セルＰｉｘ（ｉ＋１）のリセット電圧とは、同じ電圧レベルであると仮定している。

したがって、本実施形態に係る固体撮像装置１００は、画素セルＰｉｘ（ｉ）の蓄積期間後の読み出し動作時におけるＦＤ電圧ＶＦＤを、リセット電圧ＶＳ（ｉ）と同じ値に設定できるように、画素セルＰｉｘ（ｉ）の蓄積期間開始後に、画素セルＰｉｘ（ｉ）のＦＤ電圧ＶＦＤをΔＶｆｄ＿ｕｐ（ｉ）だけ低下させる。なお、本明細書において、「同じ値」とは、実質的に同じ値も含む意味である。

以下、画素セルＰｉｘ（ｉ）のＦＤ電圧ＶＦＤをΔＶｆｄ＿ｕｐ（ｉ）だけ低下させる駆動方法を簡単に説明する。

具体的には、画素セルＰｉｘ（ｉ）のプリ・リセット動作とリセット動作との間にダミー蓄積期間が設けられる。更に、画素セルＰｉｘ（ｉ）のプリ・リセット動作が連続した水平走査期間で２回（プリ・リセット動作１及びプリ・リセット動作２）実施される。これらがローリングシャッター動作で実施される。

［時刻Ｔ１からＴ３：水平走査期間Ａ］
画素セルＰｉｘ（ｉ）のリセット動作が行われ、同時に画素セルＰｉｘ（ｉ＋１）のプリ・リセット動作が行われる。これによって、画素セルＰｉｘ（ｉ）のＦＤ電圧ＶＦＤがＶＳ（ｉ）にリセットされると共に、画素セルＰｉｘ（ｉ＋１）のＦＤ電圧ＶＦＤがＶＳ（ｉ）にプリ・リセットされる。

［時刻Ｔ３からＴ５：水平走査期間Ｂ］
画素セルＰｉｘ（ｉ）はダミー蓄積期間であるが、青色の光は照射されていないため、画素セルＰｉｘ（ｉ＋１）とのカップリング容量による電圧上昇のみが生じる。一方、画素セルＰｉｘ（ｉ＋１）は、リセット電圧ＶＳ（ｉ＋１）にリセットされる。

［時刻Ｔ５からＴ７：水平走査期間Ｃ］
画素セルＰｉｘ（ｉ）、及び画素セルＰｉｘ（ｉ＋１）は共にダミー蓄積期間である。画素セルＰｉｘ（ｉ＋１）には緑色の光が照射されているため、画素セルＰｉｘ（ｉ＋１）のＦＤ電圧ＶＦＤが上昇する。

［時刻Ｔ７からＴ９：水平走査期間Ｄ］
画素セルＰｉｘ（ｉ）がリセット動作を実施し、ＦＤ電圧ＶＦＤがＶＳ（ｉ）になる。

［時刻Ｔ９からＴ１１：水平走査期間Ｅ］
画素セルＰｉｘ（ｉ）は蓄積期間であり、画素セルＰｉｘ（ｉ＋１）のＦＤ電圧ＶＦＤの変動量に依存して、画素セルＰｉｘ（ｉ）のＦＤ電圧ＶＦＤも上昇する。

一方、ダミー蓄積期間後の画素セルＰｉｘ（ｉ＋１）のＦＤ電圧ＶＦＤ＝Ｖｆｄ＿ｐｒ（ｉ＋１）は式（６）のような近似式で表すことができる。

但しカップリングによる電荷量はＦＤ容量Ｃｆｄ（ｉ＋１）に蓄積された電荷量より十分小さいと仮定している。

画素セルＰｉｘ（ｉ）が蓄積状態にあるときに、画素セルＰｉｘ（ｉ＋１）のＦＤ電圧ＶＦＤ＝Ｖｆｄ＿ｐｒ（ｉ＋１）がＶＳ（ｉ＋１）にリセットされる。この時の画素セルＰｉｘ（ｉ）のＦＤ電圧ＶＦＤの低下分ΔＶｆｄ＿ｄｗｎ（ｉ）は、式（２）及び式（６）を用いて、式（７）のように近似して表すことができる。

したがって、ΔＶｆｄ＿ｕｐ（ｉ）−ΔＶｆｄ＿ｄｗｎ（ｉ）を“０”に近づけることで、画素セルＰｉｘ（ｉ）のＦＤ電圧ＶＦＤをリセット電圧ＶＳ（ｉ）に設定することが可能である。これにより、混色現象を抑制できる。

図１４は、固体撮像装置１００の画素アレイに対して、プリ・リセット動作（プリ・リセット動作１及びプリ・リセット動作２）、リセット動作及び読み出し動作をローリングシャッターによって実施した例を示す図である。

画素セルＰｉｘ（ｉ）において、プリ・リセット動作とリセット動作との間にダミー蓄積期間が設けられている。

ここで、ΔＶｆｄ＿ｕｐ（ｉ）−ΔＶｆｄ＿ｄｗｎ（ｉ）＝０ を満足するように、蓄積期間の長さである蓄積時間と、ダミー蓄積期間の長さであるダミー蓄積時間とを設定する。例えば、蓄積時間とダミー蓄積時間とは等しい。

なお、蓄積時間とダミー蓄積時間とは必ずしも等しくなくてもよく、カップリング現象による混色が無視できる程度に夫々の時間が設定されてもよい。

また、上記動作を実現する垂直走査回路１０２の構成としては、図６Ａに示す走査回路ＳＲ１を用いてプリ・リセット動作１及びプリ・リセット動作２を行い、図７に示す走査回路ＳＲ２を１つ追加することで当業者であれば容易に実現することができる。当然、他の構成でも可能である。

また、蓄積時間は、被写照度等によって一義的に決められる時間であり、蓄積時間を決定するための信号が外部制御信号として固体撮像装置１００に入力される。したがって、固体撮像装置１００は、この外部制御信号を利用することで、ダミー蓄積時間を決定することも可能である。

なお、蓄積時間とダミー蓄積時間との関係は混色現象のみを抑制する場合には、同等の時間であることが望ましいが、単色光から複数の色が混在した光に変わった場合、カップリング容量に起因する固定パターンノイズ等の抑制も考慮して、蓄積時間よりダミー蓄積時間を短く設定することも考えられる。

上記によって、単色光、又は光の３原色のいずれかの光量が低い場合に顕著である混色現象を抑制することができる。

（第３の実施形態）
積層型固体撮像装置の画素セル間に形成されるカップリング容量Ｃｆｄに起因する劣化を抑制するために、第１の実施形態では画素セルＰｉｘ（ｉ）に対して、異なる水平走査期間においてプリ・リセット動作、リセット動作、及び読み出し動作を実施する方法とその効果を述べた。また、第２の実施形態ではプリ・リセット動作１及びプリ・リセット動作２の２回のプリ・リセット動作を行い、更にプリ・リセット動作２とリセット動作との間にダミー蓄積期間を設ける方法を述べた。

ここでは、上記２つの実施形態を、ユーザーが選択する撮影モードによって切り替える方法について述べる。

図１５は、本実施形態に係る撮像装置４００の構成を示す図である。撮像装置４００は、ユーザーインターフェース４０１と、制御回路４０２と、固体撮像装置４０３とを備える。

ユーザーインターフェース４０１は、ユーザーにより設定された撮影モード、及びマニュアル又は自動設定により設定された露光時間を取得し、ユーザー設定信号（Ｓｉｇ（制御信号）、Ｓｉｇ（撮影モード）、及びＳｉｇ（露光量設定））を生成する。

制御回路４０２は、第１の実施形態及び第２の実施形態に係る駆動方法を実行する。さらに、制御回路４０２は、ユーザーインターフェース４０１によって生成されたユーザー設定信号（Ｓｉｇ（制御信号）、Ｓｉｇ（撮影モード）、及びＳｉｇ（露光量設定））を用いて、制御信号（Ｓｉｇ（ＣＬＫ、制御信号）、Ｓｉｇ（露光時間）、Ｓｉｇ（プリ・リセット）、Ｓｉｇ（ダミー蓄積期間））を生成し、該制御信号を固体撮像装置４０３に出力する。固体撮像装置４０３は、該制御信号に応じて光情報を電気信号に変換する。

ユーザーインターフェース４０１によって撮影モードが設定されると、ユーザー設定信号であるＳｉｇ（撮影モード）が活性化する。制御回路４０２は、Ｓｉｇ（撮影モード）に応じて混色現象抑制の有無を判断し、Ｓｉｇ（撮影モード）に応じて１フレーム期間内に実施されるプリ・リセット動作の回数を決定する。そして、制御回路４０２は、固体撮像装置４０３に対して、１フレーム期間内に実施されるプリ・リセット動作（第１のリセット動作）の回数を決定する第１の制御信号であるＳｉｇ（プリ・リセット）を出力する。

プリ・リセット動作の回数が１回であれば、プリ・リセット動作の次の水平走査期間でリセット動作が行われてもよいし、カップリング容量の影響が少なければ、プリ・リセット動作から数水平走査期間をあけてリセット動作が行われてもよい。プリ・リセット動作の回数が２回であれば、Ｓｉｇ（ダミー蓄積期間）が適宜設定され、リセット動作が実施されればよい。

また、制御回路４０２は、Ｓｉｇ（ダミー蓄積期間）によって、プリ・リセット動作（第１のリセット動作）とリセット動作（第２のリセット動作）との間隔を制御する。つまり、制御回路４０２は、固体撮像装置４０３に対して、該間隔を制御する第２の制御信号であるＳｉｇ（ダミー蓄積期間）を出力する。例えば、Ｓｉｇ（ダミー蓄積期間）が「０」であれば、該間隔が０水平走査期間に設定される。この場合、プリ・リセット動作後、すぐにリセット動作が行われる。Ｓｉｇ（ダミー蓄積期間）が「１」であれば、該間隔が１水平走査期間に設定される。この場合、プリ・リセット動作後、１水平走査期間あけてリセット動作が行われる。

制御回路４０２は、さらに、プリ・リセット動作（第１のリセット動作）が行われる画素セルが配置された第１の行と、リセット動作が行われる画素セルが配置された第２の行との行間隔を制御する。つまり、制御回路４０２は、固体撮像装置４０３に対して、該行間隔を制御する第３の制御信号を出力する。

また、ダミー蓄積期間の値にＳｉｇ（露光時間）が用いられてもよい。

以上によって、撮像装置４００は、ユーザーが撮影したいモードに最適な画素間カップリング容量対策を実施することができるので、適切な画質を得ることが可能である。

以上、本開示の実施形態に係る固体撮像装置及び撮像装置について説明したが、本開示は、この実施形態に限定されるものではない。

また、上記実施形態に係る固体撮像装置又は撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。

また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。

また、上記各実施形態において、各構成要素は、専用のハードウェアで構成されるか、各構成要素に適したソフトウェアプログラムを実行することによって実現されてもよい。各構成要素は、ＣＰＵまたはプロセッサなどのプログラム実行部が、ハードディスクまたは半導体メモリなどの記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。

また、上記断面図において、各構成要素は、模式的に記載されている場合がある。例えば、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本開示に含まれる。

同様に、上記タイミングチャートにおいて、信号波形は模式的に記載されている場合がある。

また、上記回路図に示す回路構成は、一例であり、本開示は上記回路構成に限定されない。つまり、上記回路構成と同様に、本開示の特徴的な機能を実現できる回路も本開示に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、又は容量素子等の素子を接続したものも本開示に含まれる。言い換えると、上記実施形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、該２つの端子（ノード）が、素子を介して接続される場合も含む。

また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本開示を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本開示を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。

また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。

以上、一つまたは複数の態様に係る固体撮像装置及び撮像装置について、実施形態に基づいて説明したが、本開示は、この実施形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施形態に施したものや、異なる実施形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。

本開示は、固体撮像装置に適用できる。また、本開示は、デジタルスチルカメラ及びデジタルビデオカメラ等の撮像装置に適用できる。

１００、４０３ 固体撮像装置
１０１ 画素アレイ
１０２ 垂直走査回路
１０３ フィードバック回路
１０４ 信号処理回路
１０５ 水平走査回路
１０６ 増幅回路
１０７ コントローラ
２０１、２０２、２０３ 画素列
３０１、３０２、９０７ 読み出し回路
４００ 撮像装置
４０１ ユーザーインターフェース
４０２ 制御回路
９００ 画素部
９０１ 基板
９０２ 絶縁層
９０３ 光電変換部
９０４ 対向電極
９０５ 画素電極
９０６ 接続部
ＦＤ フローティングディフュージョン部
ＦＦＳ フリップフロップ
ＧＴｒ 出力トランジスタ
ＭＵＸ 選択回路
ＲＴｒ リセットトランジスタ
ＳＲ１、ＳＲ２ 走査回路
ＳＴｒ 選択トランジスタ
ＴＴｒ 転送トランジスタ

Claims (14)

1. 半導体基板と、前記半導体基板上に行列状に配置された複数の画素セルとを備える固体撮像装置の駆動方法であって、
   前記複数の画素セルの各々は、
   光量に応じて電荷を生成する光電変換部と、
   前記電荷を蓄積するフローティングディフュージョン部と、
   蓄積された前記電荷に応じた出力信号を出力する読み出し回路と、
   前記光電変換部と前記読み出し回路とを電気的に接続する接続部とを備え、
   前記固体撮像装置の駆動方法は、
   １フレーム期間内の第１の水平走査期間において、前記フローティングディフュージョン部の電圧を第１の電圧に設定する第１のリセット動作と、
   前記１フレーム期間内の第２の水平走査期間において、前記フローティングディフュージョン部の電圧を第２の電圧に設定する第２のリセット動作と、
   前記１フレーム期間内の第３の水平走査期間において、蓄積期間において前記光電変換部によって生成された前記電荷を前記出力信号として出力する読み出し動作とを含む
   固体撮像装置の駆動方法。
2. ｉ行目（ｉは自然数）に配置された前記画素セルの前記第１のリセット動作と、（ｉ＋ａ）行目（ａは自然数）に配置された前記画素セルの前記第２のリセット動作とが同期して実施される
   請求項１に記載の固体撮像装置の駆動方法。
3. ｉ行目（ｉは自然数）に配置された前記画素セルの前記第２のリセット動作が終了する前に、（ｉ＋ａ）行目（ａは自然数）に配置された前記画素セルの前記第１のリセット動作が始まる
   請求項１に記載の固体撮像装置の駆動方法。
4. １水平走査期間内に、
   ｊ行目（ｊは自然数）の前記画素セルの前記読み出し動作が実施され、
   （ｊ＋ｋ）行目（ｋは自然数）の前記画素セルの前記第１のリセット動作が実施され、
   （ｊ＋ｋ＋ｌ）行目（ｌは自然数）の前記画素セルの前記第２のリセット動作が実施される
   請求項１〜３のいずれか１項に記載の固体撮像装置の駆動方法。
5. 前記１フレーム期間において、前記複数の画素セルの各々に対して、前記第１のリセット動作が２回行われる
   請求項１〜４のいずれか１項に記載の固体撮像装置の駆動方法。
6. 前記蓄積期間と、前記第１のリセット動作と前記第２のリセット動作との間の時間とが等しい
   請求項１〜５のいずれか１項に記載の固体撮像装置の駆動方法。
7. 前記第１の電圧と前記第２の電圧とが等しい
   請求項１〜６のいずれか１項に記載の固体撮像装置の駆動方法。
8. 前記固体撮像装置は、さらに、前記出力信号を前記画素セルに増幅して帰還するフィードバック回路を備え、
   前記読み出し回路は、
   前記フローティングディフュージョン部及び前記フィードバック回路に接続されたリセットトランジスタと、
   前記フローティングディフュージョン部に接続された出力トランジスタと、
   前記出力トランジスタと出力信号線との間に接続された選択トランジスタとを備え、
   前記第１のリセット動作において、リセットパルスに応じて前記リセットトランジスタが活性化され、
   前記第２のリセット動作において、前記リセットパルスに応じて前記リセットトランジスタが活性化され、且つ、セレクトパルスに応じて前記選択トランジスタが活性化される
   請求項１〜７のいずれか１項に記載の固体撮像装置の駆動方法。
9. 前記読み出し回路は、
   前記フローティングディフュージョン部に接続されたリセットトランジスタと、
   前記フローティングディフュージョン部に接続された出力トランジスタと、
   前記出力トランジスタと出力信号線との間に接続された選択トランジスタとを備え、
   前記第１のリセット動作において、リセットパルスに応じて前記リセットトランジスタが活性化され、
   前記第２のリセット動作において、前記リセットパルスに応じて前記リセットトランジスタが活性化される
   請求項１〜７のいずれかに記載の固体撮像装置の駆動方法。
10. 前記画素セルは、さらに、前記接続部と前記フローティングディフュージョン部との間に配置された転送トランジスタを備える
    請求項１〜９のいずれか１項に記載の固体撮像装置の駆動方法。
11. 固体撮像装置と、
    前記固体撮像装置の駆動を制御する制御回路とを備える撮像装置であって、
    前記固体撮像装置は、
    半導体基板と、
    前記半導体基板上に行列状に配置された複数の画素セルとを備え、
    前記画素セルは、
    光量に応じて電荷を生成する光電変換部と、
    前記電荷を蓄積するフローティングディフュージョン部と、
    蓄積された前記電荷に応じた出力信号を出力する読み出し回路と、
    前記光電変換部と前記読み出し回路とを電気的に接続する接続部とを備え、
    前記制御回路は、
    １フレーム期間内の第１の水平走査期間において、前記フローティングディフュージョン部の電圧を第１の電圧に設定する第１のリセット動作と、
    前記１フレーム期間内の第２の水平走査期間において、前記フローティングディフュージョン部の電圧を第２の電圧に設定する第２のリセット動作と、
    前記１フレーム期間内の第３の水平走査期間において、蓄積期間において前記光電変換部によって生成された前記電荷を前記出力信号として出力する読み出し動作とを前記固体撮像装置に行わせる
    撮像装置。
12. 前記制御回路は、前記固体撮像装置に対して、前記１フレーム期間内に実施される前記第１のリセット動作の回数を決定する第１の制御信号を出力する
    請求項１１に記載の撮像装置。
13. 前記制御回路は、前記固体撮像装置に対して、前記第１のリセット動作と前記第２のリセット動作との間隔を制御する第２の制御信号を出力する
    請求項１１又は１２に記載の撮像装置。
14. 前記制御回路は、前記固体撮像装置に対して、前記第１のリセット動作が行われる前記画素セルが配置された第１の行と、前記第２のリセット動作が行われる前記画素セルが配置された第２の行との行間隔を制御する第３の制御信号を出力する
    請求項１１〜１３のいずれか１項に記載の撮像装置。

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