JP2015095823A - ネットワーク装置、バッファ制御装置及びバッファ制御方法 - Google Patents

ネットワーク装置、バッファ制御装置及びバッファ制御方法 Download PDF

Info

Publication number
JP2015095823A
JP2015095823A JP2013235247A JP2013235247A JP2015095823A JP 2015095823 A JP2015095823 A JP 2015095823A JP 2013235247 A JP2013235247 A JP 2013235247A JP 2013235247 A JP2013235247 A JP 2013235247A JP 2015095823 A JP2015095823 A JP 2015095823A
Authority
JP
Japan
Prior art keywords
buffer
state
input
power saving
packet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013235247A
Other languages
English (en)
Inventor
郁夫 斉藤
Ikuo Saito
郁夫 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
O F NETWORKS CO Ltd
Oki Electric Industry Co Ltd
Original Assignee
O F NETWORKS CO Ltd
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by O F NETWORKS CO Ltd, Oki Electric Industry Co Ltd filed Critical O F NETWORKS CO Ltd
Priority to JP2013235247A priority Critical patent/JP2015095823A/ja
Publication of JP2015095823A publication Critical patent/JP2015095823A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Communication Control (AREA)
  • Small-Scale Networks (AREA)

Abstract

【課題】 他の特性を損なわずにバッファ制御の低消費電力化を実現できるバッファ制御装置を提供する。
【解決手段】 内部バッファと省電力モードを有する外部バッファとで入力パケットをバッファリングするバッファ制御装置に関する。バッファリング態様は2態様である。内部バッファだけを用いる態様では、入力段のFIFOメモリからのパケットを内部バッファに直接入力させ、この際、外部バッファを省電力モードにする。内部バッファ及び外部バッファを同時に用いる態様では、FIFOメモリからのパケットを省電力モードが解除されている外部バッファに入力させ、外部バッファから読み出されたパケットを内部バッファに入力させる。内部バッファ、外部バッファ及びFIFOメモリの蓄積量を監視して、2つの態様間で適宜遷移させる。
【選択図】 図1

Description

本発明は、ネットワーク装置、バッファ制御装置及びバッファ制御方法に関し、例えば、PON(Passive Optical Network:受動光ネットワーク)システムにおけるONU(Optical Network Unit:加入者側光回線終端装置)の下りバッファに対するバッファ制御に適用し得るものである。
ネットワーク装置は、入力側に対して出力側のインタフェースが低速な場合には、大容量のフレームバッファが必要になる。一般に、フレームバッファの実装方法としては、外付けメモリを用いる方法がある(非特許文献1)。外付けメモリを実装する場合(以後、外部バッファと呼称する)、特定用途向けLSI(Large Scale Integrated circuit)内に専用の制御回路と入出力ピンが必要になるため、特定用途向けLSIにメモリを内蔵する場合(以降、内部バッファと呼ぶ)に比較して、消費電力が大きい。このため、ネットワーク装置の消費電力を低く抑えるため、外部バッファを消費電力の小さい内部バッファに置き換えることが有効である。しかし、大容量のバッファを特定用途向けLSI内部の内蔵メモリとして実装すると、特定用途向けLSIのチップ面積が増大し、特定用途向けLSIの製造コストが上昇する。
大容量のバッファが必要なネットワーク装置では、特定用途向けLSIのチップ面積の増大を抑えながら、バッファの消費電力を削減するために、小容量の内部バッファと、大容量の外部バッファの両方を備え、低消費電力を実現する方法が、特許文献1により提案されている。
また、多重データに対して小容量バッファ制御を行うバッファ制御部と、多重データに対して大容量バッファ制御を行うQoS(Quality of Service)バッファ制御部の2つのバッファ制御部を備え、トラヒック状態をそれぞれモニタして、いずれかのバッファ制御部を選択し、小容量のバッファ制御中は、QoSバッファ制御部をパワーダウンさせ、低消費電力を実現する方法が、特許文献2により提案されている。
特開2012−44511号公報 特開2011−259078号公報
"PAS6201 Product Brief"、PMC−Sierra発行;「PAS6201」はPMC−Sierra社製のFTTH向けシステム・オン・チップ
しかしながら、従来技術には、以下のような課題がある。
特許文献1及び特許文献2の記載技術では、内部バッファ又は小容量のバッファ制御部と、外部バッファ又は大容量のQoSバッファ制御部では、特定用途向けLSI内部の内蔵メモリと、外付けメモリのアクセスレイテンシの違いから、各バッファからのパケットの読み出しと書き込みのレイテンシが異なり、バッファ切替処理中の読み出し制御が複雑になると考えられる。
例えば、特許文献1の記載技術では、バッファ蓄積量が第2の閾値を下回り、入力パケットの蓄積先が内部バッファに切り替わった後、出力ポートが、例えば、PAUSEフレームを受け取るなどして送信一時停止状態となり、かつ、バッファ蓄積量が第1の閾値を上回り、外部バッファに未出力の古いパケットと新しく入力されたパケットが混在した場合に、パケットの出力順序が保たれなくなったり、パケットの廃棄が発生したりする可能性がある。
本発明は、以上のような課題に鑑みてなされたもので、その目的は、他の特性を損なうことなく、バッファ制御の低消費電力化を実現できるネットワーク装置、バッファ制御装置及びバッファ制御方法を提供することにある。
第1の本発明は、第2のバッファと、上記第2のバッファより蓄積容量が大きいと共に省電力モードを有する第1のバッファとを備え、入力パケットをバッファリングするバッファ制御装置において、(1)上記第1又は上記第2のバッファへ転送する前の入力パケットを一時的に蓄積する一時蓄積部と、(2)第1の転送先バッファ制御信号に基づき、上記一時蓄積部に蓄積された入力パケットを上記第1のバッファに与えるか、若しくは、上記第1のバッファにパケットを入力させない第1のバッファ入力選択部と、(3)第2の転送先バッファ制御信号に基づき、上記一時蓄積部に蓄積された入力パケットを上記第2のバッファに与えるか、若しくは、上記第1のバッファから読み出されたパケットを上記第2のバッファに与える第2のバッファ入力選択部と、(4)上記第1及び第2のバッファを共に用いたバッファリングが適切な第1の状態と、上記第2のバッファのみのバッファリングが適切な第2の状態との一方をとる現状状態を管理し、上記一時蓄積部、上記第1のバッファ及び又は上記第2のバッファの蓄積量に基づき、現状状態から他方の状態への遷移が必要かを判別し、上記第1の状態である現状状態から上記第2の状態への遷移が必要となったときに、このとき用の上記第1及び第2の転送先バッファ制御信号を形成すると共に、上記第1のバッファにおける省電力モードをオンに制御し、上記第1の状態への遷移が必要となったときに、このとき用の上記第1及び第2の転送先バッファ制御信号を形成すると共に、上記第1のバッファにおける省電力モードをオフに制御する省電力・バッファ選択制御部とを有することを特徴とする。
第2の本発明は、バッファを備えてパケットのバッファリングを制御するバッファ制御装置を有するネットワーク装置において、上記バッファ制御装置として、第1の本発明のバッファ制御装置を適用したことを特徴とする。
第3の本発明は、第2のバッファと、上記第2のバッファより蓄積容量が大きいと共に省電力モードを有する第1のバッファと、上記第1又は上記第2のバッファへ転送する前の入力パケットを一時的に蓄積する一時蓄積部とを利用して入力パケットのバッファリングするバッファ制御方法において、(1)上記第2のバッファのみを用いたバッファリングを行っている第2の状態時に、(1−1)上記一時蓄積部に蓄積された入力パケットを上記第2のバッファに与えると共に、上記第1のバッファにおける省電力モードをオンに制御し、(1−2)上記第2のバッファの蓄積量に基づき、現状の第2の状態から、上記第1及び第2のバッファを共に用いたバッファリングが適切な第1の状態への遷移が必要となったか確認し、(1−3)上記第1の状態への遷移が必要となったときに、上記第1のバッファにおける省電力モードをオフに制御し、上記一時蓄積部に蓄積された入力パケットを上記第1のバッファに入力させ、上記第1のバッファから読み出されたパケットを上記第2のバッファに入力させるように切り替え、(2)上記第1の状態時に、(2−1)上記第1のバッファ、上記第2のバッファ及び上記一時蓄積部の蓄積量に基づき、現状の第1の状態から、上記第2の状態への遷移が必要となったか確認し、(2−2)上記第2の状態への遷移が必要となったときに、上記一時蓄積部に蓄積された入力パケットを上記第2のバッファに入力させるように切り替えると共に、上記第1のバッファにおける省電力モードをオンに制御することを特徴とする。
本発明によれば、他の特性を損なうことなく、バッファ制御の低消費電力化を実現できるネットワーク装置、バッファ制御装置及びバッファ制御方法を提供できる。
実施形態のバッファ制御装置の構成を示すブロック図である。 実施形態のバッファ制御装置における省電力モード有効時の入力パケットの流れを示す説明図である。 実施形態のバッファ制御装置における外部バッファに係る各種状態間の遷移を示す状態遷移図である。 実施形態のバッファ制御装置における外部バッファの管理状態がインユース状態の場合における入力パケットの流れを示す説明図である。 実施形態のバッファ制御装置における外部バッファの省電力モード無効から有効への遷移中のパケット転送の流れ(ケース1)を示す説明図である。 実施形態のバッファ制御装置における外部バッファの省電力モード無効から有効への遷移中のパケット転送の流れ(ケース2)を示す説明図である。
(A)主たる実施形態
以下、本発明によるネットワーク装置、バッファ制御装置及びバッファ制御方法の一実施形態を、図面を参照しながら説明する。
実施形態のネットワーク装置は、実施形態のバッファ制御装置を有するものである。ネットワーク装置の種類は限定されるものではないが、ネットワーク装置は、例えば、PONシステムにおけるONUである。この例の場合であれば、実施形態のバッファ制御装置を、ONUの下り方向のバッファ制御に適用し得る。
(A−1)実施形態の構成
図1は、実施形態のバッファ制御装置の構成を示すブロック図である。
図1において、実施形態のバッファ制御装置1は、入力ポートPINを介して入力された、当該ネットワーク装置内の前段回路からの可変長パケットを適宜バッファリングして出力ポートPOUTから当該ネットワーク装置内の後段回路へ出力するものである。
バッファ制御装置1は、優先度識別部2、FIFO(First−In First−Out)メモリ3、外部用入力選択部4−1、内部用入力選択部4−2、外部用書き込み制御処理部5−1、内部用書き込み制御処理部5−2、外部バッファ6−1、内部バッファ6−2、外部用読み出し制御処理部7−1、内部用読み出し制御処理部7−2、第1判定部8−1、第2判定部8−2及び省電力・バッファ選択制御部9を有する。
優先度識別部2は、入力ポートPINを介して入力された入力パケットの優先度クラスを、そのヘッダから抽出し、後段の外部バッファ6−1若しくは内部バッファ6−2内の優先度毎のバッファまで入力パケットと共に伝播させるものである。
FIFOメモリ3は、外部バッファ6−1の使用中から未使用(省電力モード)への切り戻し切り替え時に、一時的に入力パケットを蓄積するための先入れ先出しの極小容量のメモリである。また、FIFOメモリ3は、外部バッファ6−1の省電力モードへの遷移条件を検出するための情報として当該FIFOメモリ3の空き容量情報S3を出力する。FIFOメモリ3の出力端は、外部用入力選択部4−1及び内部用入力選択部4−2の両方に接続されている。
内部用入力選択部4−2は、外部バッファ6−1が省電力モード中のときには、FIFOメモリ3からの入力パケットを選択し、外部バッファ6−2が省電力モード解除状態のときには、外部バッファ6−1から外部用読み出し制御処理部7−1が読み出したパケット入力を選択する。
外部用入力選択部4−1は、外部バッファ6−1が省電力モード中のときに、入力パケット無しとし(図中の「0」固定を選択し)、外部バッファ6−1が省電力モード解除状態のときには、FIFOメモリ3からの入力パケットを選択する。
なお、外部用入力選択部4−1への入力選択信号S9−1と、内部用入力選択部4−2の入力選択信号S9−2は、いずれも省電力・バッファ選択制御部9から出力される。
外部バッファ6−1は、外付けの大容量メモリなどを具備したバッファメモリである。外部用書き込み制御処理部5−1は、外部用入力選択部4−1からの入力パケットを外部バッファ6−1へ書き込むための制御部である。また、外部用読み出し制御処理部7−1は、外部バッファ6−1から、蓄積パケットを読み出すための制御部である。
内部バッファ6−2は、小容量のメモリを具備したバッファメモリである。内部用書き込み制御処理部5−2は、内部用入力選択部4−2からの入力パケットを内部バッファ6−2へ書き込むための制御部である。また、内部用読み出し制御処理部7−2は、内部バッファ6−2から、蓄積パケットを読み出すための制御部であり、読み出されたパケットは、出力ポートPOUTを介して、当該ネットワーク装置内の後段回路へ与えられる。
内部用書き込み制御処理部5−2は、優先度毎に内部バッファの空きがない状態を示すバッファフル情報S5−2を外部用読み出し制御処理部7−1へ出力するものである。このバッファフル情報S5−2は、内部バッファの状態がフルの時に、外部バッファ6−1から内部バッファ6−2へのパケット転送を一時的に停止する目的で使用する。また、内部用読み出し制御処理部7−2には、当該ネットワーク装置内の後段回路から送信停止要求S10が与えられることもあり、このとき、内部用読み出し制御処理部7−2は、内部バッファ6−2からの蓄積パケットの読出しを停止する。送信停止要求S10は、後段回路内のFIFOメモリがフル状態になったり、他のネットワーク装置からPAUSEフレームを受信したりしたときなどに与えられる。
外部バッファ6−1は、優先度別に蓄積量の情報(優先度別蓄積情報S6−11)を第1判定部8−1に出力するものである。同様に、内部バッファ6−2は、優先度別に蓄積量の情報(優先度別蓄積情報S6−2)を第2判定部8−2に出力するものである。ここで、蓄積量は、蓄積バイト数、又は、バッファの蓄積管理単位をブロックとした場合の蓄積ブロック数のいずれかである。
外部バッファ6−1は、省電力・バッファ選択制御部9からのスリープ開始指示S9−3に従ってスリープ(SLEEP)状態に移行し、省電力・バッファ選択制御部9からのスリープ解除指示S9−4に従ってスリープ状態を解除するものであり、解除したときには、スリープ解除応答S6−12を省電力・バッファ選択制御部9に与えるものである。
第1判定部8−1は、FIFOメモリ3からの空き容量情報S3、外部バッファ6−1からの優先度別蓄積情報S6−11、及び、内部バッファ6−2からの優先度別蓄積情報S6−2を元に、優先度別に閾値判定を行い、その比較結果S8−21〜S8−23を省電力・バッファ選択制御部9に与えるものである。
第2判定部8−2は、内部バッファ6−2からの優先度別蓄積情報S6−2を元に、優先度別に閾値判定を行い、その比較結果S8−21〜S8−23を省電力・バッファ選択制御部9に与えるものである。
第1判定部8−1は、エンプティ判定、切り戻し判定、閾値THX超過判定の3種類の判定を行う。
エンプティ判定では、外部バッファ6−1の優先度別蓄積情報S6−11の全ての蓄積量が0となった場合に、判定結果S8−11を有効にする。この判定結果情報S8−11は、外部バッファ6−1を、チェンジ(CHANGE)状態からアウェイク(AWAKE)状態へ遷移させる処理の過程で使用される。
切り戻し判定では、外部バッファ6−1からの優先度別蓄積情報S6−11と内部バッファ6−2からの優先度別蓄積情報S6−2から計算された、外部バッファ6−1と内部バッファ6−2の全優先度の合計の蓄積量が、FIFOメモリ3の空き容量情報S3を下回った場合に、判定結果S8−12を有効にする。この判定結果情報S8−12は、外部バッファ6−1を、アウェイク状態からスリープ状態へ遷移させるトリガとして使用される。
閾値THX超過判定では、優先度毎の許容する最大蓄積量を設定する廃棄閾値である閾値THXを超過した場合に、閾値THXを超過した優先度の判定結果情報S8−13を有効にする。すなわち、閾値THX超過判定では、優先度毎に、判定結果情報S8−13があり、そのうち、閾値THXを超過した優先度の判定結果情報S8−13を有効にする。この判定結果情報S8−13は、バッファフル要因で入力パケットを廃棄させるために、外部用書き込み制御処理部5−1において使用される。
第2判定部8−2は、閾値TH1未満判定、閾値TH2超過判定、閾値TH3超過判定の3種類の判定を行う。閾値間には、閾値TH1<閾値TH2<閾値TH3の関係がある。
閾値TH1未満判定では、外部バッファ6−1がアウェイク状態(すなわち、スリープ解除状態)にあるとき、外部バッファ6−1をスリープ状態へ遷移させるか否かを決定するための閾値TH1と、内部バッファ6−2における各優先度毎の蓄積量とを比較し、全ての優先度の蓄積量が閾値TH1未満になった場合に、判定結果情報S8−21を有効にする。
閾値TH2超過判定では、外部バッファ6−1がスリープ状態のときに、外部バッファ6−1のスリープ状態を解除するか否かを決定するための閾値TH2と、内部バッファ6−2における各優先度毎の蓄積量とを比較し、全優先度の内、1つの優先度の蓄積量でも閾値TH2超過になった場合に、判定結果情報S8−22を有効にする。
閾値TH3超過判定では、外部バッファ6−1のスリープ解除(ウェイクアップ(WAKEUP))の完了後、入力パケットの一次蓄積先を外部バッファ6−1へ切り替えるか否かを決定するための閾値TH3と、内部バッファ6−2における各優先度毎の蓄積量とを比較し、全優先度の内、1つの優先度の蓄積量でも閾値TH3超過になった場合に、判定結果情報S8−23を有効にする。ここで、内部バッファ6−2から外部バッファ6−1の入力切り替えは一括で行われるが、1つの優先度の蓄積量でも閾値TH3超過になった場合に、判定結果情報S8−23が有効とする。
(A−2)実施形態の動作
次に、以上の構成を有する実施形態のバッファ制御装置1の動作を、図面を参照しながら説明する。
図2は、実施形態のバッファ制御装置1における省電力モード有効時の入力パケットの流れを示す説明図である。ネットワーク装置の立上げ後、通常は、この省電力モード有効の状態に遷移することになる(デフォルト状態が省電力モード有効の状態I。以下、省電力モード有効、すなわち、外部バッファ6−1内の外付けメモリ及びそのメモリコントローラがパワーセーブ状態となっている状態から、動作を説明する。
図2の状態では、内部用入力選択部4−2は、FIFOメモリ3の出力を選択しており、入力パケットは、内部バッファ6−2のみを通過する。このとき、省電力・バッファ選択制御部9の管理状態はスリープ状態となっている。
図3は、実施形態のバッファ制御装置1における外部バッファ6−1に係る管理状態間の遷移を示す状態遷移図である。省電力・バッファ選択制御部9は、外部バッファ6−1の状態を図3に示すように管理する。省電力・バッファ選択制御部9は、状態遷移を引き起こす条件の成立に応じて、FIFOメモリ3、外部用入力選択部4−1、内部用入力選択部4−2、外部バッファ6−1、内部バッファ6−2等を適宜制御すると共に、外部バッファ6−1についての管理状態も遷移させる。
閾値TH2は、外部バッファ6−1がスリープ状態(図3のST1参照)にあるときに、外部バッファ6−1のスリープを解除することを決定するために、内部バッファ6−2の蓄積量と比較される閾値である。内部バッファ6−2における全優先度の蓄積量の内、ある1つの優先度の蓄積量でも閾値TH2を超過すると、判定結果情報S8−22が有効となる。今、内部バッファ6−2におけるパケットの蓄積が進み、判定結果情報S8−22が有効になったとする。
このとき、省電力・バッファ選択制御部9は、省電力モードが有効となっている外部バッファ6−1を、スリープ状態からアウェイク状態(図3のST3参照)にするために、スリープ解除指示S9−4を有効にして、外部バッファ6−1に出力すると同時に、外部バッファ6−1の管理状態をウェイクアップ(WAKEUP)状態(図3のST2参照)に変更する。スリープ解除指示S9−4を受け取った外部バッファ6−1は、内部のメモリコントローラを省電力モードから復帰させた後、内部の外付けメモリも省電力モードから通常モードに復帰させる処理を行う。通常モードに復帰後、外部バッファ6−1は、スリープ解除指示応答S6−12を有効にする。省電力・バッファ選択制御部9は、スリープ解除指示応答S6−12の有効を確認した後、スリープ解除指示S9−4を無効に変更し、外部バッファ6−1の管理状態をアウェイク状態に変更する。
閾値TH3は、外部バッファ6−1のスリープ解除、すなわち、ウェイクアップが完了した後、入力パケットの一次蓄積先を外部バッファ6−1へ切り替えるか否かを決定するために、内部バッファ6−2の蓄積量と比較される閾値である。管理状態がアウェイク状態になった後、内部バッファ6−2におけるある優先度の蓄積量が閾値TH3を超過すると、省電力・バッファ選択制御部9は、その後の入力パケットは優先度によらず、外部バッファ6−1に転送させるために、外部用入力選択部4−1への入力選択信号S9−1を、FIFOメモリ3の出力を選択するように変更すると共に、内部用入力選択部4−2への入力選択信号S9−2を、外部用読み出し制御処理部7−1の出力を選択するように変更する。
また、省電力・バッファ選択制御部9は、外部バッファ6−1の管理状態をインユース(IN−USE)状態(図3のST4参照)に変更する。図4は、外部バッファ6−1の管理状態がインユース状態の場合における入力パケットの流れを示す説明図である。インユース状態においては、入力パケットは、図4に示すように、外部バッファ6−1に一時蓄積され、外部バッファ6−1から読み出された後、直ちに内部バッファ6−2に蓄積され、内部バッファ6−2から読み出された後に、後段回路へ出力される。但し、後段回路からの送信停止要求S10が有効な場合には、図4とは異なり、内部バッファ6−2からの読出しが一時的に停止される。
第1判定部8−1が行う切り戻し判定は、外部バッファ6−1からの優先度別蓄積情報S6−11と、内部バッファ6−2からの優先度別蓄積情報S6−2から計算された、外部バッファ6−1と内部バッファ6−2の全優先度の合計の蓄積量が、FIFOメモリ3の空き容量情報S3を下回るか否かの判定であり、合計蓄積量が空き容量情報S3を下回った場合には、判定結果情報S8−22が有効とされる。この判定結果情報S8−22は、外部バッファ6−1をアウェイク状態からスリープ状態へ遷移させるトリガとして使用される(なお、「切り戻し」とはスリープ状態に復帰させることを表現している)。正確には、管理状態としては、インユース状態からの遷移となるが、最終的にスリープ状態に遷移させるためには、手順が必要になる。
図5及び図6はそれぞれ、この手順による、外部バッファ6−1における省電力モード無効から有効への遷移中のパケットの流れを示す説明図である。図5は、送信停止要求S10が無効で内部バッファ6−2からの読み出しが可能な状態の流れを示し、図6は、送信停止要求S10が有効で、内部バッファ6−2の読み出しを一時停止している状態を示している。
切り戻し判定の判定結果情報S8−22が有効となった場合、省電力・バッファ選択制御部9は、管理状態をチェンジ(CHANGE)状態(図3のST5参照)とし、FIFOメモリ3の読み出しを一時停止する(図5又は図6の状態)。省電力・バッファ選択制御部9は、外部バッファ6−1に蓄積されたパケットが全て内部バッファ6−2に転送され、外部バッファ6−1に蓄積されているパケットがない状態(エンプティ状態)か否かを表す、第1判定部8−1からのエンプティ判定結果S8−21が有効となるまで待ち、エンプティ判定結果S8−21が有効となると、管理状態をアウェイク状態とする。このようなアウェイク状態になった直後を、上述した図5及び図6が示しているが、後段回路からの送信停止要求S10が有効な場合には、図6に示すように、内部バッファ6−2の読み出しも一時的に停止される。
アウェイク状態になると、その後の入力パケットは優先度によらず、内部バッファ6−2に転送させるために、省電力・バッファ選択制御部9は、外部用入力選択部4−1への入力選択信号S9−1を、「0」固定(入力パケットなし)を選択するように変更すると共に、内部用入力選択部4−2への入力選択信号S9−2を、FIFOメモリ3からの出力を選択するように変更し、かつ、一時停止したFIFOメモリ3の読み出しを再開する。
このような状態になったときの入力パケットの流れは、上述した図2に示す通りである。但し、後段回路からの送信停止要求S10が有効な場合には、図2とは異なり、内部バッファ6−2からの読出しの一時停止は継続される。
閾値TH1は、外部バッファ6−1がスリープ解除の状態(すなわち、アウェイク状態)にあるときに、外部バッファ6−1をスリープ状態に遷移させるか否かを決定するために、内部バッファ6−2の蓄積量と比較される閾値である。
第2判定部8−2は、内部バッファ6−2における各優先度の蓄積量が全て閾値TH1未満になった場合には、その判定結果情報S8−21が有効となる。、判定結果情報S8−21が有効になると、省電力・バッファ選択制御部9は、管理状態をアウェイク状態からゴースリープ(GO−SLEEP)状態(図3のST6参照)に変更し、外部バッファ6−1に対するスリープ開始指示S9−3を有効にする。有効になったスリープ開始指示S9−3を受け取った外部バッファ6−1は、内部の外付けメモリを消費電力の小さいスリープモード(省電力モード)にする。例えば、外部バッファ6−1内のメモリコントローラは、セルフリフレッシュモードのコマンドを外付けメモリに発行し、自身も、動作クロックを停止するなどして、省電力モードに遷移してスリープする。スリープへの遷移処理は一定時間内に完了するため、外部バッファ6−1は、スリープ開始指示S9−3を受信してから一定時間だけ経過したら、スリープ解除応答S6−12を返信し、省電力・バッファ選択制御部9は、管理状態をゴースリープ状態からスリープ状態に変更する。
以上から明らかなように、内部バッファ6−2だけを用いたバッファリングだけでは、FIFOメモリ3又は内部バッファ6−2においてパケット廃棄がまもなく生じるようになるため、外部バッファ6−1を入力パケットのバッファリングに利用するように変化する際には、省電力・バッファ選択制御部9における外部バッファ6−1について管理状態は、スリープ状態ST1から、ウェイクアップ状態ST2及びアウェイク状態ST3を経て、インユース状態ST4に変更される(図3参照)。
また、FIFOメモリ3の空き容量などを考慮すると外部メモリ6−1を用いなくても問題が生じないような状況になったため、外部バッファ6−1を入力パケットのバッファリングに利用せず、外部バッファ6−1を省電力モードにするように変化する際には、省電力・バッファ選択制御部9における外部バッファ6−1について管理状態は、インユース状態ST4から、チェンジ状態ST5、アウェイク状態ST3及びゴースリープ状態ST6を順次経て、スリープ状態ST1に変更される(図3参照)。
以上で説明した、外部バッファ6−1の省電力モード有効(すなわち、内部バッファ6−2のみ使用のモード)と、外部バッファ6−1の省電力モード無効(すなわち、外部バッファ6−1及び内部バッファ6−2の両方を使用するモード)の2種類のモード間の切り替えは、FIFOメモリ3の容量と、閾値とを適切に設定することにより、パケットロスすることなく実現可能である。例えば、FIFOメモリ3の容量は、外付けメモリ6−1のスリープ解除に必要な時間以上の時間の間でパケットを蓄積可能な容量を持っていれば良い。
(A−3)実施形態の効果
以上のように、上記実施形態によれば、外部バッファ6−1と内部バッファ6−2の読み出し制御処理部7−1、7−2が独立に存在し、かつ、入力段にFIFOメモリ3を備えているため、外部バッファ6−1の省電力モード有効と無効の切り替え処理を、適切な閾値設定によりパケットロスすることなく、同じ優先度のパケットの出力順序性を保ちながら、実施することができる。
また、上記実施形態によれば、外部バッファ6−1が省電力モードを備えながら、バッファの総容量を、外部バッファ6−1と内部バッファ6−2の合計容量とすることができる。
さらに、上記実施形態によれば、外部バッファ6−1から出力されたパケットは必ず内部バッファ6−2を経由するようにし、後段回路からの送信停止要求を内部バッファ6−2の読み出し制御処理部7−2に与えるようにしたので、外部バッファ6−1及び内部バッファ6−2間が切り替えられても、同じ読み出し制御処理部7−2が送信停止に応じれば良く、送信停止要求に応じる制御が簡単なものとすることができる。
(B)他の実施形態
上記実施形態では、入力ポートが1つ、出力ポートが1つネットワーク装置1に適用した例を説明したが、論理的に複数の入力ポートを持つネットワーク装置や物理的に複数の出力ポートを持つネットワーク装置にも、本発明のバッファ制御装置の技術思想を適用することができる。例えば、前者であれば、入力段に、入力パケットの多重化部を設ければ良く、また、後者であれば、出力段に、パケットの多重分離部を設ければ良い。
上記実施形態では、外部バッファ6−1の使用状態から未使用状態への切り戻しを、外部バッファ6−1と内部バッファ6−2の全優先度の蓄積量合計値がFIFOメモリ3の空き容量を下回った場合に行うと説明したが、他の切り戻し条件を適用するようにしても良い。例えば、外部バッファ6−1の全優先度の蓄積量合計値がFIFOメモリ3の空き容量を下回り、かつ、外部バッファ6−1の各優先度の蓄積パケットを全て内部バッファ6−2の各優先度の空きへ書き込めることを、切り戻し条件とするようにしても良い。
上記実施形態では、入力パケットに優先度が付与されているものを示したが、優先度という概念がないパケットを取り扱うバッファ制御装置に対しても、本発明の技術思想を適用することができる。
上記実施形態では、2つのバッファが外部バッファと内部バッファとであるものを示したが、2つ共に同種の容量は違うバッファであっても良い。
1…バッファ制御装置、2…優先度識別部、3…FIFOメモリ、4−1…外部用入力選択部、4−2…内部用入力選択部、5−1…外部用書き込み制御処理部、5−2…内部用書き込み制御処理部、6−1…外部バッファ、6−2…内部バッファ、7−1…外部用読み出し制御処理部、7−2…内部用読み出し制御処理部、8−1…第1判定部、8−2…第2判定部、9…省電力・バッファ選択制御部。

Claims (6)

  1. 第2のバッファと、上記第2のバッファより蓄積容量が大きいと共に省電力モードを有する第1のバッファとを備え、入力パケットをバッファリングするバッファ制御装置において、
    上記第1又は上記第2のバッファへ転送する前の入力パケットを一時的に蓄積する一時蓄積部と、
    第1の転送先バッファ制御信号に基づき、上記一時蓄積部に蓄積された入力パケットを上記第1のバッファに与えるか、若しくは、上記第1のバッファにパケットを入力させない第1のバッファ入力選択部と、
    第2の転送先バッファ制御信号に基づき、上記一時蓄積部に蓄積された入力パケットを上記第2のバッファに与えるか、若しくは、上記第1のバッファから読み出されたパケットを上記第2のバッファに与える第2のバッファ入力選択部と、
    上記第1及び第2のバッファを共に用いたバッファリングが適切な第1の状態と、上記第2のバッファのみのバッファリングが適切な第2の状態との一方をとる現状状態を管理し、上記一時蓄積部、上記第1のバッファ及び又は上記第2のバッファの蓄積量に基づき、現状状態から他方の状態への遷移が必要かを判別し、上記第1の状態である現状状態から上記第2の状態への遷移が必要となったときに、このとき用の上記第1及び第2の転送先バッファ制御信号を形成すると共に、上記第1のバッファにおける省電力モードをオンに制御し、上記第1の状態への遷移が必要となったときに、このとき用の上記第1及び第2の転送先バッファ制御信号を形成すると共に、上記第1のバッファにおける省電力モードをオフに制御する省電力・バッファ選択制御部と
    を有することを特徴とするバッファ制御装置。
  2. 上記省電力・バッファ選択制御部は、上記第1の状態である現状状態から上記第2の状態への遷移が必要となったときに、上記第1及び第2の転送先バッファ制御信号を操作して、まず、上記一時蓄積部のパケットを上記第1及び第2のバッファに入力させず、上記第1のバッファから読み出したパケットを上記第2のバッファに入力させ、その後、上記第1のバッファの蓄積量が0となったときに、上記第1及び第2の転送先バッファ制御信号を再び操作して、上記一時蓄積部のパケットを上記第2のバッファに入力させると共に、上記第1のバッファの省電力モードをオンに制御することを特徴とする請求項1に記載のバッファ制御装置。
  3. 上記省電力・バッファ選択制御部は、上記第1及び第2のバッファの蓄積量の合計蓄積量が、上記一時蓄積部の空き容量より少なくなったときに、上記第1の状態である現状状態から上記第2の状態への遷移が必要と判断することを特徴とする請求項1又は2に記載のバッファ制御装置。
  4. 上記第2のバッファに、外部からの送信停止要求が入力され、送信停止要求な有効なときに、上記第2のバッファが蓄積パケットの読み出しを停止することを特徴とする請求項1〜3のいずれかに記載のバッファ制御装置。
  5. バッファを備えてパケットのバッファリングを制御するバッファ制御装置を有するネットワーク装置において、
    上記バッファ制御装置として、請求項1〜3のいずれかに記載のバッファ制御装置を適用したことを特徴とするネットワーク装置。
  6. 第2のバッファと、上記第2のバッファより蓄積容量が大きいと共に省電力モードを有する第1のバッファと、上記第1又は上記第2のバッファへ転送する前の入力パケットを一時的に蓄積する一時蓄積部とを利用して入力パケットのバッファリングするバッファ制御方法において、
    上記第2のバッファのみを用いたバッファリングを行っている第2の状態時に、
    上記一時蓄積部に蓄積された入力パケットを上記第2のバッファに与えると共に、上記第1のバッファにおける省電力モードをオンに制御し、
    上記第2のバッファの蓄積量に基づき、現状の第2の状態から、上記第1及び第2のバッファを共に用いたバッファリングが適切な第1の状態への遷移が必要となったか確認し、
    上記第1の状態への遷移が必要となったときに、上記第1のバッファにおける省電力モードをオフに制御し、上記一時蓄積部に蓄積された入力パケットを上記第1のバッファに入力させ、上記第1のバッファから読み出されたパケットを上記第2のバッファに入力させるように切り替え、
    上記第1の状態時に、
    上記第1のバッファ、上記第2のバッファ及び上記一時蓄積部の蓄積量に基づき、現状の第1の状態から、上記第2の状態への遷移が必要となったか確認し、
    上記第2の状態への遷移が必要となったときに、上記一時蓄積部に蓄積された入力パケットを上記第2のバッファに入力させるように切り替えると共に、上記第1のバッファにおける省電力モードをオンに制御する
    ことを特徴とするバッファ制御方法。
JP2013235247A 2013-11-13 2013-11-13 ネットワーク装置、バッファ制御装置及びバッファ制御方法 Pending JP2015095823A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013235247A JP2015095823A (ja) 2013-11-13 2013-11-13 ネットワーク装置、バッファ制御装置及びバッファ制御方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013235247A JP2015095823A (ja) 2013-11-13 2013-11-13 ネットワーク装置、バッファ制御装置及びバッファ制御方法

Publications (1)

Publication Number Publication Date
JP2015095823A true JP2015095823A (ja) 2015-05-18

Family

ID=53197933

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013235247A Pending JP2015095823A (ja) 2013-11-13 2013-11-13 ネットワーク装置、バッファ制御装置及びバッファ制御方法

Country Status (1)

Country Link
JP (1) JP2015095823A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10318127B2 (en) 2015-03-12 2019-06-11 Line Corporation Interface providing systems and methods for enabling efficient screen control

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007272577A (ja) * 2006-03-31 2007-10-18 Nec Corp バッファ回路、および、バッファ制御方法
JP2011004059A (ja) * 2009-06-17 2011-01-06 Nippon Telegr & Teleph Corp <Ntt> バッファ管理方法およびバッファ管理装置
JP2011259078A (ja) * 2010-06-07 2011-12-22 Mitsubishi Electric Corp バッファ制御装置およびバッファ制御方法
JP2012044511A (ja) * 2010-08-20 2012-03-01 Nippon Telegr & Teleph Corp <Ntt> バッファ制御方法およびバッファ制御装置
JP2013017135A (ja) * 2011-07-06 2013-01-24 Nec Access Technica Ltd 通信装置およびパケット廃棄軽減方法
JP2013106260A (ja) * 2011-11-15 2013-05-30 Fujitsu Telecom Networks Ltd スイッチ装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007272577A (ja) * 2006-03-31 2007-10-18 Nec Corp バッファ回路、および、バッファ制御方法
JP2011004059A (ja) * 2009-06-17 2011-01-06 Nippon Telegr & Teleph Corp <Ntt> バッファ管理方法およびバッファ管理装置
JP2011259078A (ja) * 2010-06-07 2011-12-22 Mitsubishi Electric Corp バッファ制御装置およびバッファ制御方法
JP2012044511A (ja) * 2010-08-20 2012-03-01 Nippon Telegr & Teleph Corp <Ntt> バッファ制御方法およびバッファ制御装置
JP2013017135A (ja) * 2011-07-06 2013-01-24 Nec Access Technica Ltd 通信装置およびパケット廃棄軽減方法
JP2013106260A (ja) * 2011-11-15 2013-05-30 Fujitsu Telecom Networks Ltd スイッチ装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10318127B2 (en) 2015-03-12 2019-06-11 Line Corporation Interface providing systems and methods for enabling efficient screen control

Similar Documents

Publication Publication Date Title
US9201816B2 (en) Data processing apparatus and a method for setting priority levels for transactions
US7971074B2 (en) Method, system, and apparatus for a core activity detector to facilitate dynamic power management in a distributed system
CN105718020B (zh) 半导体集成电路
US7225350B2 (en) Active state link power management
US7246205B2 (en) Software controlled dynamic push cache
US7826468B2 (en) System and method for bypassing an output queue structure of a switch
JP2013020284A (ja) デバイスコントローラ、usbデバイスコントローラ及び電力制御方法
WO2018044503A1 (en) Ultra-low-power design memory power reduction scheme
TW201239609A (en) Computing platform power management with adaptive cache flush
CN104516478B (zh) 对设备功率进行节流
US20080219083A1 (en) Semiconductor memory device and power control method thereof
US20160162421A1 (en) Ltr/obff design scheme for ethernet adapter application
US10236062B2 (en) Processor
TW201237608A (en) VR power mode interface
CN108205478A (zh) 智能序列式小型计算机系统接口物理层功率管理
JP2009251713A (ja) キャッシュメモリ制御装置
JP5411090B2 (ja) バッファ制御方法およびバッファ制御装置
JP2015095823A (ja) ネットワーク装置、バッファ制御装置及びバッファ制御方法
US20060179172A1 (en) Method and system for reducing power consumption of a direct memory access controller
JP5699847B2 (ja) 制御装置及び方法
US10205666B2 (en) End-to-end flow control in system on chip interconnects
JP2009265727A (ja) 計算機システムの電力制御方法、計算機システム、及び、管理計算機
JP2013008198A (ja) 画像処理装置、画像処理制御方法及び画像処理制御プログラム
JP4509945B2 (ja) データ転送装置におけるデバイスの発熱制御装置
JP2019003384A (ja) データ転送装置及びデータ転送方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20150519

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160816

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170512

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170516

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20171205