JP2015084444A - Semiconductor device - Google Patents
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Abstract
Description
本発明の実施形態は、半導体装置に関する。 Embodiments described herein relate generally to a semiconductor device.
炭化珪素(SiC)は、シリコン(Si)と比較してバンドギャップが3倍、破壊電界強度が約10倍、熱伝導率が約3倍と優れた物性を有する。このようなSiCの特性を利用して低損失かつ高温動作に優れた半導体装置を実現することができる。
SiCを用いた半導体装置においては、オン抵抗が低いこと、安定した耐圧を実現すること、及びアバランシェ耐量を高めることが望ましい。
Silicon carbide (SiC) has excellent physical properties such as three times the band gap, about ten times the breakdown electric field strength, and about three times the thermal conductivity compared to silicon (Si). Using such SiC characteristics, it is possible to realize a semiconductor device having low loss and excellent high-temperature operation.
In a semiconductor device using SiC, it is desirable that the on-resistance is low, a stable breakdown voltage is realized, and the avalanche resistance is increased.
本発明の実施形態は、低いオン抵抗及び安定した耐圧を可能にするとともに、アバランシェ耐量を高めることができる半導体装置を提供する。 Embodiments of the present invention provide a semiconductor device that enables a low on-resistance and a stable breakdown voltage and can increase avalanche resistance.
実施形態に係る半導体装置は、第1半導体領域と、第2半導体領域と、第3半導体領域と、第4半導体領域と、絶縁膜と、制御電極と、第1電極と、第2電極と、を備える。前記第1半導体領域は、第1導電形の炭化珪素を含み、第1部分と、第2部分と、を有し、前記第2部分の一部の上に前記第1部分が設けられている。前記第2半導体領域は、前記第2部分の上側であって前記第1部分と隣接してに設けられ、第2導電形の炭化珪素を含む。前記第3半導体領域は、前記第2半導体領域の一部の上側であって前記第1部分と離間して設けられ、第1導電形の炭化珪素を含む。前記第4半導体領域は、前記第2半導体領域の別の一部の上側に設けられ、第2導電形の炭化珪素を含む。前記絶縁膜は、前記第1半導体領域、前記第2半導体領域及び前記第3半導体領域の上側に設けられる。前記制御電極は、前記絶縁膜の上に設けられる。前記第1電極は、前記第3半導体領域と導通する。前記第2電極は、前記第1半導体領域と導通する。前記第2半導体領域のうち前記第3半導体領域及び前記第4半導体領域と接する側の領域の不純物濃度は、前記第1部分と接する側の領域の不純物濃度よりも高い。前記第3半導体領域及び前記第4半導体領域と接する側の前記領域は、第1領域と、第2領域と、を含む。前記第4半導体領域と前記第1部分との間に前記第1領域と前記第3半導体領域とが配置される。前記第1領域は、前記第2半導体領域のうちの前記第1部分に隣接する部分と、前記第3半導体領域と、の間に設けられる。前記第2領域は、前記第3半導体領域の下において前記第1領域と前記第4半導体領域との間に設けられ前記第1領域と前記第4半導体領域とを電気的に導通させる。 The semiconductor device according to the embodiment includes a first semiconductor region, a second semiconductor region, a third semiconductor region, a fourth semiconductor region, an insulating film, a control electrode, a first electrode, a second electrode, Is provided. The first semiconductor region includes a first conductivity type silicon carbide, has a first portion and a second portion, and the first portion is provided on a part of the second portion. . The second semiconductor region is provided on the upper side of the second portion and adjacent to the first portion, and includes second conductivity type silicon carbide. The third semiconductor region is provided above a part of the second semiconductor region and spaced from the first portion, and includes silicon carbide of a first conductivity type. The fourth semiconductor region is provided above another part of the second semiconductor region, and includes second conductivity type silicon carbide. The insulating film is provided above the first semiconductor region, the second semiconductor region, and the third semiconductor region. The control electrode is provided on the insulating film. The first electrode is electrically connected to the third semiconductor region. The second electrode is electrically connected to the first semiconductor region. Of the second semiconductor region, the impurity concentration in the region in contact with the third semiconductor region and the fourth semiconductor region is higher than the impurity concentration in the region in contact with the first portion. The region on the side in contact with the third semiconductor region and the fourth semiconductor region includes a first region and a second region. The first region and the third semiconductor region are disposed between the fourth semiconductor region and the first portion. The first region is provided between a portion of the second semiconductor region adjacent to the first portion and the third semiconductor region. The second region is provided between the first region and the fourth semiconductor region below the third semiconductor region, and electrically connects the first region and the fourth semiconductor region.
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、本実施形態では、第1導電形をn形、第2導電形をp形とした具体例を挙げる。
また、以下の説明において、n+、n、n−及びp+、p、p−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、+の数が多いほど不純物濃度が相対的に高く、−の数が多いほど不純物濃度が相対的に低いことを示す。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
The drawings are schematic or conceptual, and the relationship between the thickness and width of each part, the size ratio between the parts, and the like are not necessarily the same as actual ones. Further, even when the same part is represented, the dimensions and ratios may be represented differently depending on the drawings.
Further, in the present specification and each drawing, the same reference numerals are given to the same elements as those described above with reference to the previous drawings, and detailed description thereof will be omitted as appropriate.
In the present embodiment, a specific example in which the first conductivity type is n-type and the second conductivity type is p-type will be described.
In the following description, n +, n, n - and p +, p, p - notation represents the relative level of the impurity concentration in each conductive type. That is, as the number of + is larger, the impurity concentration is relatively higher, and as the number of − is larger, the impurity concentration is relatively lower.
(第1の実施形態)
図1(a)及び(b)は、第1の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図2は、第1の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図3は、チャネル周辺の模式的拡大断面図である。
図1(a)には、図2に示すA−A線の断面が表され、図1(b)には、図2に示すB−B線の断面が表されている。
図3には、図1(a)におけるチャネル周辺が表されている。
(First embodiment)
1A and 1B are schematic cross-sectional views illustrating the configuration of the semiconductor device according to the first embodiment.
FIG. 2 is a schematic plan view illustrating the configuration of the semiconductor device according to the first embodiment.
FIG. 3 is a schematic enlarged sectional view around the channel.
1A shows a cross section taken along line AA shown in FIG. 2, and FIG. 1B shows a cross section taken along line BB shown in FIG.
FIG. 3 shows the periphery of the channel in FIG.
図1に表したように、第1の実施形態に係る半導体装置110は、第1半導体領域10と、第2半導体領域20と、第3半導体領域30と、第4半導体領域40と、絶縁膜60と、制御電極Gと、第1電極D1と、第2電極D2と、を備える。第1の実施形態に係る半導体装置110は、炭化珪素(SiC)によるDIMOSFET(Double Implantation MOSFET)である。
As illustrated in FIG. 1, the
第1半導体領域10は、上方に突出した第1部分11を有する。第1半導体領域10は、第1導電形(n−形)のSiCを含む。
実施形態において、第1半導体領域10は、第1導電形(n+形)のSiCを含む基板Sの上面S1上に、例えばエピタキシャル成長によって形成されている。
The
In the embodiment, the
ここで、本実施形態では、基板Sの上面S1に直交する方向をZ方向、Z方向に直交する方向のうち1つをX方向、Z方向及びX方向に直交する方向をY方向と言うことにする。また、基板Sから第1半導体領域10に向かう方向を上(上側)、第1半導体領域10から基板Sに向かう方向を下(下側)と言うことにする。
Here, in the present embodiment, the direction orthogonal to the upper surface S1 of the substrate S is referred to as the Z direction, one of the directions orthogonal to the Z direction is referred to as the X direction, and the direction orthogonal to the Z direction and the X direction is referred to as the Y direction. To. In addition, a direction from the substrate S toward the
第1半導体領域10は、第1部分11と、第2部分12と、を有する。第1部分11は、第2部分12の一部の上に設けられる。第1部分11は、DIMOSFETのJFET(Junction Field Effect Transistor)領域である。第2部分12は、DIMOSFETのドリフト領域である。
The
第2半導体領域20は、第1半導体領域10の上側に設けられる。第2半導体領域20は、X方向に沿って延在する(図2参照)。第2半導体領域20は、チャネル部21を有する。チャネル部21は、DIMOSFETのチャネルの一部である。チャネル部21は、第1部分11に隣接して設けられ、第1の不純物濃度を有する。第2半導体領域20は、第2導電形(p形)のSiCを含む。すなわち、第2半導体領域20は、第2部分12の上で第1部分11が設けられた一部以外の部分に設けられる。第2半導体領域20は、DIMOSFETのp形ウェルである。
The
第3半導体領域30は、第2半導体領域20の上側に設けられる。第3半導体領域30は、X方向に沿って延在する(図3参照)。第3半導体領域30は、第2半導体領域20の表層部に設けられ第1導電形のSiCを含む。第3半導体領域30は、DIMOSFETのソース領域である。
The
半導体装置110において、第3半導体領域30は、高抵抗領域31と、高抵抗領域31よりも抵抗値の低い低抵抗領域32と、を有する。高抵抗領域31はn+形であり、低抵抗領域32はn++形である。高抵抗領域31は、後述する第2領域52の上に設けられる。低抵抗領域32は、第2半導体領域20の上側であって後述する第2領域52の上以外の領域に設けられる。
In the
第4半導体領域40は、第2半導体領域20の上側であって第3半導体領域30のチャネル部21とは反対側に設けられる。第4半導体領域40は、第2導電形のSiCを含む。第4半導体領域40は、第2半導体領域20の不純物濃度よりも高いp++形であり、後述する第1電極D1とのコンタクト領域として用いられる。
The
第2半導体領域20は、第3半導体領域30及び第4半導体領域40と接する側の領域であって、第1部分11と接する側の領域よりも不純物濃度の高い高濃度領域50を有する。すなわち、第2半導体領域20は、チャネル部21の不純物濃度(第1の不純物濃度)よりも高い第2の不純物濃度を有する第2導電形(p+形またはp++形)のSiCを含む。高濃度領域50は、第1領域51と、第2領域52と、を有する。
The
第1領域51は、チャネル部21と、第3半導体領域30と、のあいだに設けられる。第1領域51は、DIMOSFETのチャネルバッファとして機能する。本実施形態に係る半導体装置110において、チャネルは、チャネル部21と、チャネルバッファとして機能する第1領域51と、を含む。
このようなチャネルバッファとして機能する第1領域51が設けられていることで、低オン抵抗化及び高耐圧化が実現される。
The
By providing the
高濃度領域50の一部である第2領域52は、第1領域51と、第4半導体領域40と、を電気的に導通させる。
第1領域51は、第3半導体領域30のチャネル部21側に沿って設けられる。第2領域52は、この第1領域51を電気的に第4半導体領域40と接続させるバイパス領域である。図2に表したように、第2領域52は、第1領域51の一部と、第4半導体領域40の一部と、をつなぐように設けられる。第2領域52は、第3半導体領域30の下側に設けられる。具体的には、第2領域52は、Z方向にみて第3半導体領域30の高抵抗領域31の下側に設けられる。
The
The
このような第2領域52が設けられている半導体装置110においては、半導体装置110がオフ状態のときに、第2半導体領域20内のホール(正孔)が第2領域52を介して第4半導体領域40に流れる。これにより、半導体装置110のアバランシェ耐量が向上する。
In the
絶縁膜60は、第1半導体領域10、第2半導体領域20及び第3半導体領域30の上に設けられる。第1半導体領域10の第1部分11が露出する上面及びその延長面であるXY平面を第1主面10aとした場合、絶縁膜60は第1主面10aに沿って連続的に設けられる部分を有する。第1主面10aと、後述する制御電極Gと、のあいだに設けられた絶縁膜60の一部は、DIMOSFETのゲート絶縁膜である。また、絶縁膜60は、制御電極Gと、後述する第1電極D1と、のあいだを絶縁する膜としても機能する。
The insulating
制御電極Gは、絶縁膜60の上に設けられる。すなわち、制御電極Gは、第1主面10a上に設けられた絶縁膜60の一部(ゲート絶縁膜)を介して設けられる。これにより、制御電極Gは、DIMOSFETのゲート電極として機能する。
The control electrode G is provided on the insulating
第1電極D1は、第3半導体領域30と導通する。第1電極D1は、絶縁膜60によって制御電極Gと電気的に絶縁される。第1電極D1は、第1主面10aに露出する第3半導体領域30と接する。第1電極D1は、DIMOSFETのソース電極である。
ここで、第2領域52の上側には高抵抗領域31が設けられているため、第1電極D1は、第3半導体領域30のうち低抵抗領域32を介して良好なコンタクトを得る。
The first electrode D1 is electrically connected to the
Here, since the
なお、本実施形態において、第1電極D1は、第1主面10aに露出する第4半導体領域40にも接する。これにより、第1電極D1は、DIMOSFETのソース領域及びp形ウェルの共通電極として機能する。
In the present embodiment, the first electrode D1 is also in contact with the
第2電極D2は、第1半導体領域10と導通する。第1半導体領域10は、第1半導体領域10の第1主面10aとは反対側の面である第2主面10bで、基板Sと接続される。第2電極D2は、基板Sの上面S1とは反対側の下面S2に設けられている。第2電極D2は、DIMOSFETのドレイン電極である。
The second electrode D2 is electrically connected to the
本実施形態に係る半導体装置110においては、第1部分11であるJFET領域をあいだにして、一対の第2半導体領域20、一対の第3半導体領域30及び一対の第4半導体領域40が設けられる。JFET領域は、一対の第2半導体領域20(一対のチャネル部21)のあいだの領域である。
In the
そして、絶縁膜60は、第1部分11の上、一対の第2半導体領域20(一対のチャネル部21及び一対の第1領域51)の上及び一対の第3半導体領域30の上に連続的に設けられる。制御電極Gは、この絶縁膜60の上に設けられる。したがって、一つの制御電極Gによって、一対のチャネルが制御される。
The insulating
次に、半導体装置110の具体例について説明する。
基板Sは、不純物濃度5×1018cm−3以上1×1019cm−3以下程度の、例えば窒素(N)をn形不純物として含む六方晶SiC基板(n+基板)である。
Next, a specific example of the
The substrate S is a hexagonal SiC substrate (n + substrate) containing, for example, nitrogen (N) as an n-type impurity having an impurity concentration of about 5 × 10 18
この基板Sの上面S1上には、n形不純物の不純物濃度5×1015cm−3以上2×1016cm−3以下程度のn形の第1半導体領域10(n−層)が形成されている。第1半導体領域10の厚さは、例えば5マイクロメートル(μm)以上10μm以下である。
On the upper surface S1 of the substrate S, an n-type first semiconductor region 10 (n − layer) having an n-type impurity impurity concentration of about 5 × 10 15
第1半導体領域10の一部表面には、p形不純物の不純物濃度5×1015cm−3以上1×1017cm−3以下程度のp形の第2半導体領域20(p形ウェル)が形成されている。第2半導体領域20の深さは、例えば0.6μm程度である。
A p-type second semiconductor region 20 (p-type well) having an impurity concentration of p-type impurities of about 5 × 10 15 cm −3 or more and 1 × 10 17 cm −3 or less is formed on a partial surface of the
第2半導体領域20の一部表面には、n形不純物の不純物濃度1×1020cm−3程度のn形の第3半導体領域30(ソース領域)が形成されている。第3半導体領域30は、第2半導体領域20のチャネル部21と並ぶように設けられる。第3半導体領域30の深さは、第2半導体領域20の深さよりも浅く、例えば0.3μm程度である。
An n-type third semiconductor region 30 (source region) having an n-type impurity impurity concentration of about 1 × 10 20 cm −3 is formed on a partial surface of the
また、第2半導体領域20の一部表面であって、第3半導体領域30の側方に、p形不純物の不純物濃度1×1019cm−3以上1×1020cm−3以下程度のp形の第4半導体領域(p形ウェルコンタクト領域)が形成されている。第4半導体領域40の深さは、第2半導体領域20の深さよりも浅く、例えば0.4μm程度である。
Further, on the partial surface of the
さらに、第2半導体領域20の一部表面の、チャネル部21と、第3半導体領域30と、のあいだに形成され、チャネル部21よりも不純物濃度の高いp形の第1領域51が形成されている。第1領域51は、チャネルバッファ領域である。
Furthermore, a p-type
さらに、第1半導体領域10、第2半導体領域20及び第3半導体領域30の表面に連続的に、これらの領域を跨ぐように絶縁膜60が設けられる。絶縁膜60には、例えば、酸化シリコン、窒化シリコン及び高誘電率材料(high−k材料)が用いられる。
Furthermore, an insulating
そして、絶縁膜60上には、制御電極G(ゲート電極)が形成されている。制御電極Gには、例えば多結晶シリコン、金属材料(TiN、Al、Ru、W、TaSiN等)が用いられる。
A control electrode G (gate electrode) is formed on the insulating
制御電極Gの下の第3半導体領域30と、第1部分11と、に挟まれる第2半導体領域20のチャネル部21及び第1領域51がチャネルとなる。
The
そして、半導体装置110は、第3半導体領域30の低抵抗領域32と、第4半導体領域40と、電気的に接続される第1電極D1(ソース領域及びp形ウェル共通電極)を備えている。第1電極D1は、例えば、ニッケル(Ni)のバリアメタル層と、このバリアメタル層上のアルミニウム(Al)のメタル層とを含む。第1電極D1は、Niのバリアメタル層とAlのメタル層との反応による合金を含んでいてもよい。また、基板Sの下面S2側には第2電極D2(ドレイン電極)が形成されている。
The
なお、本実施形態において、n形不純物として例えば、Nや燐(P)が好ましいが、砒素(As)等を適用してもよい。また、p形不純物として例えば、Alが好ましいが、ボロン(B)等を適用してもよい。 In this embodiment, for example, N or phosphorus (P) is preferable as the n-type impurity, but arsenic (As) or the like may be applied. For example, Al is preferable as the p-type impurity, but boron (B) or the like may be applied.
本実施形態に係る半導体装置110では、第3半導体領域30のチャネル領域側に、高濃度のp形の第1領域(チャネルバッファ領域)51が形成されている。このため、例えば、半導体装置110のチャネル長Lch(図3参照)が1.0μm以下と小さくなっても、オフ時のリーク電流が抑制される。したがって、低オン抵抗で、かつ、安定した耐圧が実現される。
In the
本実施形態に係る半導体装置110においては、第2半導体領域20のうち高濃度領域50以外の領域の不純物濃度が5×1015cm−3以上1×1017cm−3以下であり、第1領域(チャネルバッファ領域)51の不純物濃度が1×1018cm−3以上1×1019cm−3以下であることが望ましい。
In the
第2半導体領域20のうち高濃度領域50以外の領域の不純物濃度が上記範囲を逸脱すると適切なMOSFETの閾値電圧の設定が困難になるため望ましくない。なお、この不純物濃度は、NやPで補償された濃度を意味する。
If the impurity concentration of the
また、第1領域(チャネルバッファ領域)51の不純物濃度が上記範囲を下回ると十分な耐圧を実現できない恐れがあるため望ましくない。また、上記範囲を上回るとオン抵抗が高くなりすぎる恐れがあるため望ましくない。 Further, if the impurity concentration of the first region (channel buffer region) 51 is lower than the above range, it is not desirable because a sufficient breakdown voltage may not be realized. On the other hand, if it exceeds the above range, the on-resistance may become too high, which is not desirable.
低オン抵抗と、高耐圧を実現させる観点からは、第1領域(チャネルバッファ領域)51の不純物濃度が、第2半導体領域20の高濃度領域50以外の領域の不純物濃度より二桁以上高いことが望ましい。
From the viewpoint of realizing a low on-resistance and a high breakdown voltage, the impurity concentration of the first region (channel buffer region) 51 should be two orders of magnitude higher than the impurity concentration of regions other than the
なお、第2半導体領域20の不純物濃度は、例えば、SIMS(Secondary Ion Mass Spectrometry)分析により評価することが可能である。第2半導体領域20の不純物濃度は、絶縁膜60下のチャネル領域中央部の不純物濃度で代表させる。また、第1領域51の不純物濃度は、第2半導体領域20と、第3半導体領域30と、のあいだの最大不純物濃度で代表させる。
The impurity concentration of the
絶縁膜60直下における第1部分11と、第2半導体領域20と、の境界と、第3半導体領域30と、第1領域(チャネルバッファ領域)51と、の境界と、の距離をチャネル長Lch(図3参照)とした場合に、第1領域(チャネルバッファ領域)51の長さ(図3に表したLcb)が0.1×Lch以上0.2×Lch以下であることが望ましい。
The distance between the boundary between the
チャネルバッファ領域の長さLcbが上記範囲を下回ると、十分な耐圧を実現できない恐れがあるため望ましくない。また、上記範囲を上回るとオン抵抗が高くなりすぎる恐れがあるため望ましくない。 If the length Lcb of the channel buffer region is less than the above range, there is a possibility that a sufficient breakdown voltage cannot be realized. On the other hand, if it exceeds the above range, the on-resistance may become too high, which is not desirable.
チャネル長Lchやチャネルバッファ領域の長さLcbは、例えば、SIMS分析等で得られる不純物濃度分布により決定される。チャネルバッファ領域の長さLcbは、第2半導体領域20の不純物濃度よりも一桁高い領域の長さとする。
The channel length Lch and the channel buffer region length Lcb are determined by, for example, an impurity concentration distribution obtained by SIMS analysis or the like. The length Lcb of the channel buffer region is set to a length that is one digit higher than the impurity concentration of the
また、本実施形態において、チャネル長Lchが0.5μm未満であることが望ましい。特に、この領域においてオン抵抗の顕著な低減及びリーク電流の低減が期待されるからである。 In the present embodiment, it is desirable that the channel length Lch is less than 0.5 μm. This is because, in this region, a significant reduction in on-resistance and a reduction in leakage current are expected.
このような半導体装置110において、ソース電極である第1電極D1に接地電位が印加され、ドレイン電極である第2電極D2に正電位が印加された状態で、制御電極Gの電圧が閾値以上になると、チャネル部21にチャネルが形成される。これにより、第1電極D1から第3半導体領域30及びチャネル部21を経て第1半導体領域10に電子が注入され、半導体装置110はオン状態になる。
In such a
一方、制御電極Gに印加される電圧が閾値電圧よりも低いと、チャネル部21にチャネルは形成されず、半導体装置110はオフ状態になる。ここで、半導体装置110がオン状態からオフ状態に切り替わると、第2半導体領域20と第1半導体領域10との界面部分に形成される空乏層内に電子−正孔対が発生する場合がある。すなわち、第3半導体領域30と第1半導体領域10とのあいだの電位差が急激に上昇し、一時的に本来のオフ状態における電位差を超えて過電圧の状態になると、空乏層内において電界により加速されたキャリアにより電子−正孔対が発生する場合がある。この生成されたキャリアが再度電界からエネルギーを受け、電子−正孔対を発生させる反応が連鎖的に発生すると、アバランシェ降伏が発生する。
On the other hand, when the voltage applied to the control electrode G is lower than the threshold voltage, no channel is formed in the
実施形態に係る半導体装置110では、チャネルバッファとして機能する第1領域51を備えたMOSFETにおいて第2領域52が設けられているため、第1領域51の電位が安定する。これにより、第1半導体領域10と第3半導体領域30との間の電位変動に対して第1領域51及び第2半導体領域20の電界分布の変化が抑制され、半導体装置110内での局所的な電界集中が抑制される。さらに、アバランシェ降伏により第2半導体領域20内に正孔が発生しても、第2領域52を介して効率よく第4半導体領域40に流すことができる。したがって、半導体装置110のアバランシェ耐量が向上する。
In the
図4は、第1の実施形態に係る半導体装置の他の例(その1)を示す模式的平面図である。
図4では、他の例(その1)に係る半導体装置111の絶縁膜60、制御電極G及び第1電極D1を省略した模式的平面図を表している。
半導体装置111の第2半導体領域20は、第1主面10aに沿ったX方向に延在する。また、半導体装置111の第3半導体領域30は、X方向に互いに離間して複数設けられている。図4には、X方向に互いに離間する2つの第3半導体領域30A及び30Bが表されている。
高濃度領域50の第1領域51は、第3半導体領域30の第1部分11側に沿って設けられ、第2領域52は、第1主面10aの法線方向(Z方向)にみて複数の第3半導体領域30A及び30Bのあいだに設けられる。
このような半導体装置111によれば、低いオン抵抗及び安定した耐圧が実現されるとともに、アバランシェ耐量の向上が達成される。
FIG. 4 is a schematic plan view showing another example (part 1) of the semiconductor device according to the first embodiment.
FIG. 4 shows a schematic plan view in which the insulating
The
The
According to such a
図5は、第1の実施形態に係る半導体装置の他の例(その2)を示す模式的平面図である。
図5では、他の例(その2)に係る半導体装置112の絶縁膜60、制御電極G及び第1電極D1を省略した模式的平面図を表している。
図5に表したように、半導体装置112は、複数の第3半導体領域30A及び30Bのあいだに、高抵抗領域31が設けられている。高抵抗領域31の下側には第2領域52が設けられる。それ以外は、図4に表した半導体装置111と同様である。
このような半導体装置112によれば、アバランシェ耐量の向上に加え、半導体装置111に比べて高抵抗領域31にも電流が流れるため、オン抵抗の低減が達成される。
FIG. 5 is a schematic plan view showing another example (No. 2) of the semiconductor device according to the first embodiment.
FIG. 5 shows a schematic plan view in which the insulating
As illustrated in FIG. 5, the
According to such a
図6は、第1の実施形態に係る半導体装置の他の例(その3)を示す模式的平面図である。
図6では、他の例(その3)に係る半導体装置113の絶縁膜60、制御電極G及び第1電極D1を省略した模式的平面図を表している。
FIG. 6 is a schematic plan view showing another example (part 3) of the semiconductor device according to the first embodiment.
FIG. 6 illustrates a schematic plan view in which the insulating
半導体装置113の第2半導体領域20は、第1主面10aに沿ったX方向に離間して複数設けられる。図6には、X方向に離間して2つの第2半導体領域20A及び20Bが表されている。
A plurality of
複数の第2半導体領域20(20A及び20B)は、第1主面10aの法線方向(Z方向)にみて矩形状に設けられている。図6に表した例では、複数の第2半導体領域20がX方向及びY方向のそれぞれに離間して設けられる。すなわち、複数の第2半導体領域20は、Z方向にみてマトリクス状に配置されている。第1部分11は、Z方向にみて第2半導体領域20(20A及び20B)の外縁e2と対向して設けられる。
The plurality of second semiconductor regions 20 (20A and 20B) are provided in a rectangular shape when viewed in the normal direction (Z direction) of the first
半導体装置113の第3半導体領域30は、Z方向にみた第2半導体領域20(20A及び20B)の外縁e2よりも内側に矩形状に設けられる。つまり、第2半導体領域20Aの外縁e2よりも内側には第3半導体領域30Aが設けられ、第2半導体領域20Bの外縁e2よりも内側には第3半導体領域30Bが設けられる。
The
第4半導体領域40は、Z方向にみた第3半導体領域30(30A及び30B)の外縁e3よりも内側に矩形状に設けられる。つまり、第3半導体領域30Aの外縁e3よりも内側には第4半導体領域40Aが設けられ、第3半導体領域30Bの外縁e3よりも内側には第4半導体領域40Bが設けられる。
The
また、半導体装置113において、高濃度領域50の第1領域51は、Z方向にみて第3半導体領域30の外縁e3に沿って設けられる。また、高濃度領域50の第2領域52は、Z方向にみて第3半導体領域の外縁e3から内側の第4半導体領域40に向けて設けられている。第2領域52は、1つの第2半導体領域20について複数設けられていてもよい。また、第3半導体領域30として、第2領域52の上に高抵抗領域31(図示せず)を設けてもよい。
このような半導体装置113によれば、アバランシェ耐量の向上に加え、半導体装置112に比べてチャネル密度が向上し、オン抵抗の低減が達成される。
In the
According to such a
図7は、第1の実施形態に係る半導体装置の他の例(その4)を示す模式的平面図である。
図7では、他の例(その4)に係る半導体装置114の絶縁膜60、制御電極G及び第1電極D1を省略した模式的平面図を表している。
FIG. 7 is a schematic plan view showing another example (No. 4) of the semiconductor device according to the first embodiment.
FIG. 7 illustrates a schematic plan view in which the insulating
半導体装置114の第2半導体領域20は、第1主面10aに沿って離間して複数設けられる。第2半導体領域20の外縁e2は、Z方向にみて六角形状に設けられている。図7に表した例では、隣り合う2つの第2半導体領域20において、互いの六角形状の辺を対向させるように、複数の第2半導体領域20が配置されている。隣り合う2つの第2半導体領域20のあいだは第1部分11である。
A plurality of
半導体装置114の第3半導体領域30は、Z方向にみた第2半導体領域20の外縁e2よりも内側に六角形状に設けられる。第4半導体領域40は、Z方向にみた第3半導体領域30の外縁e3よりも内側に六角形状に設けられる。
The
また、半導体装置114において、高濃度領域50の第1領域51は、Z方向にみて第3半導体領域30の外縁e3に沿って設けられる。また、高濃度領域50の第2領域52は、Z方向にみて第3半導体領域の外縁e3から内側の第4半導体領域40に向けて設けられている。第2領域52は、1つの第2半導体領域20について複数設けられていてもよい。
このような半導体装置114によれば、アバランシェ耐量の向上に加え、半導体装置111及び112に比べてチャネル密度が向上し、オン抵抗の低減が達成される。
In the
According to such a
また、半導体装置113及び114において、Z方向にみて、対向する2つの第2半導体領域20の間隔が同じL1であったとした場合、互いに隣り合う複数の第2半導体領域20の対向する各隅部どうしについて、各隅部と、各隅部から等距離の点と、の間隔(半導体装置113では図6に示す間隔L21、半導体装置114では図7に示す間隔L22)は、L22<L21になる。
具体的には、間隔L21は、L1/√2である。間隔L22は、L1/√3である。
間隔L22が間隔L21よりも短いことで、半導体装置114では、半導体装置113に比べて第1部分11の上側の絶縁膜60にかかる電界が緩和される。これにより、半導体装置114の信頼性が向上する。
Further, in the
Specifically, the interval L21 is L1 / √2. The interval L22 is L1 / √3.
Since the distance L22 is shorter than the distance L21, the electric field applied to the insulating
なお、図7に表した半導体装置114においては、第2半導体領域20、第3半導体領域、第4半導体領域40及び高濃度領域50の第1領域51のZ方向にみた外縁e4、e5がそれぞれ六角形状に設けられているが、他の多角形状に設けられていてもよい。
In the
(第2の実施形態)
図8は、第2の実施形態に係る半導体装置を例示する模式的断面図である。
図8に表したように、第2の実施形態に係る半導体装置120は、IGBT(Insulated Gate Bipolar Transistor)である。
(Second Embodiment)
FIG. 8 is a schematic cross-sectional view illustrating a semiconductor device according to the second embodiment.
As shown in FIG. 8, the
半導体装置120では、基板SSの導電形が、第1の実施形態に係る半導体装置110の基板Sの導電形と相違する。すなわち、半導体装置110の基板Sの導電形がn+形であるのに対し、半導体装置120の基板SSの導電形はp+形である。半導体装置120では、基板S及びSSの導電形が異なる点以外は半導体装置110と同様である。
In the
基板SSは、不純物濃度5×1018cm−3以上1×1019cm−3以下程度の、例えばAlをp形不純物として含む六方晶SiC基板である。IGBTである半導体装置130において、制御電極Gはゲート電極、第1電極D1はエミッタ電極、第2電極D2はコレクタ電極である。このような半導体装置130であっても、低いオン抵抗及び安定した耐圧が実現されるとともに、半導体装置110と同様にアバランシェ耐量の向上が達成される。
The substrate SS is a hexagonal SiC substrate containing, for example, Al as a p-type impurity having an impurity concentration of about 5 × 10 18
以上説明したように、実施形態に係る半導体装置によれば、低いオン抵抗を達成でき、安定した耐圧を実現できるとともに、アバランシェ耐量を高めることができる。 As described above, according to the semiconductor device of the embodiment, a low on-resistance can be achieved, a stable breakdown voltage can be realized, and an avalanche resistance can be increased.
なお、上記に本実施形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。 Although the present embodiment has been described above, the present invention is not limited to these examples. For example, those in which the person skilled in the art appropriately added, deleted, and changed the design of each of the above-described embodiments, and combinations of the features of each embodiment as appropriate, also have the gist of the present invention. As long as it is within the scope of the present invention.
例えば、前述の各実施形態においては、第1導電形をn形、第2導電形をp形として説明したが、本発明は第1導電形をp形、第2導電形をn形としても実施可能である。また、半導体装置110、111、112、113及び114としては、DIMOSFET以外のMOSFETにも適用可能である。
For example, in each of the above-described embodiments, the first conductivity type is described as n-type and the second conductivity type is defined as p-type. However, the present invention may be applied to the first conductivity type as p-type and the second conductivity type as n-type. It can be implemented. Further, the
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
10…第1半導体領域、10a…第1主面、10b…第2主面、11…第1部分、12…第2部分、20…第2半導体領域、21…チャネル部、30…第3半導体領域、40…第4半導体領域、50…高濃度領域、51…第1領域、52…第2領域、60…絶縁膜、110,111,112,113,114,120…半導体装置、D1…第1電極、D2…第2電極、e1,e2,e3,e4,e5…外縁、G…制御電極、S,SS…基板
DESCRIPTION OF
実施形態に係る半導体装置は、第1半導体領域と、第2半導体領域と、第3半導体領域と、第4半導体領域と、絶縁膜と、制御電極と、第1電極と、第2電極と、を備える。前記第1半導体領域は、第1導電形の炭化珪素を含み、第1部分と、第2部分と、を有し、前記第2部分の一部の上に前記第1部分が設けられている。前記第2半導体領域は、前記第2部分の上側であって前記第1部分と隣接してに設けられ、第2導電形の炭化珪素を含む。前記第3半導体領域は、前記第2半導体領域の一部の上側であって前記第1部分と離間して設けられ、第1導電形の炭化珪素を含む。前記第4半導体領域は、前記第2半導体領域の別の一部の上側に設けられ、第2導電形の炭化珪素を含む。前記絶縁膜は、前記第1半導体領域、前記第2半導体領域及び前記第3半導体領域の上側に設けられる。前記制御電極は、前記絶縁膜の上に設けられる。前記第1電極は、前記第3半導体領域と導通する。前記第2電極は、前記第1半導体領域と導通する。前記第2半導体領域のうち前記第3半導体領域及び前記第4半導体領域と接する側の領域の不純物濃度は、前記第1部分と接する側の領域の不純物濃度よりも高い。前記第3半導体領域及び前記第4半導体領域と接する側の前記領域は、第1領域と、第2領域と、を含む。前記第4半導体領域と前記第1部分との間に前記第1領域と前記第3半導体領域とが配置される。前記第1領域は、前記第2半導体領域のうちの前記第1部分に隣接する部分と、前記第3半導体領域と、の間に設けられる。前記第1領域の前記不純物濃度は、前記第2半導体領域のうちの前記第1部分と接する側の前記領域の不純物濃度の10倍以上である。前記第2領域は、前記第3半導体領域の下において前記第1領域と前記第4半導体領域との間に設けられ前記第1領域と前記第4半導体領域とを電気的に導通させる。 The semiconductor device according to the embodiment includes a first semiconductor region, a second semiconductor region, a third semiconductor region, a fourth semiconductor region, an insulating film, a control electrode, a first electrode, a second electrode, Is provided. The first semiconductor region includes a first conductivity type silicon carbide, has a first portion and a second portion, and the first portion is provided on a part of the second portion. . The second semiconductor region is provided on the upper side of the second portion and adjacent to the first portion, and includes second conductivity type silicon carbide. The third semiconductor region is provided above a part of the second semiconductor region and spaced from the first portion, and includes silicon carbide of a first conductivity type. The fourth semiconductor region is provided above another part of the second semiconductor region, and includes second conductivity type silicon carbide. The insulating film is provided above the first semiconductor region, the second semiconductor region, and the third semiconductor region. The control electrode is provided on the insulating film. The first electrode is electrically connected to the third semiconductor region. The second electrode is electrically connected to the first semiconductor region. Of the second semiconductor region, the impurity concentration in the region in contact with the third semiconductor region and the fourth semiconductor region is higher than the impurity concentration in the region in contact with the first portion. The region on the side in contact with the third semiconductor region and the fourth semiconductor region includes a first region and a second region. The first region and the third semiconductor region are disposed between the fourth semiconductor region and the first portion. The first region is provided between a portion of the second semiconductor region adjacent to the first portion and the third semiconductor region. The impurity concentration of the first region is not less than 10 times the impurity concentration of the region on the side in contact with the first portion of the second semiconductor region. The second region is provided between the first region and the fourth semiconductor region below the third semiconductor region, and electrically connects the first region and the fourth semiconductor region.
Claims (1)
前記第2部分の上側であって前記第1部分と隣接して設けられ、第2導電形の炭化珪素を含む第2半導体領域と、
前記第2半導体領域の一部の上側であって前記第1部分と離間して設けられ、第1導電形の炭化珪素を含む第3半導体領域と、
前記第2半導体領域の別の一部の上側に設けられ、第2導電形の炭化珪素を含む第4半導体領域と、
前記第1半導体領域、前記第2半導体領域及び前記第3半導体領域の上側に設けられた絶縁膜と、
前記絶縁膜の上に設けられた制御電極と、
前記第3半導体領域と導通する第1電極と、
前記第1半導体領域と導通する第2電極と、
を備え、
前記第2半導体領域のうち前記第3半導体領域及び前記第4半導体領域と接する側の領域の不純物濃度は、前記第1部分と接する側の領域の不純物濃度よりも高く、
前記第3半導体領域及び前記第4半導体領域と接する側の前記領域は、第1領域と、第2領域と、を含み、
前記第4半導体領域と前記第1部分との間に前記第1領域と前記第3半導体領域とが配置され、
前記第1領域は、前記第2半導体領域のうちの前記第1部分に隣接する部分と、前記第3半導体領域と、の間に設けられ、
前記第2領域は、前記第3半導体領域の下において前記第1領域と前記第4半導体領域との間に設けられ前記第1領域と前記第4半導体領域とを電気的に導通させる半導体装置。 A first semiconductor region comprising silicon carbide of a first conductivity type, having a first portion and a second portion, wherein the first portion is provided on a part of the second portion;
A second semiconductor region that is provided on and adjacent to the first portion above the second portion and includes silicon carbide of a second conductivity type;
A third semiconductor region, which is provided above the part of the second semiconductor region and spaced apart from the first part, and includes silicon carbide of the first conductivity type;
A fourth semiconductor region, which is provided above another part of the second semiconductor region and includes silicon carbide of a second conductivity type;
An insulating film provided above the first semiconductor region, the second semiconductor region, and the third semiconductor region;
A control electrode provided on the insulating film;
A first electrode electrically connected to the third semiconductor region;
A second electrode electrically connected to the first semiconductor region;
With
Of the second semiconductor region, the impurity concentration in the region in contact with the third semiconductor region and the fourth semiconductor region is higher than the impurity concentration in the region in contact with the first portion,
The region in contact with the third semiconductor region and the fourth semiconductor region includes a first region and a second region,
The first region and the third semiconductor region are disposed between the fourth semiconductor region and the first portion,
The first region is provided between a portion of the second semiconductor region adjacent to the first portion and the third semiconductor region,
The second region is provided between the first region and the fourth semiconductor region under the third semiconductor region, and electrically connects the first region and the fourth semiconductor region.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Application Number | Title | Priority Date | Filing Date |
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JP2012043648A Division JP2013182905A (en) | 2012-02-29 | 2012-02-29 | Semiconductor device |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016243101A Division JP6280629B2 (en) | 2016-12-15 | 2016-12-15 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015084444A true JP2015084444A (en) | 2015-04-30 |
Family
ID=53047880
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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A131 | Notification of reasons for refusal |
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|
A977 | Report on retrieval |
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|
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