JP2015076708A - 増幅回路 - Google Patents

Abstract

【課題】入力信号の変動に応じて出力信号の波形を適切に補償することができる増幅回路を提供すること。【解決手段】増幅回路１０は、入力端子１１Ａ，１１Ｂと出力端子１２Ａ，１２Ｂとの間に接続され、入力端子１１Ａ，１１Ｂに供給された入力信号を増幅して出力端子１２Ａ，１２Ｂに出力するメインアンプ２２と、メインアンプ２２に並列に接続され、入力信号を所定の遅延時間だけ遅延させる可変遅延回路２３と、可変遅延回路２３から出力される信号を所定の利得で反転増幅して出力端子に出力するプリエンファシス回路２４と、増幅回路１０の処理対象である処理対象信号の周波数よりも低い第一周波数帯域及び直流近傍の低周波数帯域におけるメインアンプ２２の応答を補償するようにプリエンファシス回路２４の利得及び可変遅延回路２３の遅延時間を制御するコントローラ４６と、を備える。【選択図】図１

Description

本発明は、増幅回路に関するものであり、特に、光送信器において用いられる増幅回路に関するものである。

光通信の分野において、入力された電気信号を光信号に変換し、出力信号として伝送路に送出する光送信器が用いられている（例えば特許文献１参照）。特許文献１に記載の光送信器は、直流光を出力するレーザダイオードと、レーザダイオードから出力される直流光の強度を変調して光信号として出力する変調器と、電気信号として入力された入力信号に応じて変調器を駆動する駆動信号を生成するための変調器駆動回路と、を備えている。

そして、特許文献１に記載の光送信器は、入力信号の振幅を検出する振幅検出回路と、振幅検出回路により検出された入力信号の振幅に応じて波形制御信号を生成するコントローラとをさらに備えている。変調器駆動回路は、コントローラにより生成された波形制御信号に応じて、駆動信号の波形を制御する。このような構成により、特許文献１に記載の光送信器は、入力信号の振幅の変動に対して光送信器の光出力波形を補償する。

特開２０１２−２１５６６２号公報

光送信器においては、入力信号の振幅やビットパターンによらず、出力信号が適切に補償されることが好ましい。しかしながら、特許文献１に記載の光送信器においては、入力信号発生源から振幅検出回路に至る経路における損失が周波数特性を有する。一般的には、この周波数特性は、高周波側での損失が低周波側での損失と比べて大きいというものである。このため、入力信号として、例えば（００００００）等のように同一ビットが連続するビットパターンが入力された場合には、入力信号の周波数が低くなり、これにより、入力信号の損失は小さくなる。これに対し、入力信号として、例えば（０１０１０１）等のように異なるビットが交互に繰り返されるビットパターンが入力された場合には、入力信号の周波数が高くなり、これにより、入力信号の損失は大きくなる。このように、入力信号のビットパターンによって入力信号の損失が変動するため、振幅検出回路で検出される入力信号の振幅が変動する。その結果、入力信号の振幅やビットパターン等の変動に応じて出力信号の波形を適切に補償することができず、出力信号の波形が劣化してしまう場合がある。

そこで、本発明は、上記課題に鑑みてなされたものであり、入力信号の変動に応じて出力信号の波形を適切に補償することができる増幅回路を提供することを目的とする。

上記課題を解決するため、本発明の一側面に係る増幅回路は、入力端子と出力端子とを備える増幅回路であって、入力端子と出力端子との間に接続され、入力端子に供給された入力信号を増幅して出力端子に出力する主増幅器と、主増幅器に並列に接続され、入力信号を所定の遅延時間だけ遅延させる可変遅延回路と、可変遅延回路から出力される信号を所定の利得で反転増幅して出力端子に出力する可変利得反転増幅器と、増幅回路の処理対象である処理対象信号の周波数よりも低い第一周波数帯域及び直流近傍の低周波数帯域における主増幅器の応答を補償するように可変利得反転増幅器の利得及び可変遅延回路の遅延時間を制御するコントローラと、を備える。

本発明によれば、入力信号の変動に応じて出力信号の波形を適切に補償することができる増幅回路を提供することができる。

本発明の実施形態に係る増幅回路の構成を示す図である。 振幅検出回路の一例を示す回路図である。 プリエンファシス回路のゲインを変化させたときの出力信号の周波数特性の変化を示すグラフである。 可変遅延回路の遅延時間を変化させた時の出力信号の周波数特性の変化を示すグラフである。 振幅検出回路により振幅が検出される周波数帯域を模式的に示すグラフである。 補償量の決定方法の一例を示すフローチャートである。 補償量に応じてゲインを決定する方法を示すためのグラフである。 補償量に応じて遅延時間を決定する方法を示すためのグラフである。 理想的な入力信号のアイパターンと、伝送損失の影響を受けた出力信号のアイパターンを示すグラフである。 適切な補償がなされた場合の出力信号のアイパターンを示すグラフである。 遅延時間が過小な場合及び過大な場合の出力信号のアイパターンを示すグラフである。 本発明の実施形態の変形例に係る増幅回路の構成を示す図である。

本発明の一側面に係る増幅回路は、入力端子と出力端子とを備える増幅回路であって、入力端子と出力端子との間に接続され、入力端子に供給された入力信号を増幅して出力端子に出力する主増幅器と、主増幅器に並列に接続され、入力信号を所定の遅延時間だけ遅延させる可変遅延回路と、可変遅延回路から出力される信号を所定の利得で反転増幅して出力端子に出力する可変利得反転増幅器と、増幅回路の処理対象である処理対象信号の周波数よりも低い第一周波数帯域及び直流近傍の低周波数帯域における主増幅器の応答を補償するように可変利得反転増幅器の利得及び可変遅延回路の遅延時間を制御するコントローラと、を備える。

このような増幅回路によれば、主増幅器により増幅された入力信号に、可変遅延回路により遅延した後に可変利得反転増幅器により増幅された入力信号が加えられる。これにより、略矩形波状の入力信号の立ち上がり及び立ち下がりが強調される。ここで、本増幅回路が備えるコントローラによれば、処理対象信号の周波数よりも低い第一周波数帯域及び直流近傍の低周波数帯域における主増幅器の応答を補償するように可変利得反転増幅器の利得及び可変遅延回路の遅延時間が制御される。したがって、第一周波数帯域及び低周波数帯域における入力信号の応答が補償されることにより、入力信号の立ち上がり及び立ち下がりの補償が適切になされ、その結果、入力信号の波形が適切に補償される。したがって、入力信号の変動に応じて出力信号の波形を適切に補償することができる。

ここで、上記の増幅回路では、第一周波数帯域が、処理対象信号の周波数の１／２の周波数を含むことが好適である。

この場合には、処理対象信号の周波数の１／２の周波数を含む帯域及び低周波数帯域における入力信号の応答が補償されるため、入力信号の波形がより適切に補償され、その結果、入力信号の変動に応じて出力信号の波形をより適切に補償することができる。

さらに、コントローラが、処理対象信号の周波数の１／４の周波数を含む第二周波数帯域における主増幅器の応答をさらに補償するように可変利得反転増幅器の利得及び可変遅延回路の遅延時間を制御する、ことも好適である。

この場合には、処理対象信号の周波数の１／４の周波数を含む帯域における入力信号の応答がさらに補償されるため、入力信号の波形がさらに適切に補償され、その結果、入力信号の変動に応じて出力信号の波形をさらに適切に補償することができる。

また、コントローラが、可変利得反転増幅器の利得を変更することにより、低周波数帯域における主増幅器の応答を補償するとともに、可変遅延回路の遅延時間を変更することにより、第一周波数帯域及び第二周波数帯域における主増幅器の応答を補償する、ことも好適である。

上記の増幅回路では、可変利得反転増幅器の利得を変更すると、低周波数帯域における主増幅器の応答が大きく変動させるように、入力信号の波形を補償することができる。また、可変遅延回路の遅延時間を変更すると、特に第一周波数帯域から第二周波数帯域にかけての主増幅器の応答を大きく変動させるように、入力信号の波形を補償することができる。したがって、上記の構成によれば、入力信号の波形を適切に補償するために必要な可変利得反転増幅器の利得及び可変遅延回路の遅延時間の変化量を制御することができる。

また、主増幅器の後段に接続された信号伝送素子と、信号伝送素子の後段に接続され、信号伝送素子を通過した信号の低周波数帯域における振幅を検出する低周波数帯域振幅検出回路と、信号伝送素子の後段に接続され、信号伝送素子を通過した信号の第一周波数帯域における振幅を検出する第一周波数帯域振幅検出回路と、をさらに備え、コントローラが、低周波数帯域振幅検出回路及び第一周波数帯域振幅検出回路において検出された振幅に基づいて可変利得反転増幅器の利得及び可変遅延回路の遅延時間を制御する、ことも好適である。

この場合には、信号伝送素子を通過した信号の振幅が低周波数帯域振幅検出回路及び第一周波数帯域振幅検出回路により検出され、この検出された信号の振幅に基づいて可変利得反転増幅器の利得及び可変遅延回路の遅延時間がコントローラにより制御される。このため、信号伝送素子の周波数特性を加味して入力信号の波形の補償が行われる。したがって、入力信号の波形をより適切に補償することができる。

さらに、信号伝送素子の後段に接続され、信号伝送素子を通過した信号を増幅する最終段増幅器をさらに備え、低周波数帯域振幅検出回路及び第一周波数帯域振幅検出回路が、最終段増幅器により増幅された信号の振幅を検出する、ことも好適である。

この場合には、最終段増幅器により増幅された信号の振幅が低周波数帯域振幅検出回路及び第一周波数帯域振幅検出回路により検出され、この検出された信号の振幅に基づいて可変利得反転増幅器の利得及び可変遅延回路の遅延時間がコントローラにより制御される。このため、最終段増幅器の周波数特性を加味して入力信号の波形の補償が行われる。したがって、入力信号の波形をより適切に補償することができる。

以下、添付図面を参照しながら本発明による温度制御素子の制御回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１に示されるように、本実施形態に係る光送信装置１は、例えば、入力信号源２０と、入力信号源２０の出力側に接続された伝送路３０（信号伝送素子）と、伝送路３０における入力信号源２０と反対の側に接続された光送信器４０と、を備える。

入力信号源２０は、電気的な入力信号を発生する電源２１を備える。光送信器４０は、レーザダイオード（ＬＤ）４１と、変調器４２と、変調器駆動回路４３と、を備えている。変調器４２は、レーザダイオード４１から出射された光を、電源２１により発生された入力信号に応じた駆動信号によって変調する。変調器駆動回路４３は、入力信号源２０から伝送路３０を介して伝送された差動形式の入力信号ＤＡＴＡ，ＤＡＴＡＢを増幅して、変調器４２を駆動する駆動信号を生成する。本実施形態に係る増幅回路１０は、電源２１からの入力信号を増幅し、増幅された信号を変調器駆動回路４３へ出力するために用いられる。

増幅回路１０は、一対の入力端子１１Ａ，１１Ｂと、一対の出力端子１２Ａ，１２Ｂと、を備える。入力端子１１Ａ，１１Ｂは、電源２１の出力に接続されており、電源２１からの入力信号が差動信号として入力される。出力端子１２Ａ，１２Ｂは、伝送路３０の一端側に接続されており、伝送路３０に差動形式で駆動信号を出力する。

増幅回路１０は、メインアンプ２２（主増幅器）と、メインアンプ２２に並列に接続された可変遅延回路２３と、可変遅延回路２３の後段に接続されたプリエンファシス回路２４（可変利得反転増幅器）と、を備えている。本実施形態では、メインアンプ２２、可変遅延回路２３及びプリエンファシス回路２４は、入力信号源２０の内部に設けられている。

メインアンプ２２は、入力端子１１Ａ，１１Ｂに供給された差動形式の入力信号を増幅する、全差動型の増幅回路である。メインアンプ２２の出力は、出力端子１２Ａ，１２Ｂに接続されている。したがって、メインアンプ２２は、入力端子１１Ａ，１１Ｂと出力端子１２Ａ，１２Ｂとの間に接続されている。

可変遅延回路２３は、メインアンプ２２と並列に接続されている。言い換えれば、可変遅延回路２３の入力端子は、メインアンプ２２の入力端子に接続されている。可変遅延回路２３は、入力端子１１Ａ，１１Ｂに供給された入力信号を所定の遅延時間だけ遅延させる。この所定の遅延時間は、後述するコントローラ４６から出力される制御信号に応じて可変である。可変遅延回路２３は、例えば、トランスミッションラインと、ＭＯＳ（Metal-Oxide-Semiconductor）構造を有する可変容量素子を用いて構成される。トランスミッションラインの長さ及び幅は、入力信号の周波数帯においてトランスミッションラインが誘導性のインピーダンスを有するように適宜設定される。可変容量素子の容量は、例えば、可変容量素子に印加されるバイアス電圧を変更することによって変更され得る。

プリエンファシス回路２４は、可変遅延回路２３から出力される信号を所定の利得で反転増幅する。この所定の利得は、後述するコントローラ４６から出力される制御信号に応じて可変である。プリエンファシス回路２４の出力端子は、メインアンプ２２の出力端子と接続されている。すなわち、プリエンファシス回路２４の出力端子は、出力端子１２Ａ，１２Ｂに接続されている。これにより、メインアンプ２２から出力される信号と、プリエンファシス回路２４から出力される信号とが加算される。

出力端子１２Ａ，１２Ｂには、伝送路３０を介して、変調器駆動回路４３の入力端子が接続されている。伝送路３０は、例えばコネクタやケーブルである。変調器駆動回路４３は、伝送路を介して入力された信号を増幅する差動増幅回路である。

伝送路３０と変調器駆動回路４３の入力端子とを接続する配線から分岐して、信号分岐回路４４が接続されている。信号分岐回路４４は、例えば、入力信号の周波数が２０ＧＨｚ程度以下の場合には、３本の抵抗素子をＴ字状に接続することによって好適に構成される。入力信号の周波数が２０ＧＨｚ以上の場合には、Ｔ字状に接続されたトランスミッションラインによって好適に構成される。信号分岐回路４４は、高周波マッチングに影響を与えず、変調器駆動回路４３に入力される信号の振幅の低減を可能な限り抑制し、後段の振幅検出回路４５から反射がある場合における反射波を減衰させ、入力振幅を表す情報を振幅検出回路４５に伝達するように、適宜設計される。

信号分岐回路４４の後段には、１／２ビットレート振幅検出回路４５Ａ（第一周波数帯域振幅検出回路）、１／４ビットレート振幅検出回路４５Ｂ（第二周波数帯域振幅検出回路）及び低周波振幅検出回路４５Ｃ（低周波数帯域振幅検出回路）が並列に接続されている。以下の説明では、１／２ビットレート振幅検出回路４５Ａ、１／４ビットレート振幅検出回路４５Ｂ及び低周波振幅検出回路４５Ｃをまとめて振幅検出回路４５と総称する場合がある。１／２ビットレート振幅検出回路４５Ａは、伝送路３０を通過した信号に含まれる、処理対象信号としての入力信号のビットレート（例えば５０ＧＨｚ）に対応する周波数の１／２の周波数を含む第一周波数帯域の成分の振幅を検出する。１／４ビットレート振幅検出回路４５Ｂは、伝送路３０を通過した信号に含まれる、入力信号のビットレートに対応する周波数の１／４の周波数を含む第二周波数帯域の成分の振幅を検出する。低周波振幅検出回路４５Ｃは、伝送路３０を通過した信号に含まれる、入力信号のビットレートと比較して十分に低い周波数（例えば１ＧＨｚ）を含む低周波数帯域の成分を検出する。

１／２ビットレート振幅検出回路４５Ａ、１／４ビットレート振幅検出回路４５Ｂ及び低周波振幅検出回路４５Ｃの出力は、コントローラ４６に接続されている。コントローラ４６は、１／２ビットレート振幅検出回路４５Ａ、１／４ビットレート振幅検出回路４５Ｂ及び低周波振幅検出回路４５Ｃから出力された振幅の情報に応じた制御信号を可変遅延回路２３及びプリエンファシス回路２４に出力する。このような動作により、コントローラ４６は、上述した第一周波数帯域、第二周波数帯域、及び低周波数帯域におけるメインアンプ２２の応答を補償するように可変遅延回路２３の遅延時間及びプリエンファシス回路の利得を制御する。

ここで、図２を参照して、振幅検出回路４５の回路構成について説明する。振幅検出回路４５は、一対の入力端子ＩＮ，ＩＮＢと、一個の出力端子ＯＵＴを備える。

一対の入力端子ＩＮ，ＩＮＢはフィルタ４７に接続されている。このフィルタ４７は、振幅検出回路４５が検出する対象となる周波数帯域の信号を通過させ、その他の周波数帯域の信号を遮断するフィルタである。例えば、１／２ビットレート振幅検出回路４５Ａに設けられたフィルタ４７は、上述した第一周波数帯域の信号を通過させ、その他の周波数帯域の信号を遮断する。１／４ビットレート振幅検出回路４５Ｂに設けられたフィルタ４７は、上述した第二周波数帯域の信号を通過させ、その他の周波数帯域の信号を遮断する。低周波振幅検出回路４５Ｃに設けられたフィルタ４７は、上述した低周波数帯域の信号を通過させ、その他の周波数帯域の信号を遮断する。

振幅検出回路４５は、一対のトランジスタ５１Ａ，５１Ｂを備える。トランジスタ５１Ａ，５１Ｂのベース端子は、フィルタ４７を介して、それぞれ入力端子ＩＮ，ＩＮＢに接続されている。トランジスタ５１Ａ，５１Ｂのコレクタ端子は、電源電位に接続されている。トランジスタ５１Ａ，５１Ｂのエミッタ端子は、互いに接続されると共に、さらに電流源５２及びキャパシタ５３に接続されている。入力端子ＩＮの電位がハイレベルの場合には、トランジスタ５１Ａがオンし、ピークホールド回路の役割をする。入力端子ＩＮＢの電位がハイレベルの場合には、トランジスタ５１Ｂがオンし、ピークホールド回路の役割をする。

電流源５２は、トランジスタ５１Ａ，５１Ｂのいずれかがオンしたときにエミッタ電流を供給する電流源である。電流源５２の電流値Ｉ１は、例えば１０μＡ〜１００μＡ程度に設定される。電流源５２は、入力端子ＩＮ，ＩＮＢの間に入力される差動信号の振幅が大きい状態から小さい状態に変動した時にキャパシタ５３を放電させるための電流源としても機能する。

キャパシタ５３は、トランジスタ５１Ａ，５１Ｂのエミッタ電流を充電することにより、入力端子ＩＮ，ＩＮＢに入力される信号のピーク値に相当するホールド電位を生成する。キャパシタ５３の容量は、例えば１ｐＦ〜１μＦに設定される。キャパシタ５３によって生成されたホールド電位は、ピーク値検出信号Ｖｐｍとして出力される。

入力端子ＩＮ，ＩＮＢの間には、直列接続され、抵抗値が互いに等しい２個の抵抗素子５４Ａ，５４Ｂが接続されている。

振幅検出回路４５は、さらにトランジスタ５１Ｃ、電流源５５及びキャパシタ５６を備えている。これらのトランジスタ５１Ｃ、電流源５５及びキャパシタ５６は、入力端子ＩＮ，ＩＮＢに入力される信号の平均電位を検出するための回路を構成する。

トランジスタ５１Ｃは、そのベース端子が２つの抵抗素子５４Ａ，５４Ｂの間のノードに接続される。この抵抗素子５４Ａ，５４Ｂの間のノードの電位は、入力端子ＩＮ，ＩＮＢに入力される信号の平均電位となる。トランジスタ５１Ｃのエミッタ端子は、電流源５５及びキャパシタ５６に接続されている。トランジスタ５１Ｃは、電流源５５によってエミッタ電流が供給されることにより、エミッタ端子に入力信号の平均値に相当する平均値検出信号Ｖａｍを生成し出力する。キャパシタ５６は、平均値検出時のノイズ除去用の素子であり、その容量は、例えば１ｐＦ〜１０ｐＦ程度に設定される。

トランジスタ５１Ａ，５１Ｂとトランジスタ５１Ｃとの後段には、差分回路５７が設けられている。差分回路５７の一方の入力は、トランジスタ５１Ａ，５１Ｂのエミッタ端子に接続されている。差分回路５７の他方の入力は、トランジスタ５１Ｃのエミッタ端子に接続されている。差分回路５７の出力は、振幅検出回路４５の出力端子ＯＵＴに接続されている。差分回路５７は、トランジスタ５１Ａ，５１Ｂのエミッタ端子に出力されるピーク値検出信号Ｖｐｍと、トランジスタ５１Ｃのエミッタ端子に出力される平均値検出信号Ｖａｍと、の差分値に対応する差分信号を、出力端子ＯＵＴに出力する。この差分信号は、入力端子ＩＮ，ＩＮＢの間に入力される信号の振幅に対応する。

ここで、トランジスタ５１Ｃのベース・エミッタ間電圧が、トランジスタ５１Ａ，５１Ｂのオン時のベース・エミッタ間電圧に等しくなるように、電流源５５の電流値Ｉ２が設定される。これにより、ピーク値検出信号Ｖｐｍと平均値検出信号Ｖａｍとの差分を差分回路５７で検出する際に、トランジスタ５１Ａ，５１Ｂのベース・エミッタ間電圧とトランジスタ５１Ｃのベース・エミッタ間電圧とが相殺される。したがって、入力端子ＩＮ，ＩＮＢに入力される信号の振幅の検出精度をより向上させることができる。具体的には、トランジスタ５１Ａ，５１Ｂのエミッタサイズと電流源５２の電流値Ｉ１の比と、トランジスタ５１Ｃのエミッタサイズと電流源５５の電流値Ｉ３の比と、が等しくなるように設定される。

なお、振幅検出回路４５の構成は、上述した構成に限定されるものではなく、信号のうちの所定の周波数帯域の成分の振幅を検出することができる構成であれば、どのような回路構成であってもよい。

上述した構成を備える増幅回路１０の周波数特性を図３及び図４に示す。図３は、プリエンファシス回路２４の利得を変化させた場合の、増幅回路１０の利得の周波数特性の変化を示す。図３の太線は、プリエンファシス回路２４の利得を最小とした場合の、増幅回路１０の利得の周波数特性を示す。プリエンファシス回路２４の利得を大きくすると、図３の矢印に示されるように、概ね２０ＧＨｚ程度以下の周波数帯域では、増幅回路１０の利得は低下する一方、概ね２５ＧＨｚ程度以上の周波数帯域では、増幅回路１０の利得は増加する。２３ＧＨｚ付近の周波数では、プリエンファシス回路２４の利得を変化させても、増幅回路１０の利得はほぼ変化しない。

また、図４は、可変遅延回路２３の遅延時間を変化させた場合の、増幅回路１０の利得の周波数特性の変化を示す。図４の太線は、可変遅延回路２３の遅延時間を最小とした場合の、増幅回路１０の利得の周波数特性を示す。可変遅延回路２３の遅延時間を大きくしていくと、増幅回路１０の利得は、全周波数帯域において増加する。可変遅延回路２３の遅延時間をさらに大きくしていくと、増幅回路１０の利得は、ある周波数で極大値を取り、この周波数より高い周波数帯域における増幅回路１０の利得は低下する。増幅回路１０の利得が極大値を取る周波数は、可変遅延回路２３の遅延時間の増加に伴って低下する。

次に、本実施形態の増幅回路１０における、メインアンプ２２の応答の補償のための動作について説明する。図５に、入力信号の周波数依存性と、損失が検出される周波数帯域とを示す。図５の実線の曲線は、伝送路３０の出力側における入力信号の損失値の周波数特性を示す。破線Ｂ１，Ｂ２，Ｂ０で示される周波数帯域は、それぞれ、１／２ビットレート振幅検出回路４５Ａ、１／４ビットレート振幅検出回路４５Ｂ及び低周波振幅検出回路４５Ｃによる振幅検出の対象となる第一周波数帯域、第二周波数帯域及び低周波数帯域を示す。ここでは、入力信号のビットレートに対応する周波数は５０ＧＨｚであると仮定している。点Ｌ１，Ｌ２及びＬ０は、それぞれ、１／２ビットレート振幅検出回路４５Ａ、１／４ビットレート振幅検出回路４５Ｂ及び低周波振幅検出回路４５Ｃにより検出された損失値を示す。ここではＬ１は約−２．２ｄＢ、Ｌ２は約−１．０ｄＢ、Ｌ０は約−０．４ｄＢである。

図６は、メインアンプ２２の応答の補償の動作の流れを示すフローチャートである。まず、コントローラ２６が、プリエンファシス回路２４の利得Ｇｐ及び可変遅延回路２３の遅延時間Ｔｐをデフォルト値に設定する（ステップＳ１１）。次に、増幅回路１０を動作させて、メインアンプ２２に入力信号を出力させる（ステップＳ１２）。次に、振幅検出回路４５が、伝送路３０の後段における損失値Ｌ０を検出する（ステップＳ１３）。次に、コントローラ４６が、低周波数帯域における損失値Ｌ０と、低周波数帯域における可変遅延回路２３及びプリエンファシス回路２４による補償量Ｇ０と、を比較する（ステップＳ１４）。具体的には、コントローラ４６は、補償量Ｇ０と損失値Ｌ０との差の２乗である（Ｇ０−Ｌ０）^２の大小に応じて比較を行う。コントローラ２６は、（Ｇ０−Ｌ０）^２が所定の閾値δ_１より小さいか否かを判定する（ステップＳ１５）。（Ｇ０−Ｌ０）^２が閾値δ_１より小さくない場合（ステップＳ１５：ＮＯ）には、コントローラ４６は、プリエンファシス回路２４の利得Ｇｐを変化させ、補償量Ｇ０と損失値Ｌ０との差を小さくする（ステップＳ１６）。その後、再びステップＳ１３以降の処理に戻る。

ここで、補償量の周波数特性とプリエンファシス回路２４の利得Ｇｐとの関係について、図７を参照して説明する。図７は、プリエンファシス回路２４の利得Ｇｐを変化させた場合の、可変遅延回路２３及びプリエンファシス回路２４による補償量の周波数特性の変化を示す。プリエンファシス回路２４の利得Ｇｐを変化させると、補償量の周波数特性は、全周波数帯域において増減する。上述したステップＳ１３〜Ｓ１６の各処理では、補償量Ｇ０が損失値Ｌ０に近づくようにプリエンファシス回路２４の利得Ｇｐが調整される。その結果、補償量の周波数特性が図７の太線で示されるように、プリエンファシス回路２４の利得Ｇｐが決定される。

ステップＳ１５において、（Ｇ０−Ｌ０）^２が閾値δ_１より小さい場合（ステップＳ１５：ＹＥＳ）には、振幅検出回路４５が、伝送路３０の後段での第一、第二周波数帯域における損失値Ｌ１，Ｌ２を検出する（ステップＳ１７）。次に、コントローラ４６が、損失値Ｌ１，Ｌ２と、第一、第二周波数帯域における可変遅延回路２３及びプリエンファシス回路２４による補償量Ｇ１，Ｇ２と、を比較する（ステップＳ１８）。具体的には、損失値Ｌ１，Ｌ２と補償量Ｇ１，Ｇ２との差を表す値として、√｛（Ｌ１−Ｇ１）^２＋（Ｌ２−Ｇ２）^２｝を計算し、この値の大小に応じて比較を行う。コントローラ２６は、√｛（Ｌ１−Ｇ１）^２＋（Ｌ２−Ｇ２）^２｝が所定の閾値δ_２より小さいか否かを判定する（ステップＳ１９）。√｛（Ｌ１−Ｇ１）^２＋（Ｌ２−Ｇ２）^２｝が閾値δ_２より小さくない場合（ステップＳ１９：ＮＯ）には、コントローラ４６は、可変遅延回路２３の遅延時間Ｔｐを変化させ、補償量Ｇ１，Ｇ２と損失値Ｌ１，Ｌ２との差を小さくする（ステップＳ２０）。その後、再びステップＳ１７以降の処理に戻る。

ここで、補償量の周波数特性と可変遅延回路２３の遅延時間Ｔｐとの関係について、図８を参照して説明する。図８は、可変遅延回路２３の遅延時間Ｔｐを変化させた場合の、可変遅延回路２３及びプリエンファシス回路２４による補償量の周波数特性の変化を示す。可変遅延回路２３の遅延時間Ｔｐを変化させると、補償量の周波数特性は、高周波側で大きく増減する。上述したステップＳ１７〜Ｓ２０の各処理では、補償量Ｇ１，Ｇ２が損失値Ｌ１，Ｌ２に近づくように可変遅延回路２３の遅延時間Ｔｐが調整される。その結果、補償量の周波数特性が図８の太線で示されるように、可変遅延回路２３の遅延時間Ｔｐが決定される。

先に図７を用いて示したように、ステップＳ１３〜Ｓ１６の各処理で、低周波数帯域での補償量Ｇ０が損失値Ｌ０に合わせて調整される。そして、図８を用いて示したように、ステップＳ１７〜Ｓ２０の各処理で、第一周波数帯域及び第二周波数帯域での補償量Ｇ１，Ｇ２が損失値Ｌ１，Ｌ２に合わせて調整される。これにより、第一周波数帯域、第二周波数帯域及び低周波数帯域のそれぞれにおいて、補償量が損失量に合わせて調整される。

このような補償量の調整を行った結果の時間波形について、図９〜図１１を用いて説明する。図９の（Ａ）は、増幅回路１０の入力端子１１Ａ，１１Ｂにおける入力信号の時間波形を示すアイパターンである。図９の（Ｂ）は、可変遅延回路２３の遅延時間Ｔｐ及びプリエンファシス回路２４の利得Ｇｐの調整がなされていない場合の、伝送路３０の出力側における入力信号の時間波形を示すアイパターンである。図９の（Ｂ）には、入力信号がゆるやかに変化している場合の振幅Ａ１と比較して、入力信号が急激に変化している場合の振幅Ａ２が低下していることが示されている。

これに対し、図１０は、コントローラ４６により可変遅延回路２３及びプリエンファシス回路２４が適切に補償を行った場合の出力信号のアイパターンを示す。また、図１１の（Ａ）は、可変遅延回路２３の遅延時間が過小な場合の出力信号のアイパターンを示し、図１１の（Ｂ）は、可変遅延回路２３の遅延時間が過大な場合の出力信号のアイパターンを示す。図１０によれば、適切に補償が行われた場合には、図９の（Ａ）と同様にほぼ理想的なアイパターンが得られていることが分かる。一方、図１１の（Ａ）によれば、可変遅延回路２３の遅延時間が過小な場合には、図９の（Ｂ）の場合と同様に信号振幅の現象が生じてしまうことが分かる。また、図１１の（Ｂ）によれば、可変遅延回路２３の遅延時間が過大な場合には、信号のオーバーシュートが生じてしまうことが分かる。

以上説明したように、増幅回路１０によれば、メインアンプ２２により増幅された入力信号に、可変遅延回路２３により遅延した後にプリエンファシス回路２４により増幅された入力信号が加えられる。これにより、略矩形波状の入力信号の立ち上がり及び立ち下がりが強調される。ここで、増幅回路１０が備えるコントローラ４６によれば、処理対象信号の周波数よりも低い第一周波数帯域及び直流近傍の低周波数帯域におけるメインアンプ２２の応答を補償するようにプリエンファシス回路２４の利得及び可変遅延回路２３の遅延時間が制御される。したがって、第一周波数帯域及び低周波数帯域における入力信号の応答が補償されることにより、入力信号の立ち上がり及び立ち下がりの補償が適切になされ、その結果、入力信号の波形が適切に補償される。したがって、入力信号の変動に応じて出力信号の波形を適切に補償することができる。

特に、本実施形態では、第一周波数帯域として、処理対象信号の周波数の１／２の周波数が含まれており、さらに、処理対象信号の周波数の１／４の周波数を含む第二周波数帯域におけるメインアンプ２２の応答も保証されている。このため、入力信号の波形がさらに適切に補償され、出力信号の波形もさらに適切に補償されている。

以上、本発明に係る好適な実施形態について図示し説明してきたが、本発明は上述した特定の実施形態に限定されるものではない。すなわち、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形及び変更が可能であることは、当業者によってように認識される。

例えば、図１２に上述した実施形態の変形例を示す。本変形例に係る光送信装置１Ｂは、増幅回路１０Ｂを備えている。この増幅回路１０Ｂは、上述した増幅回路１０と比較すると、伝送路３０の後段に接続され、伝送路３０を通過した信号を増幅する最終段増幅器としての変調器駆動回路４３をさらに備えた点で相違している。さらに、信号分岐回路４４が、変調器駆動回路４３の前段ではなく、変調器駆動回路４３の後段に接続されている点でも異なっている。この構成により、１／２ビットレート振幅検出回路４５Ａ、１／４ビットレート振幅検出回路４５Ｂ、及び低周波振幅検出回路４５Ｃが、変調器駆動回路４３により増幅された信号の振幅を検出する。したがって、伝送路３０だけでなく、変調器駆動回路４３の周波数特性までを加味して入力信号の波形の補償が行われるため、入力信号の波形がより適切に補償される。

また、上述した増幅回路１０において、１／４ビットレート振幅検出回路４５Ｂを省略してもよい。さらに、１／２ビットレート振幅検出回路４５Ａに入力信号の振幅の検出がなされる第一周波数帯域は、処理対象信号の周波数よりも低い周波数帯域であれば、処理対象信号の周波数の１／２の周波数を含む帯域ではなくてもよい。

さらに、伝送路３０が省略されて、入力信号源２０と光送信器４０とが一体とされた構成を有する光送信装置においても、本発明の増幅回路は好適に使用される。

１０，１０Ｂ…増幅回路、１１Ａ，１１Ｂ…入力端子、１２Ａ，１２Ｂ…出力端子、２２…メインアンプ（主増幅器）、２３…可変遅延回路、２４…プリエンファシス回路（可変利得反転増幅器）、３０…伝送路（信号伝送素子）、４３…変調器駆動回路（最終段増幅器）、４６…コントローラ。

Claims (6)

1. 入力端子と出力端子とを備える増幅回路であって、
   前記入力端子と前記出力端子との間に接続され、前記入力端子に供給された入力信号を増幅して前記出力端子に出力する主増幅器と、
   前記主増幅器に並列に接続され、前記入力信号を所定の遅延時間だけ遅延させる可変遅延回路と、
   前記可変遅延回路から出力される信号を所定の利得で反転増幅して前記出力端子に出力する可変利得反転増幅器と、
   前記増幅回路の処理対象である処理対象信号の周波数よりも低い第一周波数帯域及び直流近傍の低周波数帯域における前記主増幅器の応答を補償するように前記可変利得反転増幅器の利得及び前記可変遅延回路の遅延時間を制御するコントローラと、
   を備える増幅回路。
2. 前記第一周波数帯域が、前記処理対象信号の周波数の１／２の周波数を含む、請求項１に記載の増幅回路。
3. 前記コントローラが、前記処理対象信号の周波数の１／４の周波数を含む第二周波数帯域における前記主増幅器の応答をさらに補償するように前記可変利得反転増幅器の利得及び前記可変遅延回路の遅延時間を制御する、請求項２に記載の増幅回路。
4. 前記コントローラが、前記可変利得反転増幅器の利得を変更することにより、前記低周波数帯域における前記主増幅器の応答を補償するとともに、前記可変遅延回路の遅延時間を変更することにより、前記第一周波数帯域及び前記第二周波数帯域における前記主増幅器の応答を補償する、請求項３に記載の増幅回路。
5. 前記主増幅器の後段に接続された信号伝送素子と、
   前記信号伝送素子の後段に接続され、前記信号伝送素子を通過した信号の前記低周波数帯域における振幅を検出する低周波数帯域振幅検出回路と、
   前記信号伝送素子の後段に接続され、前記信号伝送素子を通過した信号の前記第一周波数帯域における振幅を検出する第一周波数帯域振幅検出回路と、をさらに備え、
   前記コントローラが、前記低周波数帯域振幅検出回路及び前記第一周波数帯域振幅検出回路において検出された振幅に基づいて前記可変利得反転増幅器の利得及び前記可変遅延回路の遅延時間を制御する、請求項２〜４のいずれか一項に記載の増幅回路。
6. 前記信号伝送素子の後段に接続され、前記信号伝送素子を通過した信号を増幅する最終段増幅器をさらに備え、
   前記低周波数帯域振幅検出回路及び前記第一周波数帯域振幅検出回路が、前記最終段増幅器により増幅された信号の振幅を検出する、請求項５に記載の増幅回路。

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