JP2015073018A - Semiconductor device and manufacturing method of the same - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
従来では、本発明の背景となる技術として多結晶シリコンをアノードとした炭化珪素ダイオードについて開示した特許文献１がある。この特許文献１に開示された半導体装置では、順方向の立ち上り電圧が低いＮ型多結晶シリコン層を半導体基体の主面上に形成し、順方向の立ち上り電圧が高いＰ型多結晶シリコン層を半導体基体の主面に設けられた溝内に形成していた。そして、逆方向バイアス状態においてリーク電流が発生しやすいＮ型多結晶シリコン層への電界を溝内に形成されたＰ型多結晶シリコン層が緩和することにより、低い順方向の立ち上り電圧と低い逆方向リーク電流を両立させていた。 Conventionally, as a background technology of the present invention, there is Patent Document 1 that discloses a silicon carbide diode having polycrystalline silicon as an anode. In the semiconductor device disclosed in Patent Document 1, an N-type polycrystalline silicon layer having a low forward rising voltage is formed on the main surface of a semiconductor substrate, and a P-type polycrystalline silicon layer having a high forward rising voltage is formed. It was formed in a groove provided on the main surface of the semiconductor substrate. Then, the electric field applied to the N-type polycrystalline silicon layer, which is likely to generate a leak current in the reverse bias state, is relaxed by the P-type polycrystalline silicon layer formed in the groove, so that a low forward rising voltage and a low reverse voltage are obtained. Directional leakage current was compatible.
しかしながら、上述した従来の半導体装置では、ダイオードの順方向特性の電流密度を向上させるためにＮ型多結晶シリコン層の領域を増やすと、Ｐ型多結晶シリコン層の領域が減少することになる。そうすると、逆方向耐圧を印加した場合にＰ型多結晶シリコン層によって形成される空乏層が浅くなり、リーク電流が増大してしまう。一方、Ｐ型多結晶シリコン層の領域を増やせば逆方向の耐圧は向上するが、Ｎ型多結晶シリコン層の領域が減少するので順方向特性の電流密度が下がってしまう。 However, in the conventional semiconductor device described above, when the region of the N-type polycrystalline silicon layer is increased in order to improve the current density of the forward characteristic of the diode, the region of the P-type polycrystalline silicon layer is decreased. Then, when a reverse breakdown voltage is applied, the depletion layer formed by the P-type polycrystalline silicon layer becomes shallow, and the leakage current increases. On the other hand, if the region of the P-type polycrystalline silicon layer is increased, the breakdown voltage in the reverse direction is improved. However, since the region of the N-type polycrystalline silicon layer is decreased, the current density of the forward characteristics is lowered.
したがって、従来の半導体装置では、逆方向の耐圧低下を防止することと順方向電流を増加させることを両立させることができないという問題点があった。 Therefore, in the conventional semiconductor device, there is a problem that it is impossible to achieve both the prevention of the reverse breakdown voltage decrease and the increase of the forward current.
そこで、本発明は、上述した実情に鑑みて提案されたものであり、逆方向の耐圧を低下させずに順方向電流を増加させることのできる半導体装置及びその製造方法を提供することを目的とする。 Accordingly, the present invention has been proposed in view of the above-described circumstances, and an object thereof is to provide a semiconductor device capable of increasing a forward current without reducing a reverse breakdown voltage and a method for manufacturing the same. To do.
上述した課題を解決するために、本発明は、ドリフト領域の主面上に形成された第１領域と、ドリフト領域の主面上の開口部からドリフト領域の内部へ向けて形成された溝と、溝の内部に形成された第２領域とを備えている。そして、第２領域とドリフト領域との間の仕事関数の差が少なくとも第１領域とドリフト領域との間の仕事関数の差よりも大きくなる材料によって、第１領域と第２領域が形成されている。このような半導体装置において、溝の形状を、開口部の幅よりも幅の広くなる部分がドリフト領域の内部に少なくとも存在するような形状とする。 In order to solve the above-described problem, the present invention provides a first region formed on the main surface of the drift region, and a groove formed from the opening on the main surface of the drift region toward the inside of the drift region. And a second region formed inside the groove. The first region and the second region are formed by a material in which the work function difference between the second region and the drift region is at least larger than the work function difference between the first region and the drift region. Yes. In such a semiconductor device, the shape of the groove is set such that a portion having a width wider than the width of the opening exists at least inside the drift region.
本発明によれば、ドリフト領域の内部に溝の幅が広くなる部分が存在するので、溝の内部に形成された第２領域の幅を広くすることができ、逆方向の耐圧低下を防止できる。一方、溝の開口部の幅を狭くできるので、第１領域の幅を広くすることができ、順方向電流を増加させることができる。したがって、本発明によれば、逆方向の耐圧を低下させずに順方向電流を増加させることができる。 According to the present invention, since there is a portion where the width of the groove is widened inside the drift region, the width of the second region formed inside the groove can be widened, and a decrease in breakdown voltage in the reverse direction can be prevented. . On the other hand, since the width of the opening of the groove can be reduced, the width of the first region can be increased and the forward current can be increased. Therefore, according to the present invention, the forward current can be increased without decreasing the reverse breakdown voltage.
以下、本発明を適用した第１〜第４実施形態について図面を参照して説明する。 Hereinafter, first to fourth embodiments to which the present invention is applied will be described with reference to the drawings.
［第１実施形態］
［半導体装置の構成］
図１は本実施形態に係る半導体装置の構造を示す断面図である。以下の説明において、記号＋、−は導入される不純物密度が高密度か低密度かを意味している。
[First Embodiment]
[Configuration of semiconductor device]
FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to this embodiment. In the following description, the symbols + and − mean whether the introduced impurity density is high or low.
図１に示すように、半導体装置１は、半導体基体であるＮ＋型炭化珪素基体３上にＮ−型炭化珪素からなるドリフト領域５が形成されている。ドリフト領域５のＮ＋型炭化珪素基体３と反対側の主面には、所定の位置に１ないし複数の溝７が形成され、溝７が存在していないドリフト領域５の主面上には第１領域としてＮ＋型多結晶シリコン９が形成されている。一方、溝７の内部には第２領域としてＰ＋型多結晶シリコン１１が充填された状態で形成されている。
As shown in FIG. 1, in a semiconductor device 1, a
ここで、Ｎ＋型多結晶シリコン９とＰ＋型多結晶シリコン１１の両方の多結晶シリコンとドリフト領域５は、互いに異なるバンドギャップから形成されており、ヘテロ接合界面を形成している。さらに、第２領域のＰ＋型多結晶シリコン１１とドリフト領域５との間の仕事関数の差は、少なくとも第１領域のＮ＋型多結晶シリコン９とドリフト領域５との間の仕事関数の差よりも大きくなるように形成されている。
Here, both the N +
また、Ｐ＋型多結晶シリコン１１及びＮ＋型多結晶シリコン９上には、両方の多結晶シリコンとオーミック接続されたアノード電極１３が形成されている。一方、Ｎ＋型炭化珪素基体３の裏面にはカソード電極１５が形成されている。
On the P +
尚、図示していないが、半導体装置１の最外周部にはガードリングや終端構造からなる電解緩和構造を備えていてもよい。また、図１では、本実施形態に係る半導体装置１を縦型の半導体装置として示したが、カソード電極がアノード電極と同じようにドリフト領域５の主面上に形成される横型の半導体装置であってもよい。
Although not shown, the outermost peripheral portion of the semiconductor device 1 may be provided with an electrolytic relaxation structure including a guard ring and a termination structure. In FIG. 1, the semiconductor device 1 according to the present embodiment is shown as a vertical semiconductor device. However, in the horizontal semiconductor device, the cathode electrode is formed on the main surface of the
さらに、本実施形態では、炭化珪素（ＳｉＣ）をＮ＋型炭化珪素基体３及びドリフト領域５の材料としているが、炭化珪素に限定されるものではなく、窒化ガリウムやダイヤモンドから形成されていてもよい。また、本実施形態では、第１領域と第２領域を多結晶シリコンで形成しているが、半導体基体と異なるバンドギャップを有する半導体材料であれば、多結晶シリコンに限定されるものではない。例えば、単結晶シリコンやアモルファスシリコン、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウム、アモルファスシリコンゲルマニウム等で形成されていてもよい。さらには、単結晶ゲルマニウムや多結晶ゲルマニウム、アモルファスゲルマニウム、単結晶ガリウムヒ素、多結晶ガリウムヒ素、アモルファスガリウムヒ素等で形成されていてもよい。
Further, in the present embodiment, silicon carbide (SiC) is used as the material for the N + type
次に、溝７の形状について説明する。図１に示すように、溝７は、ドリフト領域５の主面上の開口部からドリフト領域５の内部へ向けて形成され、開口部の幅よりも幅の広くなる部分がドリフト領域５の内部に少なくとも存在するような形状となっている。
Next, the shape of the groove 7 will be described. As shown in FIG. 1, the groove 7 is formed from the opening on the main surface of the
特に、図１では、開口部からドリフト領域５の内部へ向けて連続的に溝７の幅が変化して広がっていき、溝７の幅が最も広くなる部分が溝７の底部に形成されている。そして、溝７の底部では底部の中心位置よりも端部のほうが深い位置に形成されている。
In particular, in FIG. 1, the width of the groove 7 continuously changes and expands from the opening toward the inside of the
ただし、溝７は開口部の幅よりも幅の広くなる部分がドリフト領域５の内部のどこかに存在していればよいので、溝７の幅が最も広くなる部分を溝７の底部に形成する必要はない。しかし、溝７の幅が最も広くなる部分を溝７の深さの半分より下方に形成することが好ましい。
However, since the groove 7 only needs to have a portion where the width is wider than the width of the opening somewhere inside the
また、溝７の幅は開口部から徐々に幅を広げる形状にする必要はなく、図２に示すように開口部の近傍で急激に幅を広げ、それより下方では溝７の幅を一定にするような形状であってもよい。 Further, the width of the groove 7 does not need to be gradually increased from the opening, and as shown in FIG. 2, the width is rapidly increased near the opening, and below that, the width of the groove 7 is kept constant. Such a shape may be used.
さらに、第２領域となるＰ＋型多結晶シリコン１１は、図３、図４に示すように少なくとも溝７の幅が最も広くなる部分に形成されていればよい。溝７の幅が最も広くなる部分にＰ＋型多結晶シリコン１１が形成されていれば、隣接する溝７が最も近接する位置で空乏層を形成できるので、逆方向の耐圧を維持することができる。
Furthermore, the P + type
また、図３、図４に示すように、Ｎ＋型多結晶シリコン９をドリフト領域５の主面上だけではなく、溝７の上部にも形成すれば、Ｎ＋型多結晶シリコン９とドリフト領域５との間の接合面積が増加するので、順方向の電流密度をさらに向上させることができる。
Further, as shown in FIGS. 3 and 4, if the N + type
［半導体装置の動作］
本実施形態に係る半導体装置１に順方向電圧を印加すると、Ｎ＋型多結晶シリコン９は、Ｐ＋型多結晶シリコン１１よりも仕事関数が低いので、Ｎ＋型多結晶シリコン９が先にオンする。これにより立ち上がり電圧の低い低オン抵抗の特性を得ることができる。
[Operation of semiconductor device]
When a forward voltage is applied to the semiconductor device 1 according to the present embodiment, the N + type
また、溝７の開口部の幅を狭くしたので、Ｎ＋型多結晶シリコン９の幅を広げることができる。これにより、Ｎ＋型多結晶シリコン９とドリフト領域５との間の接合面積を増やすことができるので、順方向特性の電流密度を向上させることができる。
Further, since the width of the opening of the groove 7 is reduced, the width of the N + type
そして、順方向の印加電圧をさらに上昇させると、Ｐ＋型多結晶シリコン１１もアノード電極１３にオーミック接続されているので、電流経路として働いてオンし、順方向電流を増加させる。また、溝７の幅がドリフト領域５の内部で広がっていることにより、Ｐ＋型多結晶シリコン１１の表面積が増え、ドリフト領域５との間の接合面積が大きくなるので、順方向特性の電流密度を向上させることができる。
When the applied voltage in the forward direction is further increased, the P + type
一方、逆方向電圧を印加すると、Ｎ＋型多結晶シリコン９よりも仕事関数が高いＰ＋型多結晶シリコン１１からドリフト領域５の内部に空乏層が広がり、この空乏層によって仕事関数の低いＮ＋型多結晶シリコン９からのリークパスを遮断できる。
On the other hand, when a reverse voltage is applied, a depletion layer spreads from the P + type
また、本実施形態に係る半導体装置１では、溝７の形状が開口部で狭く、ドリフト領域５の内部で広くなる形状となっており、溝７の内部に、ドリフト領域５との間のビルトイン電圧が大きく、逆方向の耐圧が高いＰ＋型多結晶シリコン１１が形成されている。これにより、隣接する溝７の幅の広い部分同士を近接させて空乏層を広げることができるので、ピンチオフさせやすく、逆方向の耐圧を高くすることができる。
Further, in the semiconductor device 1 according to the present embodiment, the shape of the groove 7 is narrow at the opening and widened inside the
さらに、溝７の幅が最も広くなる部分を溝７の深さの半分より下方、特に溝７の底部に形成すれば、隣接する溝７の幅が最も広くなった部分同士がドリフト領域５の深い位置で近接することになり、空乏層をドリフト領域５の深い位置で広げることができる。
Further, if the portion where the width of the groove 7 is the widest is formed below half the depth of the groove 7, particularly at the bottom of the groove 7, the portions where the adjacent grooves 7 have the widest width are adjacent to each other in the
尚、溝７の幅が最も広くなる部分の曲率半径を大きくすることにより、電界集中を緩和させることができる。 In addition, the electric field concentration can be relaxed by increasing the radius of curvature of the portion where the width of the groove 7 is widest.
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について、図５〜図１８を参照して説明する。
[Method for Manufacturing Semiconductor Device]
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS.
まず、図５に示すドリフト領域形成工程では、例えばＮ＋型炭化珪素基体３上にＮ−型炭化珪素からなるドリフト領域５を積層して形成する。
First, in the drift region forming step shown in FIG. 5, for example, the
図６に示すエッチング工程では、ドリフト領域５上に形成したマスク（図示せず）を用いてドライエッチングによりドリフト領域５の主面上に１ないし複数の溝７を形成する。このとき溝７の表面上にはドライエッチングによるダメージ層（図示せず）が形成されている。そして、溝の形成が完了すると、マスクを除去する。
In the etching process shown in FIG. 6, one or more grooves 7 are formed on the main surface of the
図７に示す堆積膜形成工程では、ドリフト領域５の主面上や溝７の内面に堆積膜５１を堆積させる。堆積方法としては常圧化学気相堆積法が適しており、この方法で堆積させることにより、溝７の側壁には開口部から底部にかけて徐々に膜厚が薄くなるように堆積させることができる。また、溝７の底部には中心位置よりも端部の膜厚のほうが薄くなるように堆積させることができる。
In the deposited film forming step shown in FIG. 7, the deposited
ただし、堆積膜の形状は図７に示す形状に限定されるものではなく、開口部の位置における膜厚よりも薄くなる部分がドリフト領域の内部に少なくとも存在するように堆積膜を形成できればよい。また、堆積膜５１の形状は溝７の最終的な形状に応じて変化するので、溝７の最終的な形状に合わせて堆積方法や条件を調整する。尚、この工程で堆積させる堆積膜は酸化膜が望ましいが、窒化膜や多結晶シリコンで堆積膜を形成することも可能である。
However, the shape of the deposited film is not limited to the shape shown in FIG. 7, and it is sufficient that the deposited film can be formed so that a portion thinner than the film thickness at the position of the opening exists at least inside the drift region. In addition, since the shape of the deposited
次に、図８に示す犠牲酸化工程では、エッチング工程で行われたドライエッチングによって溝７の内面に形成されたダメージ層を除去及び回復させるために９００℃〜１６００℃程度の犠牲酸化を実施して熱酸化膜５３を形成する。このとき、堆積膜５１の膜厚に応じてドリフト領域５の酸化レートが異なるので、堆積膜５１の膜厚が厚い箇所はドリフト領域５の酸化レートが遅くなり、堆積膜５１の膜厚が薄い箇所ではドリフト領域５の酸化レートが早くなる。この結果、犠牲酸化によって形成される熱酸化膜５３の膜厚は堆積膜５１の膜厚に応じて変化する。
Next, in the sacrificial oxidation step shown in FIG. 8, sacrificial oxidation is performed at about 900 ° C. to 1600 ° C. in order to remove and recover the damaged layer formed on the inner surface of the groove 7 by dry etching performed in the etching step. Thus, a
尚、熱酸化膜の形成方法としては、ドライ酸化やパイロジェニック酸化、Ｎ２Ｏ酸化等の方法があり、酸化方法・酸化種、時間・流量によって酸化レートや溝７の側壁と底部との酸化比率を変えることができる。これにより、溝７の最終的な形状、すなわち溝７の深さや幅を所望の形状に形成することができる。また、本実施形態では、高温熱処理による犠牲酸化の方法を一例として示したが、熱酸化膜５３の部分をケミカルドライッチング法でエッチングしても本実施形態で示す溝７と同様の形状を得ることができる。
As a method of forming the thermal oxide film, there are methods such as dry oxidation, pyrogenic oxidation, N2O oxidation, etc., and the oxidation rate and the oxidation ratio between the side wall and the bottom of the groove 7 are changed depending on the oxidation method / oxidation species, time / flow rate. Can be changed. Thereby, the final shape of the groove 7, that is, the depth and width of the groove 7 can be formed in a desired shape. In this embodiment, the sacrificial oxidation method by high-temperature heat treatment is shown as an example. However, even if the portion of the
次に、図９に示すウェットエッチング工程では、図８に示した堆積膜５１と熱酸化膜５３を、フッ酸を含むウェットエッチングで一度に除去する。
Next, in the wet etching step shown in FIG. 9, the deposited
図１０に示す多結晶シリコン堆積工程では、溝７の内部及びドリフト領域５の主面上に多結晶シリコン膜５５を堆積する。
In the polycrystalline silicon deposition step shown in FIG. 10, a
図１１に示すＰ型不純物導入工程では、溝７の開口部の上部以外にマスク層５７を形成し、溝７の内部に堆積した多結晶シリコン膜５５に第２導電型となるＰ型不純物５９を導入する。このとき、不純物種としてはボロンを好適に用いることができ、溝７の側面に堆積した多結晶シリコン膜５５にＰ型不純物５９を高濃度で導入できるように、斜めからのイオン注入法やガスドーピング等を用いることが好ましい。
In the P-type impurity introduction step shown in FIG. 11, a
図１２に示すＮ型不純物導入工程では、溝７の開口部の上部にマスク層６１を形成し、ドリフト領域５の主面上に堆積した多結晶シリコン膜５５に第１導電型となるＮ型不純物６３を導入する。このとき、不純物種としてはリンを好適に用いることができる。
In the N-type impurity introduction step shown in FIG. 12, a
図１３に示す活性化工程では、多結晶シリコン膜５５に導入された不純物の活性化熱処理を実施する。これにより、溝７の内部に堆積した多結晶シリコン膜５５はＰ型不純物の拡散によって導電型がＰ型となり、ドリフト領域５の主面上に堆積した多結晶シリコン膜５５はＮ型不純物の拡散によって導電型がＮ型となる。そして、ドリフト領域５の主面上には第１領域としてＮ＋型多結晶シリコン９が形成され、溝７の内部には第２領域としてＰ＋型多結晶シリコン１１が形成される。
In the activation process shown in FIG. 13, activation heat treatment of impurities introduced into the
この後、Ｎ＋型炭化珪素基体３の裏面にオーミック接続されるカソード電極１５を形成し、Ｐ＋型多結晶シリコン１１及びＮ＋型多結晶シリコン９にオーミック接続されるアノード電極１３を形成して図１に示す半導体装置１が完成する。
Thereafter, a
カソード電極１５を形成する際には、Ｎ＋型炭化珪素基体３とカソード電極１５がオーミック接触となるように、必要に応じて１０００℃程度のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を実施する。
When forming the
尚、アノード電極１３、カソード電極１５の電極材料としては、チタンやアルミニウム、ニッケル、銀等を用いることが可能である。ここで、Ｐ＋型多結晶シリコン１１とＮ＋型多結晶シリコン９の両方の多結晶シリコンは、高密度に不純物がドーピングされているので、多結晶シリコンとアノード電極１３との間はオーミック接触となる。
In addition, as an electrode material of the
尚、図７に示した堆積膜形成工程において、図１４に示すように、溝７の底部に堆積膜５１を堆積させないか、または均一に薄く堆積させれば、犠牲酸化工程において、図１５に示すように溝７の底部の熱酸化膜５３の厚みをほぼ均等にすることができる。これにより、図１６に示すように最終的に形成された溝７の底部を平坦にすることができる。
In the deposited film forming step shown in FIG. 7, as shown in FIG. 14, if the deposited
また、図１７に示すように、溝７の側壁に形成される堆積膜５１を開口部から浅く堆積させれば、図１８に示すような熱酸化膜５３を形成することができ、図２に示したように溝７の上部で幅を広くした形状を得ることができる。
Also, as shown in FIG. 17, if a deposited
［第１実施形態の効果］
以上詳細に説明したように、本実施形態に係る半導体装置では、ドリフト領域の主面上の開口部からドリフト領域の内部へ向けて形成された溝を備え、溝の形状を開口部の幅よりも幅の広くなる部分がドリフト領域の内部に少なくとも存在するような形状とする。これにより、ドリフト領域の内部において第２領域の幅を広くできるので、逆方向の耐圧低下を防止することができる。一方、溝の開口部の幅は狭くできるので、第１領域の幅を広くすることができ、順方向電流を増加させることができる。したがって、本発明によれば、逆方向の耐圧を低下させずに順方向電流を増加させることができる。
[Effect of the first embodiment]
As described above in detail, the semiconductor device according to the present embodiment includes a groove formed from the opening on the main surface of the drift region toward the inside of the drift region, and the shape of the groove is larger than the width of the opening. In addition, the shape is such that the widened portion exists at least inside the drift region. As a result, the width of the second region can be increased inside the drift region, so that a decrease in breakdown voltage in the reverse direction can be prevented. On the other hand, since the width of the opening of the groove can be reduced, the width of the first region can be increased and the forward current can be increased. Therefore, according to the present invention, the forward current can be increased without decreasing the reverse breakdown voltage.
また、本実施形態に係る半導体装置では、第１領域と第２領域を半導体材料によって形成し、ドリフト領域とヘテロ接合を有している。これにより、第１領域と第２領域をドリフト領域に一度で接合することが可能となる。また、第１領域と第２領域への不純物の導入の仕方によって必要に応じて最適な耐圧に調整することができる。 In the semiconductor device according to the present embodiment, the first region and the second region are formed of a semiconductor material and have a heterojunction with the drift region. As a result, the first region and the second region can be joined to the drift region at a time. Moreover, the withstand voltage can be adjusted to the optimum as required depending on the manner of introduction of impurities into the first region and the second region.
さらに、本実施形態に係る半導体装置では、第１領域がＮ＋型多結晶シリコンによって第１導電型を有し、第２領域がＰ＋型多結晶シリコンによって第２導電型を有している。これにより、順方向電圧の印加時にはＮ＋型多結晶シリコンが低電圧でオン動作を行い、逆方向電圧の印加時にはＰ＋型多結晶シリコンから広がる空乏層によって高い耐圧特性を得ることができる。したがって、低い順方向の立ち上り電圧と低い逆方向のリーク電流を両立することができる。 Furthermore, in the semiconductor device according to the present embodiment, the first region has the first conductivity type by N + type polycrystalline silicon, and the second region has the second conductivity type by P + type polycrystalline silicon. Thereby, the N + type polysilicon is turned on at a low voltage when a forward voltage is applied, and a high breakdown voltage characteristic can be obtained by a depletion layer extending from the P + type polysilicon when a reverse voltage is applied. Therefore, both a low forward rising voltage and a low reverse leakage current can be achieved.
また、本実施形態に係る半導体装置では、溝の底部が底部の中心位置よりも端部のほうが深い位置に形成されている。これにより、ドリフト領域の深い位置に空乏層を形成することができるので、逆方向の耐圧特性を向上させることができる。 In the semiconductor device according to the present embodiment, the bottom of the groove is formed at a deeper position at the end than at the center of the bottom. Thereby, since a depletion layer can be formed at a deep position in the drift region, it is possible to improve a reverse breakdown voltage characteristic.
さらに、本実施形態に係る半導体装置では、溝の幅が最も広くなる部分を溝の深さの半分より下方に形成している。これにより、ドリフト領域の深い位置に空乏層を形成することができるので、逆方向の耐圧特性を向上させることができる。 Furthermore, in the semiconductor device according to the present embodiment, the portion where the width of the groove is the widest is formed below half the depth of the groove. Thereby, since a depletion layer can be formed at a deep position in the drift region, it is possible to improve a reverse breakdown voltage characteristic.
また、本実施形態に係る半導体装置によれば、溝の幅を連続的に変化させたので、溝とドリフト領域との間の接合面積を増加させることができ、順方向特性の電流密度を向上させることができる。 In addition, according to the semiconductor device according to the present embodiment, since the width of the groove is continuously changed, the junction area between the groove and the drift region can be increased, and the current density of the forward characteristics is improved. Can be made.
さらに、本実施形態に係る半導体装置によれば、溝の幅が最も広くなる部分には少なくとも第２領域を形成したので、隣接する溝が最も近接する位置には少なくとも空乏層を形成することができ、逆方向の耐圧特性を維持することができる。 Furthermore, according to the semiconductor device of the present embodiment, since at least the second region is formed in the portion where the width of the groove is the widest, at least the depletion layer can be formed at the position where the adjacent groove is closest. In other words, the breakdown voltage characteristic in the reverse direction can be maintained.
また、本実施形態に係る半導体装置の製造方法では、溝の内面に堆積膜を形成する工程において、ドリフト領域の主面の位置における膜厚よりも薄くなる部分がドリフト領域の内部に少なくとも存在するように堆積膜を形成する。そして、犠牲酸化を行って溝の内面からドリフト領域へ熱酸化膜を形成し、堆積膜と熱酸化膜とをエッチングによって除去する。これにより、ドリフト領域に形成された溝の形状を、開口部の幅よりも幅の広くなる部分がドリフト領域の内部に少なくとも存在するような形状にすることができ、上述した本実施形態に係る半導体装置を製造することができる。 Further, in the method of manufacturing the semiconductor device according to the present embodiment, in the step of forming the deposited film on the inner surface of the groove, a portion that is thinner than the film thickness at the position of the main surface of the drift region is present at least inside the drift region. Thus, a deposited film is formed. Then, sacrificial oxidation is performed to form a thermal oxide film from the inner surface of the groove to the drift region, and the deposited film and the thermal oxide film are removed by etching. Thereby, the shape of the groove formed in the drift region can be made such that a portion having a width wider than the width of the opening is present at least inside the drift region, and according to the above-described embodiment. A semiconductor device can be manufactured.
さらに、本実施形態に係る半導体装置の製造方法によれば、堆積膜を酸化膜としたので、犠牲酸化によって形成された熱酸化膜と同質の膜となり、容易にエッチングによって除去することができる。 Furthermore, according to the manufacturing method of the semiconductor device according to the present embodiment, since the deposited film is an oxide film, it becomes a film of the same quality as the thermal oxide film formed by sacrificial oxidation, and can be easily removed by etching.
また、本実施形態に係る半導体装置の製造方法によれば、犠牲酸化を９００℃から１６００℃の処理温度で実施するので、ダメージ層を除去して回復させることができる。 Also, according to the method for manufacturing a semiconductor device according to the present embodiment, sacrificial oxidation is performed at a processing temperature of 900 ° C. to 1600 ° C., so that the damaged layer can be removed and recovered.
さらに、本実施形態に係る半導体装置の製造方法では、溝の内面に形成された堆積膜と熱酸化膜を、フッ酸を含む溶液でエッチングして除去する。これにより、堆積膜と熱酸化膜を同時に除去することができるので、製造工程を簡略化することができる。 Furthermore, in the semiconductor device manufacturing method according to the present embodiment, the deposited film and the thermal oxide film formed on the inner surface of the groove are removed by etching with a solution containing hydrofluoric acid. As a result, the deposited film and the thermal oxide film can be removed simultaneously, so that the manufacturing process can be simplified.
［第２実施形態］
次に、本発明の第２実施形態に係る半導体装置について図面を参照して説明する。尚、第１実施形態と同一の構成要素には同一の番号を付して詳細な説明は省略する。
[Second Embodiment]
Next, a semiconductor device according to a second embodiment of the present invention will be described with reference to the drawings. In addition, the same number is attached | subjected to the component same as 1st Embodiment, and detailed description is abbreviate | omitted.
［半導体装置の構成］
図１９は、本実施形態に係る半導体装置の構造を示す断面図である。図１９に示すように、本実施形態に係る半導体装置７１は、第１実施形態のＮ＋型多結晶シリコン９の代わりに第１領域としてＰ−型多結晶シリコン７３を形成したことが第１実施形態と相違している。
[Configuration of semiconductor device]
FIG. 19 is a cross-sectional view showing the structure of the semiconductor device according to the present embodiment. As shown in FIG. 19, in the
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法では、図１２に示したＮ型不純物導入工程において、Ｎ型不純物の代わりにＰ型不純物を導入すればよい。このとき、図１１に示したＰ型不純物導入工程において導入されたＰ型不純物よりも量が少なくなるように導入する。
[Method for Manufacturing Semiconductor Device]
Next, in the method for manufacturing a semiconductor device according to the present embodiment, a P-type impurity may be introduced instead of the N-type impurity in the N-type impurity introduction step shown in FIG. At this time, the introduction is performed so that the amount is smaller than that of the P-type impurity introduced in the P-type impurity introduction step shown in FIG.
これにより第１領域をＰ−型多結晶シリコン７３で形成した半導体装置７１を製造することができる。
Thereby, the
また、別の製造方法としては、図１１に示したＰ型不純物導入工程において第１領域を覆っていたマスク層５７を形成せずに、図２０に示すように第１領域と第２領域の両方にＰ型不純物５９を導入する。
As another manufacturing method, without forming the
その後、図２１に示すように第１領域をマスク層７５で覆い、第２領域に第１領域よりもＰ型不純物が多くなるように、さらにＰ型不純物５９を導入する。これにより、第１領域をＰ−型多結晶シリコン７３とし、第２領域をＰ＋型多結晶シリコン１１とすることができる。
After that, as shown in FIG. 21, the first region is covered with a
［第２実施形態の効果］
以上詳細に説明したように、本実施形態に係る半導体装置では、第１領域と第２領域がいずれもＰ型多結晶シリコンで形成され、同一の導電型を有している。これにより、逆方向電圧の印加時に第１領域からも空乏層が広がるので、よりオフ性を高めることができ、高い逆方向の耐圧特性を得ることができる。また、図２０に示したように、マスク層を省略できるので製造工程を簡略化することができる。
[Effects of Second Embodiment]
As described above in detail, in the semiconductor device according to the present embodiment, the first region and the second region are both formed of P-type polycrystalline silicon and have the same conductivity type. As a result, the depletion layer spreads from the first region when the reverse voltage is applied, so that the off-state can be further improved and a high reverse breakdown voltage characteristic can be obtained. Further, as shown in FIG. 20, since the mask layer can be omitted, the manufacturing process can be simplified.
［第３実施形態］
次に、本発明の第３実施形態に係る半導体装置について図面を参照して説明する。尚、第１実施形態と同一の構成要素には同一の番号を付して詳細な説明は省略する。
[Third Embodiment]
Next, a semiconductor device according to a third embodiment of the present invention will be described with reference to the drawings. In addition, the same number is attached | subjected to the component same as 1st Embodiment, and detailed description is abbreviate | omitted.
［半導体装置の構成］
図２２は、本実施形態に係る半導体装置の構造を示す断面図である。図２２に示すように、本実施形態に係る半導体装置８１は、第１実施形態のＰ＋型多結晶シリコン１１の代わりに第２領域としてＮ−型多結晶シリコン８３を形成したことが第１実施形態と相違している。
[Configuration of semiconductor device]
FIG. 22 is a cross-sectional view showing the structure of the semiconductor device according to the present embodiment. As shown in FIG. 22, in the
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法では、図１１に示したＰ型不純物導入工程において、Ｐ型不純物の代わりにＮ型不純物を導入すればよい。このとき、図１２に示したＮ型不純物導入工程において導入されるＮ型不純物よりも量が少なくなるように導入する。
[Method for Manufacturing Semiconductor Device]
Next, in the method for manufacturing a semiconductor device according to the present embodiment, an N-type impurity may be introduced instead of the P-type impurity in the P-type impurity introduction step shown in FIG. At this time, the introduction is performed so that the amount is smaller than that of the N-type impurity introduced in the N-type impurity introduction step shown in FIG.
これにより第２領域をＮ−型多結晶シリコン８３で形成した半導体装置８１を製造することができる。
Thereby, the
また、別の製造方法としては、図１１に示したＰ型不純物導入工程において第１領域を覆っていたマスク層５７を形成せずに、図２３に示すように第１領域と第２領域の両方にＮ型不純物６３を導入する。
As another manufacturing method, without forming the
その後、図２４に示すように第２領域をマスク層８５で覆い、第１領域のＮ型不純物が第２領域よりも多くなるように、さらにＮ型不純物６３を導入する。これにより、第１領域をＮ＋型多結晶シリコン９とし、第２領域をＮ−型多結晶シリコン８３とすることができる。
Thereafter, as shown in FIG. 24, the second region is covered with a
もしくは、図２３に示すように第１領域と第２領域の両方にＮ型不純物６３を導入して２つの領域ともにＮ＋型多結晶シリコンとした後に、図２５に示すように第１領域をマスク層８７で覆い、第２領域にＮ型不純物６３よりも少ない量のＰ型不純物５９を導入する。これにより、第２領域をＮ−型多結晶シリコン８３とすることができる。
Alternatively, as shown in FIG. 23, after N-
［第３実施形態の効果］
以上詳細に説明したように、本実施形態に係る半導体装置では、第１領域と第２領域がいずれもＮ型多結晶シリコンで形成され、同一の導電型を有している。これにより、順方向電圧の印加時に第２領域も低い電圧で立ち上がる低オン抵抗とすることができるので、順方向特性の電流密度を向上させることができる。また、図２３に示すように、マスク層を省略できるので製造工程を簡略化することができる。
[Effect of the third embodiment]
As described above in detail, in the semiconductor device according to this embodiment, the first region and the second region are both formed of N-type polycrystalline silicon and have the same conductivity type. As a result, when the forward voltage is applied, the second region can also have a low on-resistance that rises at a low voltage, so that the current density of the forward characteristics can be improved. Further, as shown in FIG. 23, since the mask layer can be omitted, the manufacturing process can be simplified.
［第４実施形態］
次に、本発明の第４実施形態に係る半導体装置について図面を参照して説明する。尚、第１実施形態と同一の構成要素には同一の番号を付して詳細な説明は省略する。
[Fourth Embodiment]
Next, a semiconductor device according to a fourth embodiment of the present invention will be described with reference to the drawings. In addition, the same number is attached | subjected to the component same as 1st Embodiment, and detailed description is abbreviate | omitted.
［半導体装置の構成］
図２６は、本実施形態に係る半導体装置の構造を示す断面図である。図２６に示すように、本実施形態に係る半導体装置９１は、第１実施形態のＮ＋型多結晶シリコン９の代わりに第１領域を金属材料で形成して第１メタル電極９３としたことが第１実施形態と相違している。そして、この第１メタル電極９３とドリフト領域５との間はショットキー接合される。尚、第１メタル電極９３を形成するための金属材料としては、Ｎｉ（ニッケル）やＴｉ（チタン）を用いることができる。
[Configuration of semiconductor device]
FIG. 26 is a cross-sectional view showing the structure of the semiconductor device according to the present embodiment. As shown in FIG. 26, in the
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法では、図１２に示したＮ型不純物導入工程においてＮ型不純物を導入するのではなく、図２７に示すようにマスク層６１を利用して第１領域の多結晶シリコン膜５５をエッチングにより除去する。
[Method for Manufacturing Semiconductor Device]
Next, in the semiconductor device manufacturing method according to the present embodiment, the N-type impurity is not introduced in the N-type impurity introduction step shown in FIG. 12, but the
この後、マスク層６１を除去してから多結晶シリコン膜５５に導入された不純物の活性化熱処理を行うと、図２８に示すように第２領域がＰ＋型多結晶シリコン１１となる。そして、この上から第１メタル電極９３を蒸着もしくはスパッタによって形成すると、図２６に示した本実施形態に係る半導体装置９１を製造することができる。
Thereafter, when the heat treatment for activating the impurity introduced into the
尚、本実施形態の変形例として、第１領域だけでなく、第２領域についても金属材料で形成し、第２領域を第２メタル電極とすることも可能である。この場合に、第２メタル電極は第１メタル電極９３と異なる金属材料で形成し、この金属材料は第１メタル電極９３の金属材料よりも仕事関数が高いものとする。そして、第２メタル電極とドリフト領域５との間はショットキー接合される。
As a modification of the present embodiment, not only the first region but also the second region can be formed of a metal material, and the second region can be a second metal electrode. In this case, the second metal electrode is formed of a metal material different from that of the
ここで、第２メタル電極は第２領域のうち少なくともドリフト領域５に接する部分に形成されていればよいので、図２９に示すように第２メタル電極９５を溝７の内面に沿って薄く形成し、溝７の内部には第１メタル電極９３を充填した構造としてもよい。
Here, since the second metal electrode only needs to be formed in at least a portion of the second region that is in contact with the
図２９に示す構造の半導体装置の製造方法としては、溝７を形成した後に溝７の内面に薄く第２メタル電極９５を形成してから全体に第１メタル電極９３を形成すればよい。
As a method of manufacturing the semiconductor device having the structure shown in FIG. 29, after forming the groove 7, the
［第４実施形態の効果］
以上詳細に説明したように、本実施形態に係る半導体装置では、第１領域が金属材料で形成されてドリフト領域とショットキー接合を有し、第２領域が半導体材料で形成されてドリフト領域とヘテロ接合を有している。これにより、順方向電圧の印加時には第１領域を形成する金属材料の仕事関数による順方向特性が得られ、逆方向電圧の印加時には第２領域の半導体材料によって形成される空乏層で高いオフ性を得ることができる。
[Effect of Fourth Embodiment]
As described above in detail, in the semiconductor device according to the present embodiment, the first region is formed of a metal material and has a drift region and a Schottky junction, and the second region is formed of a semiconductor material and It has a heterojunction. As a result, a forward characteristic due to the work function of the metal material forming the first region is obtained when a forward voltage is applied, and a high off property is obtained in a depletion layer formed by the semiconductor material of the second region when a reverse voltage is applied. Can be obtained.
また、本実施形態に係る半導体装置では、第１領域と第２領域が異なる金属材料で形成され、ドリフト領域とショットキー接合を有している。これにより、不純物を導入する工程を省略できるので、製造工程を簡略化することができる。 In the semiconductor device according to the present embodiment, the first region and the second region are formed of different metal materials and have a drift region and a Schottky junction. Thereby, since the process of introducing impurities can be omitted, the manufacturing process can be simplified.
なお、上述の実施形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計などに応じて種々の変更が可能であることは勿論である。 The above-described embodiment is an example of the present invention. For this reason, the present invention is not limited to the above-described embodiment, and even if it is a form other than this embodiment, as long as it does not depart from the technical idea of the present invention, it depends on the design and the like. Of course, various modifications are possible.
１、７１、８１、９１ 半導体装置
３ Ｎ＋型炭化珪素基体
５ ドリフト領域
７ 溝
９ Ｎ＋型多結晶シリコン
１１ Ｐ＋型多結晶シリコン
１３ アノード電極
１５ カソード電極
５１ 堆積膜
５３ 熱酸化膜
５５ 多結晶シリコン膜
５７、６１、７５、８５、８７ マスク層
５９ Ｐ型不純物
６３ Ｎ型不純物
７３ Ｐ−型多結晶シリコン
８３ Ｎ−型多結晶シリコン
９３ 第１メタル電極
９５ 第２メタル電極
1, 71, 81, 91 Semiconductor device 3 N + type
Claims (14)
前記半導体基体上に形成されたドリフト領域と、
前記ドリフト領域の主面上に形成された第１領域と、
前記ドリフト領域の主面上の開口部から前記ドリフト領域の内部へ向けて形成された溝と、
前記溝の内部に形成された第２領域と、
前記第１領域及び前記第２領域と接続された第１電極と、
前記半導体基体に接続された第２電極とを備え、
前記第２領域と前記ドリフト領域との間の仕事関数の差が少なくとも前記第１領域と前記ドリフト領域との間の仕事関数の差よりも大きくなる材料によって、前記第１領域と前記第２領域が形成された半導体装置であって、
前記溝の形状は、前記開口部の幅よりも幅の広くなる部分が前記ドリフト領域の内部に少なくとも存在するような形状であることを特徴とする半導体装置。 A semiconductor substrate;
A drift region formed on the semiconductor substrate;
A first region formed on a main surface of the drift region;
A groove formed from the opening on the main surface of the drift region toward the inside of the drift region;
A second region formed inside the groove;
A first electrode connected to the first region and the second region;
A second electrode connected to the semiconductor substrate,
The first region and the second region are made of a material in which a work function difference between the second region and the drift region is at least larger than a work function difference between the first region and the drift region. A semiconductor device formed with
The semiconductor device is characterized in that the shape of the groove is such that a portion wider than the width of the opening is present at least inside the drift region.
前記第２領域は半導体材料で形成されて前記ドリフト領域とヘテロ接合を有することを特徴とする請求項１に記載の半導体装置。 The first region is formed of a metal material and has a Schottky junction with the drift region;
The semiconductor device according to claim 1, wherein the second region is formed of a semiconductor material and has a heterojunction with the drift region.
前記ドリフト領域の主面上に開口部を形成し、前記開口部から前記ドリフト領域の内部へ向けて溝を少なくとも１つ形成する工程と、
前記溝の内面に堆積膜を形成する工程であり、前記開口部の位置における膜厚よりも薄くなる部分が前記ドリフト領域の内部に少なくとも存在するように前記堆積膜を形成する工程と、
前記堆積膜の膜厚に応じて前記ドリフト領域の酸化レートが異なる犠牲酸化を行って、前記溝の内面から前記ドリフト領域へ熱酸化膜を形成する工程と、
前記溝の内面に形成された前記堆積膜と前記熱酸化膜とをエッチングによって除去する工程と、
前記ドリフト領域の主面上に第１領域を形成する工程と、
前記溝の内部に第２領域を形成する工程であり、前記第２領域と前記ドリフト領域との間の仕事関数の差が少なくとも前記第１領域と前記ドリフト領域との間の仕事関数の差よりも大きくなる材料によって、前記第２領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 Forming a drift region on the semiconductor substrate;
Forming an opening on a main surface of the drift region, and forming at least one groove from the opening toward the inside of the drift region;
Forming a deposited film on the inner surface of the groove, and forming the deposited film so that a portion thinner than the film thickness at the position of the opening exists at least inside the drift region;
Performing sacrificial oxidation in which the oxidation rate of the drift region varies depending on the film thickness of the deposited film, and forming a thermal oxide film from the inner surface of the groove to the drift region;
Removing the deposited film and the thermal oxide film formed on the inner surface of the groove by etching;
Forming a first region on a main surface of the drift region;
Forming a second region inside the groove, wherein a work function difference between the second region and the drift region is at least as large as a work function difference between the first region and the drift region. And a step of forming the second region with a material which becomes larger.
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